JPH0834257B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH0834257B2 JPH0834257B2 JP2104576A JP10457690A JPH0834257B2 JP H0834257 B2 JPH0834257 B2 JP H0834257B2 JP 2104576 A JP2104576 A JP 2104576A JP 10457690 A JP10457690 A JP 10457690A JP H0834257 B2 JPH0834257 B2 JP H0834257B2
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- mos
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリセルに係り、特にダイナミッ
ク型ランダムアクセスメモリ（DRAM）のメモリセルに関
する。
ク型ランダムアクセスメモリ（DRAM）のメモリセルに関
する。
（従来の技術） 半導体メモリであって読み／書き速度が同等のRAM
（ランダムアクセスメモリ）のうちでは、DRAMが最も集
積度が高い。これは、DRAMのメモリセルは、第９図に示
すように、トランスファゲート用の１個の絶縁ゲート型
（MOS）トランジスタＱと情報記憶用の１個のキャパシ
タＣのみからなる非常に簡素化された構成の１トランジ
スタ型セルが用いられているからである。なお、上記ト
ランジスタのドレインはビット線BLに、ゲートはワード
線WLに接続されている。
（ランダムアクセスメモリ）のうちでは、DRAMが最も集
積度が高い。これは、DRAMのメモリセルは、第９図に示
すように、トランスファゲート用の１個の絶縁ゲート型
（MOS）トランジスタＱと情報記憶用の１個のキャパシ
タＣのみからなる非常に簡素化された構成の１トランジ
スタ型セルが用いられているからである。なお、上記ト
ランジスタのドレインはビット線BLに、ゲートはワード
線WLに接続されている。
そして、さらに、この１トランジスタ型セルを改良
し、より高い集積度（換言すれば、小さなメモリセル面
積）を達成しようとする努力がなされてきた。
し、より高い集積度（換言すれば、小さなメモリセル面
積）を達成しようとする努力がなされてきた。
その第１の方法としては、シリコン基板表面に溝（ト
レンチ）を掘り、そこにキャパシタを形成して表面積を
増す、いわゆるトレンチセルがあり、第２の方法として
は、多結晶シリコン膜で絶縁膜を挟んだ構造のキャパシ
タをトランスファゲートの上に積み重ねたスタックセル
がある。これらのトレンチセルやスタックセルは1Mビッ
トDRAMから実用化されている。
レンチ）を掘り、そこにキャパシタを形成して表面積を
増す、いわゆるトレンチセルがあり、第２の方法として
は、多結晶シリコン膜で絶縁膜を挟んだ構造のキャパシ
タをトランスファゲートの上に積み重ねたスタックセル
がある。これらのトレンチセルやスタックセルは1Mビッ
トDRAMから実用化されている。
また、第３の方法としては、トランスファゲート用の
１個のMOSトランジスタと記憶用の１個のキャパシタと
が縦方向に配置されたクロスポイント型セルが提案され
ている（文献;1986 ISSCC Digest of Tech.Papers,“A
4Mb DRAM with Cross−point Trench Transistor Cell"
pp.268−269）。
１個のMOSトランジスタと記憶用の１個のキャパシタと
が縦方向に配置されたクロスポイント型セルが提案され
ている（文献;1986 ISSCC Digest of Tech.Papers,“A
4Mb DRAM with Cross−point Trench Transistor Cell"
pp.268−269）。
しかし、これらの高集積化の努力は、全て、製造プロ
セスを大幅に複雑に、かつ、時間のかかるものにしてお
り、同様な手法を今後とも取り続けることは困難を極め
るものと予想される。
セスを大幅に複雑に、かつ、時間のかかるものにしてお
り、同様な手法を今後とも取り続けることは困難を極め
るものと予想される。
一方、回路的な工夫で１個のメモリセルに多値を記憶
させることによって１セル当り２ビット以上の情報を記
憶させようとするアプローチもある（文献;1985 ISSCC
Digest of Tech.Papers,“A 16−Levels/cell Dynamic
Memory"pp.246−247）。
させることによって１セル当り２ビット以上の情報を記
憶させようとするアプローチもある（文献;1985 ISSCC
Digest of Tech.Papers,“A 16−Levels/cell Dynamic
Memory"pp.246−247）。
しかし、この方法は、記憶保持、速度、周辺回路の複
雑さなどの点が障害になり、実用にはほど遠い状態であ
る。
雑さなどの点が障害になり、実用にはほど遠い状態であ
る。
（発明が解決しようとする課題） 上記したように従来のダイナミック型メモリセルは、
高集積化に際して製造プロセスが大幅に複雑に、かつ、
時間がかかるものになるという問題がある。
高集積化に際して製造プロセスが大幅に複雑に、かつ、
時間がかかるものになるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、既存のプロセス技術でより高い集積度を実
現でき、ビット単価を大幅に低減し得る半導体メモリセ
ルを提供することにある。
その目的は、既存のプロセス技術でより高い集積度を実
現でき、ビット単価を大幅に低減し得る半導体メモリセ
ルを提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体メモリセルは、ビット線あるいはセン
スアンプの入力端に接続された読み出し／書き込みノー
ドと、一端が上記読み出し／書き込みノードに接続さ
れ、ゲートが第１のワード線に接続された第１のMOSト
ランジスタと、この第１のMOSトランジスタの他端側に
直列接続され、各ゲートが第２のワード線のそれぞれに
接続された１個以上の第２のMOSトランジスタと、上記
第１、第２のMOSトランジスタの各他端にそれぞれ一端
が接続された情報記憶用のキャパシタと、上記情報記憶
用のキャパシタからデータの読み出しを行なう際には、
上記第１のMOSトランジスタ、これに続いて上記１個以
上の第２のMOSトランジスタのうち上記第１のMOSトラン
ジスタに近い側の第２のMOSトランジスタから第１のMOS
トランジスタに遠い側の第２のMOSトランジスタの順で
順次導通するような制御信号を上記第１、第２のワード
線に供給してデータの読み出し制御を行ない、上記情報
記憶用のキャパシタにデータの書き込みを行なう際に
は、上記第１、第２のMOSトランジスタの全てを予め導
通させた状態から上記１個以上の第２のMOSトランジス
タのうち上記第１のMOSトランジスタに遠い側の第２のM
OSトランジスタから第１のMOSトランジスタに近い側の
第２のMOSトランジスタ、これに続いて第１のMOSトラン
ジスタの順で順次非導通となるような制御信号を上記第
１、第２のワード線に供給してデータの書き込み制御を
行なう手段とを具備することを特徴とする。
スアンプの入力端に接続された読み出し／書き込みノー
ドと、一端が上記読み出し／書き込みノードに接続さ
れ、ゲートが第１のワード線に接続された第１のMOSト
ランジスタと、この第１のMOSトランジスタの他端側に
直列接続され、各ゲートが第２のワード線のそれぞれに
接続された１個以上の第２のMOSトランジスタと、上記
第１、第２のMOSトランジスタの各他端にそれぞれ一端
が接続された情報記憶用のキャパシタと、上記情報記憶
用のキャパシタからデータの読み出しを行なう際には、
上記第１のMOSトランジスタ、これに続いて上記１個以
上の第２のMOSトランジスタのうち上記第１のMOSトラン
ジスタに近い側の第２のMOSトランジスタから第１のMOS
トランジスタに遠い側の第２のMOSトランジスタの順で
順次導通するような制御信号を上記第１、第２のワード
線に供給してデータの読み出し制御を行ない、上記情報
記憶用のキャパシタにデータの書き込みを行なう際に
は、上記第１、第２のMOSトランジスタの全てを予め導
通させた状態から上記１個以上の第２のMOSトランジス
タのうち上記第１のMOSトランジスタに遠い側の第２のM
OSトランジスタから第１のMOSトランジスタに近い側の
第２のMOSトランジスタ、これに続いて第１のMOSトラン
ジスタの順で順次非導通となるような制御信号を上記第
１、第２のワード線に供給してデータの書き込み制御を
行なう手段とを具備することを特徴とする。
（作 用） 直列接続されたトランジスタ群を所定の順序でオン／
オフ制御することにより、各キャパシタの記憶情報を第
１の読み出し／書込みノードに順次読み出し、各キャパ
シタに情報を順次書込むことが可能になる。
オフ制御することにより、各キャパシタの記憶情報を第
１の読み出し／書込みノードに順次読み出し、各キャパ
シタに情報を順次書込むことが可能になる。
この場合、直列接続されたトランジスタ群のうち第１
のトランジスタに対して他端側の第２のトランジスタの
ソースが別の読み出し／書込みノードに接続されない場
合には、各キャパシタに第１の読み出し／書込みノード
の情報を順次書込むことが可能になる。
のトランジスタに対して他端側の第２のトランジスタの
ソースが別の読み出し／書込みノードに接続されない場
合には、各キャパシタに第１の読み出し／書込みノード
の情報を順次書込むことが可能になる。
これに対して、直列接続されたMOSトランジスタ群の
うち第１のMOSトランジスタに対して他端側の第２のMOS
トランジスタのソースと第２の読み出し／書込みノード
との間に第３のMOSトランジスタを接続し、直列接続さ
れたMOSトランジスタ群を所定の順序でオン／オフ制御
することにより、各キャパシタの記憶情報を第１の読み
出し／書込みノードに順次読み出し、各キャパシタに第
２の読み出し／書込みノードの情報を順次書き込むこと
が可能になる。あるいは、各キャパシタの記憶情報を第
２の読み出し／書込みノードに順次読み出し、各キャパ
シタに第１の読み出し／書込みノードの情報を順次書き
込むことが可能になる。
うち第１のMOSトランジスタに対して他端側の第２のMOS
トランジスタのソースと第２の読み出し／書込みノード
との間に第３のMOSトランジスタを接続し、直列接続さ
れたMOSトランジスタ群を所定の順序でオン／オフ制御
することにより、各キャパシタの記憶情報を第１の読み
出し／書込みノードに順次読み出し、各キャパシタに第
２の読み出し／書込みノードの情報を順次書き込むこと
が可能になる。あるいは、各キャパシタの記憶情報を第
２の読み出し／書込みノードに順次読み出し、各キャパ
シタに第１の読み出し／書込みノードの情報を順次書き
込むことが可能になる。
また、上記第１のMOSトランジスタまたは第３のMOSト
ランジスタを選択的に使用するようにスイッチ制御し、
直列接続されたMOSトランジスタ群を所定の順序でオン
／オフ制御することにより、第１の読み出し／書込みノ
ードまたは第２の読み出し／書込みノードとの間で選択
的に情報のやりとりを行うことが可能になる。
ランジスタを選択的に使用するようにスイッチ制御し、
直列接続されたMOSトランジスタ群を所定の順序でオン
／オフ制御することにより、第１の読み出し／書込みノ
ードまたは第２の読み出し／書込みノードとの間で選択
的に情報のやりとりを行うことが可能になる。
このような回路構成を用いることにより、既存のプロ
セス技術でより高い集積度を実現し、ビット単価を大幅
に低減することが可能になるので、高集積化に際して製
造プロセスが大幅に複雑に、かつ、時間がかかるものに
なるという問題を回避できる。さらに、新しいプロセス
技術を開発すれば、集積度を一層飛躍的に向上させるこ
とができる。
セス技術でより高い集積度を実現し、ビット単価を大幅
に低減することが可能になるので、高集積化に際して製
造プロセスが大幅に複雑に、かつ、時間がかかるものに
なるという問題を回避できる。さらに、新しいプロセス
技術を開発すれば、集積度を一層飛躍的に向上させるこ
とができる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は、第１実施例に係るDRAMのメモリセルを示し
ており、N1は第１の読み出し／書込みノード、Q1はこの
第１の読み出し／書込みノードN1にドレインが接続され
た第１のMOSトランジスタ、Q2〜Q4は上記第１のMOSトラ
ンジスタQ1のソース側に直列接続された１個以上（本例
では３個）の第２のMOSトランジスタ、C1〜C4はこれら
の４個のトランジスタQ1〜Q4の各ソースにそれぞれ一端
が接続された情報記憶用のキャパシタである。
ており、N1は第１の読み出し／書込みノード、Q1はこの
第１の読み出し／書込みノードN1にドレインが接続され
た第１のMOSトランジスタ、Q2〜Q4は上記第１のMOSトラ
ンジスタQ1のソース側に直列接続された１個以上（本例
では３個）の第２のMOSトランジスタ、C1〜C4はこれら
の４個のトランジスタQ1〜Q4の各ソースにそれぞれ一端
が接続された情報記憶用のキャパシタである。
上記DRAMセルにおける直列接続された４個のトランジ
スタQ1〜Q4の各ゲートは対応してワード線WL1〜WL4に接
続されており、上記第１の読み出し／書込みノードN1は
ビット線BLに接続されており、上記キャパシタC1〜C4の
各他端はキャパシタプレート電位VPLに共通に接続され
ている。
スタQ1〜Q4の各ゲートは対応してワード線WL1〜WL4に接
続されており、上記第１の読み出し／書込みノードN1は
ビット線BLに接続されており、上記キャパシタC1〜C4の
各他端はキャパシタプレート電位VPLに共通に接続され
ている。
第２図のタイミング波形は、第１図のメモリセルの読
み出し動作の一例を示している。即ち、ワード線WL1〜W
L4を図示のようなタイミングでオン／オフ制御してトラ
ンジスタQ1〜Q4の順序でオン、トランジスタQ4〜Q1の順
序でオフさせるものとする。すると、時刻t1ではトラン
ジスタQ1がオンになってキャパシタC1の記憶情報がトラ
ンジスタQ1を経て第１の読み出し／書込みノードN1に読
み出され、時刻t2ではトランジスタQ2がオンになってキ
ャパシタC2の記憶情報がトランジスタQ1およびQ2を経て
第１の読み出し／書込みノードN1に読み出され、時刻t3
ではトランジスタQ3がオンになってキャパシタC3の記憶
情報がトランジスタQ1〜Q3を経て第１の読み出し／書込
みノードN1に読み出され、時刻t4ではトランジスタQ4が
オンになってキャパシタC4の記憶情報がトランジスタQ1
〜Q4を経て第１の読み出し／書込みノードN1に読み出さ
れる。時刻t5ではトランジスタQ4がオフになってキャパ
シタC4に情報が書込まれ、時刻t6ではトランジスタQ3が
オフになってキャパシタC3に情報が書込まれ、時刻t7で
はトランジスタQ2がオフになってキャパシタC2に情報が
書込まれ、時刻t8ではトランジスタQ1がオフになってキ
ャパシタC1に情報が書込まれる。
み出し動作の一例を示している。即ち、ワード線WL1〜W
L4を図示のようなタイミングでオン／オフ制御してトラ
ンジスタQ1〜Q4の順序でオン、トランジスタQ4〜Q1の順
序でオフさせるものとする。すると、時刻t1ではトラン
ジスタQ1がオンになってキャパシタC1の記憶情報がトラ
ンジスタQ1を経て第１の読み出し／書込みノードN1に読
み出され、時刻t2ではトランジスタQ2がオンになってキ
ャパシタC2の記憶情報がトランジスタQ1およびQ2を経て
第１の読み出し／書込みノードN1に読み出され、時刻t3
ではトランジスタQ3がオンになってキャパシタC3の記憶
情報がトランジスタQ1〜Q3を経て第１の読み出し／書込
みノードN1に読み出され、時刻t4ではトランジスタQ4が
オンになってキャパシタC4の記憶情報がトランジスタQ1
〜Q4を経て第１の読み出し／書込みノードN1に読み出さ
れる。時刻t5ではトランジスタQ4がオフになってキャパ
シタC4に情報が書込まれ、時刻t6ではトランジスタQ3が
オフになってキャパシタC3に情報が書込まれ、時刻t7で
はトランジスタQ2がオフになってキャパシタC2に情報が
書込まれ、時刻t8ではトランジスタQ1がオフになってキ
ャパシタC1に情報が書込まれる。
このような第１実施例のメモリセルによれば、直列接
続されたトランジスタQ1〜Q4を所定の順序でオン／オフ
制御することにより、第１の読み出し／書込みノードN1
に近い側のキャパシタC1から各キャパシタC1〜C4の記憶
情報を第１の読み出し／書込みノードN1に順次読み出
し、第１の読み出し／書込みノードN1に遠い側のキャパ
シタC4から各キャパシタC4〜C1に第１の読み出し／書込
みノードN1の情報を順次書込む（再書込み）ことが可能
になる。
続されたトランジスタQ1〜Q4を所定の順序でオン／オフ
制御することにより、第１の読み出し／書込みノードN1
に近い側のキャパシタC1から各キャパシタC1〜C4の記憶
情報を第１の読み出し／書込みノードN1に順次読み出
し、第１の読み出し／書込みノードN1に遠い側のキャパ
シタC4から各キャパシタC4〜C1に第１の読み出し／書込
みノードN1の情報を順次書込む（再書込み）ことが可能
になる。
第３図は、第２実施例に係るDRAMのメモリセルを示し
ており、第１実施例のメモリセルの構成と比べて、直列
接続されたトランジスタQ1〜Q4のうち第１のトランジス
タQ1対して他端側の第２のトランジスタQ4のソースと第
２の読み出し／書込みノードN2との間に第３のMOSトラ
ンジスタQ5が接続され、この第３のトランジスタQ5のゲ
ートはワード線WL5に接続されている点が異なり、その
他は同じであるので第１実施例と同じ符号を付してい
る。ここで、第１の読み出し／書込みノードN1および第
２の読み出し／書込みノードN2は同じビット線BLに接続
されている場合を示したが、例えば第１の読み出し／書
込みノードN1および第２の読み出し／書込みノードN2が
別々のビット線BL1、BL2に接続されていてもよい。
ており、第１実施例のメモリセルの構成と比べて、直列
接続されたトランジスタQ1〜Q4のうち第１のトランジス
タQ1対して他端側の第２のトランジスタQ4のソースと第
２の読み出し／書込みノードN2との間に第３のMOSトラ
ンジスタQ5が接続され、この第３のトランジスタQ5のゲ
ートはワード線WL5に接続されている点が異なり、その
他は同じであるので第１実施例と同じ符号を付してい
る。ここで、第１の読み出し／書込みノードN1および第
２の読み出し／書込みノードN2は同じビット線BLに接続
されている場合を示したが、例えば第１の読み出し／書
込みノードN1および第２の読み出し／書込みノードN2が
別々のビット線BL1、BL2に接続されていてもよい。
第４図のタイミング波形は、第３図のメモリセルの読
み出し動作および書込み動作の一例を示している。即
ち、ワード線WL1〜WL5を図示のようなタイミングでオン
／オフ制御してトランジスタQ1〜Q5の順序でオン、トラ
ンジスタQ1〜Q5の順序でオフさせるものとする。する
と、時刻t1でトランジスタQ1がオンになってキャパシタ
C1の記憶情報がトランジスタQ1を経て第１の読み出し／
書込みノードN1に読み出され、時刻t2でトランジスタQ2
がオンになってキャパシタC2の記憶情報がトランジスタ
Q1およびQ2を経て第１の読み出し／書込みノードN1に読
み出され、時刻t3でトランジスタQ3がオンになってキャ
パシタC3の記憶情報がトランジスタQ1〜Q3を経て第１の
読み出し／書込みノードN1に読み出され、時刻t4でトラ
ンジスタQ4がオンになってキャパシタC4の記憶情報がト
ランジスタQ1〜Q4を経て第１の読み出し／書込みノード
N1に読み出される。この後、トランジスタQ1がオフ、ト
ランジスタQ5がオンになり（この動作順序は逆でもよ
い）、時刻t5でトランジスタQ2がオフになってキャパシ
タC1に情報が書込まれ、時刻t6でトランジスタQ3がオフ
になってキャパシタC2に情報が書込まれ、時刻t7でトラ
ンジスタQ4がオフになってキャパシタC3に情報が書込ま
れ、時刻t8でトランジスタQ5がオフになってキャパシタ
C4に情報が書込まれる。
み出し動作および書込み動作の一例を示している。即
ち、ワード線WL1〜WL5を図示のようなタイミングでオン
／オフ制御してトランジスタQ1〜Q5の順序でオン、トラ
ンジスタQ1〜Q5の順序でオフさせるものとする。する
と、時刻t1でトランジスタQ1がオンになってキャパシタ
C1の記憶情報がトランジスタQ1を経て第１の読み出し／
書込みノードN1に読み出され、時刻t2でトランジスタQ2
がオンになってキャパシタC2の記憶情報がトランジスタ
Q1およびQ2を経て第１の読み出し／書込みノードN1に読
み出され、時刻t3でトランジスタQ3がオンになってキャ
パシタC3の記憶情報がトランジスタQ1〜Q3を経て第１の
読み出し／書込みノードN1に読み出され、時刻t4でトラ
ンジスタQ4がオンになってキャパシタC4の記憶情報がト
ランジスタQ1〜Q4を経て第１の読み出し／書込みノード
N1に読み出される。この後、トランジスタQ1がオフ、ト
ランジスタQ5がオンになり（この動作順序は逆でもよ
い）、時刻t5でトランジスタQ2がオフになってキャパシ
タC1に情報が書込まれ、時刻t6でトランジスタQ3がオフ
になってキャパシタC2に情報が書込まれ、時刻t7でトラ
ンジスタQ4がオフになってキャパシタC3に情報が書込ま
れ、時刻t8でトランジスタQ5がオフになってキャパシタ
C4に情報が書込まれる。
このような第２実施例のメモリセルによれば、直列接
続されたトランジスタQ1〜Q5を所定の順序でオン／オフ
制御することにより、第１の読み出し／書込みノードN1
に近い側のキャパシタC1から各キャパシタC1〜C4の記憶
情報を第１の読み出し／書込みノードN1に順次読み出
し、第１の読み出し／書込みノードN1に近い側のキャパ
シタC1から各キャパシタC1〜C4に第２の読み出し／書込
みノードN2の情報を順次書込むことが可能になる。
続されたトランジスタQ1〜Q5を所定の順序でオン／オフ
制御することにより、第１の読み出し／書込みノードN1
に近い側のキャパシタC1から各キャパシタC1〜C4の記憶
情報を第１の読み出し／書込みノードN1に順次読み出
し、第１の読み出し／書込みノードN1に近い側のキャパ
シタC1から各キャパシタC1〜C4に第２の読み出し／書込
みノードN2の情報を順次書込むことが可能になる。
なお、第４図のタイミング波形におけるワード線WL1
〜WL5の駆動順序をWL5〜WL1の逆に変更して、トランジ
スタQ5〜Q1の順序でオン、トランジスタQ5〜Q1の順序で
オフさせるようにすると、第２の読み出し／書込みノー
ドN2に近い側のキャパシタC4から各キャパシタC4〜C1の
記憶情報を第２の読み出し／書込みノードN2に順次読み
出し、第２の読み出し／書込みノードN2に近い側のキャ
パシタC4から各キャパシタC4〜C1に第１の読み出し／書
込みノードN1の情報を順次書き込むことが可能になる。
〜WL5の駆動順序をWL5〜WL1の逆に変更して、トランジ
スタQ5〜Q1の順序でオン、トランジスタQ5〜Q1の順序で
オフさせるようにすると、第２の読み出し／書込みノー
ドN2に近い側のキャパシタC4から各キャパシタC4〜C1の
記憶情報を第２の読み出し／書込みノードN2に順次読み
出し、第２の読み出し／書込みノードN2に近い側のキャ
パシタC4から各キャパシタC4〜C1に第１の読み出し／書
込みノードN1の情報を順次書き込むことが可能になる。
また、第１のトランジスタQ1または第３のトランジス
タQ5を選択的に使用するようにスイッチ制御し、直列接
続されたトランジスタ群を前記第１実施例に準じてオン
／オフ制御すれば、メモリセルと第１の読み出し／書込
みノードN1または第２の読み出し／書込みノードN2との
間で選択的に情報をやりとりすることが可能になる。
タQ5を選択的に使用するようにスイッチ制御し、直列接
続されたトランジスタ群を前記第１実施例に準じてオン
／オフ制御すれば、メモリセルと第１の読み出し／書込
みノードN1または第２の読み出し／書込みノードN2との
間で選択的に情報をやりとりすることが可能になる。
なお、上記各実施例で述べたような順次読み出し、順
次書込みにより、DRAMのランダムアクセス性やアクセス
タイムにある程度の制限が加わる。しかし、既存のDRAM
にもニブルモードのような４ビットシリアルアクセスの
動作があり、上記実施例のようなシリアルアクセス性は
十分受け入れられる。あるいは、４ビットのシリアル・
パラレル変換を行えば、×４ビット構成のDARMとして完
全にランダムアクセス性を保つことができる。さらに、
近年のDRAMの応用をみれば、キャッシュメモリとの間の
ブロック転送や画像用データの処理、保持などのように
シリアルアクセスで対応可能な分野が急速に拡大してお
り、上記した程度のランダムアクセス性の制限は何ら本
発明の高集積化可能な特長を妨げるものとはならない。
むしろ、本発明のDRAMセルは、後述するように１ビット
当りのセル面積を大幅に縮小し、ビット単価を大幅に低
減できるので、磁気ディスクなどの記憶媒体の代替とし
て使用するために低価格で大容量のDRAMを既存の技術で
実現したい場合には好適である。
次書込みにより、DRAMのランダムアクセス性やアクセス
タイムにある程度の制限が加わる。しかし、既存のDRAM
にもニブルモードのような４ビットシリアルアクセスの
動作があり、上記実施例のようなシリアルアクセス性は
十分受け入れられる。あるいは、４ビットのシリアル・
パラレル変換を行えば、×４ビット構成のDARMとして完
全にランダムアクセス性を保つことができる。さらに、
近年のDRAMの応用をみれば、キャッシュメモリとの間の
ブロック転送や画像用データの処理、保持などのように
シリアルアクセスで対応可能な分野が急速に拡大してお
り、上記した程度のランダムアクセス性の制限は何ら本
発明の高集積化可能な特長を妨げるものとはならない。
むしろ、本発明のDRAMセルは、後述するように１ビット
当りのセル面積を大幅に縮小し、ビット単価を大幅に低
減できるので、磁気ディスクなどの記憶媒体の代替とし
て使用するために低価格で大容量のDRAMを既存の技術で
実現したい場合には好適である。
ところで、従来のDRAMセルをスタックセル構造とする
場合に、セル面積の縮小の限界は8F2（Ｆはセルの一辺
の最小寸法）といわれているが、本発明のDRAMセルをス
タックセル構造とする場合には、第２のトランジスタQ2
〜Q4およびそれぞれに対応して接続されているキャパシ
タC2〜C4の各１組のパターン面積を原理的にそれぞれ4F
2で実現することが可能になり、１キャパシタ当り１ビ
ットの記憶方式とすると、セルの１ビット当りの面積を
大幅に縮小することが可能になり、高集積化が可能にな
る。
場合に、セル面積の縮小の限界は8F2（Ｆはセルの一辺
の最小寸法）といわれているが、本発明のDRAMセルをス
タックセル構造とする場合には、第２のトランジスタQ2
〜Q4およびそれぞれに対応して接続されているキャパシ
タC2〜C4の各１組のパターン面積を原理的にそれぞれ4F
2で実現することが可能になり、１キャパシタ当り１ビ
ットの記憶方式とすると、セルの１ビット当りの面積を
大幅に縮小することが可能になり、高集積化が可能にな
る。
即ち、第５図（ａ）は、前記第１実施例のDRAMセルを
スタックセル構造としてオープン・ビット方式のDRAMセ
ルアレイに使用した場合の平面パターンを示しており、
そのＢ−Ｂ線に沿う断面構造を第５図（ｂ）に示してい
る。即ち、50は半導体基板、51は素子分離領域、52は半
導体基板表面で４個のトランジスタQ1〜Q4のSDG領域
（ソース、チャネル及びドレインの各領域からなる活性
領域）が直線状に配置されたセルSDG領域、WL1〜WL4は
それぞれ上記４個のトランジスタQ1〜Q4のゲート（ワー
ド線）、531〜534はそれぞれ４個の情報記憶用キャパシ
タC1〜C4のストレージノード、541〜544はそれぞれ上記
４個のストレージノード531〜534と上記４個のトランジ
スタQ1〜Q4の各ソース領域とのコンタクト、55は第１の
トランジスタQ1のドレイン領域とビット線BLとのコンタ
クト（ビット線コンタクト）、56はゲート絶縁膜、57は
層間絶縁膜、58はそれぞれ４個のキャパシタC1〜C4の絶
縁膜、59は４個のキャパシタC1〜C4のプレート電極、60
は層間絶縁膜である。なお、上記ビット線コンタクト55
は、図示しないもう１つのメモリセルに対しても共通に
設けられており、メモリセル２個に対して１個（８ビッ
ト当り１個）のビット線コンタクト、換言すれば、４ビ
ット当り1/2個のビット線コンタクトが設けられている
ことになる。
スタックセル構造としてオープン・ビット方式のDRAMセ
ルアレイに使用した場合の平面パターンを示しており、
そのＢ−Ｂ線に沿う断面構造を第５図（ｂ）に示してい
る。即ち、50は半導体基板、51は素子分離領域、52は半
導体基板表面で４個のトランジスタQ1〜Q4のSDG領域
（ソース、チャネル及びドレインの各領域からなる活性
領域）が直線状に配置されたセルSDG領域、WL1〜WL4は
それぞれ上記４個のトランジスタQ1〜Q4のゲート（ワー
ド線）、531〜534はそれぞれ４個の情報記憶用キャパシ
タC1〜C4のストレージノード、541〜544はそれぞれ上記
４個のストレージノード531〜534と上記４個のトランジ
スタQ1〜Q4の各ソース領域とのコンタクト、55は第１の
トランジスタQ1のドレイン領域とビット線BLとのコンタ
クト（ビット線コンタクト）、56はゲート絶縁膜、57は
層間絶縁膜、58はそれぞれ４個のキャパシタC1〜C4の絶
縁膜、59は４個のキャパシタC1〜C4のプレート電極、60
は層間絶縁膜である。なお、上記ビット線コンタクト55
は、図示しないもう１つのメモリセルに対しても共通に
設けられており、メモリセル２個に対して１個（８ビッ
ト当り１個）のビット線コンタクト、換言すれば、４ビ
ット当り1/2個のビット線コンタクトが設けられている
ことになる。
これに対して、第10図は、従来のフォールデッド・ビ
ット方式のDRAMセルアレイにおけるスタックセルの平面
パターンを示しており、101は素子分離領域、102は転送
ゲート用トランジスタのSDG（ソース・ドレイン・ゲー
ト）領域、103はこのトランジスタのゲート（ワード
線）、104は図示しない別のトランジスタのワード線、1
05は情報記憶用キャパシタのストレージノード、106は
このストレージノードと上記トランジスタのソース領域
とのコンタクト、107は上記トランジスタのドレイン領
域とビット線とのコンタクトであり、情報記憶用キャパ
シタのプレート電極およびビット線は図示を省略してい
る。
ット方式のDRAMセルアレイにおけるスタックセルの平面
パターンを示しており、101は素子分離領域、102は転送
ゲート用トランジスタのSDG（ソース・ドレイン・ゲー
ト）領域、103はこのトランジスタのゲート（ワード
線）、104は図示しない別のトランジスタのワード線、1
05は情報記憶用キャパシタのストレージノード、106は
このストレージノードと上記トランジスタのソース領域
とのコンタクト、107は上記トランジスタのドレイン領
域とビット線とのコンタクトであり、情報記憶用キャパ
シタのプレート電極およびビット線は図示を省略してい
る。
また、第11図は、従来のオープン・ビット方式のDRAM
セルアレイにおけるスタックセルの平面パターンを示し
ており、111は素子分離領域、112は転送ゲート用トラン
ジスタのSDG領域、113はこのトランジスタのゲート（ワ
ード線）、114は情報記憶用キャパシタのストレージノ
ード、115はこのストレージノードと上記トランジスタ
のソース領域とのコンタクト、116は上記トランジスタ
のドレイン領域とビット線とのコンタクト（ビット線コ
ンタクト）であり、情報記憶用キャパシタのプレート電
極およびビット線は図示を省略している。
セルアレイにおけるスタックセルの平面パターンを示し
ており、111は素子分離領域、112は転送ゲート用トラン
ジスタのSDG領域、113はこのトランジスタのゲート（ワ
ード線）、114は情報記憶用キャパシタのストレージノ
ード、115はこのストレージノードと上記トランジスタ
のソース領域とのコンタクト、116は上記トランジスタ
のドレイン領域とビット線とのコンタクト（ビット線コ
ンタクト）であり、情報記憶用キャパシタのプレート電
極およびビット線は図示を省略している。
ここで、第10図、第11図において、パターン最小寸法
をＦで表わし、マスクパターンの会わせ余裕を0.5Fとす
ると、第10図に示した従来のセルの長辺は5.5F、第11図
に示した従来のセルの長辺は4.5Fになる。
をＦで表わし、マスクパターンの会わせ余裕を0.5Fとす
ると、第10図に示した従来のセルの長辺は5.5F、第11図
に示した従来のセルの長辺は4.5Fになる。
これに対して、第５図（ａ）、（ｂ）のセルは、第１
のトランジスタQ1およびキャパシタC1のパターン部分の
長辺は4.5Fであるが、第２のトランジスタQ2〜Q4および
それぞれに対応して接続されているキャパシタC2〜C4の
各１組のパターン部分の長辺はそれぞれ3Fになるので、
セル全体としては長辺が13.5Fとなる。
のトランジスタQ1およびキャパシタC1のパターン部分の
長辺は4.5Fであるが、第２のトランジスタQ2〜Q4および
それぞれに対応して接続されているキャパシタC2〜C4の
各１組のパターン部分の長辺はそれぞれ3Fになるので、
セル全体としては長辺が13.5Fとなる。
従って、第５図（ａ）、（ｂ）のセルは、１キャパシ
タ当り１ビットの記憶方式とすると、セルの１ビット当
りの長辺は3.375Fとなり、第11図に示した従来のセルの
長辺の75％、第10図に示した従来のセルの長辺の61％に
しかならず、セルの１ビット当りの面積は大幅に縮小
し、高集積化が可能になる。
タ当り１ビットの記憶方式とすると、セルの１ビット当
りの長辺は3.375Fとなり、第11図に示した従来のセルの
長辺の75％、第10図に示した従来のセルの長辺の61％に
しかならず、セルの１ビット当りの面積は大幅に縮小
し、高集積化が可能になる。
また、上記各実施例のDRAMセルは、キャパシタC1〜C4
の面積が第10図および第11図に示した従来のセルのキャ
パシタＣの面積よりも小さくなっており、いわゆるキャ
パシタ容量CSが減少し、ビット容量CB/キャパシタ容量C
Sが大きくなるように思われる。しかし、前記第１の読
み出し／書込みノードにDRAMセルが２組（１組は図示し
ていない）接続されることにより、８ビット当り１個の
ビットコンタクト（４ビット当り1/2個のビットコンタ
クト）しかないので、ビット容量CBも大幅に減少してい
る。従って、CB/CSの値は、むしろ、従来よりも下回る
ようになり、データ読み出し時の電位変化が大きくな
る。しかも、ビット容量CBが大幅に減少するということ
は、消費電流の削減になる。
の面積が第10図および第11図に示した従来のセルのキャ
パシタＣの面積よりも小さくなっており、いわゆるキャ
パシタ容量CSが減少し、ビット容量CB/キャパシタ容量C
Sが大きくなるように思われる。しかし、前記第１の読
み出し／書込みノードにDRAMセルが２組（１組は図示し
ていない）接続されることにより、８ビット当り１個の
ビットコンタクト（４ビット当り1/2個のビットコンタ
クト）しかないので、ビット容量CBも大幅に減少してい
る。従って、CB/CSの値は、むしろ、従来よりも下回る
ようになり、データ読み出し時の電位変化が大きくな
る。しかも、ビット容量CBが大幅に減少するということ
は、消費電流の削減になる。
なお、上記キャパシタ容量CSに関しては、ある程度の
プロセス変更を必要としても構わないならば、文献;198
8 IEDM Technical Digest,pp.592−595“３−DIMENSION
AL STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS"と
か同じく上記文献のpp.600−603“Stacked Capacitor C
ells for High−density dynamic RAMs"に示されている
ような技術を用いれば、大きくすることができる。この
場合には、ビット線とワード線との各交点に１ビットづ
つ配置されるアレイ構成となる。
プロセス変更を必要としても構わないならば、文献;198
8 IEDM Technical Digest,pp.592−595“３−DIMENSION
AL STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS"と
か同じく上記文献のpp.600−603“Stacked Capacitor C
ells for High−density dynamic RAMs"に示されている
ような技術を用いれば、大きくすることができる。この
場合には、ビット線とワード線との各交点に１ビットづ
つ配置されるアレイ構成となる。
また、本発明のDRAMセルは、上記したようなスタック
セル構造に限らず、文献;1989 IEDM Technical Digest,
pp.23−26“A Surrounding Gate Transistor（SGT）Cel
l for 64/256Mbit DRAMs"に示されているような技術を
用い、例えば第６図に断面構造を示すように、例えば２
組の縦型トランジスタおよび縦型キャパシタが積み重ね
られたクロスポイントセル構造とすることも可能であ
る。ここで、61は表面に部分的に凸部が形成された半導
体基板、62は基板凸部の上面に形成された第１のトラン
ジスタQ1のドレイン領域、63は基板凸部の側面上端部上
にゲート絶縁膜を介して形成されたトランジスタのゲー
ト（ワード線WL1またはWL2）、64は基板凸部の側表面に
部分的に形成された導電層（第１のトランジスタQ1のソ
ース領域・キャパシタC1のストレージノード・第２のト
ランジスタQ2のドレイン領域）、65は基板凸部の側表面
の下端部に形成された第２のトランジスタQ2のソース領
域、66は基板凸部の側表面上にゲート絶縁膜を介して部
分的に形成されたキャパシタC1またはC2のプレート電
極、BLはビット線、67はこのビット線BLと前記第１のト
ランジスタQ1のドレイン領域62とのコンタクト（ビット
線コンタクト）である。
セル構造に限らず、文献;1989 IEDM Technical Digest,
pp.23−26“A Surrounding Gate Transistor（SGT）Cel
l for 64/256Mbit DRAMs"に示されているような技術を
用い、例えば第６図に断面構造を示すように、例えば２
組の縦型トランジスタおよび縦型キャパシタが積み重ね
られたクロスポイントセル構造とすることも可能であ
る。ここで、61は表面に部分的に凸部が形成された半導
体基板、62は基板凸部の上面に形成された第１のトラン
ジスタQ1のドレイン領域、63は基板凸部の側面上端部上
にゲート絶縁膜を介して形成されたトランジスタのゲー
ト（ワード線WL1またはWL2）、64は基板凸部の側表面に
部分的に形成された導電層（第１のトランジスタQ1のソ
ース領域・キャパシタC1のストレージノード・第２のト
ランジスタQ2のドレイン領域）、65は基板凸部の側表面
の下端部に形成された第２のトランジスタQ2のソース領
域、66は基板凸部の側表面上にゲート絶縁膜を介して部
分的に形成されたキャパシタC1またはC2のプレート電
極、BLはビット線、67はこのビット線BLと前記第１のト
ランジスタQ1のドレイン領域62とのコンタクト（ビット
線コンタクト）である。
このようなクロスポイントセル構造にすれば、積み重
ねた縦型トランジスタおよび縦型キャパシタの組数のビ
ット分を従来のセルサイズに集積化することができる。
ねた縦型トランジスタおよび縦型キャパシタの組数のビ
ット分を従来のセルサイズに集積化することができる。
なお、前記第１実施例では、キャパシタC1〜C4の各他
端をキャパシタプレート電位VPLに共通に接続している
場合を示したが、キャパシタC1〜C4の各他端を外部から
与えられる電源電位Vccや接地電位Vssに共通に接続して
もよく、文献;IEEE JOURNAL OF SOLID−STATE CIRCUITS
“VOL.SC−17,NO.5,p.872 OCT.1982"A Storage−Node−
Boosted RAM with Word−Line Delay Compensation"に
示されているようなキャパシタプレートをクロック動作
させる技術を用い、例えば第７図に示すように構成して
もよい。ここで、PL1〜PL4はキャパシタC1〜C4の各他端
が対応して接続されるキャパシタプレート配線であり、
その他は第１図中と同じであるので第１図中と同じ符号
を付している。
端をキャパシタプレート電位VPLに共通に接続している
場合を示したが、キャパシタC1〜C4の各他端を外部から
与えられる電源電位Vccや接地電位Vssに共通に接続して
もよく、文献;IEEE JOURNAL OF SOLID−STATE CIRCUITS
“VOL.SC−17,NO.5,p.872 OCT.1982"A Storage−Node−
Boosted RAM with Word−Line Delay Compensation"に
示されているようなキャパシタプレートをクロック動作
させる技術を用い、例えば第７図に示すように構成して
もよい。ここで、PL1〜PL4はキャパシタC1〜C4の各他端
が対応して接続されるキャパシタプレート配線であり、
その他は第１図中と同じであるので第１図中と同じ符号
を付している。
また、文献;IEEE JOURNAL OF SOLID−STATE CIRCUITS
“VOL.23,NO.5,p.1171〜1175.OCT 1988"An Experimenta
l 512−bit Nonvolatile Memory with Ferroelectric S
torage Cell"に示されているようなキャパシタに強誘電
体を用いる技術を適用した場合、例えば回路構成は第７
図に示すようになる。強誘電体膜を単に誘電率の高い絶
縁膜として用いた場合はこれまで説明した実施例と同様
の動作になるが、この文献のように強誘電体膜中の電気
的ダイポールの向きによって“0"、“1"を記憶して、不
揮発性を持たせる場合には、一旦、書き込んだ後は、非
破壊読み出しになるので、第12図のタイミング波形図に
示すようなワード線のタイミングで各キャパシタの情報
の読み出しが行えることになる。
“VOL.23,NO.5,p.1171〜1175.OCT 1988"An Experimenta
l 512−bit Nonvolatile Memory with Ferroelectric S
torage Cell"に示されているようなキャパシタに強誘電
体を用いる技術を適用した場合、例えば回路構成は第７
図に示すようになる。強誘電体膜を単に誘電率の高い絶
縁膜として用いた場合はこれまで説明した実施例と同様
の動作になるが、この文献のように強誘電体膜中の電気
的ダイポールの向きによって“0"、“1"を記憶して、不
揮発性を持たせる場合には、一旦、書き込んだ後は、非
破壊読み出しになるので、第12図のタイミング波形図に
示すようなワード線のタイミングで各キャパシタの情報
の読み出しが行えることになる。
また、文献;1989 Symposium of VLSI Circuits,Diges
t of Tech.Papers,pp.101−102“A Novel Memory Cell
Architecture for High−Density DRAMs"Fig.1（ｂ）に
示されているようなキャパシタ両端に転送ゲートを接続
する技術を用い、例えば第８図に示すように構成しても
よい。ここで、Q1′〜Q4′は直列接続された転送ゲート
用トランジスタであり、このトランジスタQ1′〜Q4′の
各ソースが対応してキャパシタC1〜C4の各他端に接続さ
れており、トランジスタQ1′〜Q4′の各ゲートは対応し
てトランジスタQ1〜Q4の各ゲートに接続されており、そ
の他は第１図中と同じであるので第１図中と同じ符号を
付している。また、トランジスタQ1のドレインおよびト
ランジスタQ1′のドレインは相補的なビット線BL、BL
（あるいはセンスアンプの一対の差動入力端）に各対応
して接続されている。
t of Tech.Papers,pp.101−102“A Novel Memory Cell
Architecture for High−Density DRAMs"Fig.1（ｂ）に
示されているようなキャパシタ両端に転送ゲートを接続
する技術を用い、例えば第８図に示すように構成しても
よい。ここで、Q1′〜Q4′は直列接続された転送ゲート
用トランジスタであり、このトランジスタQ1′〜Q4′の
各ソースが対応してキャパシタC1〜C4の各他端に接続さ
れており、トランジスタQ1′〜Q4′の各ゲートは対応し
てトランジスタQ1〜Q4の各ゲートに接続されており、そ
の他は第１図中と同じであるので第１図中と同じ符号を
付している。また、トランジスタQ1のドレインおよびト
ランジスタQ1′のドレインは相補的なビット線BL、BL
（あるいはセンスアンプの一対の差動入力端）に各対応
して接続されている。
また、上記各実施例では、１個のキャパシタに“1"か
“0"かの１ビット信号、即ち、１ディジタル情報を記憶
する場合を示したが、回路的な工夫で１個のキャパシタ
に複数ビットの情報（多値）を記憶させるようにしても
よい。
“0"かの１ビット信号、即ち、１ディジタル情報を記憶
する場合を示したが、回路的な工夫で１個のキャパシタ
に複数ビットの情報（多値）を記憶させるようにしても
よい。
また、上記各実施例では、第１の読み出し／書込みノ
ードをビット線BLに接続した場合を示したが、第１の読
み出し／書込みノードを直接にセンスアンプの入力端に
接続してもよい。
ードをビット線BLに接続した場合を示したが、第１の読
み出し／書込みノードを直接にセンスアンプの入力端に
接続してもよい。
［発明の効果］ 上述したように本発明の半導体メモリセルによれば、
既存のプロセス技術でより高い集積度を実現でき、ビッ
ト単価を大幅に低減することができる。
既存のプロセス技術でより高い集積度を実現でき、ビッ
ト単価を大幅に低減することができる。
従って、磁気ディスクなどの記憶媒体の代替として使
用するために低価格で大容量のDRAMを既存の技術で実現
したい場合には好適である。
用するために低価格で大容量のDRAMを既存の技術で実現
したい場合には好適である。
第１図は本発明の半導体メモリセルの第１実施例を示す
等価回路図、第２図は第１図のメモリセルの読み出し動
作の一例を示すタイミング波形図、第３図は本発明の半
導体メモリセルの第２実施例を示す等価回路図、第４図
は第３図のメモリセルの読み出し動作および書込み動作
の一例を示すタイミング波形図、第５図（ａ）は第１図
の半導体メモリセルをスタックセル構造としてオープン
・ビット方式のDRAMセルアレイに使用した場合の平面パ
ターンの一例を示す図、第５図（ｂ）は同図（ａ）のＢ
−Ｂ線に沿う断面図、第６図は本発明の半導体メモリセ
ルをクロスポイントセル構造とした場合の一例を示す断
面図、第７図および第８図はそれぞれ第１図の半導体メ
モリセルの変形例を示す等価回路図、第９図は従来の１
トランジスタ型セルを示す等価回路図、第10図は従来の
フォールデッド・ビット方式のDRAMセルアレイにおける
スタックセルの平面パターンを示す図、第11図は従来の
オープン・ビット方式のDRAMセルアレイにおけるスタッ
クセルの平面パターンを示す図、第12図は第７図のメモ
リセルの読み出し動作の一例を示すタイミング波形図で
ある。 N1……第１の読み出し／書込みノード、N2……第２の読
み出し／書込みノード、Q1……第１のMOSトランジス
タ、Q2〜Q4……第２のMOSトランジスタ、Q5……第３の
トランジスタ、C1〜C4……情報記憶用のキャパシタ、WL
1〜WL5……ワード線、BL、BL、BL1、BL2……ビット線、
50……半導体基板、51……素子分離領域、52……セルSD
G領域、531〜534……ストレージノード、541〜544……
ストレージノードとソース領域とのコンタクト、55……
ビット線コンタクト、56……ゲート絶縁膜、57、60……
層間絶縁膜、58……キャパシタ絶縁膜、59……キャパシ
タプレート電極、61……半導体基板、62……第１のトラ
ンジスタのドレイン領域、63……トランジスタのゲー
ト、64……導電層、65……第２のトランジスタのソース
領域、66……キャパシタのプレート電極、67……ビット
線コンタクト。
等価回路図、第２図は第１図のメモリセルの読み出し動
作の一例を示すタイミング波形図、第３図は本発明の半
導体メモリセルの第２実施例を示す等価回路図、第４図
は第３図のメモリセルの読み出し動作および書込み動作
の一例を示すタイミング波形図、第５図（ａ）は第１図
の半導体メモリセルをスタックセル構造としてオープン
・ビット方式のDRAMセルアレイに使用した場合の平面パ
ターンの一例を示す図、第５図（ｂ）は同図（ａ）のＢ
−Ｂ線に沿う断面図、第６図は本発明の半導体メモリセ
ルをクロスポイントセル構造とした場合の一例を示す断
面図、第７図および第８図はそれぞれ第１図の半導体メ
モリセルの変形例を示す等価回路図、第９図は従来の１
トランジスタ型セルを示す等価回路図、第10図は従来の
フォールデッド・ビット方式のDRAMセルアレイにおける
スタックセルの平面パターンを示す図、第11図は従来の
オープン・ビット方式のDRAMセルアレイにおけるスタッ
クセルの平面パターンを示す図、第12図は第７図のメモ
リセルの読み出し動作の一例を示すタイミング波形図で
ある。 N1……第１の読み出し／書込みノード、N2……第２の読
み出し／書込みノード、Q1……第１のMOSトランジス
タ、Q2〜Q4……第２のMOSトランジスタ、Q5……第３の
トランジスタ、C1〜C4……情報記憶用のキャパシタ、WL
1〜WL5……ワード線、BL、BL、BL1、BL2……ビット線、
50……半導体基板、51……素子分離領域、52……セルSD
G領域、531〜534……ストレージノード、541〜544……
ストレージノードとソース領域とのコンタクト、55……
ビット線コンタクト、56……ゲート絶縁膜、57、60……
層間絶縁膜、58……キャパシタ絶縁膜、59……キャパシ
タプレート電極、61……半導体基板、62……第１のトラ
ンジスタのドレイン領域、63……トランジスタのゲー
ト、64……導電層、65……第２のトランジスタのソース
領域、66……キャパシタのプレート電極、67……ビット
線コンタクト。
Claims (10)
- 【請求項１】ビット線あるいはセンスアンプの入力端に
接続された読み出し／書き込みノードと、 一端が上記読み出し／書き込みノードに接続され、ゲー
トが第１のワード線に接続された第１のMOSトランジス
タと、 この第１のMOSトランジスタの他端側に直列接続され、
各ゲートが第２のワード線のそれぞれに接続された１個
以上の第２のMOSトランジスタと、 上記第１、第２のMOSトランジスタの各他端にそれぞれ
一端が接続された情報記憶用のキャパシタと、 上記情報記憶用のキャパシタからデータの読み出しを行
なう際には、上記第１のMOSトランジスタ、これに続い
て上記１個以上の第２のMOSトランジスタのうち上記第
１のMOSトランジスタに近い側の第２のMOSトランジスタ
から第１のMOSトランジスタに遠い側の第２のMOSトラン
ジスタの順で順次導通するような制御信号を上記第１、
第２のワード線に供給してデータの読み出し制御を行な
い、上記情報記憶用のキャパシタにデータの書き込みを
行なう際には、上記第１、第２のMOSトランジスタの全
てを予め導通させた状態から上記１個以上の第２のMOS
トランジスタのうち上記第１のMOSトランジスタに遠い
側の第２のMOSトランジスタから第１のMOSトランジスタ
に近い側の第２のMOSトランジスタ、これに続いて第１
のMOSトランジスタの順で順次非導通となるような制御
信号を上記第１、第２のワード線に供給してデータの書
き込み制御を行なう手段 とを具備することを特徴する半導体メモリセル。 - 【請求項２】前記第１のMOSトランジスタおよび前記１
個以上の第２のMOSトランジスタと同数の直列接続され
た転送ゲート用MOSトランジスタをさらに有し、この転
送ゲート用MOSトランジスタの各他端が前記キャパシタ
の各他端に対応して接続されることを特徴とする請求項
１記載の半導体メモリセル。 - 【請求項３】前記第１のMOSトランジスタおよび前記１
個以上の第２のMOSトランジスタのそれぞれのソース・
ドレイン・ゲート領域が半導体基板表面で直線状に配置
され、これらのMOSトランジスタの各ソース領域あるい
は各ドレイン領域にそれぞれ対応して設けられる情報記
憶用キャパシタのストレージノードがコンタクトするス
タックセル構造を有することを特徴とする請求項１記載
の半導体メモリセル。 - 【請求項４】前記第１のMOSトランジスタおよび前記１
個以上の第２のMOSトランジスタはそれぞれ縦型トラン
ジスタが用いられ、これらに対応して設けられる情報記
憶用キャパシタは縦型キャパシタが用いられ、これらが
積み重ねられたクロスポイントセル構造を有することを
特徴とする請求項１記載の半導体メモリセル。 - 【請求項５】ビット線あるいはセンスアンプの入力端に
接続される読み出し／書き込みノードと、 一端が上記読み出し／書き込みノードに接続され、ゲー
トが第１のワード線に接続された第１のMOSトランジス
タと、 この第１のMOSトランジスタの他端側に直列接続され、
各ゲートが第２のワード線のそれぞれに接続された１個
以上の第２のMOSトランジスタと、 上記第１、第２のMOSトランジスタの各他端にそれぞれ
一端が接続された情報記憶用のキャパシタと、 上記直列接続された１個以上の第２のMOSトランジスタ
のうち上記第１のMOSトランジスタに対して他端側の第
２のMOSトランジスタの電流通路の上記第１のMOSトラン
ジスタとは反対側の一端と上記読み出し／書き込みノー
ドとの間に接続され、ゲートが第３のワード線に接続さ
れた第３のMOSトランジスタと、 上記情報記憶用のキャパシタからデータの読み出しを行
なう際には、上記第１のMOSトランジスタ、上記１個以
上の第２のMOSトランジスタのうち上記第１のMOSトラン
ジスタに近い側の第２のMOSトランジスタから第１のMOS
トランジスタに遠い側の第２のMOSトランジスタ、これ
に続いて上記第３のMOSトランジスタの順で順次導通す
るような、あるいはこれとは逆の順で第１、第２および
第３のMOSトランジスタが順次導通するような制御信号
を上記第１、第２、第３のワード線に供給してデータの
読み出し制御を行ない、上記情報記憶用のキャパシタに
データの書き込みを行なう際には、上記第１、第２およ
び第３のMOSトランジスタが全て導通している状態から
上記第１のMOSトランジスタ、上記１個以上の第２のMOS
トランジスタのうち上記第１のMOSトランジスタに近い
側の第２のMOSトランジスタから第１のMOSトランジスタ
に遠い側の第２のMOSトランジスタ、これに続いて第３
のMOSトランジスタの順で順次非導通となるような、あ
るいはこれとは逆の順で第１、第２および第３のMOSト
ランジスタが順次非導通となるような制御信号を上記第
１、第２および第３のワード線に供給してデータの書き
込み制御を行なう手段と を具備することを特徴する半導体メモリセル。 - 【請求項６】前記第１のMOSトランジスタ、前記１個以
上の第２のMOSトランジスタおよび前記第３のMOSトラン
ジスタのそれぞれのソース・ドレイン・ゲート領域が半
導体基板表面で直線状に配置され、これらのMOSトラン
ジスタの各ソース領域あるいは各ドレイン領域にそれぞ
れ対応して設けられる情報記憶用キャパシタのストレー
ジノードがコンタクトするスタックセル構造を有するこ
とを特徴とする請求項５記載の半導体メモリセル。 - 【請求項７】前記第１のMOSトランジスタ、前記１個以
上の第２のMOSトランジスタおよび前記第３のMOSトラン
ジスタはそれぞれ縦型トランジスタが用いられ、これら
に対応して設けられる前記情報記憶用キャパシタは縦型
キャパシタが用いられ、これらが積み重ねられたクロス
ポイントセル構造を有することを特徴とする請求項５記
載の半導体メモリセル。 - 【請求項８】それぞれビット線あるいはセンスアンプの
入力端に接続される第１、第２の読み出し／書き込みノ
ードと、 一端が上記第１の読み出し／書き込みノードに接続さ
れ、ゲートが第１のワード線に接続された第１のMOSト
ランジスタと、 この第１のMOSトランジスタの他端側に直列接続され、
各ゲートが第２のワード線のそれぞれに接続された１個
以上の第２のMOSトランジスタと、 上記第１、第２のMOSトランジスタの各他端にそれぞれ
一端が接続された情報記憶用のキャパシタと、 上記直列接続された１個以上の第２のMOSトランジスタ
のうち上記第１のMOSトランジスタに対して他端側の第
２のMOSトランジスタの電流通路の上記第１のMOSトラン
ジスタとは反対側の一端と上記第２の読み出し／書き込
みノードとの間に接続され、ゲートが第３のワード線に
接続された第３のMOSトランジスタと、 上記情報記憶用のキャパシタからデータの読み出しを行
なう際には、上記第１のMOSトランジスタ、上記１個以
上の第２のMOSトランジスタのうち上記第１のMOSトラン
ジスタに近い側の第２のMOSトランジスタから第１のMOS
トランジスタに遠い側の第２のMOSトランジスタ、これ
に続いて上記第３のMOSトランジスタの順で順次導通す
るような、あるいはこれとは逆の順で第１、第２および
第３のMOSトランジスタが順次導通するような制御信号
を上記第１、第２、第３のワード線に供給してデータの
読み出し制御を行ない、上記情報記憶用のキャパシタに
データの書き込みを行なう際には、上記第１、第２およ
び第３のMOSトランジスタが全て導通している状態から
上記第１のMOSトランジスタ、上記１個以上の第２のMOS
トランジスタのうち上記第１のMOSトランジスタに近い
側の第２のMOSトランジスタから第１のMOSトランジスタ
に遠い側の第２のMOSトランジスタ、これに続いて第３
のMOSトランジスタの順で順次非導通となるような、あ
るいはこれとは逆の順で第１、第２および第３のMOSト
ランジスタが順次非導通となるような制御信号を上記第
１、第２および第３のワード線に供給してデータの書き
込み制御を行なう手段と を具備することを特徴する半導体メモリセル。 - 【請求項９】前記第１のMOSトランジスタ、前記１個以
上の第２のMOSトランジスタおよび前記第３のMOSトラン
ジスタのそれぞれのソース・ドレイン・ゲート領域が半
導体基板表面で直線状に配置され、これらのMOSトラン
ジスタの各ソース領域あるいは各ドレイン領域にそれぞ
れ対応して設けられる情報記憶用キャパシタのストレー
ジノードがコンタクトするスタックセル構造を有するこ
とを特徴とする請求項８記載の半導体メモリセル。 - 【請求項１０】前記第１のMOSトランジスタ、前記１個
以上の第２のMOSトランジスタおよび前記第３のMOSトラ
ンジスタはそれぞれ縦型トランジスタが用いられ、これ
らに対応して設けられる前記情報記憶用キャパシタは縦
型キャパシタが用いられ、これらが積み重ねられたクロ
スポイントセル構造を有することを特徴とする請求項８
記載の半導体メモリセル。
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