KR910019198A - 반도체메모리셀 - Google Patents

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Abstract

내용 없음

Description

반도체 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체메모리셀의 제1실시예를 나타낸 등가 회로도, 제2도는 제1도에 도시된 메모리셀의 독출동작의 일예를 나타낸 타이밍 , 제3도는 본 발명에 따른 반도체메모리셀의 제2실시예를 나타낸 등가 회로도.

Claims (13)

  1. 일단이 제1독출/기록노드(N1)에 접속되는 제1 MOS트랜지스터(Q1)와, 이 제1 MOS 트랜지스터의 다른 측에 직렬접속된 1개이상의 제2 MOS 트랜지스터(Q2∼Q4)를 구비한 것을 특징으로 하는 반도체메모리셀.
  2. 제1항에 있어서, 상기 직렬접속된 트랜지스터군은 소정의 순서로 온/오프제어되는 것을 특징으로 하는 반도체메모리셀.
  3. 제1항 또는 제2항에 있어서, 상기 독출/기록노드가 비트선(BL) 또는 센스앰프의 입력단에 접속되는 것을 특징으로 하는 반도체메모리셀.
  4. 제1항 또는 제2항에 있어서, 상기 트랜지스터군의 각 게이트가 각각의 워드선(WL1∼ WL4)에 접속된 것을 특징으로 하는 반도체메모리셀.
  5. 제1항 또는 제2항에 있어서, 상기 캐패시터군의 각 다른단이 공통 전위단(VPL)에 접속된 것을 특징으로 하는 반도체메모리셀.
  6. 제1항 또는 제2항에 있어서, 상기 캐패시터군의 각 다른단은 각각의 배선(PL1∼PL4) 접속된 것을 특징으로 하는 반도체메모리셀.
  7. 제1항 또는 제2항에 있어서, 상기 제1 MOS트랜지스터 및 제2 MOS트랜지스터와 동일수의 직렬접속된 트랜스퍼게이트용 MOS트랜지스터(Q1'∼Q4')를 더 갖추고 있으면서, 상기 트랜스퍼게이트용 MOS트랜지스터의 각 다른단이 상기 캐패시터군의 각 다른단에 대응되게 접독된 거사을 특징으로 하는 반도체메모리셀.
  8. 제7항에 있어서, 상기 제1 MOS트랜지스터의 일단과 직렬접속된 트래스퍼게이트용 MOS트랜지스터군의 일단이 상보적인 비트선 또는 센스 엠프의 1쌍의 차동입력단에 각각 대응하게 접속된 것을 특징으로 하는 반도체메모리셀.
  9. 제1항 또는 제2항에 있어서, 상기 직렬접속된 트랜지스터군중의 제1트랜지스터에 대해 다른단 측의 제2트랜지스터의 다른 단이 독출/기록노드에 접속되지 않은 것을 특징으로 하는 반도체메모리셀.
  10. 제1항에 있어서, 상기 직렬접속된 트랜지스터군중의 제1MOS트랜지스터에 대해 다른 단 측의 제2 MOS트랜지스터의 다른 단이 제3 MOS트랜지스터(Q5)를 매개해서 제2 독출/기록노드(N2)에 접속되고, 이 제3 MOS트랜지스터를 포함한 트랜지스터군이 소정의 순서로 온/오프제어되는 것을 특징으로 하는 반도체메모리셀.
  11. 제1항에 있어서, 상기 직렬접속된 트랜지스터군중의 제1MOS트랜지스터에 대해 다른 단 측의 제2 MOS트랜지스터의 다른 단이 제3 MOS트랜지스터(Q5)를 매개해서 제2 독출/기록노드(N2)에 접속되고, 상기 제1 MOS트랜지스터 또는 제3 MOS트랜지스터가 선택적으로 사용되도록 스위치 제어되며, 이 제1 MOS트랜지스터 또는 제3 MOS트랜지스터를 포함한 트랜지스터군이 소정의 순서로 온/오프제어되는 것을 특징으로 하는 반도체메모리셀.
  12. 제1항에 있어서, 상기 직렬접속된 트랜지스터군의 각각의 소오스. 드레인. 게이트영역(52)이 반도체기판(50)표면에 직선상으로 배치되어 있으면서 이들 트랜지스터군의 각 소오스영역에 또는 각 드레인영역에 각각 대응해서 설치된 정보기억용 캐패시터의 기억노드가 접촉되는 스택셀구조를 갖춘 것을 특징으로 하는 반도체메모리셀.
  13. 제1항에 있어서, 상기 직렬접속된 트랜지스터군에는 각각 종형 트랜지스터가 이용되어지면서, 이들 트래니지스터에 대응되게 설치되어진 정보기억용 캐패시터에는 종형 캐패시터가 이용되어 이들이 포개어진 크로스포인트셀 구조를 갖춘 것을 특징으로 하는 반도체메모리셀.
    ※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
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