JPS62197989A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関するものであり、特に、
ダイナミック型ランダムアクセスメモリを備えた半導体
記憶装！！！（以下、ＤＲＡＭという）に適用して有効
な技術に関するものである。

〔従来の技術〕

フォールプツトピットライン方式を採用するＤＲＡＭの
メモリセルは、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄
積用容量素子との直列回路で構成されている。

情報蓄積用容量素子は、一般的に、ｎ型の半導体領域、
誘電体膜及びプレート電極を順次重ね合せたＭＩＳ型容
量素子で構成されている。ｎ型の半導体領域は情報蓄積
用容量素子の一方の電極を構成し、プレート電極はその
他方の電極を構成している。プレート電極は、隣接する
他のメモリセルの情報蓄積用容量素子のプレート電極と
一体に構成されている。このプレート電極には１回路の
電源電圧（例えば、５　［Ｖ］　）Ｖ　ｃ　ｃ　（又は
回路の接地電圧（例えば、Ｏ［Ｖ］　）Ｖ　ｓ　ｓ　］
が印加される。ｎ型の半導体領域は、スイッチ用ＭＩＳ
ＦＥＴを通してデータ線に接続されている。このｎ型の
半導体領域には、データ線からスイッチ用ＭＩＳ　ＦＥ
Ｔを通して、情報の′０″又は″１″に対応したハイレ
ベルの信号電圧又はロウレベルの信号電圧が印加される
。すなわち、メモリセルの情報蓄積用容量素子は、プレ
ート電極に印加される電圧とｎ型の半導体領域に印加さ
れる信号電圧との差で生じる電荷量で情報を形成するこ
とができる。

なお、ＤＲＡＭについては、例えば、特開昭５７−１９
４５６７号に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、前述のＤＲＡＭにおける検討の結果、次の
ような問題点が生じることを見出した。

ＤＲＡＭのメモリセルには、前記プレート電極が設けら
れ、さらにワード線及びデータ線が接続されている。プ
レート電極は、ＭＩＳ型の情報蓄積用容量素子を形成す
るので、第１層目の導電層（例えば多結晶シリコン膜）
で構成されている。ワード線は、スイッチ用ＭＩＳＦＥ
Ｔのゲート電極を形成し、ソース領域及びドレイン領域
（半導体領域）形成のマスクとして使用するので、第２
層目の導電層（例えば多結晶シリコン膜）で構成されて
いる。データ線は、信号の伝達速度を速くし動作速度の
高速化を図るために、第３層目の導電層（例えばアルミ
ニウム膜）で構成されている。このように構成されるメ
モリセルは、前記配線間の絶縁膜に設けられた接続孔を
通して、データ線と電気的に接続されている。

このため、接続孔の面積及びその形成時のマスク合せ余
裕面積がメモリセルに必要なので、ＤＲＡＭの集積度を
低下させる。

本発明の目的は、ＤＲＡＭの集積度を向上することが可
能な技術を提供することにある。

本発明の他の目的は、ＤＲＡＭのメモリセルとデータ線
との接続孔をなくすことが可能な技術を提供することに
ある。

本発明の他の目的は、ＤＲＡＭのメモリセルに接続され
る配線の占有面積を縮小することが可能な技術を提供す
ることにある。

本発明の他の目的は、ＤＲＡＭのメモリセルに接続され
る配線本数又は配線層数を低減することが可能な技術を
提供することにある。

本発明の他の目的は、ＤＲＡＭのメモリセルに墾続され
る配線のレイアウトの自由度を向上することが可能な技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ＤＲＡＭにおいて、セルのスイッチ用ＭＩＳＦＥＴを、
第１の方向に複数配置し、かつ夫々の隣接するソース領
域とドレイン領域とを共有するように直列に接続する。

また、この直列接続された夫々のスイッチ用Ｍ　Ｉ　Ｓ
　ＦＥＴのゲート電極に接続し、かつ第１の方向に延在
するようにワード線を構成する。さらに、直列接続され
た両端部のスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの半導体領域
を固定電圧に接続することにより、前記夫々のスイッチ
用ＭＩＳＦＥＴの半導体領域を一方の電極とし、前記第
１の方向と交差する第２の方向に延在するデータ線を他
方の電極とする情報蓄積用容量素子を構成する。

〔作用〕

上記した手段によれば、スイッチ用ＭＩＳＦＥＴのゲー
ト電極をワード線と一体に構成し、データ線で情報蓄積
用容量素子の他方の電極を構成し、さらに、半導体領域
で固定電圧用配線を構成することができるので、メモリ
セルと配線とを接続する接続孔をなくｕ、ＤＲＡＭの集
積度を向上することができる。

〔実施例！〕

以下、本発明の構成について、実施例を用いて説明する
。

本実施例■は、異なるメモリセルアレイに延在する一対
の相補データ線を１つのセンスアンプに接続したオープ
ンビットライン（１交点）方式のＤＲＡＭに本発明を適
用した実施例である。

本発明の実施例■であるＤＲＡＭのメモリセルアレイを
第１図（等価回路図）で示す。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

ＤＲＡＭのメモリセルアレイＭＡには、第１回で示すよ
うに、メモリセルＭのスイッチ用（メモリセル選択用）
ＭＩＳＦＥＴＱａ＝Ｑｋが列方向（第１の方向）に複数
配置されている。ＭＩＳＦＥＴＱａ−Ｑｋは、隣接する
Ｍ　Ｉ　Ｓ　ＦＥＴが夫々のソース領域とドレイン領域
とを共有するように直列に接続されている。この直列接
続されたＭＩＳＦ　Ｅ　Ｔ　Ｑ　ａ　”　Ｑ　ｋのうち
、端部のＭ　Ｉ　Ｓ　ＦＥＴＱａ及びＱｋのソース領域
（又はドレイン領域）は、固定電圧Ｖｃｃに接続されて
いる。固定電圧ＶｃＣは、メモリセルＭに情報ｔｔＯ″
°、“ｌ　ｌ）を書込み又は読出すために、かつ華れ゛
らの動作でＭｉＳＦＥＴ　Ｑ　ａ　”　Ｑ　ｋがソーメ
°ｉドレイン領域間バンチスルー等により不要に導通し
ないように１例えば、回路の電［（動作）電圧５［ｖ］
で形成する。

ＭＩＳＦＥＴＱａ”Ｑｋの夫々のゲート電極は、列方向
に延在するワードｌ１ＡＷＬと電気的に接続されている
。ワードｆｉＷＬには、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ａ〜Ｑｋを、導通状態（選択状態）にするハイレベルの
信号電圧Ｗ１．Ｉ、又は非導通状態（非選択状態）にす
るロウレベルの信号電圧ＷＬが印加される。信号電圧Ｗ
８としては、固定電圧ＶｃｃがＭｔＳＦＥＴＱａ＝Ｑｋ
のしきい値電圧ｖＬｈで減少しないように、固定電圧Ｖ
ｃｃにしきい値電圧ｖｔ、ｈとそのマージン（プロセス
による変動幅）を加えた電圧、例えば８［ｖ］を使用す
る。この信号電圧Ｗ、４は。

例えば１周知のブートストラップ容量を利用したワード
線ブートストラップ回路（ブース１へ回路。

図示していない）で形成できる。信号電圧ＷＬとしては
例えば回路の接地電位Ｖｓ　５（＝０　［Ｖ］　）を使
用する。

メモリセルＭの情報蓄積用容量素子Ｃａ”Ｃｊは、ＭＩ
ＳＦＥＴＱａ”Ｑｋのソース領域又はドレイン領域（直
列接続したＭ　Ｉ　Ｓ　ＦＥＴの隣接する２つのＭＩＳ
ＦＥＴの接続点）に一方の電極が接続され、データ線Ｄ
Ｌに他方の電極が接続されている。データ線ＤＬは、列
方向と交差する行方向（第２の方向）に延在するように
構成されている。

１つのセンスアンプＳＡの両側に延在するデータ線ＤＬ
、ＤＬが一対とされ対応するセンスアンプＳＡに接続さ
れており、夫々のデータ線ＤＬ及びＤＬは異なるメモリ
セルアレイＭ　Ａ　ｏ　、　Ｍ　Ａ　ｒ内を夫々延在し
ている。このデータ線ＤＬのレイアウトは、所謂オープ
ンビットライン（１交点）方式のＤＲＡＭを構成してい
る。

データ線ＤＬ（ＤＬ）には、情報°”０″′又は”　１
　”を書込むハイレベルの信号電圧ＤＭ若しくはロウレ
ベルの信号電圧ＤＬ、又は、その情報を保持しかつ読出
すための信号電圧ＤＭが印加される。信号電圧り、４は
、情報蓄積用容量素子Ｃに蓄積される電荷量がＯになる
ように、実質的に固定電圧ＶｃＣと同一電位の５［ｖ］
とされる。信号電圧ＤＬは、情報蓄積用容量素子Ｃに所
定の電荷量が蓄積されるように、回路の接地電位（Ｖｓ
ｓ）０［Ｖ］とされる。信号電圧ＤＭは、信号電圧り、
４と信号電圧ＤＬとの中間電圧（＋２．５　［Ｖ］　）
が印加される。

一本のワード線（例えばＷＬＯ）に対応されたーフのメ
モリセル列は１列方向に直列接続されかつワード線ＷＬ
ｏに接続されたＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａ〜Ｑｋ
及びそのソース領域又はドレイン領域（又はその接続点
）に接続された情報蓄積用容量素子Ｃａ　”　Ｃｊから
なる。メモリセル列は、行方向に複数配置されて、メモ
リセルアレイＭＡを構成している。

ＤＲＡＭのＬ　［ｂｉｔｌを構成するメモリセルＭは、
第１図に符号Ｍを符して一点鎖線で囲んで示すように構
成されている。すなわち、メモリセルＭは１列方向に隣
接する他のメモリセルＭと共有するＭＩ　５ＦＥＴ（Ｑ
ｅ、Ｑｆ）と、このＭＩＳＦＥＴ（Ｑａ、Ｑｆ）で共有
される半導体領域つまりそのソース領域又はドレイン領
域を一方の電極とする情報蓄積用容量素子（Ｃｅ）で構
成されている。

あるいは、メモリセルＭは、一つのＭＩＳＦＥＴと容量
素子（ＱａとＣａ、ＱｂとＣｂ、−、Ｑｈとｃｈ）で構
成されていると見ることもできる。

この場合、ＭＩＳＦＥＴＱｋは、後述するＭＩＳＦＥＴ
Ｑａ−Ｑｈによって形成される固定電位用配線における
電圧降下を極めて小さくするために、″固定電位用配線
と電源電圧Ｖｃｃとの間に設けられたスイッチ素子と見
ることができる。

このようにメモリセルＭを構成するために直列に接続さ
れたＭＩＳＦＥＴＱａ＝Ｑｋは、ワード線の選択時（ハ
イレベル時）に導通し、ソース領域、ドレイン領域及び
チャネル形成領域は固定電圧ＶｅＣとされる。これによ
り、固定電位Ｖｃｃを、各メモリセルの蓄積ノードつま
り容量素子の一方の電極に印加するための配線を構成す
るようになっている。このとき、ワード線のハイレベル
によってＭＩＳＦＥＴＱｋが導通し、その両端から固定
電位が給供される。これと、ワード線のハイレベルがブ
ーストされていることにより、固定電位線全体で略同−
電位を得ることができる。

次に、このように構成されるメモリセルＭにおいて、情
報の書込動作、情報の保持動作及び情報の読出動作につ
いて説明する。

情報の書込動作、保持動作及び読出動作のタイミングチ
ャートを第２図で示す、第２図は、第１１図に示す隣接
する２つのメモリセルＭの情報蓄積用容量素子Ｃｅ及び
Ｃｄの動作におけるタイミングチャートである。横軸は
情報の書込動作時間、保持動作時間及び読出動作時間を
示す。縦軸はメモリセルＭに接続される配線（固定電圧
用配線、ワード線ＷＬ及びデータ線ＤＬ）に印加される
電圧値を示す、また、実線、点線及び一点鎖線は、夫々
データ線ＤＬの電位、メモリセルの情報蓄積ノード（特
に隣接するメモリセルのノードｄ及びｅ）の電位及びワ
ード線の電位を示す。

最初に書込み動作について説明する。

まず、選択されたワード線ＷＬ、に信号電圧ＷＭ　（Ｖ
Ｃｃ、＋ａ　：　α＝ＭＩ　５ＦＥＴのしきい値電圧と
そのマージンを加えた値）を印加し、ワード線ＷＬｏに
接続されている直列接続されたＭＩＳＦＥＴＱａ−Ｑｋ
を導通状態にする。これによって、しきい値電圧又は半
導体領域の抵抗による電圧降下無しに、Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ａ　”　Ｑ　ｋは固定電圧用配線として
使用される。この結果、明細書の末尾に掲載した第１表
に示すように１選択ワード線ＷＬｏに対応する全セルの
情報ノード、例えば情報蓄積用容量素子Ｃｄ及びＣｅの
一方のｆｆ１１２Ｎ（ノードｄ及びｅ）を固定電位Ｖｃ
ｃにすることができる。

次に、情報蓄積用容量素子Ｃｄに情報ｒｒ　Ｏ＋＋を書
込み、情報蓄積用容量素子Ｃｅに情報゛′１″′を書込
むために、第１表に示すように、データ線ＤＬｄに信号
電圧り、４、データ線ＤＬｅに信号電圧ＤＬを夫々印加
する。これによって、情報蓄積用容量素子Ｃｄには、固
定電圧Ｖｃｃと信号電圧り、４との電位差（Ｏ［Ｖ］　
）に対応した情報ＩＩ　Ｏ＋＋が書込まれ、情報蓄積用
容量素子Ｃｅには、固定電圧ＶｃＣと信号電圧ＤＬとの
差（５［Ｖ］）に対応した情報″′１゛′が書込まれる
。

選択ワードｍｌ　Ｗ　Ｌ　ｏに接続された他のメモリセ
ルの動作は次のようである。センスアンプＳＡを動作さ
せ、メモリセルの情報をデータ線ＤＬに読出す。つまり
、情報蓄積ノードのＶｃｃｍｔ位によって容量素子がデ
ータ線に与えた電位をセンスアンプＳＡで検出し、増幅
する。センスアンプＳΔによって増幅された信号は、再
度、同一のメモリセルに書込まれる。つまり、メモリセ
ルの記憶情報のリフレッシュが行なわれる。これと同時
に、フローティング状態ではなく電位Ｖ　ｃ　ｃに固定
された各メモリセルの情報蓄積ノードとデータｖＡＤＬ
との間の容量が、ロウレベルからハイレベルとされた選
択ワード線ＷＬｏとデータ線ＤＬとの結合容量によって
、変動するのを防止できる。

非選択ワード線ＷＬ＋　、ＷＬ２　、・・・に接続され
たメモリセルの動作は次のようである。非選択ワード線
ＷＬ　ｒ　、　ＷＬ２　、・・・には、信号電圧ＷＬが
印加されており、これらに対応する直列接続されたＭＩ
ＳＦＥＴＱａ＝Ｑｋは非導通状態となる。

これにより、メモリセルの情報蓄積ノード（容量素子と
ＭＩＳＦＥＴとの接続点）はフローティング状態となる
。この結果、情報蓄積ノードの電位は、容量素子に書込
まれた電荷を保持しながら（電荷の有無に応じて）デー
タ線ＤＬ、ＤＬの電位の変化に応じて変動する。なお、
センスアンプＳＡの動作により、データ線ＤＬには、デ
ータ線ＤＬとは逆相の信号（相補信号）が与えられる。

なお、書込みを行うセルに結合されたセンスアンプは動
作させてもさせなくてもよい。また、各センスアンプＳ
Ａの基準電位（参照電圧）は、選択されたメモリセルの
あるアレイＭＡ、と反対のアレイＭＡＩにおいて、周知
の種々の方法によって形成し、これをデータ線ＤＬに与
えればよい。

書込みのためのデー々は、各データ線ＤＬ、ＤＬの他端
に結合された書込回路（図示せず）によって各データ線
ＤＬ、ＤＬに与えればよい。

次に、情報の保持動作について説明する。

選択されたワード＠ＷＬｏを非選択とし、つます信号電
圧ＷＬを印加し、ＭＩ　５ＦＥＴＱａ＝Ｑｋを非導通状
態にする。この結果、ワード線ＷＩ−８に接続されたメ
モリセルの情報蓄積ノード、他のメモリセル同様、フロ
ーティング状態とされる。

ワード線ＷＬｏがハイレベルからロウレベルに変化する
とき、センスアンプＳＡが動作しているので、ワード線
の電位変化が各メモリセルの記憶内容に影響することが
避けられる。この後、センスアンプＳＡを非動作状態と
する。そして、この状態で第２図及び第１表に示すよう
に、データ線ＤＬｄ及びＤＬｅを含む全データ線に信号
電圧ＤＭを印加する。信号電位り、は電圧り。とＤＬと
の中間電位であるので１次のようにして簡単に得られる
。センスアンプＳＡの非動作により各データ線はフロー
ティング状態とされる。各相補データ線には、その前の
動作期間における書込又は読出し動作によって、電圧Ｄ
１．Ｉ及びＤＬが与えられている。そこで１図示しない
スイッチ素子（ＭＩＳＦＥＴ）により相補データ線ＤＬ
とＤＬとを短絡することにより、電圧り、が得られる。

これにより、消費電力を低減できる。なお、このような
動作を可能にするため、センスアンプＳＡは、周知のＣ
（相補型）ＭＯ８構成とされる。また、センスアンプＳ
Ａの動作の参照電圧（１／　２　Ｖ　ｃ　ｃ　）も、同
様にして得ることができる。これによって、情報蓄積用
容量素子Ｃｄの一方の電極（ノードｄ）は。

蓄積された電荷量（ｆ！１荷は無い）に対応して１／２
Ｖｃｃａｔ位が形成され、結果的に情報″０″″が保持
される。情報蓄積用容量素子Ｃｅの一方の電極（ノード
ｅ）は、蓄積された電荷量（電圧Ｖ　ｃ　ｃに対応した
電荷）に対応した３　／　２　Ｖ　ｃ　ｃ　ｆｆｉ位が
形成され、結果的に情報″゛１″が保持される。他のワ
ード線ＷＬ＋　、ＷＬ２　、・・・に対応したメモリセ
ルについても、同様に、そのノードの電位は、保持する
電荷量に応じて１　／　２　Ｖ　ｃ　ｃ又は３／２ｖｃ
ｃ電位とされる。

次に、読出し動作について説明する。メモリセルＭに蓄
積された情報を読出すために、データ線ＤＬｄ及びＤＬ
ｅを含む全データ線の電位を信号電圧り、に保持した状
態において、ワード線ＷＬ。を選択し、それに信号電圧
Ｗ、４を印加する。このワード線ＷＬ、の選択で、これ
に対応したＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａ　”　Ｑ　ｋが
導通状態にされ、情報蓄積用容量素子Ｃｄ及びＣｅの夫
々の一方の電極（ノードｄ及びｅ）が固定電圧Ｖｃｃに
なる。このとき、第２図及び第１表に示すように、デー
タ線ＤＬｄには、情報蓄積用容量素子Ｃｄの一方の１！
極（ノードｄ）に保持されていた１　／　２　Ｖ　ｃ　
ｃ電圧が、ノードｄが固定電圧Ｖ　ｃ　ｃに昇圧される
ときのカップリングで微小電圧ΔＶが加わる（Ｄ、＋Δ
Ｖ）方向に変化する（上昇する）。また、データ線ＤＬ
ｅには、情報蓄積用容量素子Ｃｅの一方の電極（ノード
ｅ）に保持されていた３／２Ｖｃｃの電圧が、ノードｅ
が固定電圧Ｖｃｃに降圧されるときのカップリングで微
小電圧ΔＶが差し引かれる（ＤＨ−ΔＶ）方向に変化す
る（下降する）。

そして、前記データ線ＤＬｄの電圧（ＤＭ＋ΔＶ）は、
センスアンプＳＡで基準電圧（１／２ＶｃＣ電圧）と比
較され、電圧Ｖｃｃまで増幅されて、情報′″０″が読
出される。また、前記データ線ＤＬｅの電圧（Ｄ、−Δ
Ｖ）は、センスアンプＳＡで基準電圧（１／　２　Ｖ　
ｃ　ｃ電圧）と比較され、電圧ＶｓＳまで増幅されて、
情報”　ｉ　”が読出される。

読出動作においては、全データ線に予めプリチャージ電
圧１　／　２　Ｖ　ｃ　ｃが与えられる。これは。

前述のように、相補データ線の短絡によって得られる。

データ線ＤＬにメモリセルの内容が読出されるのに対し
、データ線ＤＬは１　／　２　Ｖ　ｃ　ｃを保つことに
よって、センスアンプＳＡに基準電圧が供給される。

読出し動作において、全センスアンプＳＡは動作状態と
される。この結果、選択ワード線Ｗ　Ｌ　。

に対応した各メモリセルの内容が各センスアンプに読出
される。他のワード線に対応するメモリセルの内容は、
書込み動作の時と同様にして、保持される。なお、セン
スアンプＳＡの活性化は、ワード線電位上昇後とされる
。センスアンプＳＡの動作により、ワード線ＷＬｏに対
応するメモリセルはリフレッシュされる。また、データ
線信号電圧の微小な変化（±ΔＶ）をセンスアンプＳＡ
に検出し、データ線ＤＬの電位の確定を待たずに増幅し
ているので、高速化できる。

上述のように、１又は２　［ｂｉｔｌづつの書込み／読
出しと異なり、複数ｂｉｔの連続した書込み／読出し動
作が可能である。例えば、一本の選択ワード線に対応し
た全メモリセルの内容を読出し。

対応する数のシフトレジスタ（図示せず）で受け。

これのシフト動作で順次出力すればよい。さらに、ワー
ド線の選択をカウンタ等により順次行えば、全マットに
ついて連続して読出しを行うことができる。この場合、
スタートアドレスを指定してやればよい。書込みについ
ても、同様に連続して行うこともできる。本実施例は、
その集積度の高い点と合せて、連続した複数ｂｉシの読
出しが行なわれる画像処理用のＲＡＭ（ビデオＲＡＭ）
に適している。

次に、このように構成されるメモリセルＭの具体的な構
造について説明する。

本発明の実施例ＩであるＤＲＡＭのメモリセルアレイを
第３図（要部平面図）で示し、第３図の■−■線で切っ
た断面を第４図で示す、なお、第３図及び後述する第５
図乃至第７図では、本実施例の構成をわかり易くするた
めに、各導電層間に設けられるフィールド絶縁膜以外の
絶縁膜は図示しない。

第３図及び第４図において、１は単結晶シリコンからな
るｐ−型の半導体基板（又はウェル領域）である。

この半導体基板１の主面には、フィールド絶縁膜２、ｐ
型のチャネルストッパ領域３及びｐ４型の分離用半導体
領域５が設けられている。このフィールド絶縁膜２．チ
ャネルストッパ領域３及び分離用半導体領域５は、主と
して、メモリセルＭ間を電気的に分離するように構成さ
れ−ている。

フィールド絶縁膜２は、第５図（所定の製造工程におけ
る要部平面図）で示すように、ＭＩＳＦＥＴＱ（Ｑａ＝
Ｑｋ）の夫々のゲート幅を規定するように半導体基板１
の主面上に構成されている。

すなわち、フィールド絶縁膜２は、行方向に隣接する直
列接続されたＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ間に構成されて
いる。また、フィールド絶縁膜２は、行方向に隣接する
情報蓄積用容量素子Ｃ（Ｃａ＝Ｃｋ）間には殆んど構成
されないようになっている。これは、フィールド絶縁＠
２が半導体基板１の選択的な熱酸化技術で形成されるた
め、フィールド絶縁膜２がそのマスク寸法よりも大きな
寸法で形成されるからである。すなわち、フィールド絶
縁Ｗ４２は、マスク寸法の寸法変換量が大きいため、情
報蓄積用容量素子Ｃの実効的な面積を縮小し、情報とな
る電荷蓄積量を低下するためである。

チャネルストッパ領域３は、フィールド絶縁膜２の下部
の半導体基板ｌの主面部に構成されている。

分離用半導体領域５は、第６図（所定の製造工程におけ
る要部平面図）で示すように、行方向に隣接する情報蓄
積用容量素子Ｃ間の半導体基板１の主面部に構成されて
いる。分離用半導体領域５は、フィールド絶Ｒ膜２に比
べてマスク寸法の寸法変換量が小さいので、情報蓄積用
容量素子Ｃの面積を縮小することがなく、情報となる電
荷蓄積量を充分に確保できる。

ＤＲＡＭのメモリセルＭは、前述のフィールド絶Ｉ＃膜
２及び分離用半導体領域５で囲まれた領域の半導体基板
１の主面に構成されている。

すなわち、情報蓄積用容量素子Ｃは、一方の電極として
使用されるｎ０型の半導体領域４、誘電体膜６及び他方
の電極として使用されるプレート電極７で構成されてい
る。プレート電極７は、第７図（所定の製造工程におけ
る要部平面図）で示すように１行方向に隣接する複数の
他のプレート電極７と接続し、行方向に延在するデータ
、ＩＩ（Ｄ　Ｌ）７Ａと一体に構成されている。１０は
プレート電極７及びデータ線７Ａを覆う絶縁膜であり、
後述するワード線９Ａと電気的に分離するように構成さ
れている。

ＭＩＳＦＥＴＱは、チャネル形成領域として使用される
半導体基板１．ゲート絶縁膜８、ゲート電極９及びソー
ス領域及びドレイン領域として使用される一対の半導体
領域４で構成されている。

ゲート電極９には、第３図で示すように、列方向に隣接
する複数の他のメモリセルＭのゲート電極９と接続し、
列方向に延在するワード線（ＷＬ）９Ａと一体に構成さ
れている。

半導体領域４は、第６図で示すように、情報蓄積用容量
素子Ｃ形成領域の半導体基板１の主面部に構成されてい
る。半導体領域４は、情報蓄積用容量索子Ｃの一方のＷ
Ｌ極を構成するとともに１ＭＩ　Ｓ　ＦＥＴＱのソース
領域又はドレイン領域、或は固定電圧用配線を構成する
ようになっている。

直列接続されたＭＩＳＦＥＴＱの端部のソース領域又は
ドレイン領域として使用される半導体領域４には、固定
電圧Ｖｃｃが印加されるようになっている。

誘電体Ｉｔ！ａ６は１例えば、半導体基板１の主面を酸
化して形成した酸化シリコン膜で構成する。また、誘電
体膜６は、酸化シリコン暎とそれに比べて誘電率が高い
窒化シリコン膜とを重ね合せて構成してもよい。

プレートｆｆ１ｔ１７及びデータ線７Ａは、多結晶シリ
コン膜、高融焦合Ｒ（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融
点金属シリサイド（ＭｏＳｉ２．ＴｉＳｉ２．ＴａＳｉ
２゜ＷＳｉ２）膜の単層又はそれらの複合膜で構成する
。

ゲート絶縁膜８は、例えば、熱酸化技術で形成した酸化
シリコン膜で構成する。

ゲート電極９及びワード線９Ａは、前記プレート電極７
及びデータＭ７Ａと同様に、多結晶シリコン膜、高融点
金属膜、高融点金属シリサイド膜の単層又はそれらの複
合膜で構成する。

このように１本実施例のＤＲＡＭは、直列接続されたＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａ　”　Ｑ　ｋと、この夫
々のゲート電極９に接続するワード線（ＷＬ）９Ａと、
端部のＭＩＳＦＥＴＱａ又はＱｋのソース領域又はドレ
イン領域として使用される半導体領域４に接続された固
定電圧Ｖｃｃと、前記夫々のＭ　Ｉ　Ｓ　ＦＥＴＱａ”
Ｑｋのソース領域又はドレイン領域に一方の電極が接続
され、データ線（ＤＬ）７Ａに他方の電極が接続された
情報蓄積用容量索子Ｃａ〜Ｃｊとで構成される。これに
より、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ　ａ　＝　Ｑ　ｋのゲ
ートｆｆ１ｔ！ｉ９とワード線９Ａを一体に構成し、プ
レート電極！極７とデータａ７Ａを一体に構成し、しか
も、ＭＩＳＦＥＴＱａ＝Ｑｋのソース領域及びドレイン
領域して使用される半導体領域４で固定電圧用配線を構
成することができる。

このため、メモリセルＭと配ａ（データ線７Ａや固定電
圧用配線）とを接続する接続孔がいらない構成にするこ
とができる。したがって、メモリセルＭ内に接続孔の面
積及びその製造工程におけるマスク合せ余裕面積を設け
る必要がなくなるので、メモリセルＭの面積を縮小し、
ＤＲＡＭの高集積４ヒを図ることができる。

また、ＭＩ　５ＦＥＴＱａ＝Ｑｋのソース領域又はドレ
イン領域として使用される半導体領域４とチャネル形成
領域とで固定電圧用配線を兼用することにより、固定電
圧用配線の面積を縮小することができるので、ＤＲＡＭ
の集積度を向上することができる。

また、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａ　＝　Ｑ　ｋの
ソース領域又はドレイン領域として使用される半導体領
域４とチャネル形成領域とで固定電圧用配線を構成する
ことにより、半導体基板１上にデータ線７Ａとワード線
９Ａとの２本又は２層の配線を延在させるだけなので、
配線レイアウトの自由度を高めることができる。

また、ＭＩ　５ＦＥＴＱａ＝Ｑｋのソース領域又はドレ
イン領域として使用される半導体領域４とチャネル形成
領域とで固定電圧用配線を構成することにより、半導体
基板１上にデータ線７ＡとワードＡ！Ｒ９Ａとの２本又
は２層の配線を延在させるだけなので、それら以外の他
の配線を構成することが容易に行える６例えば、３層目
の配線として。

データＭ７Ａ又はワード線９Ａと電気的に接続されかつ
それよりも比抵抗値が小さい導ｍＭ　（例えばアルミニ
ウムりを構成し、データｆｉ７Ａ又はワード線９Ａの実
質的な抵抗値を低減することができる。すなわち、情報
の書込動作速度及び読出動作速度を速め、ＤＲＡＭの高
速化を図ることができる。

また、ＭＩＳＦＥＴＱのソース領域又はドレイン領域と
して使用される半導体領域４とその上部に誘電体１１６
及びプレート電極７を順次重ね合せて情報蓄積用容量素
子Ｃを構成することにより、情報蓄積用容量素子Ｃの面
積を縮小することができるので、ＤＲＡＭの集積度を向
上することができる。

また、情報蓄積用容量素子Ｃを半導体領域４゜誘電体膜
６及びプレート電極７で構成することにより、半導体領
域４と半導体基板１とで構成されるｐｎ接合部に障壁が
存在するので、データ線７Ａが変動しても情報となる電
荷を確実に保持することができる。すなわち、情報蓄積
用容量素子Ｃの電極に電源電圧（例えば、５　［Ｖ］　
）Ｖｃ　ｃ以上の電圧を使用しないで、情報の書込動作
、保持動作及び読出動作を行うことができる。このこと
は、メモリセルアレイＭＡが電源電圧Ｖｃｅ系（例えば
、動作電圧が０〜５［ｖ］の範囲）の半導体素子で構成
できるとともに、センスアンプ、デコーダ等の周辺回路
も電源電圧Ｖｃｅ系の半導体素子で構成し、それらが直
結できることを意味する。

したがって、情報の書込動作、保持動作及び読出動作に
際して、電源電圧Ｖｃｃ以上の高電圧発生回路等を構成
する必要がない。

〔実施例■〕

本実施例■は、隣接する一対の相補データ線が同一のメ
モリセルアレイを延在し、夫々のデータ線が１つのセン
スアンプに接続されたフォールプツトビットライン（２
交点）方式のＤＲＡＭに本発明を適用した他の実施例で
ある。

本発明の実施例■であるＤＲＡＭのメモリセルアレイを
第８図（等価回路図）で示す。

本実施例のＤＲＡＭは、列方向に隣接する一対のデータ
線ＤＬ、ＤＬが同一のメモリセルアレイＭＡを行方向に
延在し、夫々のデータ線ＤＬ、ＤＬが１つのセンスアン
プＳＡに接続される構成になっている。

一対のデータ線ＤＬ、ＤＬに夫々接続されたメモリセル
Ｍの情報蓄積用容量素子Ｃには、常時、反転情報が書込
まれるように構成されている。すなわち、一方の情報蓄
積用容量素子Ｃに情報ＩＩ　０１１（ノードｄには１　
／　２　Ｖ’　ｃ　ｃが保持される）が書込まれると、
他方の情報蓄積用容量素子Ｃに情報″１″（ノードｅに
は３　／　２　Ｖ　ｃ　ｃが保持される）が書込まれる
。これによって、センスアンプＳＡに基準電圧を容易に
与えることができる。

このように同一メモリセルアレイを延在し１列方向に隣
接する一対のデータ線ＤＬを１つのセンスアンプＳＡに
接続するフォールデッドピッ１〜ライン方式をＤＲＡＭ
に採用することにより、一対のデータ線ＤＬに夫々が接
続された情報蓄積用容量素子Ｃ間のＭＩＳＦＥＴＱを導
通状態にする（隣接するノード間、例えば、ｄと６間を
短絡する）と、一方の電極を構成する半導体領域４の電
位（ノード電位）を即座に固定電圧Ｖ　ｃ　ｃにするこ
とができるので、情報の読出動作速度を速くすることが
できる。すなわち、ＤＲＡＭの動作速度の高速化を図る
ことができる。また、雑音に対して強くすることができ
る。

なお、直列接続された端部のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ａ及びＱｋのソース領域又はドレイン領域として使
用される半導体領域４に印加される固定電圧ＶｃＣは、
ｐｎ接合部等からのリーク電流で情報蓄積用容量素子Ｃ
の電荷蓄積量が変動しないように。

一方の電極に印加される電圧（ノード電位）を補償する
ようになっている。

〔実施例■〕

本実施例■は、前記実施例１の直列接続された複数のＭ
　Ｉ　Ｓ　ＦＥＴのしきい値電圧を制御できるように構
成した本発明の他の実施例である。

本発明の実施例■であるＤＲＡＭのメモリセルアレイを
第９図（要部断面図）で示す。

本実施例のＤＲＡＭは、第９図に示すように、ｉ型の半
導体基板の主面部に、ｐ−型の半導体領域（例えば、ウ
ェル領域）ＩＡが設けられており、この半導体領域ＩＡ
の主面に直列接続されたＭＩＳＦ　Ｅ　Ｔ　Ｑ　ａ　＝
　Ｑ　ｋが設けられている。半導体領域ＩＡは、行方向
に隣接する直列接続されたＭＩＳＦ　Ｅ　Ｔ　Ｑ　ａ　
−＝　Ｑ　ｋが設けられた他の半導体領域ＩＡと電気的
に分離して構成されている。つまり、一本のワード線に
対応したメモリセル列毎に、一つの独立したｉ型頭域に
形成される。この半導体領域ＩＡには、図示していない
が、スイッチ素子を介して、所定の電位が印加されるよ
うに構成されている。すなわち、情報の書込動作及び読
出動作のときにＭＩＳＦＥＴＱａ＝Ｑｋのしきい値電圧
ｖｔｈが低くなるように、例えば、０［Ｖ］程度の電圧
が印加され、保持動作のときにそのしきい値電圧Ｖｔ、
ｈが高くなるように、負電位１例えば、−５［Ｖ］程度
のより低い電圧が印加されるように構成されている。こ
の負電位は、公知の電圧発生回路によって得られる。

このように、直列接続されたＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ａ〜Ｑｋ毎に半導体領域ＩＡを設け、この半導体領
域ＩＡに所定の電圧が印加されるように構成したことに
より、情報の書込動作及び読出動作のときのＭｒＳＦＥ
ＴＱａ−Ｑｋのしきい値電圧Ｖｔ、ｈを低くシ、伝達コ
ンダクタンスを小さくすることができるので、ＤＲＡＭ
の動作速度の高速化を図ることができる。また、情報の
保持動作のときのＭＩＳＦＥＴＱａ−Ｑｋのしきい値電
圧ｖｅｈを高くし、伝達コンダクタンスを大きくするこ
とがでざるので、情報蓄積用容量素子Ｃに蓄積された電
荷のリークを防止し、情報の保持特性を向上することが
できる。

また、情報の保持特性を向上することにより、再書込動
作（リフレッシ）の回数を低減することができるので、
情報の書込動作及び読出動作の高速化を図ることができ
る。

また、情報の書込動作及び読出動作のときに、ＭＩＳＦ
ＥＴＱａ−Ｑｋのしきい値電圧ｖｔ、ｈを低くすること
により、固定電圧配線を伝達する固定電圧Ｖ　ｃ　ｃの
減少を低減することができるので、ワード線（ＷＬ）９
Ａに印加される信号電圧Ｗ１．Ｉレベルを低減し、ワー
ド線のブースト回路をなくすことができる。

〔実施例■〕

本実施例■は、メモリセルのスイッチ用ＭＩＳＦＥＴ及
びそのゲート電極に接続されるワード線を不要にした本
発明の他の実施例である。

本発明の実施例■であるＤＲＡＭのメモリセルアレイを
第１０図（要部断面図）で示す。

本実施例のＤＲＡＭは、列方向に配置された悄報蓄積用
容量素子Ｃの一方の電極を構成する半導体領域４下部の
半導体基板１の主面部に、ｎ゛型の半導体領域１１が埋
込まれて構成されている。半導体領域１１は１行方向に
隣接し列方向に延在する他の半導体領域１１と電気的に
分離されており、固定電圧Ｖｃｃが印加され、固定電圧
用配線を構成するようになっている。この半導体領域１
１は。

パンチスルーによって情報蓄積用容量素子Ｃの一方の′
に極を構成する半導体領域４に固定電圧ＶｃＣを供給す
るように構成されている。

このように１列方向に配置された情報蓄積用容量素子Ｃ
の下部に、埋込型の半導体領域１１を延在させ、パンチ
スルーによって固定電圧Ｖｃｃを供給することにより、
メモリセルＭのスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴＱ及びそ
のゲート電極に接続されるワードｆｉＷＬを不要にする
ことができるので１列方向におけるデータＲＩＡＤＬ間
隔を縮小し、ＤＲＡＭの集積度を向上することができる
。

また、情報蓄積用容量素子Ｃは、半導体領域１１から固
定電圧Ｖｃｃをパンチスルーによって直接供給すること
により、抵抗として見なせる複数のＭＩＳＦＥＴを介在
させずに固定電圧Ｖ　ｃ　ｃを供給することができるの
で、情報の書込動作及び読出動作の高速化を図ることが
できる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて４種々変形し得ることは勿論である。

例えば、メモリセルの形状は種々変形できる。

ｆ！！Ｊｌ１図は、その−例を示し、メモリセル周辺全
率をＰ゛型領領域５囲み、他と分離する例である。

なお、第１１図において、理解を容易にするため、ワー
ドｉ９Ａの一部を破断しである。この例と実施例■どの
差は、データ線ＤＬである導電層７Ａと、フィールド絶
縁膜２とが重なっていない点がある。フィールド絶縁膜
２と導Ｗ１層７Ａとの間には、実施例Ｉの第６図に示す
ように、形成されたＰ１型領域５が存在する。また、フ
ィールド絶縁膜２とｎ０型領域４とが接する面積が小さ
くされている。この例によれば、容量素子の一方の電極
であるｎ゛型領領域４面積が、フィールド絶縁膜２の形
成時のバーズビークの延びによって減少することが少な
くなる。また、領域４の面積が、フィールド絶縁膜２に
対する導ｆａ層７Ａの位置合せのズレによって変動する
ことが無くなる。つまり、容量素子の面積は　、＋型頭
域４と導電層７との重なり部分とされ、これは両者の位
置合せズレに影響されない。

また、メモリセル分離のためのｐ゛型領領域５代えて、
その形成領域にフィールド絶縁膜２を形成してもよい。

つまり、フィールド絶縁膜２が、メモリセルアレイ内に
おいて、一定間隔で一方向に延在する複数の略直線状の
素子分離領域として形成される。この場合、容量素子の
一方の電極４に付加される寄生容量を低減することがで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

メモリセルと配線とを接続する接続孔をなくシ。

ＤＲＡＭの集積度を向上することができる。

また、前記スイッチ用ＭＩＳＦＥＴのソース領域、ドレ
イン領域及びチャネル形成領域を固定電圧用配線として
使用することにより、半導体基板上の配線本数又は配Ｌ
ＡＮ数を低減することができるので、配線面積を縮小し
、ＤＲＡＭの集積度を向上することができる。

また、前記スイッチ用ＭＩＳＦＥＴのソース領域又はド
レイン領域で一方の電極を構成し、この電極上に誘電体
膜及び他方の電極であるプレート電極を重ね合せて情報
蓄積用容量素子を構成することにより、スイッチ用ＭＩ
ＳＦＥＴのソース領域又はドレイン領域の面積を縮小し
てメモリセルの面積を縮小することができるので、ＤＲ
ＡＭの集積度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＤＲＡＭのメモリセ
ルアレイの等価回路図、 第２図は、前記ＤＲＡＭの情報の書込動作、保持動作及
び読出動作のタイミングチャートを示すタイミングチャ
ート図、 第３＠は、前記ＤＲＡＭの具体的な構成を示すメモリセ
ルアレイの要部平面図。 第４図は、第３図のＩＶ−ＩＶ線で切った断面図、リ　
　第５図乃至第７図は、前記ＤＲＡＭの各製造工程毎の
要部平面図、 第８図は１本発明の実施例■であるＤＲＡＭのメモリセ
ルアレイの等価回路図。 第９図は、本発明の実施例■であるＤＲＡＭのメモリセ
ルアレイの要部断面図、 第１０図は、本発明の実施例■であるＤＲＡＭのメモリ
セルアレイの要部断面図。 第１１図は５本発明の他の実施例を示す平面図である。 図中、ＭＡ・・・メモリセルアレイ、Ｑ　ａ　＝　Ｑ　
ｋ・・ＭＩ　５ＦＥＴ、Ｃａ＝Ｃｊ　・・’情報蓄積用
容量素子。 Ｖｃｃ・・・固定電位、９Ａ、ＷＬ・・・ワード線、７
Ａ。 ＤＬ・・・データ線、ＳＡ・・センスアンプ、Ｗ、、Ｗ
Ｌ　Ｆ　Ｄ　１．ＩＩ　Ｄ　ＬＨＤ　Ｈ・・・信号電圧
、１・・・半導体基板、４・・・半導体領域（ソース領
域又はドレイン領域）、５・・・分層用半導体領域、６
・・・誘電体膜、７・・・プレー１−電極、８・・・ゲ
ート絶縁膜、９・・・ゲート電極である。 第　　５　　図 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子との
   直列回路をメモリセルとする半導体記憶装置であって、
   前記スイッチ用ＭＩＳＦＥＴを、第１の方向に複数配置
   し、かつ夫々の隣接するソース領域とドレイン領域とを
   直列に接続して構成し、該直列接続された夫々のスイッ
   チ用ＭＩＳＦＥＴのゲート電極に接続し、かつ第１の方
   向に延在するワード線を構成し、該直列接続されたスイ
   ッチ用ＭＩＳＦＥＴの端部のスイッチ用ＭＩＳＦＥＴの
   ソース領域又はドレイン領域を固定電圧に接続し、前記
   夫々のスイッチ用ＭＩＳＦＥＴのソース領域又はドレイ
   ン領域に一方の電極が接続され、前記第１の方向と交差
   する第２の方向に延在するデータ線に他方の電極が接続
   された情報蓄積用容量素子を構成したことを特徴とする
   半導体記憶装置。 ２、前記スイッチ用ＭＩＳＦＥＴのソース領域又はドレ
   イン領域は、固定電圧用配線を構成することを特徴とす
   る特許請求の範囲第１項に記載の半導体記憶装置。 ３、前記スイッチ用ＭＩＳＦＥＴのソース領域又はドレ
   イン領域に接続される固定電位は、データ線に印加され
   るハイレベルの信号電圧と実質的に同電位であることを
   特徴とする特許請求の範囲第１項に記載の半導体記憶装
   置。 ４、前記直列接続されたスイッチ用ＭＩＳＦＥＴは、第
   ２の方向に複数構成され、メモリセルアレイを構成する
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   記憶装置。 ５、前記メモリセルは、ダイナミック型ランダムアクセ
   スメモリを構成することを特徴とする特許請求の範囲第
   １項に記載の半導体記憶装置。 ６、前記データ線は、一対で１つのセンスアンプに接続
   されており、この一対のデータ線は、夫夫異なるメモリ
   セルアレイを延在するように構成されていることを特徴
   とする特許請求の範囲第４項に記載の半導体記憶装置。 ７、前記データ線は、第１の方向に隣接する一対で１つ
   のセンスアンプに接続されており、夫々同一のメモリセ
   ルアレイを延在するように構成されていることを特徴と
   する特許請求の範囲第４項に記載の半導体記憶装置。 ８、スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子との
   直列回路をメモリセルとする半導体記憶装置であって、
   前記スイッチ用ＭＩＳＦＥＴを、第１の方向に複数配置
   し、かつ夫々の隣接するソース領域とドレイン領域とを
   直列に接続して構成し、該直列接続された夫々のスイッ
   チ用ＭＩＳＦＥＴのゲート電極に接続され、第１の方向
   に延在するワード線を構成し、該直列接続されたスイッ
   チ用ＭＩＳＦＥＴの端部のスイッチ用ＭＩＳＦＥＴのソ
   ース領域又はドレイン領域を固定電圧に接続し、前記夫
   々のスイッチ用ＭＩＳＦＥＴのソース領域又はドレイン
   領域と、前記第１の方向と交差する第２の方向に延在す
   るデータ線と、前記ソース領域又はドレイン領域とデー
   タ線との間に設けた誘電体膜とで情報蓄積用容量素子を
   構成したことを特徴とする半導体記憶装置。 ９、前記スイッチ用ＭＩＳＦＥＴのソース領域又はドレ
   イン領域は、前記情報蓄積用容量素子の一方の電極を構
   成し、前記データ線は、情報蓄積用容量素子の他方の電
   極を構成してなることを特徴とする特許請求の範囲第８
   項に記載の半導体記憶装置。 １０、前記スイッチ用ＭＩＳＦＥＴのソース領域又はド
   レイン領域は、半導体基板又はウェル領域に設けられた
   反対導電型の半導体領域で構成されることを特徴とする
   特許請求の範囲第８項に記載の半導体記憶装置。 １１、前記直列接続された複数のスイッチ用ＭＩＳＦＥ
   Ｔは、第１の方向に延在し、かつ第２の方向に隣接する
   他の直列接続された複数のスイッチ用ＭＩＳＦＥＴのも
   のと電気的に分離された、半導体基板又はウェル領域と
   反対導電型の半導体領域の主面に構成されたことを特徴
   とする特許請求の範囲第８項に記載の半導体記憶装置。 １２、前記反対導電型の半導体領域は、種々の電位が印
   加されるように構成されており、前記直列接続されたス
   イッチ用ＭＩＳＦＥＴのしきい値電圧を変化できるよう
   に構成されていることを特徴とする特許請求の範囲第１
   １項に記載の半導体記憶装置。 １３、スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子と
   の直列回路をメモリセルとする半導体記憶装置であって
   、前記スイッチ用ＭＩＳＦＥＴを、第１の方向に複数配
   置し、かつ夫々の隣接するソース領域とドレイン領域と
   を直列に接続して構成し、該直列接続された夫々のスイ
   ッチ用ＭＩＳＦＥＴのゲート電極に接続し、かつ第１の
   方向に延在するワード線を構成し、該直列接続されたス
   イッチ用ＭＩＳＦＥＴの端部のスイッチ用ＭＩＳＦＥＴ
   のソース領域又はドレイン領域を固定電圧に接続し、前
   記夫々のスイッチ用ＭＩＳＦＥＴのソース領域又はドレ
   イン領域に一方の電極が接続され、前記第１の方向と交
   差する第２の方向に延在するデータ線に他方の電極が接
   続された情報蓄積用容量素子を構成し、選択されたメモ
   リセルのスイッチ用ＭＩＳＦＥＴを導通状態し、一方の
   電極に固定電圧を印加し、他方の電極に前記固定電圧と
   実質的に同一電圧レベルの第１信号電圧又はそれより低
   いレベルの第２信号電圧を印加して前記情報蓄積用容量
   素子に情報を書込み、このメモリセルのスイッチ用ＭＩ
   ＳＦＥＴを非導通状態し、他方の電極に第１信号電圧と
   第２信号電圧との中間電圧を印加して前記情報蓄積用容
   量素子の情報を保持し、選択されたメモリセルのスイッ
   チ用ＭＩＳＦＥＴを導通状態にし、一方の電極に固定電
   圧を印加し、情報蓄積用容量素子に保持された情報に対
   応したカップリングで、中間電圧に保持された他方の電
   極の電圧を変化させて情報を読出すことを特徴とする半
   導体記憶装置。 ４、前記固定電圧又は第１信号電圧は、回路の動作電圧
   ５［Ｖ］であり、前記第２信号電圧は、回路の接地電位
   ０［Ｖ］であることを特徴とする特許請求の範囲第１３
   項に記載の半導体記憶装置。