JP2508441B2

JP2508441B2 - メモリ装置

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Publication number: JP2508441B2
Application number: JP62133992A
Authority: JP
Inventors: 孟史松下; 光明竹下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1996-06-19
Anticipated expiration: 2011-06-19
Also published as: JPS63299266A

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は、半導体素子を用いて所定の情報を記憶する
DRAM（ダイナミックRAM）等のメモリ装置に関し、特に
情報を増幅し読み出し動作する所謂ゲインセル構造のメ
モリ装置に関する。

B.発明の概要本発明は、半導体素子を用いて所定の情報を記憶する
メモリ装置において、そのメモリセルを、ソース，ドレ
インがそれぞれワード線，ビット線に接続されるMISト
ランジスタと、そのMISトランジスタのゲートとビット
線との間に接続するダイオードと、そのゲートに所定電
位を与えるスィッチ手段とにより構成することにより、
メモリ装置のメモリセル等の高密度化等を実現するもの
である。

C.従来の技術メモリ装置の一例として、メモリセル内のキャパシタ
に情報を記憶するDRAMが広く知られている。

ここで、一般的なDRAMのメモリセルの構造について説
明すると、まずメモリセルは１つのメモリセルに１つの
アクセストランジスタと１つのキャパシタを有する構成
とされ、例えば、ワード線がアクセストランジスタのゲ
ートとされて、ビット線がそのアクセストランジスタの
一方の不純物拡散領域に接続すると共に、キャパシタが
そのアクセストランジスタの他方の不純物拡散領域に接
続される。

そして、読み出し時や書き込み時には、ワード線に所
定の信号が供給されて、上記アクセストランジスタがオ
ン状態とされ、メモリセルのキャパシタがビット線と導
通して、所定の読み出し動作や書き込み動作が行われ
る。また、記憶保持動作を行う時では、ワード線の信号
よりアクセストランジスタがオフ状態とされ、ビット線
との間が遮断されてなるキャパシタに情報が電荷のかた
ちで蓄積されることになる。

また、このようなメモリセルの構造を有するメモリ装
置のセルの配列としては、フォールディドビットライン
構成の他に、センスアンプを中心に左右に一対のビット
線を振り分けた構成のオープンビットライン構成が知ら
れている。そして、このようなオープンビットライン構
成を採用することで、メモリセルを高密度に配列するこ
とが可能となる。

D.発明が解決しようとする問題点一般的に、DRAM等のメモリ装置においては、その高密
度化，微細化が要求されている。

しかしながら、上述の如き１つのアクセストランジス
タと１つのキャパシタからなるセル構成を有するメモリ
装置の微細化を図った場合では、サブスレショルド特性
によりトランジスタの微小電流が増加する。このため、
キャパシタをより大きくする必要が生ずることになり、
これはメモリセルでのキャパシタの面積を増加させるこ
とになって明らかに微細化の要求に反することになる。

また、セルの情報の読み出しには、センスアンプの能
力から、例えば数十fF程度の容量が必要であり、メモリ
セルを小さくしてもキャパシタを小さくすることが困難
である。

さらに、メモリセルを高密度に配列しようとすると、
上述のオープンビットライン構成を採らざるを得ない
が、オープンビットライン構成は、そのノイズマージン
が小さく、例えば64Mビットのメモリ装置に採用するこ
とに技術的な困難性がある。

一方、このような問題を解決するためのメモリセルの
構造として、キャパシタの信号を増幅するゲインセル構
成のメモリ装置が考えられているが、一般にゲインセル
の構成素子はその数が多く、また、構造も複雑なため、
高密度化が容易ではない。

そこで、本発明は、上述の問題点に鑑み、メモリセル
の高密度化等を容易に実現するメモリ装置の提供を目的
とする。

E.問題点を解決するための手段本発明は、第１の不純物拡散領域がワード線に接続さ
れ第２の不純物拡散領域がビット線に接続されるMISト
ランジスタと、上記ビット線に一方の電極が接続され上
記MISトランジスタのゲートに他方の電極が接続される
ダイオードと、上記MISトランジスタのゲートに所定電
位を与えるスィッチ手段よりなるメモリセルを有するメ
モリ装置により上述の問題点を解決する。

F.作用上記MISトランジスタは、ワード線とビット線に各々
不純物拡散領域が接続されており、したがって、そのゲ
ートの電位によって、ワード線とビット線の間の断続が
制御される。すなわち、読み出し時には、ゲートの電位
を上記MISトランジスタで増幅し、それをビット線に伝
えることができる。このため微細化を図ってもキャパシ
タ等の面積を問題にすることもなく、オープンビットラ
イン構成にできる。ゲートの電位はダイオードを介して
ビット線から与えられる。ダイオードの整流作用からゲ
ートの寄生容量に蓄積された電荷は、そのまま保持さ
れ、これが記憶動作となる。書き込み時には、ゲートの
寄生容量に蓄積された電荷をリセットする必要がある
が、上記スィッチ手段によってゲートの電位が所定の電
位に制御され上記電荷はリセットされる。このようなダ
イオードおよびスィッチ手段のみをMISトランジスタに
組み合わせたメモリセル構成で、確実な記憶動作，読み
出し書き込み動作が可能であり、容易な高密度化が実現
される。

G.実施例本発明の好適な実施例を図面を参照しながら説明す
る。

第１の実施例まず、本実施例のメモリ装置の構造について、第１図
を参照しながら説明する。

本実施例のメモリ装置は、第１図にしめすように、第
１の不純物拡散領域11がワード線WLに接続され且つ第２
の不純物拡散領域12がビット線BLに接続されるMISトラ
ンジスタとしてのPMOSトランジスタ１と、上記ビット線
BLに一方の電極が接続され且つ上記MISトランジスタの
ゲート13に他方の電極が接続されるダイオード２と、上
記MISトランジスタのゲート13に所定電位を与えるスィ
ッチ手段SWよりなるメモリセルを有している。

上記PMOSトランジスタ１は、その第１の不純物拡散領
域11がワード線WLに接続され、第２の不純物拡散領域12
がビット線BLに接続される。このため当該PMOSトランジ
スタ１がオン状態である時は、ワード線WLとビット線BL
が導通することになり、PMOSトランジスタ１がオフ状態
である時は、ワード線WLとビット線BLは非導通の状態と
なる。このPMOSトランジスタをオン状態とするかオフ状
態とするかは、PMOSトランジスタ１の上記ダイオード２
に接続するゲート13の電位で決まる。すなわち、ゲート
13の寄生容量には、上記ダイオード２を介して電荷が蓄
積され、その蓄積された電荷を用いてビット線BLへのワ
ード線WLの断続を制御している。このようにPMOSトラン
ジスタ１には、ゲート13の電位に応じた増幅機能があ
り、したがって、キャパシタ等の面積を増大させること
もなく、十分なセルの出力を得ることができる。また、
その増幅機能から、読み出しに十分な出力信号をビット
線を現すことができ、オープンビットライン構成として
もノイズマージンが十分に確保される。なお、ゲートの
容量は大きい方が好ましく、例えば他の容量の10倍程度
とすることが動作上有利である。

上記ダイオード２は、上記ビット線BLに一方の電極で
あるＰ型不純物拡散領域が接続され且つ上記PMOSトラン
ジスタのゲート13に他方の電極であるＮ型不純物拡散領
域が接続される。したがって、ダイオードの整流機能か
ら、電流はビット線BLからPMOSトランジスタ１のゲート
13側へと流れ、これが上記PMOSトランジスタ１のゲート
13の容量に蓄積されることになる。すなわち、ビット線
BLの電位を当該ダイオード２を介してPMOSトランジスタ
１のゲート13に保持させることができる。

上記スィッチ手段SWは、本実施例においては、接地電
位をPMOSトランジスタ１のゲート13に与えることができ
る。PMOSトランジスタ１のゲート13は、前述のように、
情報信号に応じた電荷が上記ダイオード２を介して蓄積
されるが、記憶内容を書き換える時では、その蓄積され
た電荷をリークさせる必要があり、このためスィッチ手
段SWが設けられている。スィッチ手段SWがオン状態とさ
れた時では、上記PMOSトランジスタ１のゲート13の電位
は接地電位となり、ゲート13に蓄積された情報信号はリ
セットされた状態となる。また、スィッチ手段SWがオフ
状態とされた時では、上記PMOSトランジスタ１のゲート
13の電位はそのまま情報信号に応じた電位を保持する。
なお、スィッチ手段としては、MOSトランジスタやバイ
ポーラトランジスタを用いることができ、他の断続機能
を有する素子であっても良い。

次に、第２図および第３図を参照しながら、本実施例
のメモリ装置の動作について説明する。なお、信号ΦSW
はスィッチ手段SWに供給される信号であり、信号ΦWLは
ワード線WLの信号（電位）であり、信号ΦBLはビット線
の信号（電位）である。また、Ｆは第１図中のＦ点（PM
OSトランジスタのゲート13）の電位を示す。

まず、第２図を参照しながら、本実施例のメモリ装置
の書き込み時の動作の一例について説明すると、当初、
ΦSWはオフとされる電位であり、ビット線BLの信号ΦBL
は“L"レベル（ローレベル：接地電圧）であり、ワード
線WLの信号ΦWLは“H"レベル（ハイレベル：電源電圧）
である。また、この時、Ｆ点の電位は前の情報信号に応
じて“H"レベル（図中実線で示す。）若しくは“2H"レ
ベル（“H"レベルの約２倍の電位，図中破線で示す。）
の何れかになる。

次に、時刻t₁で、信号ΦSWがオフの電位からオンの電
位へと変化し、上記スィッチ手段SWがオン状態となる。
すると、PMOSトランジスタ１のゲート電位であるＦ点の
電位は接地電圧すなわち“L"レベルにされる。このよう
にＦ点の電位が“L"レベルとなった場合には、いつでも
ダイオード２を介してビット線BLの電位（信号ΦBL）を
蓄積して行くことが可能となる。そして、上記ワード線
WLの電位である信号ΦWLが“H"レベルから“L"レベルへ
と変化し、時刻t₂ではメモリセルの全域が“L"レベルの
電位とされ、リセットの状態となる。

次に、スィッチ信号ΦSWはオフの電位とされ、Ｆ点は
接地とは非導通とされる。そして時刻t₃でビット線BLに
書き込み信号（信号ΦBL）が供給される。信号ΦBLが
“L"レベルである時（図中、実線で示す。）には、Ｆ点
の電位はそのまま“L"レベルのままにされる。このとき
PMOSトランジスタは、ソース，ドレイン，ゲートの全て
が“L"レベルであるため、導通しない。逆に、信号ΦBL
が“H"レベルとなる時（図中、破線で示す。）には、Ｆ
点の電位は“L"レベルから“H"レベルに変動する（図中
破線で示す）。これはビット線BLの電荷がダイオード２
を介してＦ点に流れ込むからである。このときPMOSトラ
ンジスタ１は、ビット線BLと接続する第２の不純物拡散
領域が“H"レベルであって、ワード線WLと接続する第１
の不純物拡散領域が“L"レベルであるが、ゲートが“H"
レベルとされてオフ状態になる。このように、時刻t₃で
は、Ｆ点の電位が情報信号に応じて変動し、これがゲー
ト容量として蓄積される。また、PMOSトランジスタ１
は、ゲートの電位に拘わらず常にオフ状態にされる。

次に、時刻t₄で、ワード線WLの信号ΦWLが“L"レベル
から“H"レベルへと変化する。このようにワード線WLの
電位を“H"レベルにすることで、上記ゲート容量に蓄積
された情報信号が保持される。すなわち、ワード線WLの
電位を“H"レベルへと変化させることで、ゲートの電位
（Ｆ点の電位）はワード線WLの信号ΦWLに追従し、Ｆ点
の電位が“H"レベルであった場合には“2H"レベルまで
電位が上昇し（図中破線で示す。）、Ｆ点の電位が“L"
レベルであった場合には“H"レベルまで電位が上昇する
（図中実線で示す。）ことになる。

このようにＦ点の電位を“H"レベル若しくは“2H"レ
ベルに保持することで、ビット線BLの電位（“L"レベル
から“H"レベルの間でスイングする。）に拘わらずダイ
オード２は導通せず、確実に情報は保持される。また、
PMOSトランジスタ１もオフ状態であり続け、したがっ
て、同じビット線のメモリセルが選択されているとき
に、そのビット線を介してワード線同士が導通すること
もない。

なお、上述の書き込み時の動作において、ビット線BL
へ情報信号を現せるタイミングは上記時刻t₃に限らず、
それ以前の時刻とすることもできる。また、ダイオード
２と直列に抵抗を入れること等で、ワード線WLを“L"レ
ベルにするタイミングを遅らせることも可能である。ま
た、保持動作の際には、PMOSトランジスタ１およびダイ
オード２がオフ状態とされるため、ビット線イコライズ
等も可能である。

次に、第３図を参照しながら、読み出し時の動作の一
例について説明する。

まず、読み出し時においては、スィッチ手段SWは常に
オフ状態とされ、信号ΦＳは常にオフの電位である。ま
た、当初ワード線WLの電位としての信号ΦWLは“H"レベ
ルとされ、ビット線BLの電位である信号ΦBLは“H"レベ
ルにリセットされる。PMOSトランジスタ１のゲートの電
位であるＦ点の電位は、上述のように“H"レベル（図中
実線で示す。）若しくは“2H"レベル（図中破線で示
す。）とされ、この時ダイオード２及びPMOSトランジス
タ１は常にオフ状態とされている。

次に、時刻t₅で、ワード線WLの信号ΦWLを“H"レベル
から“L"レベルに変動させる。すると、上記Ｆ点の電位
はその信号ΦWLの変動に追従して“2H"レベルであった
時は“H"レベルにされ（図中破線で示す。）、“H"レベ
ルであった時は“L"レベルにされる（図中実線で示
す。）。

このようなＦ点の電位によって、まず、Ｆ点の電位が
“H"レベルとなった時では、PMOSトランジスタ１のソー
ス，ドレイン，ゲートは全て“H"レベルの電位にあり、
このためPMOSトランジスタ１はオフ状態とされて、ビッ
ト線BLの電位の変動はなく、図中破線で示す如く信号Φ
BLは“H"レベルのままである。逆に、Ｆ点の電位が“L"
レベルとされた場合では、PMOSトランジスタ１はオン状
態とされ、さらにダイオード２もオン状態とされる。す
なわち、Ｆ点の電位をPMOSトランジスタ１が増幅する状
態にされる。すると、ビット線BLの信号ΦBLは、PMOSト
ランジスタ１を介して“L"レベルへ引っ張られ、当該ビ
ット線Ｌには電位差が生じて所定の読み出しが行われる
ことになる。

以後、時刻t₇でワード線WLの電位が再び“H"レベルと
され、再び情報信号の保持動作の状態となる。

以上のような本実施例のメモリ装置は、PMOSトランジ
スタ１によって、ゲート容量に蓄積される電荷を増幅し
て読み出すことができ、したがって、キャパシタの面積
を増大させることもなく、十分なセルの出力を得ること
ができ、メモリ装置の微細化を容易に実現させることが
可能となる。また、前述のような増幅機能から、読み出
しに十分な出力信号をビット線に現すことができ、オー
プンビットライン構成としてもノイズマージンが十分に
確保されることになり、高密度化を図ることができる。

また、特に本実施例のメモリ装置においては、ワード
線の電位操作によって、“2H"レベルの如きゲート容量
の電荷を確実に保持させ、ダイオード及びPMOSトランジ
スタを常にオフ状態とさせる動作をさせることができ
る。このため、情報信号は確実に記憶され、前述の増幅
機能と相まって、正確なメモリ動作が実現される。

第２の実施例本実施例のメモリ装置は、第４図に示す構成を有する
ものであり、第１の実施例ではPMOSトランジスタ１とし
たMISトランジスタをNMOSトランジスタ21に置き換え、
さらにダイオード２を反対極性としたダイオード22で置
換したものである。すなわち、第１の不純物拡散領域が
ワード線WLに接続され且つ第２の不純物拡散領域がビッ
ト線BLに接続されるNMOSトランジスタ21と、上記ビット
線BLに一方の電極が接続され且つ上記NMOSトランジスタ
のゲートに他方の電極が接続されるダイオード22と、上
記NMOSトランジスタのゲートに所定電位（電源電圧Vd
d）を与えるスィッチ手段SWよりなるメモリセルを有し
ている。

このような構成からなる本実施例のメモリ装置は、第
１の実施例と同様に、NMOSトランジスタ21のゲート容量
に、情報信号としての電荷を蓄積させることができ、当
該NMOSトランジスタ21の増幅機能から、キャパシタ等の
面積を必要とせずに微細化を進めることができ、さらに
はオープンビットライン構成にして高密度化を実現する
ことができる。

ここで、このような第２の実施例のメモリ装置の動作
について簡単に説明すると、書き込み時では、スィッチ
手段SWがオンとされ、ゲート電位は“H"レベル（ハイレ
ベル）とされてダイオード22を介して書き込みがなされ
る。このときワード線WLが“H"レベルにされているが、
保持動作を行うときは、“H"レベルから“L"レベルへ電
位が変化し、ゲートの電位はこれに追従して“L"レベル
若しくは“2L"レベル（“L"レベルの２倍の低い電位）
にされる。そして、読み出し時には、ワード線WLの電位
が“H"レベルにされて、NMOSトランジスタ21の増幅によ
ってビット線BLの電位が与えられることになる。すなわ
ち、第２の実施例のメモリ装置の動作は第１の実施例の
メモリ装置の動作とは、対称的な電位によって制御され
ることになる。

第３の実施例本実施例は、メモリセルの構造の具体的な構造例であ
って、本実施例を第５図および第６図を参照しながら説
明する。

すなわち、第５図は、本実施例のメモリ装置のメモリ
セル部分の断面図であって、Ｎ型の半導体基板51の表面
にP⁺型の第１の不純物拡散領域52とP⁺型の第２の不純物
拡散領域53が形成され、PMOSトランジスタのソース・ド
レイン領域とされている。この第１の不純物拡散領域52
はワード線と接続され、第２の不純物拡散領域53は絶縁
層59に囲まれたＰ型の不純物領域56を介してビット線と
してのアルミ配線層57と接続する。上記Ｐ型の不純物領
域56の一部は絶縁層54上に延在されて上記PMOSトランジ
スタのゲートとなるN⁺型の半導体領域55とされ、そのN⁺
型の半導体領域55とＰ型の不純物領域56の間のPN接合部
がダイオードとして機能する。上記ゲートとして機能す
るN⁺型の半導体領域55の上部は、所定電圧にリセットす
るためのスイッチ手段を構成するゲート58が形成されて
おり、このゲートに所定の電圧が印加されるときに、上
記N⁺型の半導体領域55の電位は接地電位となる。

このN⁺型の半導体領域55は、本実施例において特に電
荷が蓄積される領域であり、第１の実施例のように、そ
の電位はワード線の電位に追従して確実に情報信号の保
持がなされることから、第１の不純物拡散領域52との対
向する面積を大きくするように当該N⁺型の半導体領域55
は形成されている。

第６図は、このようなメモリ装置におけるワード線と
平行した一行のメモリセルを取り出したところの平面図
であって、基板61上に、図中縦方向に複数本（ｎ本）設
けられた各配線はビット線BL₁〜BL_nである。また、図中
横方向に形成された配線は、ワード線WL_m-1,WL_mであ
る。各ビット線BL₁〜Bl_nと各コンタクトホール64を介し
て接続し且つその端部で接地電位が与えられる半導体領
域62は、それぞれビット線BL₁〜Bl_nの下部およびその近
傍でＮ型の領域とされ、隣のビットのメモリセルとは各
々Ｐ型の領域で分離されている。そして、このような交
互にＮ型の領域とＰ型の領域が設けられた半導体領域62
上には、この半導体領域62を被うように、絶縁膜を介し
て半導体層63（すなわち第５図のゲート58）が形成され
ている。

このような構造を有する本実施例のメモリ装置は、半
導体領域55（すなわち第６図の半導体領域62のＮ型の領
域）に電荷が蓄積され、その電荷によってPMOSトランジ
スタを動作させて読み出し等が行われる。そして、特に
本実施例のメモリ装置では、上記半導体領域63に所定の
電圧が印加された場合、ビット線BL_nの下部のＮ型の領
域からビット線BL₁の下部のＮ型の領域までが導通する
ことになり、したがって、端部の接地電位が当該半導体
領域62の全域に行きわたってリセット状態となる。この
ような構成によって各ビットに亘ってリセット動作が行
われ、高速な書き込み動作等が実現されることになる。

なお、第３の実施例のメモリ装置では、それぞれＰ型
とＮ型を交換することもできる。

H.発明の効果本発明のメモリ装置は、上述のように、MISトランジ
スタを用いてゲート容量に蓄積された電荷を増幅して読
み出すことができ、したがって、キャパシタの面積を増
大させることもなく、十分なセルの出力を得ることがで
き、メモリ装置の微細化を容易に実現させることが可能
となる。また、前述のような増幅機能から、読み出しに
十分な出力信号をビット線に現すことができ、オープン
ビットライン構成としてもノイズマージンが十分に確保
されることになり、高密度化を図ることができる。

また、特に本実施例のメモリ装置においては、ワード
線の電位制御によって、情報信号は確実に記憶され、前
述の増幅機能と相まって、正確なメモリ動作が実現され
る。

【図面の簡単な説明】

第１図は本発明のメモリ装置のメモリセル構造の一例を
示す回路図、第２図はその書き込み時の動作を説明する
ためのタイムチャート、第３図は上記メモリ装置の読み
出し時の動作を説明するためのタイムチャートである。
また、第４図は本発明のメモリ装置のメモリセル構造の
他の一例を示す回路図、第５図は本発明のメモリ装置の
さらに他の例の具体的構造を示す断面図、第６図は本発
明のメモリ装置のさらに他の例の上記具体的構造の平面
図である。１……PMOSトランジスタ 21……NMOSトランジスタ 2,22……ダイオード BL……ビット線 WL……ワード線 SW……スィッチ手段

Claims

(57)【特許請求の範囲】

【請求項１】第１の不純物拡散領域がワード線に接続さ
れ、第２の不純物拡散領域がビット線に接続されるMIS
トランジスタと、上記ビット線に一方の電極が接続され、上記MISトラン
ジスタのゲートに他方の電極が接続されるダイオード
と、上記MISトランジスタのゲートに所定電位を与えるスィ
ッチ手段よりなるメモリセルを有するメモリ装置。