JP2648018B2 - ダイナミック型ランダムアクセスメモリ装置 - Google Patents
ダイナミック型ランダムアクセスメモリ装置Info
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- JP2648018B2 JP2648018B2 JP2289814A JP28981490A JP2648018B2 JP 2648018 B2 JP2648018 B2 JP 2648018B2 JP 2289814 A JP2289814 A JP 2289814A JP 28981490 A JP28981490 A JP 28981490A JP 2648018 B2 JP2648018 B2 JP 2648018B2
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- Japan
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- potential
- memory cell
- digit line
- digit
- counter electrode
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に用いられるセンスアンプ回
路に関し、特にコンデンサを記憶素子として用いる１−
トランジスタ,1−コンデンサ型ダイナミックランダムア
クセスメモリ（以下、RAMと略す）のセンスアンプ回路
に関する。
路に関し、特にコンデンサを記憶素子として用いる１−
トランジスタ,1−コンデンサ型ダイナミックランダムア
クセスメモリ（以下、RAMと略す）のセンスアンプ回路
に関する。
［従来の技術］ 近年の半導体製造技術の進歩は、半導体の高集積化を
可能とし4MビットダイナミックRAMもしくは、16Mビット
ダイナミックRAM等の製造を可能とした。しかし一方で
微細化に伴う半導体内の近接電気節点間の結合容量の増
加が問題となり出し、その対応策が求められるようにな
った。以下に従来例を示し説明する。
可能とし4MビットダイナミックRAMもしくは、16Mビット
ダイナミックRAM等の製造を可能とした。しかし一方で
微細化に伴う半導体内の近接電気節点間の結合容量の増
加が問題となり出し、その対応策が求められるようにな
った。以下に従来例を示し説明する。
第２図は従来のセンスアンプ回路を含むダイナミック
RAMを示す回路図である。第２図において、１〜３はフ
リップフロップで構成されたセンスアンプ回路であり、
センスアンプ回路１〜３には、ディジット線対BL1R,BL1
L;BL2R,BL2L;BL3R,BL3Lがそれぞれ接続されている。φ
Ｗはワード線、φPR,φPLはプリチャージ信号であり、C
10,C11,C12,C22,C23,C33,C34は近接するディジット線BL
1R〜BL3L間の結合容量である。ＣP1R,CP1L,CP2R,CP2L,C
P3R,CP3Lはディジット線BL1R〜BL3LとメモリセルＣS1〜
ＣS3の蓄積コンデンサの対極との結合容量であり、C1R,
C1L,C2R,C2L,C3R,C3Lは前述のディジット線間の結合容
量C10〜C34およびメモリセル対極との結合容量ＣP1R〜
ＣP3L以外のディジット線の容量を示している。
RAMを示す回路図である。第２図において、１〜３はフ
リップフロップで構成されたセンスアンプ回路であり、
センスアンプ回路１〜３には、ディジット線対BL1R,BL1
L;BL2R,BL2L;BL3R,BL3Lがそれぞれ接続されている。φ
Ｗはワード線、φPR,φPLはプリチャージ信号であり、C
10,C11,C12,C22,C23,C33,C34は近接するディジット線BL
1R〜BL3L間の結合容量である。ＣP1R,CP1L,CP2R,CP2L,C
P3R,CP3Lはディジット線BL1R〜BL3LとメモリセルＣS1〜
ＣS3の蓄積コンデンサの対極との結合容量であり、C1R,
C1L,C2R,C2L,C3R,C3Lは前述のディジット線間の結合容
量C10〜C34およびメモリセル対極との結合容量ＣP1R〜
ＣP3L以外のディジット線の容量を示している。
また、第２図中の4,5は各々メモリセル対極電位の保
持回路およびプリチャージ時のディジット線電位の保持
回路である。
持回路およびプリチャージ時のディジット線電位の保持
回路である。
次に第２図に示されたダイナミックRAMの動作をセン
スアンプ２に接続されるディジット線対BL2R,BL2Lおよ
びセンスアンプ１に接続されているディジット線BL1Lの
電位に着目して説明する。
スアンプ２に接続されるディジット線対BL2R,BL2Lおよ
びセンスアンプ１に接続されているディジット線BL1Lの
電位に着目して説明する。
ワード線φＷは低電位であり、一方、プリチャージ信
号φPR,φPLは高電位であり、ディジット線BL2R,BL2L,B
L1Lはおおむね電源電位の半分の電位でバランスしてい
る。
号φPR,φPLは高電位であり、ディジット線BL2R,BL2L,B
L1Lはおおむね電源電位の半分の電位でバランスしてい
る。
次に選択すべきワード線が決定されると、まず選択さ
れたワード線φＷが接続されているメモリセルのディジ
ット線（例えば、BL2R）についてプリチャージ信号φPR
が低電位となり、続いてワード線φＷが高電位となる。
メモリセルＣS2がディジット線BL2Rと導通し、ディジッ
ト線BL2Rの電位は、ディジット線BL2Rの容量とメモリセ
ルＣS2との容量化で定まる電位に変化するが、近接する
ディジット線BL1L,BL2Lの電位は各々トランジスタT13,T
23を介して電圧保持回路５と接続されているので寄生容
量C12,C22との容量結合による電位変化は生じない。こ
こでもしディジット線BL1Lの電位がディジット線BL2Rの
電位変化により影響を受けるとすれば、センスアンプ１
の動作はセンスアンプ１に接続されているディジット線
BL1Rの電位だけでなく、センスアンプ２に接続されてい
るディジット線BL2Rの電位の影響も受けることとなる。
れたワード線φＷが接続されているメモリセルのディジ
ット線（例えば、BL2R）についてプリチャージ信号φPR
が低電位となり、続いてワード線φＷが高電位となる。
メモリセルＣS2がディジット線BL2Rと導通し、ディジッ
ト線BL2Rの電位は、ディジット線BL2Rの容量とメモリセ
ルＣS2との容量化で定まる電位に変化するが、近接する
ディジット線BL1L,BL2Lの電位は各々トランジスタT13,T
23を介して電圧保持回路５と接続されているので寄生容
量C12,C22との容量結合による電位変化は生じない。こ
こでもしディジット線BL1Lの電位がディジット線BL2Rの
電位変化により影響を受けるとすれば、センスアンプ１
の動作はセンスアンプ１に接続されているディジット線
BL1Rの電位だけでなく、センスアンプ２に接続されてい
るディジット線BL2Rの電位の影響も受けることとなる。
従って、センスアンプ１を正常に動作させるために
は、より大きなディジット線対BL1R,BL1L間の差電位が
必要となり、メモリセル等の微細化を妨げることとな
る。ところが、第２図に示す従来のダイナミックRAMは
隣接したディジット線の電位変化を防止しているので、
メモリセルからの蓄積電荷の読み出しに伴う近接ディジ
ット線の電位変動をなくし、より高密度な半導体記憶装
置の実現を可能とするものである。
は、より大きなディジット線対BL1R,BL1L間の差電位が
必要となり、メモリセル等の微細化を妨げることとな
る。ところが、第２図に示す従来のダイナミックRAMは
隣接したディジット線の電位変化を防止しているので、
メモリセルからの蓄積電荷の読み出しに伴う近接ディジ
ット線の電位変動をなくし、より高密度な半導体記憶装
置の実現を可能とするものである。
［発明が解決しようとする課題］ ところで通常１−トランジスタ,1−コンデンサ型ダイ
ナミックRAMにおいては、センスアンプ回路は複数個並
列に配置され、１本のワード線の選択により複数個のメ
モリセルが同時に選択されるよう構成されている。第２
図に示す従来例でも同様である。
ナミックRAMにおいては、センスアンプ回路は複数個並
列に配置され、１本のワード線の選択により複数個のメ
モリセルが同時に選択されるよう構成されている。第２
図に示す従来例でも同様である。
ここで第２図に示すダイナミックRAMにおいては、並
列に配列されているセンスアンプ回路の全てが低電位に
充電されているメモリセルに接続されたとすると、各メ
モリセルの容量結合により、メモリセル対極の共通節点
ＮCPの電位は上昇し、メモリセルの電位はその分だけ高
い電位に充電されていたのと等価となる。このメモリセ
ルの電位に応じたメモリセル対極の電位変動はセンスア
ンプ動作時のディジット線対の差電位を縮少することと
なり、ダイナミックDRAMをさらに高密度化するための障
害になるという問題点があった。
列に配列されているセンスアンプ回路の全てが低電位に
充電されているメモリセルに接続されたとすると、各メ
モリセルの容量結合により、メモリセル対極の共通節点
ＮCPの電位は上昇し、メモリセルの電位はその分だけ高
い電位に充電されていたのと等価となる。このメモリセ
ルの電位に応じたメモリセル対極の電位変動はセンスア
ンプ動作時のディジット線対の差電位を縮少することと
なり、ダイナミックDRAMをさらに高密度化するための障
害になるという問題点があった。
［課題を解決するための手段］ 本願発明の要旨は、蓄積コンデンサを有するメモリセ
ルをアレイ状に配置したメモリセルアレイと、複数のメ
モリセルが接続されるデジット線対を複数組有し、全て
のメモリセルの蓄積コンデンサの第１の電極をメモリセ
ル対極電位に接続し、 選択されたメモリセルの蓄積コンデンサの他方の電極
を前記デジット線対の一方のデジット線に導通したダイ
ナミック型ランダムアクセスメモリ装置において、前記
蓄積コンデンサ第１の電極をデジット線に導通している
期間、 前記デジット線対の他方のデジット線を前記メモリセ
ル対極電位に接続するゲート手段を有することを特徴と
するダイナミック型ランダムアクセスメモリ装置です。
ルをアレイ状に配置したメモリセルアレイと、複数のメ
モリセルが接続されるデジット線対を複数組有し、全て
のメモリセルの蓄積コンデンサの第１の電極をメモリセ
ル対極電位に接続し、 選択されたメモリセルの蓄積コンデンサの他方の電極
を前記デジット線対の一方のデジット線に導通したダイ
ナミック型ランダムアクセスメモリ装置において、前記
蓄積コンデンサ第１の電極をデジット線に導通している
期間、 前記デジット線対の他方のデジット線を前記メモリセ
ル対極電位に接続するゲート手段を有することを特徴と
するダイナミック型ランダムアクセスメモリ装置です。
［発明の作用］ 行中のメモリセルのうち選択されたメモリセルの蓄積
コンデンサが上記行に対応して設けられたディジット線
対の一方のディジット線に接続されると、該蓄積コンデ
ンサの一方の極からデータビットが電荷の形で読み出さ
れ、一方のディジット線に電圧変化を生じさせる。
コンデンサが上記行に対応して設けられたディジット線
対の一方のディジット線に接続されると、該蓄積コンデ
ンサの一方の極からデータビットが電荷の形で読み出さ
れ、一方のディジット線に電圧変化を生じさせる。
この時、ゲート手段は上記蓄積コンデンサの他方の極
を上記ディジット線対の他方のディジット線に接続させ
る。
を上記ディジット線対の他方のディジット線に接続させ
る。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例に係るダイナミックRAMを
示す回路図である。一実施例の構成のうち第２図と示さ
れた従来例の構成と同様の部分は同一符号のみ付して説
明を省略する。従来例の構成と異なる点は、メモリセル
対極ＮCPがプリチャージ信号φPR,φPLにより選択的に
オン−オフするトランジスタT12,T13,T22,T23,T32,T33
を介してディジット線BL1R,BL1L,BL2R,BL2L,BL3R,BL3L
と導通可能なように結線されていることである。14はデ
ィジット線のプリチャージ電位およびメモリセル対極の
電位保持回路を示している。
示す回路図である。一実施例の構成のうち第２図と示さ
れた従来例の構成と同様の部分は同一符号のみ付して説
明を省略する。従来例の構成と異なる点は、メモリセル
対極ＮCPがプリチャージ信号φPR,φPLにより選択的に
オン−オフするトランジスタT12,T13,T22,T23,T32,T33
を介してディジット線BL1R,BL1L,BL2R,BL2L,BL3R,BL3L
と導通可能なように結線されていることである。14はデ
ィジット線のプリチャージ電位およびメモリセル対極の
電位保持回路を示している。
次に、一実施例の動作をディジット線BL1L,BL2R,BL2L
の電位に着目して説明する。
の電位に着目して説明する。
第１図に示すダイナミックRAMの動作順序は第２図に
示す従来例とほぼ同様であり、プリチャージ信号φPRは
高電位のまま、プリチャージ信号φPRが低電位となる。
示す従来例とほぼ同様であり、プリチャージ信号φPRは
高電位のまま、プリチャージ信号φPRが低電位となる。
次に、ワード線φＷが高電位となると、蓄積コンデン
サＣS2はトランジスタT12を介してディジット線BL2Rに
接続されたディジット線BL2Rの電位は蓄積コンデンサＣ
S2に蓄積されている電荷とディジット線BL2Rの持つ電荷
により定まる電位に移行する。このときディジット線BL
1LおよびBL2Lの電位はトランジスタT13,T23を介してメ
モリセル対極ＮCPと導通されているので、メモリセル対
極と同電位となっている。従って電気的にはメモリセル
を構成するコンデンサの一方の電極がディジット線BL2R
に他方の電極がディジット線BL2LおよびBL1Lに接続され
ることとなり、各メモリセルに蓄積されている電荷の相
違によるメモリセル対極ＮCPの電位変化の相違によら
ず、ディジット線対間は一定の差電位を得ることが可能
となる。
サＣS2はトランジスタT12を介してディジット線BL2Rに
接続されたディジット線BL2Rの電位は蓄積コンデンサＣ
S2に蓄積されている電荷とディジット線BL2Rの持つ電荷
により定まる電位に移行する。このときディジット線BL
1LおよびBL2Lの電位はトランジスタT13,T23を介してメ
モリセル対極ＮCPと導通されているので、メモリセル対
極と同電位となっている。従って電気的にはメモリセル
を構成するコンデンサの一方の電極がディジット線BL2R
に他方の電極がディジット線BL2LおよびBL1Lに接続され
ることとなり、各メモリセルに蓄積されている電荷の相
違によるメモリセル対極ＮCPの電位変化の相違によら
ず、ディジット線対間は一定の差電位を得ることが可能
となる。
［発明の効果］ 以上説明したように本発明によるセンスアンプ回路
は、ディジット線対のうちメモリセルが接続されない方
のディジット線をメモリセル対極と等電位にすることに
より、近接ディジット線との結合容量による影響および
メモリセル対極の電位変動に対して安定したデータビッ
トの読み出しを可能にするという効果を得られる。
は、ディジット線対のうちメモリセルが接続されない方
のディジット線をメモリセル対極と等電位にすることに
より、近接ディジット線との結合容量による影響および
メモリセル対極の電位変動に対して安定したデータビッ
トの読み出しを可能にするという効果を得られる。
第１図は一実施例を示す回路図、第２図は従来例を示す
回路図である。 φPR,φPL……プリチャージ信号、 φＷ……ワード線、 1,2,3……センスアンプ部、 BL1R,BL1L,BL2R,BL2L,BL3R,BL3L……ディジット線、 C10,C11,C12,C22,C23,C33,C34……近接ディジット線間
結合容量、 ＣP1R,CP1L,CP2R,CP2L,CP3R,CP3L……ディジット線とメ
モリセル対極との結合容量、 C1R,C1L,C2R,C2L,C3R,C3L……近接ディジットおよびメ
モリセル対極以外の結合容量、 T12,T13,T22,T23,T32,T33,T11,T21,T31……Ｎチャンネ
ルMOSトランジスタ、 ＣS1,CS2,CS3……メモリセルの蓄積コンデンサ、 14……メモリセル対極およびディジット線のプリチャー
ジ電位保持回路、 ４……メモリセル対極の電位保持回路、 ５……ディジット線のプリチャージ電位保持回路。
回路図である。 φPR,φPL……プリチャージ信号、 φＷ……ワード線、 1,2,3……センスアンプ部、 BL1R,BL1L,BL2R,BL2L,BL3R,BL3L……ディジット線、 C10,C11,C12,C22,C23,C33,C34……近接ディジット線間
結合容量、 ＣP1R,CP1L,CP2R,CP2L,CP3R,CP3L……ディジット線とメ
モリセル対極との結合容量、 C1R,C1L,C2R,C2L,C3R,C3L……近接ディジットおよびメ
モリセル対極以外の結合容量、 T12,T13,T22,T23,T32,T33,T11,T21,T31……Ｎチャンネ
ルMOSトランジスタ、 ＣS1,CS2,CS3……メモリセルの蓄積コンデンサ、 14……メモリセル対極およびディジット線のプリチャー
ジ電位保持回路、 ４……メモリセル対極の電位保持回路、 ５……ディジット線のプリチャージ電位保持回路。
Claims (1)
- 【請求項１】蓄積コンデンサを有するメモリセルをアレ
イ状に配置したメモリセルアレイと、 複数のメモリセルが接続されるデジット線対を複数組有
し、 全てのメモリセルの蓄積コンデンサの第１の電極をメモ
リセル対極電位に接続し、 選択されたメモリセルの蓄積コンデンサの他方の電極を
前記デジット線対の一方のデジット線に導通したダイナ
ミック型ランダムアクセスメモリ装置において、 前記蓄積コンデンサの第１の電極をデジット線に導通し
ている期間、 前記デジット線対の他方のデジット線を前記メモリセル
対極電位に接続するゲート手段を有することを特徴とす
るダイナミック型ランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289814A JP2648018B2 (ja) | 1990-10-26 | 1990-10-26 | ダイナミック型ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289814A JP2648018B2 (ja) | 1990-10-26 | 1990-10-26 | ダイナミック型ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163787A JPH04163787A (ja) | 1992-06-09 |
| JP2648018B2 true JP2648018B2 (ja) | 1997-08-27 |
Family
ID=17748119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289814A Expired - Lifetime JP2648018B2 (ja) | 1990-10-26 | 1990-10-26 | ダイナミック型ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648018B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182398A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | 半導体メモリ装置 |
| JPH0778990B2 (ja) * | 1987-02-17 | 1995-08-23 | 松下電子工業株式会社 | 半導体ダイナミツクランダムアクセスメモリ− |
| JPH0756751B2 (ja) * | 1988-04-06 | 1995-06-14 | 日本電気株式会社 | １トランジスタ型ｍｏｓダイナミックｒａｍ |
| JPH01273292A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1990
- 1990-10-26 JP JP2289814A patent/JP2648018B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04163787A (ja) | 1992-06-09 |
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