JPH04163787A - ダイナミック型ランダムアクセスメモリ装置 - Google Patents
ダイナミック型ランダムアクセスメモリ装置Info
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- JPH04163787A JPH04163787A JP2289814A JP28981490A JPH04163787A JP H04163787 A JPH04163787 A JP H04163787A JP 2289814 A JP2289814 A JP 2289814A JP 28981490 A JP28981490 A JP 28981490A JP H04163787 A JPH04163787 A JP H04163787A
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- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に用いられるセンスアンプ回路
に間し、特にコンデンサを記憶素子として用いる１−ト
ランジスタ、１−コンデンサ型ダイナミックランダムア
クセスメモリ（以下、ＲＡＭと略す）のセンスアンプ回
路に関する。
に間し、特にコンデンサを記憶素子として用いる１−ト
ランジスタ、１−コンデンサ型ダイナミックランダムア
クセスメモリ（以下、ＲＡＭと略す）のセンスアンプ回
路に関する。
［従来の技術］
近年の半導体製造技術の進歩は、半導体の高集積化を可
能とし４ＭビットダイナミックＲＡＭもしくは、１６Ｍ
ビットダイナミックＲＡＭ等の製造を可能とした。しか
し一方で微細化に伴う半導体内の近接電気節点間の結合
容量の増加が問題となり出し、その対応策が求められる
ようになった。
能とし４ＭビットダイナミックＲＡＭもしくは、１６Ｍ
ビットダイナミックＲＡＭ等の製造を可能とした。しか
し一方で微細化に伴う半導体内の近接電気節点間の結合
容量の増加が問題となり出し、その対応策が求められる
ようになった。
以下に従来例を示し説明する。
第２図は従来のセンスアンプ回路を含むダイナミックＲ
ＡＭを示す回路図である。第２図において、１〜３はフ
リップフロップで構成されたセンスアンプ回路であり、
センスアンプ回路１〜３には、ディジット線対ＢＬＩＲ
，ＢＬＩＬ； ＢＬ２Ｒ，ＢＬ２Ｌ； ＢＬ３Ｒ，ＢＬ
３Ｌがそれぞれ接続されている。φ−はワード線、φＰ
Ｒ，φＰＬはプリチャージ信号であり、ＣＩＯ，Ｃ１ｌ
、 ＣＩ２．’ Ｃ２２゜Ｃ２３，Ｃ３３，Ｃ３４は
近接するディジット線ＢＬＩＲ〜ＢＬ３Ｌ間の結合容量
である。ＣＰＩＲ，ＣＰＩＬ。
ＡＭを示す回路図である。第２図において、１〜３はフ
リップフロップで構成されたセンスアンプ回路であり、
センスアンプ回路１〜３には、ディジット線対ＢＬＩＲ
，ＢＬＩＬ； ＢＬ２Ｒ，ＢＬ２Ｌ； ＢＬ３Ｒ，ＢＬ
３Ｌがそれぞれ接続されている。φ−はワード線、φＰ
Ｒ，φＰＬはプリチャージ信号であり、ＣＩＯ，Ｃ１ｌ
、 ＣＩ２．’ Ｃ２２゜Ｃ２３，Ｃ３３，Ｃ３４は
近接するディジット線ＢＬＩＲ〜ＢＬ３Ｌ間の結合容量
である。ＣＰＩＲ，ＣＰＩＬ。
ＣＰ２Ｒ，ＣＰ２Ｌ、 ＣＰ３Ｒ，ＣＰ３Ｌはディジ
ット線ＢＬＩＲ−ＢＬ３ＬとメモリセルＣ５Ｉ〜Ｃ５３
の蓄積コンデンサの対極との結合容量であり、ＣＩＲ，
Ｃ比。
ット線ＢＬＩＲ−ＢＬ３ＬとメモリセルＣ５Ｉ〜Ｃ５３
の蓄積コンデンサの対極との結合容量であり、ＣＩＲ，
Ｃ比。
Ｃ２Ｒ，Ｃ２Ｌ、 Ｃ３Ｒ，Ｃ３Ｌは前述のディジッ
ト線間の結合容量Ｃｌ０−Ｃ３４およびメモリセル対極
との結合容量ＣＰＩＲ−ＣＰ：３Ｌ以外のディジット線
の容量を示している。
ト線間の結合容量Ｃｌ０−Ｃ３４およびメモリセル対極
との結合容量ＣＰＩＲ−ＣＰ：３Ｌ以外のディジット線
の容量を示している。
また、第２図中の４，５は各々メモリセル対極電位の保
持回路およびプリチャージ時のディジット線電位の保持
回路である。
持回路およびプリチャージ時のディジット線電位の保持
回路である。
次に第２図乙こ示されたダイナミックＲＡＭの動作をセ
ンスアンプ２に接続されるディジット線対ＢＬ２Ｒ，Ｂ
Ｌ２Ｌおよびセンスアンプ１に接続されているディジッ
ト線ＢＬＩＬの電位に着目して説明する。
ンスアンプ２に接続されるディジット線対ＢＬ２Ｒ，Ｂ
Ｌ２Ｌおよびセンスアンプ１に接続されているディジッ
ト線ＢＬＩＬの電位に着目して説明する。
ワード線φ−１は低電位であり、一方、プリチャージ信
号φＰＲ，φＰＬは高電位であり、ディジット線ＢＬ２
Ｒ，ＢＬ２Ｌ、ＢＬＩＬはおおむね電源電位の半分の電
位でバランスしている。
号φＰＲ，φＰＬは高電位であり、ディジット線ＢＬ２
Ｒ，ＢＬ２Ｌ、ＢＬＩＬはおおむね電源電位の半分の電
位でバランスしている。
次に選択すべきワード線が決定されると、まず選択され
たワード線φ讐が接続されているメモリセルのディジッ
ト線（例えば、ＢＬ２Ｒ）についてプリチャージ信号φ
ＰＲが低電位となり、続いてワード線φＶが高電位とな
る。メモリセルＣＳ２がディジット線ＢＬ２Ｒと導通し
、ディジット線ＢＬ２Ｒの電位は、ディジット線ＢＬ２
Ｒの容量とメモリセルＣ５２との容量比で定まる電位に
変化するが、近接するディジット線ＢＬＩＬ、ＢＬ２Ｌ
の電位は各々トランジスタＴ１３． Ｔ２３を介して
電圧保持回路５と接続されているので寄生容ｊｉｃ］２
． Ｃ２２との容量結合による電位変化は生じない。
たワード線φ讐が接続されているメモリセルのディジッ
ト線（例えば、ＢＬ２Ｒ）についてプリチャージ信号φ
ＰＲが低電位となり、続いてワード線φＶが高電位とな
る。メモリセルＣＳ２がディジット線ＢＬ２Ｒと導通し
、ディジット線ＢＬ２Ｒの電位は、ディジット線ＢＬ２
Ｒの容量とメモリセルＣ５２との容量比で定まる電位に
変化するが、近接するディジット線ＢＬＩＬ、ＢＬ２Ｌ
の電位は各々トランジスタＴ１３． Ｔ２３を介して
電圧保持回路５と接続されているので寄生容ｊｉｃ］２
． Ｃ２２との容量結合による電位変化は生じない。
ここでもしディジット線ＢＬＩＬの電位がディジット線
ＢＬ２Ｒの電位変化により影響を受けるとすれば、セン
スアンプ１の動作はセンスアンプ１に接続されているデ
ィジット線ＢＬＩＲの電位たけてなく、センスアンプ２
に接続されているディジット線ＢＬ２Ｒの電位の影響も
受けることとなる。
ＢＬ２Ｒの電位変化により影響を受けるとすれば、セン
スアンプ１の動作はセンスアンプ１に接続されているデ
ィジット線ＢＬＩＲの電位たけてなく、センスアンプ２
に接続されているディジット線ＢＬ２Ｒの電位の影響も
受けることとなる。
従って、センスアンプ１を正常に動作させるためには、
より大きなディジット線対ＢＬＩＲ，ＢＬＩＬ間の差電
位が必要となり、メモリセル等の微細化を妨げることと
なる。ところが、第２図に示す従来のダイナミックＲＡ
Ｍは隣接したディジット線の電位変化を防止しているの
で、メモリセルからの蓄積電荷の読み出しに伴う近接デ
ィジット線の電位変動をなくし、より高密度な半導体記
憶装置の実現を可能とするものである。
より大きなディジット線対ＢＬＩＲ，ＢＬＩＬ間の差電
位が必要となり、メモリセル等の微細化を妨げることと
なる。ところが、第２図に示す従来のダイナミックＲＡ
Ｍは隣接したディジット線の電位変化を防止しているの
で、メモリセルからの蓄積電荷の読み出しに伴う近接デ
ィジット線の電位変動をなくし、より高密度な半導体記
憶装置の実現を可能とするものである。
［発明が解決しようとする課題］
ところで通常１−トランジスタ、】−コンデンサ型ダイ
ナミックＲＡＭにおいては、センスアンプ回路は複数個
並列に配置され、１本のワード線の選択により複数個の
メモリセルが同時に選択されるよう構成されている１、
第２図に示す従来例でも同様であるに こで第２図に示すダイナミックＲＡＭにおいては、並列
に配置されているセンスアンプ回路の全てが低電位に充
電されているメモリセルに接続されたとすると、各メモ
リセルの容量結合により、メモリセル対極の共通節点Ｎ
ＣＰの電位は上昇し、メモリセルの電位はその分だけ高
い電位に充電されていたのと等価となる。このメモリセ
ルの電位に応じたメモリセル対極の電位変動はセンスア
ンプ動作時のディジット線対の差電位を縮少することと
なり、ダイナミックＤＲＡＭをさらに高密度化するため
の障害になるという問題点があった。
ナミックＲＡＭにおいては、センスアンプ回路は複数個
並列に配置され、１本のワード線の選択により複数個の
メモリセルが同時に選択されるよう構成されている１、
第２図に示す従来例でも同様であるに こで第２図に示すダイナミックＲＡＭにおいては、並列
に配置されているセンスアンプ回路の全てが低電位に充
電されているメモリセルに接続されたとすると、各メモ
リセルの容量結合により、メモリセル対極の共通節点Ｎ
ＣＰの電位は上昇し、メモリセルの電位はその分だけ高
い電位に充電されていたのと等価となる。このメモリセ
ルの電位に応じたメモリセル対極の電位変動はセンスア
ンプ動作時のディジット線対の差電位を縮少することと
なり、ダイナミックＤＲＡＭをさらに高密度化するため
の障害になるという問題点があった。
［課題を解決するための手段］
本発明の要旨は、蓄積コンデンサを有するメモリセルを
複数行に配置したメモリセルアレイと、メモリセルの複
数行にそれぞれ対応して設けられ、対応する行のメモリ
セルに含まれる蓄積コンデンサの一方の極に接続可能な
複数のディジット線対とを備えたダイナミック型ランダ
ムアクセスメモリにおいて、上記ディジット線対の一方
のディジット線が対応する行中のメモリセルの蓄積コン
デンサの一方の極に導通したとき、該ディジット線対の
他方のディジット線を上記メモリセルの蓄積コンデンサ
の他方の極に導通されるゲート手段を備えたことである
。
複数行に配置したメモリセルアレイと、メモリセルの複
数行にそれぞれ対応して設けられ、対応する行のメモリ
セルに含まれる蓄積コンデンサの一方の極に接続可能な
複数のディジット線対とを備えたダイナミック型ランダ
ムアクセスメモリにおいて、上記ディジット線対の一方
のディジット線が対応する行中のメモリセルの蓄積コン
デンサの一方の極に導通したとき、該ディジット線対の
他方のディジット線を上記メモリセルの蓄積コンデンサ
の他方の極に導通されるゲート手段を備えたことである
。
［発明の作用コ
行中のメモリセルのうち選択されたメモリセルの蓄積コ
ンデンサが上記行に対応して設けられたディジット線対
の一方のディジット線に接続されると、該蓄積コンデン
サの一方の極からデータビットが電荷の形で読み出され
、一方のディジット線に電圧変化を生しさせる。
ンデンサが上記行に対応して設けられたディジット線対
の一方のディジット線に接続されると、該蓄積コンデン
サの一方の極からデータビットが電荷の形で読み出され
、一方のディジット線に電圧変化を生しさせる。
この時、ゲート手段は上記蓄積コンデンサの他方の極を
上記ディジット線対の他方のディジット線に接続させる
。
上記ディジット線対の他方のディジット線に接続させる
。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例に係るダイナミックＲＡＭを
示す回路図である。一実施例の構成のうち第２図と示さ
れた従来例の構成と同様の部分は同一符号のみ付して説
明を省略する。従来例の構成と異なる点は、メモリセル
対極ＮＣＰがプリチャージ信号φＰＲ，φＰＬにより選
択的にオン−オフするトランジスタＴＩ２． Ｔ１３
． Ｔ２２． Ｔ２３． Ｔ３２゜Ｔ３３を介し
てディジット線ＢＬＩＲ，ＢＬＩＬ。
示す回路図である。一実施例の構成のうち第２図と示さ
れた従来例の構成と同様の部分は同一符号のみ付して説
明を省略する。従来例の構成と異なる点は、メモリセル
対極ＮＣＰがプリチャージ信号φＰＲ，φＰＬにより選
択的にオン−オフするトランジスタＴＩ２． Ｔ１３
． Ｔ２２． Ｔ２３． Ｔ３２゜Ｔ３３を介し
てディジット線ＢＬＩＲ，ＢＬＩＬ。
ＢＬ２Ｒ，ＢＬ２Ｌ、ＢＬ３Ｒ，ＢＬ３Ｌと導通可能な
ように結線されていることである。１４はディジット線
のプリチャージ電位およびメモリセル対極の電位保持回
路を示している。
ように結線されていることである。１４はディジット線
のプリチャージ電位およびメモリセル対極の電位保持回
路を示している。
次に、一実施例の動作をディジット線ＢＬＩＬ。
ＢＬ２Ｒ，ＢＬ２Ｌの電位に着目し・で説明する。
第１図に示すダイナミックＲＡＭの動作順序は第２図に
示す従来例とほぼ同様であり、プリチャージ信号φＰＲ
は高電位のまま、プリチャージ信号φＰＲが低電位とな
る。
示す従来例とほぼ同様であり、プリチャージ信号φＰＲ
は高電位のまま、プリチャージ信号φＰＲが低電位とな
る。
次に、ワード線φ−が高電位となると、蓄積コンデンサ
Ｃ５２はトランジスタＴＩ２を介してディジット線ＢＬ
２Ｒに接続されディジット線ＢＬ２Ｒの電位は蓄積コン
デンサＣ５２に蓄積されている電荷とディジット線ＢＬ
２Ｒの持つ電荷により定まる電位に移行する。このとき
ディジット線ＢＬＩＬおよびＢ Ｌ ２． Ｌの電位は
トランジスタＴ１３． Ｔ２３を介してメモリセル対
極ＮＣＰと導通されているので、メモリセル対極と同電
位となっている。従って電気的にはメモリセルを構成す
るコンデンサの一方の電極がディジット線ＢＬ２Ｈに他
方の電極がディジット線ＢＬ２ＬおよびＢＬＩＬに接続
されることとなり、各メモリセルに蓄積されている電荷
の相違によるメモリセル対極ＮＣＰの電位変化の相違に
よらず、ディジット線対間は一定の差電位を得ることが
可能となる。
Ｃ５２はトランジスタＴＩ２を介してディジット線ＢＬ
２Ｒに接続されディジット線ＢＬ２Ｒの電位は蓄積コン
デンサＣ５２に蓄積されている電荷とディジット線ＢＬ
２Ｒの持つ電荷により定まる電位に移行する。このとき
ディジット線ＢＬＩＬおよびＢ Ｌ ２． Ｌの電位は
トランジスタＴ１３． Ｔ２３を介してメモリセル対
極ＮＣＰと導通されているので、メモリセル対極と同電
位となっている。従って電気的にはメモリセルを構成す
るコンデンサの一方の電極がディジット線ＢＬ２Ｈに他
方の電極がディジット線ＢＬ２ＬおよびＢＬＩＬに接続
されることとなり、各メモリセルに蓄積されている電荷
の相違によるメモリセル対極ＮＣＰの電位変化の相違に
よらず、ディジット線対間は一定の差電位を得ることが
可能となる。
［発明の効果コ
以上説明したように本発明によるセンスアンプ回路は、
ディジット線対のうちメモリセルが接続されない方のデ
ィジット線をメモリセル対極と等電位にすることにより
、近接ディジット線との結合容量による影響およびメモ
リセル対極の電位変動に対して安定したデータビットの
読み出しを可能にするという効果を得られる。
ディジット線対のうちメモリセルが接続されない方のデ
ィジット線をメモリセル対極と等電位にすることにより
、近接ディジット線との結合容量による影響およびメモ
リセル対極の電位変動に対して安定したデータビットの
読み出しを可能にするという効果を得られる。
第１図は一実施例を示す回路図、第２図は従来例を示す
回路図である。 φＰＲ，φＰＬ・・・・・・・・プリチャージ信号、φ
−・・・・・・・・・・・ワード線、１、 ２． ３・
・・・・・・センスアンプ部、ＢＬＩＲ，ＢＬＩＬ。 ＢＬ２Ｒ，ＢＬ２Ｌ。 ＢＬ３Ｒ，ＢＬ３Ｌ・・・・ディジット線、ＣＩＯ，Ｃ
１ｌ、 ＣＩ２． Ｃ２２゜Ｃ２３，Ｃ３３，Ｃ３
４・・・・・近接ディジット線間結合容量、 ＣＰＩＲ，ＣＰＩＬ、 ＣＰ２Ｒ。 ＣＰ２Ｌ、 ＣＰ３Ｒ，ＣＰ３Ｌ・・・ディジット線
とメモリセル対極との結合容量、 ＣＩＲ，ＣＩＬ、 Ｃ２Ｒ。 Ｃ２Ｌ、 Ｃ３Ｒ，Ｃ３Ｌ・・・・近接ディジットお
よびメモリセル対極以外の 結合容量、 ＴＩ２． Ｔ１３． Ｔ２２゜ Ｔ２３． Ｔ３２． Ｔ３３゜ Ｔｌｌ、 Ｔ２１． Ｔ３１−−−−−Ｎチャンネ
Ｊｌ、ＭＯＳトランジスタ、 Ｃ５Ｊ、 Ｃ５２，Ｃ５３・φ・・・・メモリセルの
蓄積コンデンサ、 １４・・・・・メモリセル対極およびディジット線のプ
リチャージ電位保持回路、 ４・・・・・・メモリセル対極の電位保持回路、５・・
・・・・ディジット線のプリチャージ電位保持回路。 特許出願人 日本電気アイジ−マイコンシステム株式会
社 代理人 弁理士 桑井 清− 第１図 一実施例の口路囚 第２図 従来例の口路図
回路図である。 φＰＲ，φＰＬ・・・・・・・・プリチャージ信号、φ
−・・・・・・・・・・・ワード線、１、 ２． ３・
・・・・・・センスアンプ部、ＢＬＩＲ，ＢＬＩＬ。 ＢＬ２Ｒ，ＢＬ２Ｌ。 ＢＬ３Ｒ，ＢＬ３Ｌ・・・・ディジット線、ＣＩＯ，Ｃ
１ｌ、 ＣＩ２． Ｃ２２゜Ｃ２３，Ｃ３３，Ｃ３
４・・・・・近接ディジット線間結合容量、 ＣＰＩＲ，ＣＰＩＬ、 ＣＰ２Ｒ。 ＣＰ２Ｌ、 ＣＰ３Ｒ，ＣＰ３Ｌ・・・ディジット線
とメモリセル対極との結合容量、 ＣＩＲ，ＣＩＬ、 Ｃ２Ｒ。 Ｃ２Ｌ、 Ｃ３Ｒ，Ｃ３Ｌ・・・・近接ディジットお
よびメモリセル対極以外の 結合容量、 ＴＩ２． Ｔ１３． Ｔ２２゜ Ｔ２３． Ｔ３２． Ｔ３３゜ Ｔｌｌ、 Ｔ２１． Ｔ３１−−−−−Ｎチャンネ
Ｊｌ、ＭＯＳトランジスタ、 Ｃ５Ｊ、 Ｃ５２，Ｃ５３・φ・・・・メモリセルの
蓄積コンデンサ、 １４・・・・・メモリセル対極およびディジット線のプ
リチャージ電位保持回路、 ４・・・・・・メモリセル対極の電位保持回路、５・・
・・・・ディジット線のプリチャージ電位保持回路。 特許出願人 日本電気アイジ−マイコンシステム株式会
社 代理人 弁理士 桑井 清− 第１図 一実施例の口路囚 第２図 従来例の口路図
Claims (1)
- 蓄積コンデンサを有するメモリセルを複数行に配置した
メモリセルアレイと、メモリセルの複数行にそれぞれ対
応して設けられ、対応する行のメモリセルに含まれる蓄
積コンデンサの一方の極に接続可能な複数のディジット
線対とを備えたダイナミック型ランダムアクセスメモリ
において、上記ディジット線対の一方のディジット線が
対応する行中のメモリセルの蓄積コンデンサの一方の極
に導通したとき、該ディジット線対の他方のディジット
線を上記メモリセルの蓄積コンデンサの他方の極に導通
されるゲート手段を備えたことを特徴とするダイナミッ
ク型ランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289814A JP2648018B2 (ja) | 1990-10-26 | 1990-10-26 | ダイナミック型ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289814A JP2648018B2 (ja) | 1990-10-26 | 1990-10-26 | ダイナミック型ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163787A true JPH04163787A (ja) | 1992-06-09 |
| JP2648018B2 JP2648018B2 (ja) | 1997-08-27 |
Family
ID=17748119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289814A Expired - Lifetime JP2648018B2 (ja) | 1990-10-26 | 1990-10-26 | ダイナミック型ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648018B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182398A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | 半導体メモリ装置 |
| JPS63201991A (ja) * | 1987-02-17 | 1988-08-22 | Matsushita Electronics Corp | 半導体ダイナミツクランダムアクセスメモリ− |
| JPH01256097A (ja) * | 1988-04-06 | 1989-10-12 | Nec Corp | １トランジスタ型ｍｏｓダイナミックｒａｍ |
| JPH01273292A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1990
- 1990-10-26 JP JP2289814A patent/JP2648018B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182398A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | 半導体メモリ装置 |
| JPS63201991A (ja) * | 1987-02-17 | 1988-08-22 | Matsushita Electronics Corp | 半導体ダイナミツクランダムアクセスメモリ− |
| JPH01256097A (ja) * | 1988-04-06 | 1989-10-12 | Nec Corp | １トランジスタ型ｍｏｓダイナミックｒａｍ |
| JPH01273292A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2648018B2 (ja) | 1997-08-27 |
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