JP2768341B2

JP2768341B2 - 半導体記憶装置

Info

Publication number: JP2768341B2
Application number: JP8034678A
Authority: JP
Inventors: 直記笠井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-02-22
Filing date: 1996-02-22
Publication date: 1998-06-25
Anticipated expiration: 2016-02-22
Also published as: JPH09232531A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、１セルに複数ビットを記憶させるようにし
た多値ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）に関するものである。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリは、記憶容量（ビット数）がほぼ３年で４倍に増加
して開発されている。これまでこのような記憶容量の増
大は、半導体素子の微細化による高集積化とチップサイ
ズの増加によって達成されてきた。しかし、パターンの
微細化加工が難しくなるとともに、微細化された素子の
信頼性を確保することがますます困難になってきてい
る。また、チップサイズの増大は、コスト増加を招くば
かりでなく、製造歩留りの低下を招く。

【０００３】通常、メモリセルは０レベルと１レベルの
２値で１ビットが構成されている。したがって、ＤＲＡ
Ｍのビット容量を増大させるには、メモリセル数を増大
させなければならず、ビット容量の増大は必然的に上述
のような問題を引き起こすことになる。この問題を解決
するものとして、メモリセルのレベル数を２値より大き
くする、いわゆる多値メモリが提案されている（特開昭
６３−１４９９００号公報など）。

【０００４】多値メモリとして、各ビットのセンスをＭ
ＳＢ（most significant bit）からＬＳＢ（least sign
ificant bit ）へと順次実行し、上位ビットのセンス結
果を用いて下位ビットのセンスレベルを変える方式が新
たに創案され、従来の多値メモリに比較してビット当た
りの面積をより微細化できるものとして期待されてい
る。その多値メモリの回路図を図４に示す。

【０００５】ビット線対ＢＬとＢＬＢはトランスファゲ
ートＴＧによって２組の分割ビット線対ＢＬ１とＢＬ１
Ｂ、およびＢＬ２とＢＬ２Ｂに分けられ、各分割ビット
線対はセンスアンプＳＡ１とＳＡ２を持っており、本来
のビット線対ＢＬ、ＢＬＢとワード線ＷＬｉ（ｉ＝０−
２５５）との交点にあるメモリセルは分割ビット線対Ｂ
Ｌ１とＢＬ１Ｂ、およびＢＬ２とＢＬ２Ｂに振り分けら
れている。メモリセルの配分は、分割ビット線の浮遊容
量（センスアンプ等のすべてを含んだ）ＣＢ１とＣＢ２
の比が１：２となるように分配されている。

【０００６】また、分割ビット線ＢＬ１とＢＬ２Ｂおよ
びＢＬ２とＢＬ１Ｂの間に各々カップル容量素子Ｃｃ
（Ｃｃはこのカップル容量素子の容量値をも意味する）
が接続されている。メモリセルにはセル容量素子Ｃｓ
（Ｃｓはこのセル容量素子の容量値をも意味する）が備
えられており、Ｃｓの一端にはプレート電位と呼ばれる
一定電位ＶＰ（＝１／２ＶＣＣ）が印加されている。ま
た、分割ビット線ＢＬ１とＢＬ２ＢおよびＢＬ２とＢＬ
１Ｂは、それぞれカラム選択線ＣＳＬの信号によって制
御されるトランジスタを介して入出力線Ｉ／Ｏ１とＩ／
Ｏ２に接続されている。

【０００７】次に、この多値メモリの動作を図５
（ａ）、（ｂ）を参照して説明する。ここで、図５
（ａ）、（ｂ）は、それぞれ分割ビット線対ＢＬ２とＢ
Ｌ２Ｂおよび分割ビット線対ＢＬ１とＢＬ１Ｂの電圧波
形を示す。待機時には、トランスファゲートＴＧはオン
しており、ビット線対ＢＬとＢＬＢは、通常のＤＲＡＭ
と同様にプリチャージトランジスタ（図示なし）とイコ
ライズトランジスタ（図示なし）により１／２ＶＣＣに
プリチャージされている。その後、時刻Ｔ１でワード線
が選択されるとセルデータがビット線ＢＬまたはＢＬＢ
の何れかに読み出される。選択セルの接続されていない
側のビット線の電位はプリチャージレベルに留まる。こ
のとき、トランスファゲートはオンしているので、選択
セルが、分割ビット線対のいずれの側にあっても両分割
ビット線には、セルデータの“０”〜“３”に従った同
一の電圧が現れる。この電圧は、図５に示されるよう
に、セルデータが“０”、“１”であるときは１／２Ｖ
ＣＣ（＝ＶＰ）より低く、“２”、“３”であるときは
ＶＰより高くなる。

【０００８】時刻Ｔ２において、トランスファゲートＴ
Ｇがオフし、続いてセンスアンプＳＡ２が活性化が始ま
り、分割ビット線対ＢＬ２、ＢＬ２Ｂ上のデータの増幅
が始まる。時刻Ｔ３において、分割ビット線対ＢＬ２、
ＢＬ２Ｂの一方が“１”レベル（ＶＣＣ）、他方が
“０”レベル（ＧＮＤ）になる。ここで、選択セルが、
ビット線ＢＬ側に接続され、セルに“２”または“３”
が格納されていたものと仮定すると、ＢＬ２がＶＣＣレ
ベル、ＢＬ２ＢがＧＮＤレベルとなる。

【０００９】このとき、ＢＬ２とＢＬ２Ｂの振幅は概ね
１／２ＶＣＣとなっている。その結果、カップル容量Ｃ
ｃにより、ＢＬ１Ｂは、ｘＶ持ち上げられ、ＢＬ１はｘ
Ｖ引き下げられることになる。ここで、隣り合う信号レ
ベルの電位差を２ｄＶとし、変動する電位差ｘＶをｄＶ
に等しくなるようにカップル容量Ｃｃを調整しておけ
ば、リファレンスレベルとなるＢＬ１ＢのレベルはＶＰ
からＶＰ＋ｄＶとなる。これに対し、選択セル側のＢＬ
１のレベルは、記憶データが“２”であったときには、
ＶＰ＋ｄＶからＶＰへ、また記憶データが“３”であっ
たときには、ＶＰ＋３ｄＶからＶＰ＋２ｄＶへと変化す
る。

【００１０】そのため、時刻Ｔ４でセンスアンプＳＡ１
が活性化されると、ＢＬ１とＢＬ１Ｂは、記憶データに
従って、一方が“１”レベル（ＶＣＣ）、他方が“０”
レベル（ＧＮＤ）になる。すなわち、記憶データが
“３”であるとき、実線で示すように、ＢＬ１がＶＣ
Ｃ、ＢＬ１ＢがＧＮＤとなり、記憶データが“２”であ
るとき、点線で示すように、ＢＬ１がＧＮＤ、ＢＬ１Ｂ
がＶＣＣとなる。

【００１１】選択セルの記憶データが、“０”または
“１”であるとき、カップル容量Ｃｃによる電位変動は
逆方向に働き、ＢＬ１Ｂのリファレンス電位はＶＰから
ＶＰ−ｄＶとなり、他方のＢＬ１のレベルは、ＶＰ−２
ｄＶ（“０”のとき）、またはＶＰ（“１”のとき）と
なる。このように、ＳＡ２でセンスし、その結果をＳＡ
１のセンスレベルへフィードバックすることで、ＳＡ２
ではＭＳＢのデータが、ＳＡ１ではＬＳＢのデータが
増幅される。これらの信号は、カラム選択線の信号をハ
イとすることにより、Ｉ／Ｏ１およびＩ／Ｏ２を介して
外部に読み出される。また、セルへの再書き込みは、ワ
ード線ＷＬｋ（ｋ＝０，２，３，・・・）を選択した状
態のまま、トランスファゲートＴＧをオンさせることに
より行うことができる。このとき、ビット線の電位は、
ＴＧのオン前のビット線の電位とビット線容量ＣＢ１、
ＣＢ２の容量比で決まる、ＶＣＣを“３”、ＧＮＤを
“０”とするレベルとなる。

【００１２】ここで、メモリセルの容量をＣｓ、分割ビ
ット線のＢＬ１の容量をＣＢ１とすると、セルに蓄える
最高の電圧（ＶＣＣ）と最低電圧（ＧＮＤ）との間のセ
ルから読み出される電圧差Ｖｒは、読み出し時にはトラ
ンスファゲートＴＧがオンしているため、ビット線容量
は３ＣＢ１となるため、Ｖｒ＝ＶＣＣ／（１＋３ＣＢ１／Ｃｓ）となる。各レベル間の電位差２ｄＶはＶｒ／３であるか
ら、２ｄＶ＝ＶＣＣ／｛３（１＋３ＣＢ１／Ｃｓ）｝となる。

【００１３】一方、ビット線のＶＣＣの振幅によってカ
ップル容量Ｃｃを介してクロス交差したビット線に与え
られる電位変化ｘＶは、ｘＶ＝ＶＣＣ／｛２（１＋ＣＢ１／Ｃｃ）｝となる。したがって、ｘＶ＝ｄＶが成立するための条件
は、１＋ＣＢ１／Ｃｃ＝３（１＋３ＣＢ１／Ｃｓ）ここで、ＣＢ１／Ｃｓ≫１、ＣＢ１／Ｃｃ≫１であるか
ら、ＣＢ１／Ｃｃ＝９ＣＢ１／ＣｓＣｃ＝Ｃｓ／９となる。よって、ビット線間のカップル容量は、セル容
量の１／９とすればよいことになる（但し、この値はセ
ンス方式を変えることによって変化するものであって固
定的なものではない）。

【００１４】

【発明が解決しようとする課題】上述した構成の多値メ
モリでは、ＭＳＢ以外のビットを誤りなく読み出すため
には、カップル容量Ｃｃとメモリセル容量Ｃｓとの比を
一定にしておくことが極めて重要なことである。この比
が一定化されない場合には、読み出し電圧に対する許容
度が低くなりまた誤読み出しの可能性が高くなる。而し
て、半導体製造工程においては、プロセス変動が生じる
ことを避けることはできず、そして、プロセスに変動が
生じた場合には、そのプロセスで形成された容量素子の
容量値にバラツキが生じることになる。よって、本発明
が解決すべき第１の課題は、製造プロセスに変動が生じ
ることがあっても、カップル容量Ｃｃとメモリセル容量
Ｃｓとの容量比を常に一定に確保することができるよう
にすることである。この第１の課題は、カップル容量素
子とメモリセル容量素子とを同一のプロセスにより形成
することにより解決することができる。このようにすれ
ば、仮にプロセス変動により、容量絶縁膜の膜厚や容量
素子の電極高さにバラツキが生じそのために容量値にバ
ラツキが生じることがあっても、容量比にはバラツキが
生じないようにすることができるからである。

【００１５】ＤＲＡＭを安定動作させるには、メモリセ
ル容量Ｃｓを大きくする必要があるが、セルサイズが小
さくなったため、最近ではキャパシタ構造を３次元的に
形成したスタックト型およびトレンチ型が用いられてい
る。これらキャパシタ構造を構成するトランジスタの拡
散層に接続される電極は、設計ルールと呼ばれる最小寸
法を用いてパターン形成される。ところで、カップル容
量Ｃｃはメモリセル容量Ｃｓに対して常に数分の１の値
になるように正確に形成する必要があり、そのために、
カップル容量素子とメモリセル容量素子とを同一のプロ
セスにおいて形成することが望ましいが、既にメモリセ
ル容量素子は最小設計ルールに基づいて設計されている
ため、Ｃｓと同じ層の材料を使用し、なおかつＣｓの数
分の１の容量を単独の容量素子により得ることは極めて
困難なことである。よって、本発明の解決すべき第２の
課題は、最小設計ルールを維持しつつ、かつ、セル容量
Ｃｓと同一の層の材料を使用しながら、セル容量の数分
の１の容量の素子を形成しうるようにすることである。

【００１６】メモリセル容量Ｃｓを大きくするために容
量絶縁膜の膜厚は容量膜にかかる電圧においてリークが
無視できる最低限の厚さにまで薄膜化されている。メモ
リセル容量素子の容量絶縁膜には、ビット線ＢＬ、ＢＬ
Ｂとプレート間の電位差の電圧が加わる。ビット線に加
わる電圧はメモリセル内部の電源電圧ＶＣＣと接地電位
ＧＮＤの間で変化する。プレートに加わる電圧ＶＰはメ
モリセル内部の電源電圧の半分のＶＣＣ／２である。し
たがって、メモリセル容量素子の容量絶縁膜に印加され
る電圧は最大でＶＣＣ／２である。一方、カップル容量
は対になる２つのビット線に接続される。よってカップ
ル容量素子に加わる電圧は最大ＶＣＣとメモリセル容量
素子の２倍になる。よって、本発明の解決すべき第３の
課題は、メモリセル容量素子と同一プロセスにより形成
されたカップル容量素子にメモリセル容量より高い電圧
が印加されることがあってもリークや絶縁破壊を招くこ
とのないようにすることである。

【００１７】

【課題を解決するための手段】上述した第１の課題は、
カップル容量素子をメモリセル容量素子と同一のプロセ
スにおいて形成するようにすることにより解決すること
ができる。また、上述の第２、第３の課題は、カップル
容量素子を、メモリセル容量素子と同等若しくはそれよ
り容量値の大きい、すなわち、メモリセル容量素子と同
等もしくはそれ以上のサイズを有する複数の単位容量素
子の直列接続によって構成することにより解決すること
ができる。

【００１８】

【発明の実施の形態】本発明による半導体記憶装置は、
ビット線対が複数に分割され、分割された隣接する分割
ビット線間でたすき掛けにカップル容量素子が形成され
ている多値メモリであって、前記カップル容量素子の２
つの電極と容量絶縁膜は、データ記憶用容量素子（メモ
リセル容量素子）の２つの電極と容量絶縁膜と同一の層
の導電層および絶縁膜で形成されていることを特徴とし
ている。

【００１９】そして、好ましくは、前記カップル容量素
子は、前記メモリセル容量素子と同一の層構造を有し、
平面形状がこれと同等かあるいはこれより大きい単位容
量素子を複数個直列に接続して構成される。

【００２０】上記の構成によれば、例えプロセス変動に
より、形成された容量素子の容量値にバラツキが生じる
ことがあっても、そのバラツキはカップル容量とメモリ
セル容量とで同一の傾向をもって現れるため、容量比に
影響を与えることはない。また、本発明によれば、カッ
プル容量を形成するための特別の工程を設ける必要がな
いため、１セル１ビットの従来のＤＲＡＭを製造する場
合と同様の簡素なプロセスにより多値メモリを形成する
ことができるという副次的な効果も享受することができ
る。

【００２１】また、カップル容量素子を、メモリセル容
量素子の大きさと同じかあるいはそれ以上の大きさの単
位容量素子を複数個直列に接続して構成しているため、
メモリセルを形成する際に用いた最小設計寸法を縮小す
ることなくメモリセル容量以下の容量値の容量素子を形
成することが可能になる。さらに、カップル容量素子を
複数個の単位容量素子の直列接続体により構成したこと
により、個々の単位容量素子に印加される電圧が分割さ
れ、その容量絶縁膜に加わる電圧がビット線に加わる電
圧の直列接続個数分の１となり、カップル容量にメモリ
セル以上の電圧が印加されることがあってもその容量絶
縁膜に大きなリークが流れたり絶縁破壊が生じたりする
ことがなくなる。

【００２２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。［第１の実施例］図１は、本発明の第１の実施例を示す
回路図である。図４に示した回路と異なる点は、分割ビ
ット線ＢＬ１とＢＬ２ＢおよびＢＬ２とＢＬ１Ｂの間に
接続されている各々カップル容量素子Ｃｃがメモリセル
容量素子Ｃｓと同一の層構造を有する単位容量素子を複
数個直列に接続して構成されている点である。それ以外
の点および回路動作は図４に示した回路の場合と同様で
あるのでその詳細な説明は省略する。具体的には、図１
で示された回路においては、９個の単位容量素子が直列
接続されている。この個数は単位容量素子の容量値とセ
ンス回路の種類によって変わる。

【００２３】図２は、本発明の第１の実施例の半導体装
置におけるカップル容量部１およびメモリセルアレイ部
２の構造を模式的に示した断面図である。図２に示され
るように、フィールド酸化膜４からなる素子分離領域に
よって分離されたＰ型シリコン基板３の表面にゲート酸
化膜５が形成されている。フィールド酸化膜４上および
ゲート酸化膜５上にはワード線６ａ、６ｂが形成されて
いる。ワード線のゲート酸化膜５上の部分はゲート電極
を構成している。

【００２４】フィールド酸化膜４およびゲート電極（６
ａ）が形成されている領域以外のメモリセルアレイ部２
のＰ型シリコン基板３の表面領域内にはトランジスタの
ソース・ドレイン領域となるＮ型拡散層７ａ、７ｂが形
成されており、カップル容量部１のＰ型シリコン基板３
の表面には単位容量素子を接続するためのＮ型拡散層７
ｃが形成されている。これらの表面上には、シリコン酸
化膜からなる第１層間絶縁膜８が堆積されている。第１
層間絶縁膜８中にはＮ型拡散層７ｂと第１層間絶縁膜８
上に形成された容量下部電極１０を接続する第１コンタ
クトプラグ９が形成されている。

【００２５】容量下部電極１０上にその表面に堆積され
た容量絶縁膜１１を介して容量上部電極１２が形成され
ている。第１層間絶縁膜８上および容量上部電極１２上
に第２層間絶縁膜１３が堆積されている。第２層間絶縁
膜１３中には容量上部電極１２と第２層間絶縁膜１３上
に形成されたビット線１５ａとを接続する第２コンタク
トプラグ１４ｂが形成されており、第１層間絶縁膜８お
よび第２層間絶縁膜１３中にはＮ型拡散層７ａ、７ｃと
第２層間絶縁膜１３上に形成されたビット線１５ａ、１
５ｂとを接続する第２コンタクトプラグ１４ａ、１４ｃ
が形成されている。その結果、メモリセルアレイ部２に
は容量下部電極１０、容量絶縁膜１１および容量上部電
極１２から構成されたメモリセルの容量素子が、ワード
線６ａの上部でビット線１５ａの下部に形成されている
スタックトキャパシタ構造のメモリセルが形成されてい
る。

【００２６】また、カップル容量部１には容量下部電極
１０、容量絶縁膜１１および容量上部電極１２から構成
された複数個（ここでは９個）の単位容量素子が形成さ
れ、それぞれの単位容量素子は容量上部電極１２および
第１コンタクトプラグ９とＮ型拡散層７ｃによって直列
に接続され、直列に接続された一端は第２コンタクトプ
ラグ１４ｂを介して対になる一方のビット線１５ｂに接
続され、他端は第２コンタクトプラグ１４ｃを介して対
になる他方のビット線１５ｂに接続されている。よっ
て、ビット線１５ａ、１５ｂ間に単位容量素子の直列接
続体からなるカップル容量素子が接続されている。カッ
プル容量部１において、すべての単位容量素子はメモリ
セルのセル容量Ｃｓと同等の容量を持つように設計され
ている。

【００２７】［第２の実施例］図３は、本発明の第２の
実施例の半導体装置におけるカップル容量部２１および
メモリセルアレイ部２２の構造を模式的に示した断面図
である。なお、本実施例メモリの回路図は図１に示した
第１の実施例のものと同様である。図３に示されるよう
に、フィールド酸化膜２４からなる素子分離領域によっ
て分離されたＰ型シリコン基板２３の表面にゲート酸化
膜２５が形成されている。ゲート酸化膜２５上の所望の
領域に形成されたワード線２６ａはトランジスタのゲー
ト電極を構成しており、フィールド酸化膜２４上に形成
されたワード線２６ｂはゲート電極を接続する配線とな
っている。フィールド酸化膜２４およびゲート電極（２
６ａ）が形成されている領域以外のメモリセルアレイ部
２２のＰ型シリコン基板２３の表面領域内にはトランジ
スタのソース・ドレインとなるＮ型拡散層２７ａ、２７
ｂが形成されており、カップル容量部２１のＰ型シリコ
ン基板２３の表面にはキャパシタを接続するためのＮ型
拡散層２７ｃが形成されている。これらの表面上には、
シリコン酸化膜からなる第１層間絶縁膜２８が堆積され
ている。

【００２８】第１層間絶縁膜２８中には、Ｎ型拡散層２
７ｂと第１層間絶縁膜２８上に形成されたビット線３０
ａを接続する第１コンタクトプラグ２９が形成されてい
る。ビット線３０ａ、３０ｂの表面上および第１層間絶
縁膜２８上には第２層間絶縁膜３１が堆積されている。
第２層間絶縁膜３１中には、ビット線３０ａ、３０ｂと
第２層間絶縁膜３１上に形成された容量下部電極３３と
を接続する第２コンタクトプラグ３２ｃが形成されてお
り、第１層間絶縁膜２８および第２層間絶縁膜３１中に
は、Ｎ型拡散層２７ｂ、２７ｃと第２層間絶縁膜３１上
に形成された容量下部電極３３とを接続する第２コンタ
クトプラグ３２ａ、３２ｂが形成されている。

【００２９】容量下部電極３３上にはその表面に堆積さ
れた容量絶縁膜３４を介して容量上部電極３５が形成さ
れている。その結果、メモリセルアレイ部２２には、容
量下部電極３３、容量絶縁膜３４および容量上部電極３
５から構成されたメモリセルの容量素子がワード線２６
ａおよびビット線３０ａ上部に形成されているスタック
トキャパシタ構造のメモリセルが形成されている。ま
た、カップル容量部２１には、容量下部電極３３、容量
絶縁膜３４および容量上部電極３５から構成された複数
個（この実施例では１２個）のキャパシタが形成され、
それぞれのキャパシタは容量上部電極３５および第２コ
ンタクトプラグ３２ｂとＮ型拡散層２７ｃによって直列
に接続され、直列に接続された一端は第２コンタクトプ
ラグ３２ｃを介して対になる一方のビット線３０ａに接
続され、他端は第２コンタクトプラグ３２ｃを介して対
になる他方のビット線３０ｂに接続されている。よっ
て、ビット線３０ａ、３０ｂ間には単位容量素子の直列
接続体によって構成されるカップル容量素子が接続され
たことになる。この実施例においては、メモリセル容量
Ｃｓの４／３の容量を有する単位容量素子を１２個直列
接続することにより、Ｃｓ／９の容量値のカップル容量
素子を得ている。

【００３０】

【発明の効果】以上接続したように、本発明による半導
体記憶装置は、ビット線間のカップル容量素子をメモリ
セル容量素子と同一のプロセスで形成するようにしたも
のであるので、たとえ容量を形成する際のプロセスの変
動により、例えば容量絶縁膜厚や電極高さなどにバラツ
キが生じても、メモリセルの容量とカップル容量の比は
一定に保たれるために、多値センス動作のマージンを大
きく確保することができる。また、カップル容量素子を
構成する電極層および容量絶縁膜は、メモリセル容量素
子を構成する層と同じ層を用いているので、製造工程を
増加する必要がなく、多値メモリを従来のＤＲＡＭと同
等の製造コストで製造することが可能である。

【００３１】また、カップル容量素子を、メモリセル容
量素子と同等またはそれ以上のサイズの単位容量素子の
直列接続体によって構成しているので、メモリセルを形
成する際に用いた最小設計寸法を維持したまま、メモリ
セル容量以下の容量値のカップル容量素子を形成するこ
とが可能になる。そして、最小設計寸法に変更がないた
め、新たな製造装置を投入する必要はなく設備コストの
負担を増加させることなく、多値メモリの製造が可能に
なる。

【００３２】さらに、カップル容量素子が複数個の単位
容量素子の直列接続体により構成されていることによ
り、全体にかかる電圧は分割され、個々の単位容量素子
の容量絶縁膜にかかる電圧がビット線にかかる電圧の直
列接続個数分の１になり、メモリセル容量素子に用いる
容量絶縁膜と同じ絶縁膜を用いても、リーク電流が増加
したり絶縁破壊が生じたりすることはなく、高い信頼性
を維持することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図。

【図２】本発明の第１の実施例の断面図。

【図３】本発明の第２の実施例の断面図。

【図４】本発明に先行して創案された多値メモリの回路
図。

【図５】図４に示した多値メモリの動作説明図。

【符号の説明】

１、２１カップル容量部２、２２メモリセルアレイ部３、２３Ｐ型シリコン基板４、２４フィールド酸化膜５、２５ゲート酸化膜６ａ、６ｂ、２６ａ、２６ｂワード線７ａ、７ｂ、７ｃ、２７ａ、２７ｂ、２７ｃＮ型拡散
層８、２８第１層間絶縁膜９、２９第１コンタクトプラグ１０、３３容量下部電極１１、３４容量絶縁膜１２、３５容量上部電極１３、３１第２層間絶縁膜１４ａ、１４ｂ、１４ｃ、３２ａ、３２ｂ、３２ｃ第
２コンタクトプラグ１５ａ、１５ｂ、３０ａ、３０ｂビット線

Claims

(57)【特許請求の範囲】

【請求項１】ビット線対が複数に分割され、分割され
た隣接する分割ビット線間でたすき掛けにカップル容量
素子が形成されている半導体記憶装置において、前記カ
ップル容量素子の２つの電極と容量絶縁膜は、メモリセ
ルのデータ記憶用容量素子の２つの電極と容量絶縁膜と
同一の層の導電層および絶縁膜で形成されていることを
特徴とする半導体記憶装置。
【請求項２】前記カップル容量素子は、前記データ記
憶用容量素子と同一の層構造を有する単位容量素子を複
数個直列に接続したものであることを特徴とする請求項
１記載の半導体記憶装置。
【請求項３】カップル容量素子を構成する前記単位容
量素子は、平面形状が前記データ記憶用容量素子のそれ
と同等であるかそれより広く形成されていることを特徴
とする請求項２記載の半導体記憶装置。
【請求項４】前記カップル容量素子および前記データ
記憶用容量素子がビット線対より上に形成されているこ
とを特徴とする請求項１記載の半導体記憶装置。