JP2940485B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に１セルに複数ビットを記憶させるようにした多
値ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）に関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、記憶容量（ビット数）がほぼ３年
に４倍増加するような割合で開発されてきている。これ
までこのような記憶容量の増大は、半導体素子の微細化
による高集積化とチップサイズの増加によって達成され
てきた。しかし、近年パターンの微細加工が難しくなる
とともに、微細化された素子の信頼性を確保することが
益々困難になってきている。また、チップサイズの増大
は、コストが増加するばかりでなく、歩留まりの低下も
招く。

【０００３】通常、メモリセルは０レベルと１レベルの
２値で１ビットが構成されている。従って、ＤＲＡＭの
ビット容量を増大させるには、メモリセル数を増大させ
なければならず、ビット容量の増大は必然的に上述のよ
うな問題を引き起こすことになる。この問題を解決する
ものとして、メモリセルのレベル数を２値より大きくす
る、いわゆる多値メモリが提案されている（特開昭６３
−１４９９００号公報など）。

【０００４】かかる多値メモリの一つとして、各ビット
のセンスをＭＳＢ（モースト・シグニフィカント・ビッ
ト）からＬＳＢ（リースト・シグニフィカント・ビッ
ト）方向へ順次実行し、上位ビットのセンス結果を用い
て下位ビットのセンスレベルを変える方式が提案され、
それ以前の多値メモリに比較してビット当たりの面積を
より微細化できるものとして期待されている。その多値
メモリの回路図を図１０に示す。

【０００５】同図中、ビット線対ＢＬとＢＬＢはトラン
スファゲートＴＧによって２組の分割ビット線対ＢＬ１
とＢＬ１Ｂ、およびＢＬ２とＢＬ２Ｂに分けられ、各分
割ビット線対はセンスアンプＳＡ１とＳＡ２をもってお
り、本来のビット線対ＢＬ、ＢＬＢとワード線ＷＬｉ
（ｉ＝０〜２５５）との交点にあるメモリセルは分割ビ
ット線対ＢＬ１とＢＬ１Ｂ、およびＢＬ２とＢＬ２Ｂに
振り分けられている。メモリセルの配分は、分割ビット
線の浮遊容量（センスアンプ等のすべてを含む）ＣＢ１
とＣＢ２の比が１：２となるように分配されている。

【０００６】また、分割ビット線ＢＬ１とＢＬ２Ｂおよ
びＢＬ２とＢＬ１Ｂの間に各々カップル容量素子Ｃｃ
（Ｃｃはカップル容量素子の容量値をも意味する）が接
続されている。メモリセルにはセル容量素子Ｃｓ（Ｃｓ
はセル容量素子の容量値をも意味する）が備えられてお
り、Ｃｓの一端にはプレート電位と呼ばれる一定電位Ｖ
Ｐ（＝（１／２）Ｖｃｃ）が印加されている。また、分
割ビット線ＢＬ１とＢＬ２ＢおよびＢＬ２とＢＬ１Ｂ
は、それぞれカラム選択線ＣＳＬの信号によって制御さ
れるトランジスタを介して入出力線Ｉ／Ｏ１とＩ／Ｏ２
に接続されている。

【０００７】次に、この多値メモリの動作を図１１
（ａ）、（ｂ）を参照して説明する。ここで、図１１
（ａ）、（ｂ）は、それぞれ分割ビット線対ＢＬ２とＢ
Ｌ２Ｂおよび分割ビット線対ＢＬ１とＢＬ１Ｂの電圧波
形を示す。

【０００８】待機時には、トランスファゲートＴＧはオ
ンしており、ビット線対ＢＬとＢＬＢは、通常のＤＲＡ
Ｍと同様にプリチャージトランジスタ（図示なし）とイ
コライズトランジスタ（図示なし）により（１／２）Ｖ
ｃｃにプリチャージされている。その後、時刻Ｔ１でワ
ード線が選択されるとセルデータがビット線ＢＬまたは
ＢＬＢの何れかに読み出される。選択セルの接続されて
いない側のビット線の電位はプリチャージレベルに留ま
る。このとき、トランスファゲートＴＧはオンしている
ので、選択セルが、分割ビット線のいずれかの側にあっ
ても両分割ビット線には、セルデータ“０”〜“３”に
従った同一の電圧が現れる。この電圧は、図１１に示さ
れるように、セルデータが“０”、“１”であるときは
（１／２）Ｖｃｃ（＝ＶＰ）より低く、セルデータが
“２”、“３”であるときはＶＰより高くなる。

【０００９】時刻Ｔ２において、トランスファゲートＴ
Ｇがオフし、続いてセンスアンプＳＡ２が活性化が始ま
り、分割ビット線対ＢＬ２、ＢＬ２Ｂ上のデータの増幅
が始まる。時刻Ｔ３において、分割ビット線対ＢＬ２、
ＢＬ２Ｂの一方が“１”レベル（Ｖｃｃ）、他方が
“０”レベル（ＧＮＤ）になる。ここで、選択セルが、
ビット線ＢＬ側に接続され、セルに“２”または“３”
が格納されていたものと仮定すると、ＢＬ２がＶｃｃレ
ベル、ＢＬ２ＢがＧＮＤレベルとなる。

【００１０】このとき、ＢＬ２とＢＬ２Ｂの振幅は概ね
１／２Ｖｃｃとなっている。その結果、カップル容量素
子Ｃｃにより、ＢＬ１Ｂは、ｘＶ持ち上げられ、ＢＬ１
はｘＶ引き下げられることになる。ここで、隣り合う信
号レベルの電位差を２ｄＶとし、変動する電位差ｘＶを
ｄＶに等しくなるようにカップル容量Ｃｃを調整してお
けば、リファレンスレベルとなるＢＬ１ＢのレベルはＶ
ＰからＶＰ＋ｄＶとなる。これに対し、選択セル側のＢ
Ｌ１のレベルは、記憶データが“２”であったときに
は、ＶＰ＋ｄＶからＶＰへ、また、記憶データが“３”
であったときには、ＶＰ＋３ｄＶからＶＰ十２ｄＶへと
変化する。

【００１１】そのため、時刻Ｔ４でセンスアンプＳＡ１
が活性化されると、ＢＬ１とＢＬ１Ｂは、記憶データに
従って、一方が“１”レベル（Ｖｃｃ）、他方が”０”
レベル（ＧＮＤ）になる。すなわち、記憶データが
“３”であるとき、実線で示すように、ＢＬ１がＶｃ
ｃ、ＢＬ１ＢがＧＮＤとなり、記憶データが“２”であ
るとき、点線で示すように、ＢＬ１がＧＮＤ、ＢＬ１Ｂ
がＶｃｃとなる。

【００１２】選択セルの記憶データが、“０”または”
１”であるとき、カップル容量Ｃｃによる電位変動は逆
方向に働き、ＢＬ１Ｂのリファレンス電位はＶＰからＶ
Ｐ−ｄＶとなり、他方のＢＬ１のレベルは、ＶＰ−２ｄ
Ｖ（“０”のとき）、またはＶＰ（“１”のとき）とな
る。このように、ＳＡ２でセンスし、その結果をＳＡ１
のセンスレベルへフイードバックすることで、ＳＡ２で
はＭＳＢのデータが、ＳＡ１ではＬＳＢのデータが、増
幅される。これらの信号は、カラム選択線ＣＳＬの信号
をハイレベルとすることにより、Ｉ／Ｏ１およびＩ／Ｏ
２を介して外部に読み出される。

【００１３】また、セルへの再書き込みは、ワード線Ｗ
Ｌｉ（ｉ＝０，１，２，……）を選択した状態のまま、
トランスファゲートＴＧをオンさせることにより行うこ
とができる。このとき、ビット線の電位は、ＴＧのオン
前のビット線の電位とビット線容量ＣＢ１、ＣＢ２の容
量比で決まる、Ｖｃｃを“３”、ＧＮＤを“０”とする
レベルとなる。

【００１４】ここで、メモリセルの容量をＣｓ、分割ビ
ット線のＢＬ１の容量をＣＢ１とすると、セルに蓄える
最高電圧（Ｖｃｃ）と最低電圧（ＧＮＤ）との間のセル
から読み出される電圧差Ｖｒは、読み出し時にはトラン
スファゲートＴＧがオンしているため、ビット線容量は
３ＣＢ１となるため、 Ｖｒ＝Ｖｃｃ／｛１＋（３ＣＢ１／Ｃｓ）｝ となる。各レベル間の電位差２ｄＶはＶｒ／３であるか
ら、 ２ｄＶ＝Ｖｃｃ／｛３（１＋（３ＣＢ１／Ｃｓ））｝ となる。

【００１５】一方、ビット線のＶｃｃの振幅によってカ
ップル容量素子Ｃｃを介してクロス交差したビット線に
与えられる電位変化ｘＶは、 ｘＶ＝Ｖｃｃ／｛２（１＋（ＣＢ１／Ｃｃ））｝ となる。従って、ｘＶ＝ｄＶが成立するための条件は、 １＋（ＣＢ１／Ｃｃ）＝３｛１＋（３ＣＢ１／Ｃｓ）｝ ここで、ＣＢ１／Ｃｃ＞＞１、ＣＢ１／Ｃｓ＞＞１と仮
定すると、 ＣＢ１／Ｃｃ＝９ＣＢ１／Ｃｓ Ｃｃ＝Ｃｓ／９ となる。よって、ビット線間のカップル容量Ｃｃは、メ
モリセル容量Ｃｓの１／９とすればよいことになる（但
し、この値はセンス方式を変えることによって変化する
ものであって固定的なものではない）。

【００１６】

【発明が解決しようとする課題】上記の多値メモリで
は、ＭＳＢ以外のビットを誤りなく読み出すためには、
カップル容量Ｃｃとメモリセル容量Ｃｓとの比を一定に
しておくことが極めて重要なことである。この比が一定
化されない場合には、読み出し電圧に対する許容度が低
くなり、また誤読み出しの可能性が高くなる。しかしな
がら、半導体製造工程においては、プロセス変動が生じ
ることを避けることはできず、そして、プロセスに変動
が生じた場合には、そのプロセスで形成された容量素子
の容量値にバラツキが生じることになる。

【００１７】また、ＤＲＡＭを安定動作させるには、メ
モリセル容量Ｃｓを大きくする必要があるが、セルサイ
ズが小さくなったため、最近ではキャパシタ構造を３次
元的に形成したスタックト型およびトレンチ型が用いら
れている。これらキャパシタ構造を構成するトランジス
タの拡散層に接続される電極は、設計ルールと呼ばれる
最小寸法を用いてパターン形成される。

【００１８】ところで、カップル容量Ｃｃはメモリセル
容量Ｃｓに対して常に数分の１の値になるように正確に
形成する必要があるため、カップル容量素子とメモリセ
ル容量素子とを同一のプロセスにおいて形成することが
望ましい。しかしながら、従来は、既にメモリセル容量
素子は最小設計ルールに基づいて設計されているため、
メモリセル容量Ｃｓと同じ層の材料を使用し、なおかつ
Ｃｓの数分の１の容量を単独の容量素子により得ること
は極めて困難である。

【００１９】また、メモリセル容量Ｃｓを大きくするた
めに、容量絶縁膜の膜厚は容量膜にかかる電圧において
リークが無視できる最低限の厚さにまで薄膜化されてい
る。このメモリセル容量素子の容量絶縁膜には、ビット
線ＢＬ、ＢＬＢとプレート間の電位差の電圧が加わる。
ビット線に加わる電圧はメモリセル内部の電源電圧Ｖｃ
ｃと接地電位ＧＮＤの間で変化する。プレートにかかる
電圧ＶＰはメモリセル内部の電源電圧の半分のＶｃｃ／
２である。従って、メモリセル容量素子の容量絶縁膜に
印加される電圧は最大でＶｃｃ／２である。一方、カッ
プル容量は対になる２つのビット線に接続される。よっ
てカップル容量素子Ｃｃに加わる電圧は最大Ｖｃｃとメ
モリセル容量素子のそれの２倍になる。

【００２０】メモリセル容量素子を構成する２つの電極
の一方の電極（スタック型容量の場合は下部電極）は、
コンタクト孔を介して基板表面に形成された基板と逆導
電型の拡散層に接続されている。従って、メモリセルの
容量値は、正確には２つの電極と容量絶縁膜で構成され
るいわゆるセル容量と、拡散層と基板とのｐｎ接合から
なる接合容量との和である。

【００２１】一般に、接合容量は、セル容量に比べて１
０分の１以下の小さな値である。しかし、上記の従来の
半導体記憶素子におけるカップル容量Ｃｃはメモリセル
容量Ｃｓの数分の１の値が適当とされるために、ｐｎ接
合容量は無視できない大きさである。よって、カップル
容量素子の下部電極が、メモリセル容量素子と同様にコ
ンタクト孔を介して拡散層に接続されると、接合容量が
カップル容量Ｃｃに影響することがある。

【００２２】ここまでは、カップル容量Ｃｃはメモリセ
ル容量Ｃｓに対して数分の１の値になるとしてきたが、
これは前述のようにＣＢ１／Ｃｃ＞＞１、ＣＢ１／Ｃｓ
＞＞１と仮定したからである。しかし、通常のＤＲＡＭ
において、メモリセル容量ＣｓはＣＢ１の１０分の１程
度の値となる。ＣＢ１／Ｃｓ＞＞１の仮定を用いずに、
正確にＣｃの値を求めると、 Ｃｃ＝ａＣｓ＋ｂ （ａ，ｂは実数で、０＜ａ＜１、０＜ｂ） となる。すなわち、カップル容量Ｃｃは、メモリセル容
景Ｃｓに依存する容量成分と依存しない容量成分の和と
なる容量素子が必要となることになる。例えば、図１０
の回路を用いたある条件におけるａの値は、０．０８と
なる。

【００２３】本発明は以上の点に鑑みなされたもので、
製造プロセスに変動が生じることがあっても、カップル
容量とメモリセル容量との容量比を常に一定に確保する
ことができる半導体記憶装置を提供することを目的とす
る。

【００２４】本発明の他の目的は、最小設計ルールを維
持しつつ、かつ、メモリセル容量と同−の層の材料を使
用しながら、メモリセル容量の数分の１の容量素子を形
成された半導体記憶素子を提供することにある。

【００２５】また、本発明の他の目的は、メモリセル容
量素子と同一プロセスにより形成されたカップル容量素
子にメモリセル容量素子より高い電圧が印加されること
があってもリークや絶縁膜破壊を招くことのない半導体
記憶装置を提供することにある。

【００２６】更に、本発明の他の目的は、接合容量の影
響がないカップル容量を形成した半導体記憶装置を提供
することにある。

【００２７】更にまた、本発明の他の目的は、メモリセ
ル容量値がビット線容量値に対して無視できない値とな
る場合に最適となるカップル容量を得るためにメモリセ
ル容量に依存する容量成分と依存しない容量成分を有す
るカップル容量素子を形成した半導体記憶装置を提供す
ることにある。

【００２８】

【課題を解決するための手段】本発明は上記の目的を達
成するため、メモリセルアレイ部に接続されているビッ
ト線対がトランスファゲートによって複数に分割され、
隣接する分割されたビット線対がたすき掛けにカップル
容量素子を介して接続され、各分割ビット線対はそれぞ
れ個別にセンスアンプを有する、１つのメモリセルに２
値より多くの情報を記憶するダイナミック・ランダム・
アクセス・メモリを含む半導体記憶装置において、カッ
プル容量素子を構成する第１の容量絶縁膜と第１の容量
絶縁膜を挟んで上下に位置する第１及び第２の電極と
は、メモリセルアレイ部におけるデータ記憶用容量素子
を構成する第２の容量絶縁膜と第２の容量絶縁膜を挟ん
で上下に位置する第３及び第４の電極が形成される層と
同一の層の導電層及び絶縁膜で形成されていることを特
徴とする。

【００２９】本発明では、カップル容量素子を構成する
第１の容量絶縁膜と第１及び第２の電極とは、メモリセ
ルアレイ部におけるデータ記憶用容量素子を構成する第
２の容量絶縁膜と第３及び第４の電極が形成される層と
同一の層の導電層及び絶縁膜で形成されるため、例えば
プロセス変動により、形成された容量素子の容量値にバ
ラツキが生じることがあっても、そのバラツキはカップ
ル容量とメモリセル容量とで同一の傾向をもって現れる
ため、容量比に影響を与えることはない。また、本発明
では、カップル容量を形成するための特別の工程を設け
る必要がないため、１セル１ビットの従来のＤＲＡＭを
製造する場合と同様に、カップル容量素子をメモリセル
アレイ部のデータ記憶用容量素子と同一のプロセスで形
成することができる。これにより、前記の１番目の目的
を達成できる。

【００３０】また、本発明は前記２、３番目の目的を達
成するため、カップル容量素子は、データ記憶用容量素
子と同一の層構造を有する、第１の容量絶縁膜と第１の
容量絶縁膜を挟んで上下に位置する第１及び第２の電極
からなる単位容量素子を複数個直列に接続した構成であ
り、更にカップル容量素子は、データ記憶用容量素子と
同一又はこれよりも広い平面形状に形成されていること
を特徴とする。

【００３１】すなわち、この発明では、カップル容量素
子を、メモリセル容量素子と同等またはそれ以上のサイ
ズの単位容量素子の直列接続体によって構成しているの
で、メモリセルを形成する際に用いた最小設計寸法を維
持したまま、メモリセル容量以下の容量値のカップル容
量素子を形成することが可能となる。

【００３２】また、カップル容量素子が複数個の単位容
量素子を直列接続体により構成されていることにより、
全体にかかる電圧は分割され、個々の単位容量素子の容
量絶縁膜にかかる電圧がビット線にかかる電圧の直列接
続個数分の１にできる。

【００３３】また、本発明はカップル容量素子及びデー
タ記憶用容量素子が、ビット線対を構成するビット線よ
り上方に形成されている。また、好ましくは、直列接続
された複数個の単位容量素子は、各単位容量素子の第１
の容量絶縁膜の上部に配置された第１の電極を共通と
し、複数個の単位容量素子の第２の電極がそれぞれ導体
層に第１のコンタクトプラグを介して接続され、共通の
第１の電極の両端は２つの第２のコンタクトプラグを別
々に介して隣接する分割されたビット線対に接続され
る。

【００３４】ここで、本発明の隣接する分割されたビッ
ト線対は、第２の電極と基板表面の間で該基板の表面に
堆積された絶縁膜上に形成されていることを特徴とす
る。

【００３５】更に、本発明は、直列接続された複数個の
単位容量素子を、各単位容量素子の第１の容量絶縁膜の
上部に配置された第１の電極を共通とし、複数個の単位
容量素子の第２の電極がそれぞれ、基板と第２の電極の
間で基板の表面に堆積された絶縁膜上に堆積された配線
層に第１のコンタクトプラグを介して接続し、直列接続
された複数個の単位容量素子の両端は２つの第２のコン
タクトプラグを別々に介して隣接する分割されたビット
線対に接続することを特徴とする。

【００３６】この発明では、単位容量素子を直列接続す
るための導体層に、容量下部電極である第２の電極と基
板との間に形成された配線層を用いているため、ｐｎ接
合の影響がないカップル容量を形成することができ、前
記４番目の目的を達成できる。ここで、この発明の配線
層は、ワード線あるいはビット線となる導体層と同一の
層の導体層で形成されることが可能である。

【００３７】また、本発明は、カップル容量素子を、デ
ータ記憶用容量素子と同一の層構造を有する、第１の容
量絶縁膜と第１の容量絶縁膜を挟んで上下に位置する第
１及び第２の電極からなる単位容量素子が複数個直列に
接続され、かつ、半導体基板と異なる導電型の第１の拡
散層及び第１の拡散層上に形成された第３の容量絶縁膜
と第３の容量絶縁膜上の第３の電極から形成され、複数
個の単位容量素子による直列回路に並列に接続された金
属絶縁膜半導体容量素子とからなる構成としたことを特
徴とする。

【００３８】この発明では、カップル容量素子がメモリ
セル容量（データ記憶用容量素子の容量）に依存する容
量成分を有する複数個直列接続された単位容量素子と、
メモリセル容量に依存しない容量成分を有する金属絶縁
膜半導体容量素子からカップル容量素子を形成するよう
にしているため、メモリセル容量値がビット線容量値に
対して無視できない値となった場合でも、多値メモリ動
作に最適となるカップル容量値を得ることができ、前記
５番目の目的を達成できる。

【００３９】また、上記の第３の容量絶縁膜は半導体基
板上に形成されたメモリセルアレイ部の絶縁ゲート電界
効果トランジスタのゲート絶縁膜と同一の層であり、第
３の電極は絶縁ゲート電界効果トランジスタのゲート電
極と同一の層であることが、カップル容量素子を形成す
るための特別の工程を不要にできる点で望ましい。

【００４０】

【発明の実施の形態】次に、本発明の各実施の形態につ
いて図面と共に説明する。

【００４１】（第１の実施の形態）図１は本発明になる
半導体記憶装置の第１の実施の形態の回路図を示す。同
図中、図１０と同一構成部分には同一符号を付し、その
説明を省略する。図１に示す半導体記憶装置が図１０に
示した従来の半導体記憶装置と異なる点は、分割ビット
線ＢＬ１とＢＬ２ＢおよびＢＬ２とＢＬ１Ｂの間にそれ
ぞれ接続されているカップル容量素子Ｃｃが、メモリセ
ル容量素子Ｃｓと同一の層構造を有する単位容量素子を
複数個直列に接続して構成されている点である。

【００４２】具体的には、図１に示す第１の実施の形態
においては、９個の単位容量素子が直列接続されてい
る。この個数は単位容量素子の容量値とセンス回路の種
類によって変わる。この第１の実施の形態は、図１０に
示した半導体記憶装置と同様の動作を行う多値メモリを
構成している。

【００４３】図２は、本発明の第１の実施の形態の半導
体記憶装置におけるカップル容量部１およびメモリセル
アレイ部２の構造を模式的に示した断面図である。図２
に示されるように、フィールド酸化膜４からなる素子分
離領域によって分離されたＰ型シリコン基板３の表面に
ゲート酸化膜５が形成されている。フィールド酸化膜４
上およびゲート酸化膜５上にはワード線６ａ、６ｂが形
成されている。ワード線のゲート酸化膜５上の部分はゲ
ート電極を構成している。

【００４４】フィールド酸化膜４およびゲート電極（６
ａ）が形成されている領域以外のメモリセルアレイ部２
のＰ型シリコン基板３の表面領域内にはトランジスタの
ソース・ドレイン領域となるＮ型拡散層７ａ、７ｂが形
成されており、カップル容量部１のＰ型シリコン基板３
の表面には単位容量素子を接続するためのＮ型拡散層７
ｃが形成されている。これらの表面上には、シリコン酸
化膜からなる第１層間絶縁膜８が堆積されている。第１
層間絶縁膜８中にはＮ型拡散層７ｂと第１層間絶縁膜８
上に形成された容量下部電極１０を接続する第１コンタ
クトプラグ９が形成されている。

【００４５】容量下部電極１０上にその表面に堆積され
た容量絶縁膜１１を介して容量上部電極１２が形成され
ている。第１層間絶縁膜８上および容量上部電極１２上
に第２層間絶縁膜１３が堆積されている。第２層間絶縁
膜１３中には容量上部電極１２と第２層間絶縁膜１３上
に形成されたビット線１５ａとを接続する第２コンタク
トプラグ１４ｂが形成されており、第１層間絶縁膜８お
よび第２層間絶縁膜１３中にはＮ型拡散層７ａ、７ｃと
第２層間絶縁膜１３上に形成されたビット線１５ａ、１
５ｂとを接続する第２コンタクトプラグ１４ａ、１４ｃ
が形成されている。

【００４６】その結果、メモリセルアレイ部２には容量
下部電極１０、容量絶縁膜１１および容量上部電極１２
から構成されたメモリセルの容量素子が、ワード線６ａ
の上部でビット線１５ａの下部に形成されているスタッ
クトキャパシタ構造のメモリセルが形成されている。

【００４７】また、カップル容量部１には容量下部電極
１０、容量絶縁膜１１および容量上部電極１２から構成
された複数個（ここでは９個）の単位容量素子が形成さ
れている。それぞれの単位容量素子は容量上部電極１２
および第１コンタクトプラグ９とＮ型拡散層７ｃによっ
て直列に接続され、直列に接続された一端は第２コンタ
クトプラグ１４ｂを介して対になる一方のビット線１５
ａに接続され、他端は第２コンタクトプラグ１４ｃを介
して対になる他方のビット線１５ｂに接続されている。
よって、ビット線１５ａ、１５ｂ間に単位容量素子の直
列接続体からなるカップル容量が形成されている。

【００４８】この第１の実施の形態によれば、ビット線
間のカップル容量素子をメモリセル容量素子と同一のプ
ロセスで形成するようにしたため、たとえ容量を形成す
る際のプロセスの変動により、例えば容量絶縁膜厚や電
極高さなどにバラツキが生じても、メモリセルの容量と
カップル容量の比は一定に保たれるために、多値センス
動作のマージンを大きく確保することができる。

【００４９】また、カップル容量部１の複数の単位容量
素子を構成する電極１０及び１２と容量絶縁膜１１は、
メモリセルセルアレイ部２の容量素子を構成する電極１
０及び１２と容量絶縁膜１１と同じ層を用いているの
で、製造工程を増加する必要がなく、多値メモリを従来
のＤＲＡＭと同等の製造コストで製造することができ
る。

【００５０】また、この第１の実施の形態によれば、カ
ップル容量部１の容量素子を、メモリセルアレイ部２の
容量素子と同等またはそれ以上のサイズの単位容量素子
の直列接続体によって構成しているので、メモリセルを
形成する際に用いた最小設計寸法を維持したまま、メモ
リセル容量以下の容量値のカップル容量素子を形成でき
る。そして、最小設計寸法に変更がないため、新たな製
造装置を投入する必要はなく設備コストの負担を増加さ
せることなく、多値メモリの製造が可能になる。

【００５１】さらに、この実施の形態によれば、カップ
ル容量部１の容量素子が複数個の単位容量素子を直列接
続体により構成されていることにより、全体にかかる電
圧は分割され、個々の単位容量素子の容量絶縁膜にかか
る電圧がビット線にかかる電圧の直列接続個数分の１に
なり、メモリセルアレイ部２の容量素子に用いる容量絶
縁膜１１と同じ絶縁膜を用いても、リーク電流が増加し
たり絶縁破壊が生じたりすることはなく、高い信頼性を
維持することができる。

【００５２】（第２の実施の形態）図３は本発明になる
半導体記憶装置の第２の実施の形態におけるカップル容
量部２１およびメモリセルアレイ部２２の構造を模式的
に示した断面図である。なお、本実施の形態の回路は図
１に示した第１の実施の形態のものと同様である。

【００５３】図３に示されるように、フィールド酸化膜
２４からなる素子分離領域によって分離されたＰ型シリ
コン基板２３の表面にゲート酸化膜２５が形成されてい
る。ゲート酸化膜２５上の所望の領域に形成されたワー
ド線２６ａはトランジスタのゲート電極を構成してお
り、フィールド酸化膜２４上に形成されたワード線２６
ｂはゲート電極を接続する配線となっている。フィール
ド酸化膜２４およびゲート電極（２６ａ）が形成されて
いる領域以外のメモリセルアレイ部２２のＰ型シリコン
基板２３の表面領域内にはトランジスタのソース・ドレ
インとなるＮ型拡散層２７ａ、２７ｂが形成されてお
り、カップル容量部２１のＰ型シリコン基板２３の表面
には単位容量素子を直列接続するためのＮ型拡散層２７
ｃが形成されている。これら表面には、シリコン酸化膜
からなる第１層間絶縁膜２８が堆積されている。

【００５４】第１層間絶縁膜２８中にはＮ型拡散層２７
ａと第１層間絶縁膜２８上に形成されたビット線３０ａ
を接続する第１コンタクトプラグ２９が形成されてい
る。ビット線３０ａ、３０ｂの表面上および第１層間絶
縁膜２８上には第２層間絶縁膜３１が堆積されている。
第２層間絶縁膜３１中には、ビット線３０ａ、３０ｂと
第２層間絶縁膜３１上に形成された容量下部電極３３と
を接続する第２コンタクトプラグ３２ｃが形成されてお
り、第１層間絶縁膜２８および第２層間絶縁膜３１中に
は、Ｎ型拡散層２７ｂ、２７ｃと第２層間絶縁膜３１上
に形成された容量下部電極３３とを接続する第２コンタ
クトプラグ３２ａ、３２ｂが形成されている。

【００５５】容量下部電極３３上にはその表面に堆積さ
れた容量絶縁膜３４を介して容量上部電極３５が形成さ
れている。その結果、メモリセルアレイ部２２には、容
量下部電極３３、容量絶縁膜３４および容量上部電極３
５から構成されたメモリセルの容量素子がワード線２６
ａおよびビット線３０ａ上部に形成されているスタック
トキャパシタ構造のメモリセルが形成されている。ま
た、カップル容量部２１には、容量下部電極３３、容量
絶縁膜３４および容量上部電極３５から構成された複数
個（この実施の形態では１２個）のキャパシタが形成さ
れ、それぞれのキャパシタは容量上部電極３５および第
２コンタクトプラグ３２ｂとＮ型拡散層２７ｃによって
直列に接続され、直列に接続された一端は第２コンタク
トプラグ３２ｃを介して対になる一方のビット線３０ａ
に接続され、他端は第２コンタクトプラグ３２ｃを介し
て対になる他方のビット線３０ｂに接続されている。よ
って、ビット線３０ａ、３０ｂ間には単位容量素子の直
列接続体によって構成されるカップル容量素子が接続さ
れたことになる。

【００５６】この実施の形態においては、メモリセル容
量Ｃｓの４／３の容量を有する単位容量素子を１２個直
列接続することにより、Ｃｓ／９の容量値のカップル容
量素子を得ている。この第２の実施の形態によれば、第
１の実施の形態と同様の特長を有する多値メモリを構成
できる。

【００５７】（第３の実施の形態）図４は本発明になる
半導体記憶装置の第３の実施の形態におけるカップル容
量部４１およびメモリセルアレイ部４２の構造を模式的
に示した断面図である。図４に示されるように、Ｐ型シ
リコン基板４３の表面にフィールド酸化膜４４からなる
素子分離領域によって分離された素子領域が形成されて
いる。Ｐ型シリコン基板４３には溝が形成され、溝内部
の表面にはＰ型シリコン基板４３と絶縁するためのトレ
ンチ酸化膜４５が形成されている。トレンチ酸化膜４５
の内側には容量第１電極４６が形成され、容量第１電極
４６の内側表面には容量絶縁膜４７が堆積されている。
容量絶縁膜４７の内側表面には溝を埋め込むように容量
第２電極４８が形成されており、これにより、トレンチ
内部にスタックトキャパシタが形成されている。

【００５８】メモリセルアレイ部４２のＰ型シリコン基
板４３の表面にゲート酸化膜４９が形成されている。ゲ
ート酸化膜４９上の所望の領域に形成されたワード線５
０ａはトランジスタのゲート電極を構成しており、容量
第２電極４８上の絶縁膜上に形成されたワード線５０ｂ
はゲート電極間を接続する配線となっている。フィール
ド酸化膜４４、トレンチ内部のスタックトキャパシタお
よびゲート電極（５０ａ）が形成されている領域以外の
メモリセルアレイ部４２のＰ型シリコン基板４３の表面
にトランジスタのソース・ドレインとなるＮ型拡散層５
１ａ、５１ｂが形成されており、カップル容量部４１の
Ｐ型シリコン基板４３の表面には単位容量素子を接続す
るためのＮ型拡散層５１ｃが形成されている。

【００５９】Ｎ型拡散層５１ｂ，５１ｃは溝側面におい
て容量第１電極４６に接続されている。これらの表面上
には、シリコン酸化膜からなる層間絶縁膜５２が堆積さ
れている。層間絶縁膜５２中には、Ｎ型拡散層５１ａ、
５１ｃおよび容量第２電極４８と層間絶縁膜５２上に形
成されたビット線５４ａ、５４ｂとを接続する第１コン
タクトプラグ５３ａ、５３ｃ、５３ｂが形成されてい
る。その結果、メモリセルアレイ部４２には、容量第１
電極４６、容量絶縁膜４７および容量第２電極４８から
構成されたメモリセルの容量素子が溝内部に形成されて
いるスタックトキャパシタ構造のメモリセルが形成され
ている。

【００６０】また、カップル容量部４１には、容量第１
電極４６、容量絶縁膜４７および容量第２電極４８から
構成された複数個の単位容量素子が形成され、それぞれ
の単位容量素子は容量上部電極４８およびＮ型拡散層５
１ｃによって直列に接続され、直列に接続された一端は
コンタクトプラグ５３ｂを介して対になる一方のビット
線５４ａに接続され、他端はコンタクトプラグ５３ｃを
介して対になる他方のビット線５４ｂに接続されてい
る。よって、ビット線５４ａ，５４ｂ間に単位容量素子
の直列接続体からなるカップル容量素子が接続されてい
る。この第３の実施の形態によれば、第１及び第２の実
施の形態と同様の特長を有する多値メモリを構成でき
る。

【００６１】（第４の実施の形態）図５は、本発明にな
る半導体記憶装置の第４の実施の形態におけるカップル
容量部６１およびメモリセルアレイ部６２の構造を模式
的に示した断面図である。なお、本実施の形態の回路は
図１に示した第１の実施の形態のものと同様である。

【００６２】図５に示されるように、この実施の形態は
カップル容量部６１とメモリセルアレイ部６２を有し、
フィールド酸化膜６４からなる素子分離領域によって分
離されたＰ型シリコン基板６３の表面にゲート酸化膜６
５が形成されている。メモリセルアレイ部６２の、フィ
ールド酸化膜６４上およびゲート酸化膜６５上にはワー
ド線６６ａ，６６ｂが形成されている。ワード線のゲー
ト酸化膜６５上の部分はゲート電極を構成している。カ
ップル容量部６１のフィールド酸化膜６４上には、ワー
ド線６６ａ、６６ｂと同一の導体層からなる容量下部電
極接続配線７６が形成されている。

【００６３】フィールド酸化膜６４およびゲート電極６
６ａが形成されている領域以外のメモリセルアレイ部６
２のＰ型シリコン基板６３の表面領域内にはトランジス
タのソース・ドレインとなるＮ型拡散層６７ａ、６７ｂ
が形成されている。これら表面には、シリコン酸化膜か
らなる第１層間絶縁膜６８が堆積されている。第１層間
絶縁膜６８中にはＮ型拡散層６７ｂと第１層間絶縁膜６
８上に形成された容量下部電極７０を接続する第１コン
タクトプラグ６９ａおよび容量下部電極接続配線７６と
容量下部電極７０を接続する第１コンタクトプラグ６９
ｂとが形成されている。

【００６４】容量下部電極７０上にその表面に堆積され
た容量絶縁膜７１を介して容量上部電極７２が形成され
ている。第１層間絶縁膜６８上および容量上部電極７２
上に第２層間絶縁膜７３が堆積されている。第２層間絶
縁膜７３中には容量上部電極７２と第２層間絶縁膜７３
上に形成されたビット線７５ａとを接続する第２コンタ
クトプラグ７４ｂが形成されており、容量下部電極接続
配線７６とビット線７５ｂとを接続する第２コンタクト
プラグ７４ｃが形成されている。

【００６５】また、第１層間絶縁膜６８および第２層間
絶縁膜７３中にはＮ型拡散層６７ａと第２層間絶縁膜７
３上に形成されたビット線７５ａとを接続する第２コン
タクトプラグ７４ａが形成されている。その結果、メモ
リセルアレイ部２には、容量下部電極７０、容量絶縁膜
７１および容量上部電極７２から構成されたメモリセル
の容量素子がワ−ド線６６ａの上部でビット線７５ａの
下部に形成されているスタックトキャパシタ構造のメモ
リセルが形成されている。

【００６６】また、カップル容量部６１には、容量下部
電極７０、容量絶縁膜７１および容量上部電極７２から
構成された複数個（ここでは９個）の単位容量素子が形
成され、それぞれの単位容量素子は容量上部電極７２お
よび第１コンタクトプラグ６９と容量下部電極接続配線
７６によって直列に接続され、直列に接続された一端は
第２コンタクトプラグ７４ｂを介して対になる一方のビ
ット線７５ａに接続され、他端は第２コンタクトプラグ
７４ｃを介して対になる他方のビット線７５ｂに接続さ
れている。よって、ビット線７５ａ、７５ｂ間に拡散層
を接続導体層として用いることなく単位容量素子の直列
接続体からなるカップル容量が形成されている。

【００６７】この第４の実施の形態によれば、第１乃至
第３の実施の形態と同様の特長を有する多値メモリを構
成できる。また、単位容量素子を直列接続するための導
体層に容量下部電極７０と基板６３との間に形成された
容量下部電極接続配線７６を用いたため、ｐｎ接合の影
響がないカップル容量を形成することができ、所望の容
量比となるようにカップル容量を正確に形成することが
でき、多値センス動作のマージンを大きく確保すること
ができる。

【００６８】（第５の実施の形態）図６は本発明になる
半導体記憶装置の第５の実施の形態におけるカップル容
量部８１およびメモリセルアレイ部８２の構造を模式的
に示した断面図である。なお、本実施の形態の回路は図
１に示した第１の実施の形態のものと同様である。

【００６９】図６に示されるように、この実施の形態
は、カップル容量部８１及びメモリセルア礼部８２を有
し、フィールド酸化膜８４からなる素子分離領域によっ
て分離されたＰ型シリコン基板８３の表面にゲート酸化
膜８５が形成されている。ゲート酸化膜８５上の所望の
領域に形成されたワード線８６ａはトランジスタのゲー
ト電極であり、フィールド酸化膜８４上に形成されたワ
ード線８６ｂはゲート電極を接続する配線となってい
る。フィールド酸化膜８４およびゲート電極８６ａが形
成されている領域以外のメモリセルアレイ部８２のＰ型
シリコン基板８３の表面領域内にはトランジスタのソー
ス・ドレインとなるＮ型拡散層８７ａ、８７ｂが形成さ
れている。これら表面には、シリコン酸化膜からなる第
１層間絶縁膜８８が堆積されている。

【００７０】第１層間絶縁膜８８中にはＮ型拡散層８７
ａと第１層間絶縁膜８８上に形成されたビット線９０ａ
を接続する第１コンタクトプラグ８９が形成されてい
る。ビット線９０ａ、９０ｂとビット線と同一の導体層
で形成された容量下部電極接続配線９６との表面上およ
び第１層間絶縁膜８８上には第２層間絶縁膜９１が堆積
されている。第２層間絶縁膜９１中にはビット線９０
ａ、９０ｂおよび容量下部電極接続配線９６と第２層間
絶縁膜９１上に形成された容量下部電極９３とを接続す
る第２コンタクトプラグ９２ｂが形成されており、第１
層間絶縁膜８８および第２層間絶縁膜９１中には、Ｎ型
拡散層８７ｂと第２層間絶縁膜９１上に形成された容量
下部電極９３とを接続する第２コンタクトプラグ９２ａ
が形成されている。

【００７１】容量下部電極９３の表面にはその表面に堆
積された容量絶縁膜９４を介して容量上部電極９５が形
成されている。その結果、メモリセルアレイ部８２に
は、容量下部電極９３、容量絶縁膜９４および容量上部
電極９５から構成されたメモリセルの容量素子がワード
線８６ａおよびビット線９０ａの上部に形成されている
スタックトキャパシタ構造のメモリセルが形成されてい
る。

【００７２】また、カップル容量部８１には、容量下部
電極９３、容量絶縁膜９４および容量上部電極９５から
構成された複数個（ここでは１２個）の単位容量素子が
形成されている。それぞれの単位容量素子は、容量上部
電極９５および第２コンタクトプラグ９２ｂと容量下部
電極接続配線９６によって直列に接続され、直列に接続
された一端は第２コンタクトプラグ９２ｂを介して対に
なる一方のビット線９０ａに接続され、他端は第２コン
タクトプラグ９２ｂを介して対になる他方のビット線９
０ｂに接続されたカップル容量が形成されている。よっ
て、ビット線９０ａ、９０ｂ間には拡散層を接続導体層
として用いることなく単位容量素子の直列接続体によっ
て構成されるカップル容量素子が接続されたことにな
る。

【００７３】この実施の形態においては、メモリセル容
量Ｃｓの４／３の容量値を有する単位容量素子を１２個
直列接続することによりＣｓ／９の容量値のカップル容
量素子を得ている。

【００７４】この第５の実施の形態によれば、第１乃至
第３の実施の形態と同様の特長を有する多値メモリを構
成できる。また、単位容量素子を直列接続するための導
体層に容量下部電極９３と基板８３との間に形成された
容量下部電極接続配線９６を用いたため、ｐｎ接合の影
響がないカップル容量を形成することができ、所望の容
量比となるようにカップル容量を正確に形成することが
でき、多値センス動作のマージンを大きく確保すること
ができる。

【００７５】（第６の実施の形態）図７は本発明になる
半導体記憶素位置の第６の実施の形態の回路図を示す。
同図中、図１０と同一構成部分には同一符号を付し、そ
の説明を省略する。本実施の形態が図１０に示した従来
の半導体記憶装置の回路と異なる点は、分割ビット線Ｂ
Ｌ１とＢＬ２ＢおよびＢＬ２とＢＬ１Ｂの間にそれぞれ
接続されているカップル容量素子Ｃｃがメモリセル容量
素子Ｃｓと同一の層構造を有する単位容量素子Ｃｃｓを
複数個直列に接続して構成されている容量素子と、メモ
リセル容量素子Ｃｓとは異なる層を用いて形成された容
量素子Ｃｃｍが並列に接続されている点である。具体的
には、図７で示された実施の形態の回路においては、１
３個の単位容量素子Ｃｃｓが直列接続されている。この
個数は単位容量素子の容量値とセンス回路の種類により
変わる。

【００７６】図８は本発明になる半導体記憶装置の第６
の実施の形態におけるカップル容量部１０１およびメモ
リセルアレイ部１０２の構造を模式的に示した断面図で
ある。図８に示されるように、フィールド酸化膜１０４
からなる素子分離領域によって分離されたメモリセルア
レイ部１０２のＰ型シリコン基板１０３の表面にゲート
酸化膜１０５が形成され、カップル容量部１０１のＰ型
シリコン基板１０３の表面にＭＯＳ容量酸化膜１０６が
形成されている。

【００７７】メモリセルアレイ部１０２のフィールド酸
化膜１０４上およびゲート酸化膜１０５上にはワード線
１０７ａ，１０７ｂが形成されている。ワード線のゲー
ト酸化膜１０５上の部分はゲート電極を構成している。
カップル容量部１０１の中のＭＯＳ容量部１２０のフィ
ールド酸化膜１０４上およびＭＯＳ容量酸化膜１０６上
にはＭＯＳ容量上部電極１０８が形成されている。

【００７８】フィールド酸化膜１０４およびゲート電極
（１０７ａ）が形成されている領域以外のメモリセルア
レイ部１０２のＰ型シリコン基板１０３の表面領域内に
はトランジスタのソース・ドレイン領域となる第１Ｎ型
拡散層１０９ａ、１０９ｂが形成されている。カップル
容量部１０１のスタック容量部１１９のＰ型シリコン基
板１０３の表面には、単位容量素子を接続するための第
１Ｎ型拡散層１０９ｃが形成されている。カップル容量
部１０１のＭＯＳ容量部１２０のＰ型シリコン基板１０
３の表面にはＭＯＳ容量素子の第２Ｎ型拡散層１１０が
形成されている。

【００７９】これらの表面上には、シリコン酸化膜から
なる第１層間絶縁膜１１１が堆積されている。第１層間
絶縁膜１１１中には第１Ｎ型拡散層１０９ｂと第１層間
絶縁膜１１１上に形成された容量下部電極１１３ａ、１
１３ｂ、１１３ｃを接続する第１コンタクトプラグ１１
２が形成されている。

【００８０】容量下部電極１１３ａ、１１３ｂ、１１３
ｃ上にその表面に堆積された容量絶縁膜１１４を介して
スタック容量上部電極１１５が形成されている。第１層
間絶縁膜１１１上およびスタック容量上部電極１１５上
に第２層間絶縁膜１１６が堆積されている。第２層間絶
縁膜１１６中にはスタック容量上部電極１１５と第２層
間絶縁膜１１６上に形成されたビット線１１８ｂとを接
続する第２コンタクトプラグ１１７ｄが形成されてい
る。第１層間絶縁膜１１１および第２層間絶縁膜１１６
中には、第１Ｎ型拡散層１０９ａ、１０９ｃと第２層間
絶縁膜１１６上に形成されたビット線１１８ａとを接続
する第２コンタクトプラグ１１７ａ、１１７ｃが形成さ
れ、第２Ｎ型拡層１１０とビット線１１８ｂとを接続す
る第２コンタクトプラグ１１７ｃが形成され、ＭＯＳ容
量上部電極１０８とビット線１１８ｂとを接続する第２
コンタクトプラグ１１７ｅが形成されている。

【００８１】その結果、メモリセルアレイ部１０２には
容量下部電極１１３ａ、容量絶縁膜１１４およびスタッ
ク容量上部電極１１５から構成されたメモリセルの容量
素子が、ワード線１０７ａの上部でビット線１１８ａの
下部に形成されているスタックトキャパシタ構造のメモ
リセルが形成されている。

【００８２】また、カップル容量部１０１のスタック容
量部１１９には容量下部電極１１３ｂ、１１３ｃ、容量
絶縁膜１１４およびスタック容量上部電極１１５から構
成された複数個（ここでは、１２個のメモリセルのスタ
ック容量と同等な単位容量素子と１個のメモリセルのス
タック容量の２倍のサイズの単位容量素子の合計１３
個）の単位容量素子が形成され、それぞれの単位容量素
子はスタック容量上部電極１１５および第１コンタクト
プラグ１１２と第１Ｎ型拡散層１０９ｃによって直列に
接続され、直列に接続された一端は第２コンタクトプラ
グ１１７ｂを介して対になる一方のビット線１１８ａに
接続され、他端は第２コンタクトプラグ１１７ｄを介し
て対になる他方のビット線１１８ｂに接続されている。

【００８３】また、カップル容量部１０１のＭＯＳ容量
部１２０には第２Ｎ型拡散層１１０、ＭＯＳ容量酸化膜
１０６およびＭＯＳ容量上部電極１０８から構成された
１個のＭＯＳ容量素子が形成され、一端の第２Ｎ型拡散
層１１０は第２コンタクトプラグ１１７ｃを介して一方
のビット線１１８ａに接続され、他瑞のＭＯＳ容量上部
電極１０８は第２コンタクトプラグ１１７ｅを介して他
方のビット線１１８ｂに接続されている。よって、ビッ
ト線１１８ａ、１１８ｂ間に単位容量素子の直列接続体
からなる容量素子とＭＯＳ容量素子とが並列に接続され
たカップル容量素子が形成されている。

【００８４】この第６の実施の形態によれば、前記した
各実施の形態と同様の特長を有する。また、たとえメモ
リセル容量値がビット線容量値に対して無視できない値
となった場合でも、メモリセル容量に依存する容量成分
（スタック容量部１１９の容量素子）と依存しない容量
成分（ＭＯＳ容量部１２０の容量素子）を有するカップ
ル容量素子を形成することができるために、多値メモリ
動作の動作マージンを大きく確保することができる。

【００８５】更に、この実施の形態によれば、容量絶縁
膜であるＭＯＳ容量酸化膜１０６とＭＯＳ容量上部電極
１０８がトランジスタのゲート酸化膜１０５とゲート電
極と同一の層１１１を用いるために、カップル容量素子
を形成するための特別の工程を設ける必要がないため、
１セル１ビットの従来のＤＲＡＭを製造する場合と同様
の製造コストで多値メモリを形成することができる。

【００８６】（第７の実施の形態）図９は本発明になる
半導体記憶装置の第７の実施の形態におけるカップル容
量部１４１およびメモリセルアレイ部１４２の構造を模
式的に示した断面図である。なお、本実施の形態の回路
は図７に示した第６の実施の形態のものと同様である。

【００８７】図９に示されるように、この実施の形態
は、カップル容量部１４１及びメモリアレイ部１４２を
有し、カップル容量部１４１にはスタック容量部１６０
が形成され、更にスタック容量部１６０にはＭＯＳ容量
部１６１が形成されている。この実施の形態では、フィ
ールド酸化膜１４４からなる素子分離領域によって分離
されたメモリセルアレイ部１４２のＰ型シリコン基板１
４３の表面にゲート酸化膜１４５が形成され、カップル
容量部１４１のＰ型シリコン基板１４３の表面にＭＯＳ
容量酸化膜１４６が形成されている。

【００８８】メモリセルアレイ部１４２のフィールド酸
化膜１４４上およびゲート酸化膜１４５上にはワード線
１４７ａ，１４７ｂが形成されている。ワード線のゲー
ト酸化膜１４５上の部分はゲート電極を構成している。
カップル容量部１４１の中のスタック容量部１６０のフ
ィールド酸化膜１４４上には容量下部電極接続配線１４
８が形成されている。カップル容量部１４１の中のＭＯ
Ｓ容量部１６１のフィールド酸化膜１４４上およびＭＯ
Ｓ容量酸化膜１４６上にはＭＯＳ容量上部電極１４９が
形成されている。

【００８９】フィールド酸化膜１４４およびゲート電極
（１４７ａ）が形成されている領域以外のメモリセルア
レイ部１４２のＰ型シリコン基板１４３の表面領域内に
はトランジスタのソース・ドレイン領域となる第１Ｎ型
拡散層１５０ａ、１５０ｂが形成されており、カップル
容量部１４１のＭＯＳ容量部１６１のＰ型シリコン基板
１４３の表面にはＭＯＳ容量素子の第２Ｎ型拡散層１５
１が形成されている。

【００９０】これらの表面上には、シリコン酸化膜から
なる第１層間絶縁膜１５２が堆積されている。第１層間
絶縁膜１５２中には、第１Ｎ型拡散層１５０ａと第１層
間絶縁膜１５２上に形成されたビット線１５４ａとを接
続する第１コンタクトプラグ１５３ａが形成され、第２
Ｎ型拡散層１５１と第１層間絶縁膜１５２上に形成され
たビット線１５４ａとを接続する第１コンタクトプラグ
１５３ｂが形成され、ＭＯＳ容量上部電極１４９と第１
層間絶縁膜１５２上に形成されたビット線１５４ｂとを
接続する第１コンタクトプラグ１５３ｃが形成されてい
る。

【００９１】ビット線１５４ａ、１５４ｂ上に第２層間
絶縁膜１５５が堆積されている。第２層間絶縁膜１５５
上に形成された容量下部電極１５７ａは、第２コンタク
トプラグ１５６ａを介して第１Ｎ型拡散層１５０ｂに接
続されている。また、第２層間絶縁膜１５５上に形成さ
れた容量下部電極１５７ｂ、１５７ｃは、第２コンタク
トプラグ１５６ｃを介してビット線１５４ａ、１５４ｂ
に接続されると共に、第２コンタクトプラグ１５６ｂを
介して容量下部電極接続配線１４８に接続されている。

【００９２】容量下部電極１５７ａ、１５７ｂ、１５７
ｃの表面にはその表面に堆積された容量絶縁膜１５８を
介してスタック容量上部電極１５９が形成されている。
その結果、メモリセルアレイ部１４２には、容量下部電
極１５７ａ、容量絶縁膜１５８およびスタック容量上部
電極１５９から構成されたメモリセルの容量素子がワー
ド線１４７ａおよびビット線１５４ａの上部に形成され
ているスタックトキャパシタ構造のメモリセルが形成さ
れている。

【００９３】また、カップル容量部１４１のスタック容
量部１６０には容量下部電極１５７ｂ、１５７ｃ、容量
絶縁膜１５８およびスタック容量上部電極１５９から構
成された複数個（ここでは、１１個のメモリセルのスタ
ック容量と同等な単位容量素子と３個のメモリセルのス
タック容量の２倍のサイズの単位容量素子の合計１４
個）の単位容量素子が形成され、それぞれの単位容量素
子はスタック容量上部電極１５９および第２コンタクト
プラグ１５６ｂと容量下部電極接続配線１４８によって
直列に接続され、直列に接続された一端は第１コンタク
トプラグ１５６ｃを介して対になる一方のビット線１５
４ａに接続され、他端は第１コンタクトプラグ１５６ｃ
を介して対になる他方のビット線１５４ｂに接続されて
いる。

【００９４】また、カップル容量部１４１のＭＯＳ容量
部１６１には、第２Ｎ型拡散層１５１、ＭＯＳ容量酸化
膜１４６およびＭＯＳ容量上部電極１４９から構成され
た１個のＭＯＳ容量素子が形成されている。この１個の
ＭＯＳ容量素子の一端の第２Ｎ型拡散層１５１は、第１
コンタクトプラグ１５３ｂを介して一方のビット線１５
４ａに接続され、他端のＭＯＳ容量上部電極１４９は、
第１コンタクトプラグ１５３ｃを介して他方のビット線
１５４ｂに接続されている。よって、ビット線１５４
ａ、１５４ｂ間に単位容量素子の直列接続体からなる容
量素子とＭＯＳ容量素子とが並列に接続されたカップル
容量素子が形成されている。この第７の実施の形態によ
れば、第６の実施の形態と同様の特長を有する。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
ビット線間のカップル容量素子をメモリセル容量素子と
同一のプロセスで形成するようにしたものであるので、
たとえ容量を形成する際のプロセスの変動により、例え
ば容量絶縁膜厚や電極高さなどにバラツキが生じても、
メモリセルの容量とカップル容量の比は一定に保たれる
ために、多値センス動作のマージンを大きく確保するこ
とができる。また、カップル容量素子を構成する電極層
および容量絶縁膜は、メモリセル容量素子を構成する層
と同じ層を用いているので、製造工程を増加する必要が
なく、多値メモリを従来のＤＲＡＭと同等の製造コスト
で製造することが可能である。

【００９６】また、カップル容量素子を、メモリセル容
量素子と同等またはそれ以上のサイズの単位容量素子の
直列接続体によって構成しているので、メモリセルを形
成する際に用いた最小設計寸法を維持したまま、メモリ
セル容量以下の容量値のカップル容量素子を形成するこ
とが可能となる。そして、最小設計寸法に変更がないた
め、新たな製造装置を投入する必要はなく設備コストの
負担を増加させることなく、多値メモリの製造が可能に
なる。

【００９７】さらに、カップル容量素子が複数個の単位
容量素子を直列接続体により構成されていることによ
り、全体にかかる電圧は分割され、個々の単位容量素子
の容量絶縁膜にかかる電圧がビット線にかかる電圧の直
列接続個数分の１になり、メモリセル容量素子に用いる
容量絶縁膜と同じ絶縁膜を用いても、大きなリーク電流
が流れたり、絶縁破壊が生じたりすることはなく、高い
信頼性を維持することができる。

【００９８】また、本発明によれば、単位容量素子を直
列接続するための導体層に容量下部電極と基板との間に
形成された配線層を用いたことにより、ｐｎ接合の影響
がないカップル容量を形成することができ、所望の容量
比となるようにカップル容量を正確に形成することがで
き、多値センス動作のマージンを大きく確保することが
できる。

【００９９】また、本発明によれば、カップル容量素子
がメモリセル容量（データ記憶用容量素子の容量）に依
存する容量成分を有する複数個直列接続された単位容量
素子と、メモリセル容量に依存しない容量成分を有する
金属絶縁膜半導体容量素子からカップル容量素子を形成
するようにしたため、たとえメモリセル容量値がビット
線容量値に対して無視できない値となった場合でも、多
値メモリ動作の動作マージンを大きく確保することがで
きる。

【０１００】更に、本発明によれば、上記金属絶縁膜半
導体容量素子を構成する第３の容量絶縁膜は半導体基板
上に形成されたメモリセルアレイ部の絶縁ゲート電界効
果トランジスタのゲート絶縁膜と同一の層であり、上記
金属絶縁膜半導体容量素子を構成する第３の電極は絶縁
ゲート電界効果トランジスタのゲート電極と同一の層で
あり、カップル容量素子を形成するための特別の工程を
設ける必要がないため、１セル１ビットの従来のＤＲＡ
Ｍを製造する場合と同様の簡素なプロセスにより、従来
と同様の製造コストで多値メモリを形成することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路図である。

【図２】本発明の第１の実施の形態の断面図である。

【図３】本発明の第２の実施の形態の断面図である。

【図４】本発明の第３の実施の形態の断面図である。

【図５】本発明の第４の実施の形態の断面図である。

【図６】本発明の第５の実施の形態の断面図である。

【図７】本発明の第６の実施の形態の回路図である。

【図８】本発明の第６の実施の形態の断面図である。

【図９】本発明の第７の実施の形態の断面図である。

【図１０】本発明に先行して提案された多値メモリの回
路図である。

【図１１】図１０に示した多値メモリの動作説明図であ
る。

【符号の説明】

１、２１、４１、６１、８１、１０１、１４１ カップ
ル容量部 ２、２２、４２、６２、８２、１０２、１４２ メモリ
セルアレイ部 ３、２３、４３、６３、８３、１０３、１４３ Ｐ型シ
リコン基板 ４、２４、４４、６４、８４、１０４、１４４ フィー
ルド酸化膜 ５、２５、４９、６５、８５、１０５、１４５ ゲート
酸化膜 ６ａ、６ｂ、２６ａ、２６ｂ、５０ａ、５０ｂ、６６
ａ、６６ｂ、８６ａ、８６ｂ、１０７ａ、１０７ｂ、１
４７ａ、１４７ｂ ワード線 ７ａ、７ｂ、７ｃ、２７ａ、２７ｂ、２７ｃ、５１ａ、
５１ｂ、５１ｃ、 ６７ａ、６７ｂ、８７ａ、８７ｂ
Ｎ型拡散層 ８、２８、６８、８８、１１１、１５２ 第１層間絶縁
膜 ９、２９、６９ａ、６９ｂ、８９、１１２、１５３ａ、
１５３ｂ、１５３ｃ第１コンタクトプラグ １０、３３、７０、９０、１１３ａ、１１３ｂ、１１３
ｃ、１５７ａ、 １５７ｂ、１５７ｃ 容量下部電極 １１、３４、４７、７１、９４、１１４、１５８ 容量
絶縁膜 １２、３５、７２、９５ 容量上部電極 １３、３１、７３、９１、１１６、１５５ 第２層間絶
縁膜 １４ａ、１４ｂ、１４ｃ、３２ａ、３２ｂ、３２ｃ、７
４ａ、７４ｂ、 ７４ｃ、９２ａ、９２ｂ、１１７ａ、
１１７ｂ、１１７ｃ、１１７ｄ、１１７ｅ、１５６ａ、
１５６ｂ、１５６ｃ、１５６ｄ 第２コンタクトプラグ １５ａ、１５ｂ、３０ａ、３０ｂ、５４ａ、５４ｂ、７
５ａ、７５ｂ、９０ａ、９０ｂ、１１８ａ、１１８ｂ、
１５４ａ、１５４ｂ ビット線 ４５ トレンチ酸化膜 ４６ 容量第１電極 ４８ 容量第２電極 ５３ａ、５３ｂ、５３ｃ コンタクトプラグ ７６、９６、１４８ 容量下部電極接続配線 １０６、１４６ ＭＯＳ容量酸化膜 １０８、１４９ ＭＯＳ容量上部電極 １０９ａ、１０９ｂ、１０９ｃ、１５０ａ、１５０ｂ
第１Ｎ型拡散層 １１０、１５１ 第２Ｎ型拡散層 １１５、１５９ スタック容量上部電極 １１９、１６０ スタック容量部 １２０、１６１ ＭＯＳ容量部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 G11C 11/56 H01L 21/8242

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレイ部に接続されているビ
   ット線対がトランスファゲートによって複数に分割さ
   れ、隣接する該分割されたビット線対がたすき掛けにカ
   ップル容量素子を介して接続され、各分割ビット線対は
   それぞれ個別にセンスアンプを有する、１つのメモリセ
   ルに２値より多くの情報を記憶するダイナミック・ラン
   ダム・アクセス・メモリを含む半導体記憶装置におい
   て、 前記カップル容量素子を構成する第１の容量絶縁膜と該
   第１の容量絶縁膜を挟んで上下に位置する第１及び第２
   の電極とは、前記メモリセルアレイ部におけるデータ記
   憶用容量素子を構成する第２の容量絶縁膜と該第２の容
   量絶縁膜を挟んで上下に位置する第３及び第４の電極が
   形成される層と同一の層の導電層及び絶縁膜で形成され
   ていることを特徴とする半導体記憶装置。
2. 【請求項２】 前記カップル容量素子は、前記データ記
   憶用容量素子と同一の層構造を有する、前記第１の容量
   絶縁膜と該第１の容量絶縁膜を挟んで上下に位置する第
   １及び第２の電極からなる単位容量素子を複数個直列に
   接続した構成であることを特徴とする請求項１記載の半
   導体記憶装置。
3. 【請求項３】 前記カップル容量素子は、前記データ記
   憶用容量素子と同一又はこれよりも広い平面形状に形成
   されていることを特徴とする請求項２記載の半導体記憶
   装置。
4. 【請求項４】 前記カップル容量素子及び前記データ記
   憶用容量素子が、前記ビット線対を構成するビット線よ
   り上方に形成されていることを特徴とする請求項１記載
   の半導体記憶装置。
5. 【請求項５】 直列接続された前記複数個の単位容量素
   子は、各単位容量素子の前記第１の容量絶縁膜の上部に
   配置された前記第１の電極を共通とし、前記複数個の単
   位容量素子の前記第２の電極がそれぞれ導体層に第１の
   コンタクトプラグを介して接続され、前記共通の第１の
   電極の両端は２つの第２のコンタクトプラグを別々に介
   して前記隣接する分割されたビット線対に接続されるこ
   とを特徴とする請求項２記載の半導体記憶装置。
6. 【請求項６】 前記隣接する分割されたビット線対は、
   前記第２の電極と基板表面の間で該基板の表面に堆積さ
   れた絶縁膜上に形成されていることを特徴とする請求項
   ５記載の半導体記憶装置。
7. 【請求項７】 直列接続された前記複数個の単位容量素
   子は、各単位容量素子の前記第１の容量絶縁膜の上部に
   配置された前記第１の電極を共通とし、前記複数個の単
   位容量素子の前記第２の電極がそれぞれ、基板と前記第
   ２の電極の間で該基板の表面に堆積された絶縁膜上に堆
   積された配線層に第１のコンタクトプラグを介して接続
   され、前記直列接続された複数個の単位容量素子の両端
   は２つの第２のコンタクトプラグを別々に介して前記隣
   接する分割されたビット線対に接続されることを特徴と
   する請求項２記載の半導体記憶装置。
8. 【請求項８】 前記配線層が、ワード線あるいはビット
   線となる導体層と同一の層の導体層で形成されているこ
   とを特徴とする請求項７記載の半導体記憶装置。
9. 【請求項９】 前記カップル容量素子は、前記データ記
   憶用容量素子と同一の層構造を有する、前記第１の容量
   絶縁膜と該第１の容量絶縁膜を挟んで上下に位置する第
   １及び第２の電極からなる単位容量素子が複数個直列に
   接続され、かつ、半導体基板と異なる導電型の第１の拡
   散層及び該第１の拡散層上に形成された第３の容量絶縁
   膜と該第３の容量絶縁膜上の第３の電極から形成され、
   前記複数個の単位容量素子による直列回路に並列に接続
   された金属絶縁膜半導体容量素子とからなることを特徴
   とする請求項１記載の半導体記憶装置。
10. 【請求項１０】 前記第３の容量絶縁膜は前記半導体基
    板上に形成された前記メモリセルアレイ部の絶縁ゲート
    電界効果トランジスタのゲート絶縁膜と同一の層であ
    り、前記第３の電極は前記絶縁ゲート電界効果トランジ
    スタのゲート電極と同一の層であることを特徴とする請
    求項９記載の半導体記憶装置。