JPH03166761A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関するもので、特にスタック
トキャパシタを有する半導体集積回路装置の高集積化技
術に関するものである。

［従来の技術］ 近年、産業・民生用機器のマイクロエレクトロニクス化
の要請に応えるため、ＬＳＩ（大規模集積回路）をさら
に大規模化したＶＬＳＩ（超大規模集積同路）が開発さ
れ、実用に供されている。

特に半導体記憶装置においては、最近の１０年間でその
記憶容量が約１　０　０　０　倍にも増大している。

このような高集積化の進展は、主に比例縮小という手段
を用いて、半導体記憶装置を構成している単位記憶素子
のサイズを限りなく減少させることにより丈現されてき
た。

そのような半導体集積回路装置の一例として、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）が以下に説明
される。ＤＲＡＭは、信号をキャパシタに蓄積された電
荷として保持する。蓄積電荷はリークにより減少するた
め、ＤＲＡＭにおいては定期的なリフレッシュ動作が必
要とされる。ＤＲＡＭにおいては、記憶箇所の如何にか
かわらず一定のアクセスタイムで１」的の情報にアクセ
スづることか可能である。

ＤＲＡＭにおいては、微細化に伴ないメモリ士ル領域が
不可避的に減少する。メモリセル領域ＩＳ蓄積され得る
電荷量は、同じ構造のメモリセルχあればその面積の減
少に１′ｌ４なって減少する。微訂化の進展によってメ
モリセルの蓄積電Ｑｍも極加に小さくなり、ソフトエラ
ー雰による信頼性のＷ下が顕著となってきた。

その対策としてメモリセルの蓄積容量を増や１改良が種
々試みられている。そのような改良手Ｂの１つが、特公
昭６１−５５２５８号公報に開万されている。この公報
に開示された発明は、スタックトキャバシタを備えたメ
モリセルに関する。

第１５図は、シリコン基板上に形成された上記スタック
トキャバシタを備えたメモリセルの一例Ｃ構造を表わす
断面図である。第１６図は第１５区に対応するメモリセ
ルの回路図である。第１５区および第１６図において共
通する符号は、同じ、または相当箇所を示す。それら相
当箇所に与えられる名称は同一である。

第１５図、第１５図を参Ｉｌｌ：（　Ｌて、このメモリ
セルは、Ｐ型半導体基板７の主表面上に形成されたＮチ
ャネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ　　Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）ｌ・ランジスタ１１と、トランジス
タ１１のドレインに接続され、Ｐ型半導体７！仮７の主
表面上に形成されたスタックトキャバシタ１５とを含む
。メモリセル上に居間絶縁８２２が形成され、その上に
はポリシリコンまたは金属からなるビット線８が形或さ
れる。

Ｎチャネルトランジスタ１１は、Ｐ型半導体夾板７の主
表面上に互いに間隔を隔てて形成されたＮ＋不純物領域
５ａ、５ｂと、不純物領域５ａと不純物領域５ｂとの間
の主表面上にゲート酸化膜を介して形成されたトランス
ファゲート４とを含む。スタックトキャパシタ１５は、
不純物領域５ｂ上にコンタクトホール１８を介して接続
するように形成さ．れた、ポリシリコン等からなるスト
レージノード１と、ストレージノード１上に形成された
薄い誘電体膜３と、誘電体膜３上にストレージノード１
を覆ってポリシリコンによって形成されたセルプレート
２とを含む。スタックトキャバシタ１５は、トランジス
タ１１上および素子分離領域６上を覆うように形成され
る。

ビットｉＪｊ８は、層間絶縁１１！２２に形成されたコ
ンタクトホール９により不純物領域５ａに接続される。

このメモリセルは、不純物領域５ｃ等を含む他のメモリ
セルからは、厚い酸化膜でできた素子分離領域６によっ
て分離されている。トランスファゲート４は、ワード線
１ｏに接続される。

このメモリセルへの情報の書込は以下のように行なわれ
る。ビットｉｉｌ８に、書込むべき情報に応じたＨｉｇ
ｈレベル（以ド１１ｔに“Ｈ”と略記する）またはＬｏ
ｗレベル（以下単に゛Ｌ″と略記する）の電位が与えら
れる。ワード線１ｏが活性化され、トランスファゲート
４の電位が“Ｈ″となってトランジスタ１１がオンする
。スタックトキャバシタ１５に、ビット線８の電位に応
じた電荷が蓄積される。ビット線８が不活性化され、ト
ランスファゲート４の電位が“Ｌ”になる。トランジス
タ１１がオフし、スタックトキャバシタ１５に蓄積電ａ
Ｉが残される。

スタックトキャバシタを用いたメモリセルにおいては、
トランスファゲート４と素子分ｉ！１領域６とを覆うよ
うにスタックトキャバシタ１５を形或することができる
。したがって、メモリセル領域が縮小しても、或る程度
の蓄積容量を確保することができる。

以下においては、従来の３トランジスタＤＲＡＭセルが
述べられる。その後、上述のスタックトキャバシタの３
トランジスタＤＲＡＭへの適用が述べられる。

第１７図は３トランジスタＤＲＡＭのメモリセルの一例
を示す回路図である。第１７図を参照して、このメモリ
セルは、書込選択線１１０Ｓａ出選択線１２０，書込デ
ータ線１０８、読出データ線１２１に接続されている。

このメモリセルは、３個ｃＱＮｆ．＋ネ／ｌ／ＭＯＳ｝
ランジスタ１１、１２、１２２を含む。

トランジスタ１１は書込選択線１１０に接続されたゲー
ト４と、書込データ線１０８に接続されたソースとを含
む。トランジスタ１２は、トランジスタ１１のドレイン
に接続された蓄積ゲート１４と、グランド線１２３に接
続されたドレインとを含む。トランジスタ１２２は、読
出選択線１２０に接続されたゲートと、トランジスタ１
２のソースに接続されたドレインと、続出データ線１２
１に接続されたソースとを含む。

第１７図に示される３トランジスタＤＲＡＭの動作が以
下に説明される。データの書込において、書込データ線
１０８に、セルに書込むべきデータに対応した“Ｈ”ま
たは“Ｌ゜の電位が与えられる。書込選択線１１０に“
Ｈ゜の電位が与えられる。トランジスタ１１のトランス
ファゲート４の電位が“Ｈ”になり、トランジスタ１１
がオンする。トランジスタ１２の蓄積ゲート１４に、書
込データ線１０８の電位に応じた電荷が蓄積される。

書込選択線１１０の電位を“Ｌ”にすることによって、
トランジスタ１１がオフ状態となる。蓄積ゲート１４に
は、書込データに対応した電荷が残り、書込が終了する
。

データは蓄積ゲート１４のゲート容量に蓄積電Ｇｆとし
て保持される。したがってこのＲＡＭセルはダイナミッ
ク型であり、リフレッシュ動作が必要である。

第１７図のＤＲＡＭセルでは、以上のようにデータとし
てトランジスタ１２の蓄積ゲート１４の容量に電荷が蓄
えられる。蓄積ゲート１４がトランジスタ１２のドレイ
ンあるいはソースと容量結合しているために、蓄積ゲー
ト１４の電位はドレインあるいはソースの電位変動によ
る影響を受けやすい。ゲート容量だけでは蓄積電荷が少
ないために、ソフトエラー等によりデータが破壊される
おそれもある。データの読出においても、読出電位差が
小さいことによって動作の信頼性が低い。

加えて容量が少ないために頻繁にリフレッシュ動作を繰
返す必要もある。

蓄積容量を．増やすためにはメモリセルにキャパシタを
付加することが有効である。第１８図は第１７図のＤＲ
ＡＭセルにキャパシタ１５を付加したＤＲＡＭセルの回
路図である。第１８図に示される回路は、付加されたキ
ャパシタ１５以外は第１７図に示されるものと同じであ
る。第１９図は第１８図の点線で示した矩形部分Ａの拡
大回路図である。第２０図は第１９図に相当する半導体
集積凹路装置の描造を表わす断面囚である。第１９図お
よび第２０図において共通する符号は、同じ、または｝
目当箇所を示す。

第１９図、第２０図を参照して、凹路Ａは、Ｐ型半導体
基板７の主表向に形成されたＮチャネルトランジスタ１
１と、トランジスタ１１のドレインに接続されたキャパ
シタ１５と、半導体基板７の主表面上の、素子分離領域
６によってトランジスタ１１およびキャパシタ１５と分
離された領域に形或されたトランジスタ１２と、トラン
ジスタ１１のドレインとトランジスタ１２のゲートとを
接続するためのポリシリコンまたは金属からなる配線１
６とを含む。

トランジスタ１１は、半導体址板７の主表面上に互いに
間隔を隔てて形成されたＮ＋不純物領域５ａ、５ｂと、
不純物領域５ａ，５ｂの間の領域の半導体基板７の主表
面上に、ゲート酸化膜を隔てて形威されたポリシリコン
からなるトランスファゲート４とを含む。

キャパシタ１５は、不純物領域５ｂ上にコンタクトホー
ル１８を介して接続されて形成されたポリシリコンから
なるストレージノード１と、ストレージノード１上に形
成された薄い誘電体膜３と、誘電体膜３上にストレージ
ノード１を覆うようにポリシリコンにより形成されたセ
ルプレート２とを含む。不純物領域５ｂは、トランスフ
ァゲート４と素子分離領域６との間に形成されている。

トランジスタ１２は、トランジスタ１１が形成されてい
る領域と素子分離領域６によって分離された半導体基阪
７の主表面上の領域に、互いに間隔を隔てて形成された
Ｎ＋不純物領域５ｃ、５ｄと、不純物領域５ｃ，５ｄの
間の半導体基ｔｌｉ２７の主表面上に，、ゲート酸化膜
を隔てて形成された蓄槓ゲート１４とを含む。

このメモリセル上には層間絶縁膜２２が形成され、その
上にはポリシリコンまたは金属からなる書込データ線１
０８が形或されている。配線１６は、層間絶縁膜２２に
形成されたコンタクトホール１７ａによって不純物領域
５ｂに接続され、コンタクトホール１７ｂによって蓄積
ゲート１４に接続されている。書込データ線１０８は、
層間絶縁膜２２に形成されたコンタクトホール９によっ
て不純物領域５ａに接続される。

上述の３トランジスタＤＲＡＭのメモリセルの動作は、
前述のキャパシタを有さない３トランジスタＤＲＡＭの
メモリセルのそれと同一である。

したがってその詳しい説明は繰返されない。本装置にお
いて改善された点は、メモリセル中にスタックトキャバ
シタ１５が設けられたため、メモリセルの蓄積容瓜が大
幅に増加することである。これにより、メモリセルのデ
ータ保持能力と読出時の信頼性を高めることができる。

以下においては、上述したスタックトキャバシタの、Ｄ
ＲＡＭ以外の半導体集積回路装置への応用が述べられる
。スタックトキャバシタを有するダイナミック型のＣＡ
Ｍ（Ｃｏｎｔｅｎｔ　　Ａｄｄｒｅｓｓａｂｌｅ　　Ｍ
ｅｍｏｒｙ：内容アドレスメモリ）を例にとる。第２１
図は一般的なＣＡＭの概略ブロック図である。第２１図
を参照してＣＡＭは、単位記憶素子であるＣＡＭセルの
配列をＨする記憶領域としてのＣＡＭアレイ１　０００
と、ＣＡＭアレイ１０００に書込まれるデータ、あるい
はＣＡＭアレイ１０００の記憶内容と比較されるデータ
が外部から与えられるｍビットのデータレジスタ３００
０と、外部から与えられるアドレス信号に応答して、Ｃ
ＡＭアレイ１０００のｎ本のワード線の１本を選択する
ためのアドレスデコーダ２０００と、データ険索時にＣ
ＡＭの各ワードごとに設けられた一致線に現われる信号
を増帖するための一致線センスアンプ１１００と、一致
線センスアンプ１１００の出力をストアするための検索
結果レジスタ１２００と、検索されたデータの格．納ア
ドレスを出力するためのアドレスエンコーダ１３００と
を含む。

ｍ本のビット線とｎ本のワード線とによってＣＡＭアレ
イ１０００が規定されているため、ＣＡＭアレイ１００
０は、ｎワード×ｍビットの２値データを格納すること
ができる。

第２２図は、ＣＡＭアレイ１０００内のＣＡＭセルの配
列を模式的に示す図である。第２２図を参照して、ＣＡ
Ｍアレイ１０００は、横方向に交互に配列され、縦方向
に伸びる複数のビット線８ａ、反転ビットｖＡ８ｂと、
縦方向に交互に配列され、横方向に延びる央数のワード
線１０、一致線１９と、１組のビット線対８ａ，８ｂと
、１対のワード線１０、一致線１９とに囲まれた領域の
それぞれに設けられ、ビット線対８ａｓ　８ｂｓワード
線１０、一致線１つに接続されたＣＡＭセル２０とを含
む。一致線１つの端部には一致線センスアンプ１１００
が接続されている。

第２１図、第２２図を参照して、ＣＡＭの動作の概略が
述べられる。書込において、以下の動作が順に行なわれ
る。

（１）　データレジスタ３０００に書込データ（ｍビッ
ト幅）が入力される。

（２）　データレジスタ３０υ０のデータがＣＡＭアレ
イ１０００の全ビット線対８ａ，８ｂに与えられる。

（３）　アドレスデコーダ２０００に、外部アドレス信
号（１ｏｇ２ｎビット幅）が人力され、アドレスがデコ
ードされて対応ワード線が選択される。

（４）　対応するワード線１０に“Ｈ“の電位が与えら
れる。各ビット線対Ｆ，ａ，８ｂのデータが、選択され
たワード線１０に接続された対応する各ＣＡＭセル２０
に書込まれる。

（５）　ワード線１０の電位が再び“Ｌ”に下げられる
。

以上によりＣＡＭへのデータの書込が完了する。

ＣＡＭ２０におけるデータ格納の具体的方法は後述され
る。

検索動作は、Ｃ　Ａ　Ｍの重要機能の１つである。

検索動作においては、予めＣＡＭアレイ１０００に格納
されたデータは、データレジスタ３０００に与えられる
検索データと照合され、一致したデ一夕のアドレスがア
ドレスエンコーダセンサ１３００から出力される。検索
動作は以下の手順を含む。

（１）　データレジスタ３０００に検索データ（ｍビッ
ト幅）が入力される。

（２）　データレジスタ３０００のデータがＣＡＭアレ
イ１　０００の全ビット線対８ａ，８ｂに与えられる。

（３）　　ＣＡＭアレイ１０００のｎ個のワードにおい
て、各ワードの記憶データと、ビット線対８ａ，８ｂに
与えられた検索データとの比較が行なわれる。比較の結
果は一致線１つに出力される。

（４）　各ワードの一致線１９に出力された検索結果を
、一致線センスアンプ１１００が増幅する。

（５）　一致線センスアンプ１１００で増幅された検索
結果が、各ワードに対応する検索結果レジスタ１２００
に書込まれる。このとき、記憶データと検索データとが
一致したワードに対応するレジスタのみがセットされる
。

（６）　検索結果レジスタ１２００の出力に応答して、
アドレスエンコーダ１３００が、記憶データと検索デー
タとが一致したワードに対応するアドレスを出力する。

ＣＡＭにおける読出動作は一般的なものではないため、
ここではその説明は省略される。

ダイナミック型ｃＡＭとしては、たとえば「■ＥＥＥ　
　Ｊｏｕｒｎａｌ　　ｏｆ　　Ｓｏｌｉｄ−ｓｔａｔｅ
　　ＣｉｒｃｕｉｔｓＪ　　（ｖｏｌ，ＳＣ　一７，ｐ
ｐ．３６６）において堤案されたものがある。第２３図
はそのようなＣＡＭセル２０の一例の回路図である。

第２３図を参照して、このメモリセル２０は、ワード線
１０、ビット線８　ａ　ｓ反転ビット線８ｂ，一致線１
９に接続されている。メモリセル２０は、５個のｎチャ
ネルＭＯＳ｝ランジスタｌｌａ，１ｌｂ，１２ａ，１２
ｂ％　１３を含む。トランジスタｌｌａ，ｌｌｂは、そ
のゲー｝４ａ．４ｂが共にワード線１０に接続されてい
る。各ソースは各々ビット線８ａおよび反転ビット線８
ｂに接続されている。

トランジスタ１２ａ，１２ｂは、その蓄積ゲートｌ４ａ
，１４ｂが各々トランジスタｌｌａ，１１ｂのドレイン
に接続されている。ソースは各々ビット線８ａおよび反
転ビット線８ｂに接続されている。トランジスタ１３の
ソースはノード２１を経てトランジスタ１２ａ，１２ｂ
のドレインに接続されている。

トランジスタ１３のゲートおよびドレインは共に一致線
１つに接続されている。トランジスタ１３はダイオード
としての機能を果たす。

以下においては、上述のＣＡＭセル２０へのデータの書
込およびＣＡＭセル２０に格納されているデータの照合
の動作が説明される。

書込動作 （１）　ビソト線８ａおよび反転ビッ１・線８ｂにセル
に書込むべきデータか与えられる。

（２）　ワード線１０の電位が“Ｈ”にされる。

これによってトランジスタｌｌａ，ｌｌｂのトランスフ
ァゲート４ａ，４ｂの電１立が“Ｈ”になる。

トランジスタｌｉａ，１．１ｂはオン状態となる。

（３）　トランジスタ１２ａ，１２ｂの蓄積ゲート１４
ａ，１４ｂに、ビット線対８ａ，８ｂの電位に対応した
データが書込まれる。

（４）　ワード線１０の電泣が“Ｌ”に戻される。トラ
ンジスタｌｌａ，ｌｌｂがオフ状態となる。

（５）　セルの記憶データは蓄積ゲート１４ａ１１４ｂ
のゲート容量に蓄晴電６：Ｉとして保持される。

ビット線８ａ、反転ビット線８ｂの電位は相補的に変化
されるため、蓄積ゲート１４ａ，１４ｂに蓄積される信
号は互いに泪補的である。このＣＡＭセル２０はダイナ
ミック型であり、ＤＲＡＭセルと同様にリフレッシュ動
作が必要である。

照合動作 第２３図、第２５図〜第３０図を参照して、以下にＣ　
Ａ　Ｍセル２０における照合動作が説明される。第２５
図〜第２７Ｂ図は、蓄積ゲー１・１　４　ａに“Ｈ　＋
＋１蓄積ゲート１４ｂに．“Ｌ″のデータが格納された
状態を示す。第２８図〜第３０図は蓄積ゲート１４ａに
“Ｌ″、蓄積ゲート１４ｂに“Ｈ”が格納された状態を
示す。

（１）　ビット１８ａ，反転ビット線８ｂが″Ｈ″にブ
リチャージされる。

（２）　一致線１つが“Ｈ＃にブリチャージされる。ト
ランジスタ１３がオンするため、ノード２１の電位は“
Ｈ”になる。一致線１つは他から電気的に孤立した状態
（フローティング状態）にもたらされる（第２５図、第
２８図参照）。

（３）　検索データがビット線８　ａ　％反転ビット線
８ｂに与えられる。前述のように、ビット線対８ａ、８
ｂに与えられる電位は相補的な値をとる。

（４）　検索データと格納データとが一致すると、一致
線１つの電荷はディスチャージされず、その電位は″Ｈ
”に留まる。不一致の場合、一致線１つの電荷はトラン
ジスタ１２ａを経てビット線８ａへ、またはトランジス
タ１２ｂを経て反転ビッ｝４１８ｂヘディスチャージさ
れ、一致線１９の電位は“Ｌ“になる。この理由は後述
される。

（５）　　１ワード線１０には複数のＣＡＭセル２０が
接続されている。比較はすべてのワード線１０にわたり
、かつすべてのＣＡＭセル２０にわたって行なわれる。

１つのワード線１０に接続されたＣＡＭセルの中に、１
つでもその格納データが照合データと不一致のものがあ
ると、そのワード線１０と対になる一致線１つに与えら
れている電荷はそのＣＡＭセルを経てビット線８ａ，ま
たは反転ビット線８ｂにディスチャージされる。一致線
１つの電位は“Ｌ”になる。

１つのワード線１０に接続されたすべてのＣＡＭセルに
おいて格納データと照合データとが一致すると、そのワ
ード線１０に対応する一致線１つに与えられた電荷はデ
イスチャージされない。その結果その一致線１つの電位
は″Ｈ”に保たれる。

したがって、“Ｈ”に留まっている一致線１９を検出す
ることにより、検索データと一致するデータが格納され
ているワードを知ることができる。

以下においては、検索データとＣＡＭセル２０の格納デ
ータとが一致するときのみ、一致線１９の電位が“Ｈ“
に留まる理由が説明される。第２５図に示されるように
、蓄積ゲート１　４　ａ　ｌ：：″Ｈ＃、蓄積ゲート１
４ｂに“Ｌ″というデータが格納されている場合を例に
とる。

（１）　ビット線８ａに“Ｈ”、反転ビット線８ｂに“
Ｌ”が与えられるとき。

第２６図を参照して、トランジスタ１２ａのソースとド
レインとは同化なであり、トランジスタ１２ａはオンし
ない。トランジスタ１２ｂの蓄積ゲート１４ａは“Ｌ”
であり、トランジスタ１２ｂもオンしない。したがって
一致線１９の電荷はどこにも流れず、その電位は“Ｈ″
を保つ。

（２）　ビット線８ａに“Ｌ”、反転ビット線８ｂに“
Ｈ゜が与えられるとき。

第２７Ａ図を参照して、トランジスタ１２ｂの蓄積ゲー
ト１４ａは“Ｈ″、ソースが“Ｌ″、ドレイン（ノード
２１）が“Ｈ″となるため、トランジスタ１２ａがオン
する。一致線１つの電荷はノード２１からトランジスタ
１２ａ＠経てビット線８ａに引き抜かれる。一致線１９
の電位は″Ｌ”となる（第２７Ｂ図参照）。

以上のように、一致の場合一致線１つの電位は“Ｈ″に
留まる一方、不一致のときにはその電位は“Ｌ＃になる
。

逆に蓄積ゲート１４ａに“Ｌ”、蓄積ゲート１４ｂに“
Ｈ”が格納された状態が第２８図〜第３０図に示される
。この場合には、第２９Ａ図、第２９Ｂ図に示されるよ
うに、格納データと検索データとが不一致の場合、トラ
ンジスタ１２ｂがオンして一致線１つの電荷は反転ビッ
ト線８ｂに引き抜かれ、その電位は“Ｌ゛になる。一方
、第３０図に示されるように、格納データと検索データ
とが一致すると、ノード２１、すなわち一致線１９の電
位は“Ｈ゛に留まる。

したがって、蓄積ゲート１４ａ，１４ｂに格納されたデ
ータと、ビット線！ｌ−１８ａ．８ｂに与えられるデー
タとが一致したときのみ、一致線１９に”Ｈ”の電位が
現われる。蓄積ゲートｌ−４ａ，１４ｂに、記憶データ
が蓄積電荷の形で格納されているため、その蓄積電φ：
ｊの量が安定していることが望ましいことは言うまでも
ない。

ところが、上述した３トランジスタＤＲＡＭセルの場合
と同｛工に、蓄枯ゲート１４ａ，１４ｂは、ドレインあ
るいはソースと容量粘合している。その電位はドレイン
あるいはソースの電位変動を受けやすい。ゲート容量だ
けでは蓄積電荷が少ないためにソフトエラー等によるデ
ータの破壊のおそれもある。読出電位差が小さいことに
よって、データの続出１時にも信頼性が低下する。頻繁
にリフレッシュ動作を繰返す必要もある。

ＤＲＡＭの場合と同様に、蓄積容量を増やすためにゲー
ト客員以外にＣＡＭセルにキャパシタを付加することが
Ｈ効である。第２４図は第２３図のＣＡＭセル２０にキ
ャパシタ１５ａ．１５ｂを付加したＣＡＭセルの回路図
である。第２４図に示されるＣＡＭセルは、付加された
キャパシタ１５ａ，１５ｂを除いて第２３図に示される
ものと同じである。

このＣＡＭセルに類似の連想メモリセル回路が、たとえ
ば特開昭６２−２６７９９８号公報に開示されている。

第２４図において点線で示された矩形部分Ｂの回路図は
前述の第１９図の回路図と同様である。したがって短形
部分Ｂの構造を表わす断面囚は第２０図と同様になる。

ただし、書込データ線１０８はビット線８ａによって置
換えられる。

以上の説明から明らかなように、再び第２０図を参照し
て、ストレージノード１がＭＯＳ｝ランジスタ１２の蓄
積ゲートｌ４に電気的に導通される必要があるとき、以
下のものが必要とされる。

すなわち、ストレージノード１が接続されているＮ＋不
純物領域５ｂと蓄積ゲート１４とを接続するための接続
配線１６と、接続配線１６とＮ＋不純物領域５ｂとを結
ぶためのコンタクトホール１７ａとが必要とされる。も
ちろん、接続配線１６と蓄積ゲート１４とを接続するた
めのコンタクトホール１７ｂも必要である。

上述の場合に限らず、一般的にキャパシタと、キャパシ
タが直接に接続されている不純物領域以外の導電層とが
、電気的に接続されることは多い。

第３１図はそのような一例の回路の構逍を表わす断面図
である。

第３１図を参照して、Ｐ型半導体基板７上にＮ１不純物
領域５ａ，　５ｂ，５ｃが形成されている。

不純物領域５ａと不純物領域５ｂとは素子分離領域６ｂ
によって分離されている。不純物領域５ｂと不純物領域
５ｃとは索ｒ分離領域６ｃによって分離されている。不
純物領域５ａは素子分離領域６ａによって池の領域と分
離されている。不純物領域５Ｃは素子分離領域６ｄによ
って他の領域と分離されている。

不純物領域５ａ上には、スタックトキャパシタ１５が杉
威されている。不純物領域５ａと不純物領域５ｃとは、
ポリシリコンや金属等からなる接続配線１６によってそ
れぞれコンタクトホール１７ａ，１７ｂを介して接続さ
れている。スタックトキャパシタ１５は、不純物須域５
ａにコンタクトホール１８を介して接続されたストレー
ジノード１と、ストレージノード１上に形成された誘電
体膜３と、誘電体膜３上にポリシリコン等で形成された
セルプレート２とを含む。

上述の回路においては、スタックトキャバシタ１５は接
続配線１６を介して不純物領域５Ｃに接続されている。

この場合、接続配線１６を不純物領域５　ａ　ｓ　５　
ｃに接続するためのコンタクトホール１７ａ，１７ｂが
必要とされる。

［発明が解決しようとする課題］ 従来のスタック１・キャパシタを有する半導体集積１！
１［路装置は以上のように構成されており、キャパシタ
をＨさないものよりも高集積化、信頼性の向上等にＨ効
である。しかしながら、さらに半導体集積回路装置の高
集積化が進む現在、解決されるべき以下のような課題が
未だ存（＋：．Ｌている。

たとえばストレージノードを、それが直接に接続されて
いる拡散領域以外の導電層に電気的に接続する場合、拡
散領域と導電層とを接続するための配線、および拡散語
域と接続用の配線とを結ぶコンタクトホールが必要であ
る。接続用の配線およびコンタクトホールを設けること
により半導体集積回路装置のレイアウト面積は不可避的
に増加し、高集積化を阻害するばかりでなく、コスト上
昇の要因ともなる。

コンタクトホールの部分にはスタックトキャバシタを形
或することができない。そのため、スタックトキャバシ
タの蓄積容量を増大する場合にも限昇がある。これも半
導体集積回路装置の高集積化を組害する便因となる。

さらに、接続用の配線のためのコンタクトホールを設け
ることにより、ストレージノードが接続された拡散領域
の面積が大きくなる。拡散領域と半導体基板７とのＰＮ
接合の面積も大きく、そこにおいて蓄積電荷がリークし
やすくなり、動作の信頼性が低下する。

従来のスタックトキャパシタをＨする半導体集積回路装
置は、上述のような問題を有する。それゆえにこの発明
の目的は、さらに高集積化することが可能で、しかも信
頼性高く動作可能な、容量素子を有する半導体集積回路
装置を提供することである。

［課題を解決するための千段］ 本発明にかかる半導体集積回路装置は、主表面をＨする
゛ド導体祉仮と、主表面上に形成される第１の導電領域
と、主表顔上に、第１の導電領域と間を隔てて形成され
、かつ第１の導電領域と電気的に接続されるべき第２の
導電領域と、第１の導電領域および第２の導電領域に接
続された容量素子とを含む。容量素子は、第１の導電領
域と第２の導電領域とに接続され、第１の導電領域と第
２の−ｙ電領域とを電気的に接続するための第１の導電
層と、第１の導電層上に形成された誘電体膜と、誘電体
膜上に形成された第２の導電層とを含む。

［作用］ 上述の構或をＨする半導体集積同路装置において、第１
の導電領域と第２の導電領域とは、第１のノ９電層によ
って電気的に接続される。第１の導電層は同時に、誘電
体膜および第２の導電層とともに容量素子を形成する。

容量素子の一部である第１の導電層が配線としても不Ｉ
Ｌ用されることにより、独立した接続のための配線が不
要となる。かつ、独立の配線を設けた場合に必要とされ
る接続用のコンタクトホールの少なくとも１つは不要と
なる。第１の導電領域または第２の導電領域の面積は、
その分だけ減少させることができる。また独立の配線を
設けた場合と比較して、容Ｕ索子の形成の際にも障害と
なるものは少なく、逆に配線部分を利用できるためより
大きな容量素子を形成することができる。したがって、
容量素子に蓄積される電荷息をより多くでき、かつ半導
体集積同路装置の面積を減少させることができる。

［実施例］ 第１図には、本発明の一実施例の半導体ｊＪ積回路装置
の要部の断面図が示されている。第１図は、第１９図に
示される回路図にｔ目当する部分の構逍を示す。したが
って、本丈施例の半導体集積回路装置は、筆１８図に示
される３トランジスタＤＲＡＭセル、第２４図に示され
るＣＡＭセルに適用することができる。適用の一例は後
に、図面を参照して説明される。

第１図を参照して、本発明にかかる半導体集債四路装置
は、Ｐ型半導体基板７と、半導体是板７の主表面に互い
に素子分離領域６を隔てて形成されたＮチャネルＭＯＳ
トランジスタＩＬ１２と、トランジスタ１２のゲートと
トランジスタ１１とを接続すると同Ｈｊｔに容量素子と
して機能するスタックトキャバンタ１５とを含む。これ
ら半導体復へ物上には脳間絶縁膜２２が形成され、さら
にその上にポリシリコンまたは金属からなるビット線８
か形成されている。

トランジスタ１１は、素子分離賄域６によって分離され
た゛１′．導体基仮７の主表面上の一方領域上に、互い
に間隔を隔てて形成されたＮ＋不純物領域５ａ，５ｂと
、不沌物領域５ａ％　５ｂ間の半導体褪阪７の領域上に
、ゲート絶縁膜を介して形成されたトランスファゲート
４とを含む。

トランジスタ１２は、素子分離領域６によって分離され
た十導体誌阪７の主表内上の他方領域上に、五いに間隔
を隔てて形威されたＮ＋不純物領域５ｃ、５ｄと、不純
物餉域５Ｃ％　５ｄ間の半導体凸阪７の賄域上に、ゲー
１・絶縁膜を介して形成された蓄積ゲート１４とを含む
。

スタックトキャバシタ１５は、コンタクトホール１８を
介して不純物領域５ｂに、コンタクトホール１７を介し
て蓄積ゲート１４にそれぞれ接続された、ポリシリコン
′：９からなるストレージノード１と、ストレージノー
ド１上に形成された薄い誘電体喚３と、誘電体膜３上に
ストレージノード１を覆うように形成された、ポリシリ
コン等からなるセルプレート２とを含む。

不純物領域５ａとビット線８とは、層間絶縁膜２２に形
成されたコンタクトホール９を介して接続されている。

前述のように、第１図に示される半導体集積回路装置に
相当する回踏図は第１９図に示されている。したがって
、このような構逍を３トランジスタＤＲＡＭセル、ＣＡ
Ｍセルなどにそのまま適用することができる。第１９図
に示される回路の動作は既に述べられているため、ここ
では繰返されない。

第１図に示される構造に特徴的なことは、スタック１・
キャパシタ１５の電荷蓄積部分の面積が従来のものと比
較して飛躍的に増加していることと、それにもかかわら
ず集積回路装置の面積を縮小することが可能であるとい
うことである。

ストレージノード１は、スタックトキャパシタ１５の一
方電極であると同時に、不純物領域５ｂと蓄積ゲート１
４とを接続するための接続配線としての役割を果たして
いる。第２０図に示されるような接続配線１６は不要と
なった。接続配線１６を不純物領域５ｂに接続するため
のコンタクトホール１７ａも不要である。不純物領域５
ｂの横方向の面積はその分だけ減少させることができる
。

不純物領域５ｂと半導体基板７との界面のＰＮ接合の面
積も減少するため、この部分からのリーク電流は少なく
なる。ストレージノード１に蓄積されている電荷はより
安定して保持され、この構造をＨする回路の動作の信頼
性は向上する。

接続配線１６が不要となるため、以下のような効果も生
ずる。従来、スタックトキャバシタ１５の電荷蓄積部分
を拡大しようとしても、接続配線１６の存（ｌ：のため
にその拡大は制限されていた。

しかしながら本発明の半導体集積回路装置においては、
スタックトキャバシタ１５の電ｄ：ｊ蓄積領域を拡げる
際の障害となるものがなくなった。したがって、第１図
に示されるようにストレージノード１とセルプレート２
とをトランジスタ１１とトランジスタ１２との上にさし
わたして設けることが可能となる。ストレージノード１
の面積は従来と比較して飛躍的に増加し、半導体集積回
路装置の高集積化をさらに進めても、十分な蓄積容量を
確保することが可能となる。

第２図は、本発明の他の実施例の半導体集積回路装置の
要部の断面図である。第２図を参照して、この装置は、
Ｐ型半導体話板７と、半導体基板７の主表面上に、亙い
に間隔を隔てて形成されたＮ１不純物領域５ａ、５ｂ、
５ｃと、不純物領域５ａおよび不純物領域５Ｃに接続さ
れたスタックトキャバシタ１５とを含む。

不純物領域５ａと不純物領域５ｂとの間には、素子分離
領域６ｂが設けられている。不純物領域５ｂと不純物賄
域５Ｃとの間には、素子分離領域６Ｃが設けられている
。不純物領域５ａは、他の領域と素子分離領域６ａによ
って分離されている。

不純物領域５Ｃは菟他の領域と素子分離領域６ｄによっ
て分離されている。

スタックトキャバシタ１５は、コンタクトホール１８ａ
を介して不純物領域５ａに接続され、コンタクトホール
１８ｂを介して不純物領域５Ｃに接続されたストレージ
ノード１と、ストレージノード１上に形成された薄い誘
電体膜３と、誘電体膜３上に、ストレージノード１を覆
うように形成されたセルプレート２とを含む。これら半
導体複合物の上には層間絶縁膜２２が形成されている。

第２図に示されている装置においては、不純物領域５ａ
と不純物領域５Ｃとが、ストレージノード１によって互
いに接続されている。不純物領域５ｂは他の不純物領域
５ａ，５ｃと絶縁された状態である。第２図に示される
ように、２つの不純物順域５ａ，５ｃをストレージノー
ド１によって接続し、ストレージノード１を一方の電極
とするスタックトキャバシタ〕５を形成することによっ
て、キャパシタを形成するための面積が大幅に節約でき
る。

このような構造をｈ゛する容工素子を半導体集積回路装
置中に使用することにより、半導体集積回路装置の大幅
な高集積化と、動作の信頼性とを確保することができる
。従来、Ｉｌ′４逍上人容量のキャパシタが必要とされ
たために高集積化が犠牲とされたような装置の場合であ
っても、第２図に示されるような構造を採用することに
よって、高集積化を進めることができる。これにより大
軸なコストの低減を実現することも可能である。

第２図に示される半導体集積間路装置は、第３１図に示
される半導体集積回路装置と等価である。

スタックトキャバシタ１５自体の蓄積容量が従来と比較
してはるかに増大している上、接続配線１６のためのコ
ンタクトホール１７ａを設けることが不要であるため、
不純物領域５ａの面積を小さくすることができる。不純
物領域５ａと半導体基板７との界面のＰＮ接合からのリ
ーク電流も減少し、蓄債電ｆＺｊの飛耀的増大と相俟っ
てストレージノード１の電位変化は従来と比較してはる
かに小さくなる。

第３Ａ図〜第３Ｄ図は、第１図に示される丈施同の半導
体集積一路装置の製造手順を示す要部の側ｔｔｆｉ向図
である。第３Ａ図を参照して、不純物濃度ＩＸＩＯ”　
〜ＩＸ１０”　ｃｍ−　”のＰ型半導体基仮７の主表面
を選択的に酸化することによって、摩い酸化膜（厚さ６
０００Ａ程度）でできた素子分離領域６が形成される。

素子分Ｍ　ｆｉＪｉ域６の形成されていない活性領域に
ＮチャネルＭＯＳ｝ランジスタ１１、１２のゲート酸化
膜を膜厚２００Ａ程度形成する。ＣＶＤ（Ｃｂｅｍｉｃ
ａｌ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）法によ
ってポリシリコンを５０００Ａ程度の膜厚で堆積させる
。レジストをマスクとしてポリシリコン層をドライエッ
チングすることにより、トランジスタ１１のトランスフ
ァゲート４およびトランジスタ１２の蓄積ゲート１４が
形成される。ドーブ量１ｘｌＯ”　ｃｍ−２程度で砒素
をイオン注入することによって、Ｎ＋不純物領域５ａ〜
５ｄが形成される。

第３Ｂ図を参照して、ＣＶＤ法によって５０００Ａ程度
の膜厚で酸化膜を堆積させる。この酸化膜にドライエッ
チングをｉテなうことによって、トランスファゲート４
および蓄積ゲート１４のエッジ部分にのみサイドウォー
ル２６が残される。ＣＶＤ法によって酸化膜２４を半導
体複合物の全面に膜厚５０００Ａ程度堆積させる。レジ
ストをマスクとして酸化膜２４にχ・ｌしてドライエッ
チングを行なうことによって、コンタクトホール１７、
１８を形成する。

沁３Ｃ図を参照して、ＣＶＤ法によって２０００Ａ程度
の膜厚でボリシ３ノコン層が堆積される。

このポリシリコン層をレジストをマスクとしてドライエ
ッチングすることにより、ストレージノード１が形成さ
れる。ストレージノード１上にＣｖＤ法によって膜厚１
００六程度の窒化膜を惟積することによって、スタック
トキャノ〆シタ１５の誘電体膜３が形成される。，秀屯
体膜３の上にＣＶＤ法によって２０００Ａ程度の膜厚で
ポリシリコン層が堆積される。このポリシリコン層をレ
ジストをマスクとしてウエットエッチを行なうことによ
って、セルプレート２が形成され、これによりスタック
トキャバシタ１５が形成される。

第３Ｄ図を参照して、スタックトキャバシタ１５の上に
厚い層１８１絶縁膜２２を堆積させる。層間絶縁膜２２
に対して、レジストをマスクとしてドライエッチングを
行なうことにより、不純物領域５ａ上にコンタクトホー
ル９が形成される。スパッタ法によってＡＩＳｉ合金が
層間絶縁膜２２上の全面に蒸着される。蒸着された金属
に対し、レジストをマスクとしてエッチングを行なうこ
とにより、ビット線８が形成される。低温のＣＶＤ法に
よって、チップ保護用の窒化膜２５がその上に形成され
る。

以上の工程により、第１図に示される半導体集積回路装
置が製造される。

第４Ａ図は、第２４図の目路図で示されるＣＡＭセルに
本発明の半導体果積凹路装置の技術を適用した場合の、
ＣＡＭセルの模式的平面図である。

第４Ｂ図は、第４Ａ図に示されるＣＡＭセルの、左゛ド
分における素子の配置を表わすための、模式的平面図で
ある。第４Ｃ図は、第４Ａ図のＣＡＭセルの等価回路図
である。第５図は第４Ａ図のＶ−Ｖ方向の矢視断面図で
ある。第６図は、第４Ａ図のＶｌ−Ｖ１方向の矢祖断而
図である。第７図は、第４Ａ図の、■一■方向の矢祖断
而図である。

第４ＡＩ］〜第７図を参照して、本発明の第３の実施例
としてのＣＡＭセルは、左右対称の平面形状をＨする。

このＣＡＭセルにおいては、Ｐ！！！半導体基板７上に
、活性領域４７、４８を規定するための素子分離領域６
か形成されている。活性領域４８には、Ｎ＋不純物領域
５ａ，５ｂがそれぞれ第４Ａ図における横方向に沿って
杉成されている。活性領域４７には、Ｎ＋不純物領域５
ｃ１５ｄ，５ｅが、それぞれ第４Ａ図における縦方向に
沿って形成されている。

不純物領域５ａ、５ｂの間の領域の半導体旦板７の主表
面上には、横方向に延びるワード線１０か、ゲート酸化
膜を隔てて形成されている。第４Ａ図に示されているワ
ード線１０′は、上方に隣接する他のＣＡＭセルのワー
ド線である。活性領域４７上の、不純物餉域５ｃと不純
物領域５ｄとの間には、第４Ａ図の縦方向に沿って蓄積
電極１４ａが、ゲート酸化膜を隔てて形成されている。

活性領域４７上の、不純物領域５ｄと不純物領域５ｅと
の間には、逆Ｌ字形の平面形状を有するゲート電極３４
が、半導体越板７上にゲート酸化膜を介して形成されて
いる。

蓄積ゲート電極１４ａ１ゲート電極３４および不純物領
域５ｂ，５ｃ，５ｄ，５ｅの上方には、ポリシリコンか
らなるストレージノード１が形成されている。ストレー
ジノード１は、コンタクトホール１７を介して蓄積ゲー
ト電極１４ａに、コンタクトホール１８を介して不純物
領域５ｂに接続されている。ストレージノード１の上に
は、誘電体膜３を隔てて、ポリシリコンからなるセルプ
レート２が形成されている。セルプレート２は、この半
導体集積回路装置のＣＡＭアレイが形成された部分の全
面を覆って形成されている。

ＣＡＭセルの、活性領域４７の端部の上方には、ポリシ
リコンからなる一致線１９が横方向に延在して形威され
ている。一致線１つは、ＣＡＭセルの中央部において、
上方に張出している。ＣＡＭセルの左の端辺に沿った上
部には、ポリシリコンからなるビット線８ａが縦方向に
延在して形威されている。ビット線８ａからは、活性領
域４８の上部に向かって張出した接続用のビット線８ａ
’が設けられており、接続用ビット線８ａ′は、コンタ
クトホール３２を介して不純物＃ｔ１域５ａに接続され
ている。なお、コンタクトホール３２の周囲のセルプレ
ート２においては、コンタクトホール３２を形成するた
めの開口部３３が訛けられている。その他、必要な筒所
においては、同様にセルプレート２にはコンタクトをと
るための開口部が形成されている。ビット線８ａ′は、
コンタクトホール２７を介してｉｌ＋性頷域４７の不純
物領域５ｃに接続されている。

一致線１９は、コンタクトホール２９を介して、活性領
域４７の中央部、すなわち不純物領域５ｅに接続されて
いる。一致線１つはまた、コンタクトホール２８を介し
てゲート電極３４に接続されている。第４Ａ図において
、ＣＡＭセルの右半分は、左゛Ｐ分と対称である。ただ
し、右半分における各要素には、左半分における各要素
の添字“ａの代わりに、添字“ｂ′が付加されている。

第４Ｂ図、第４Ｃｌｆｆｌを特に参照して、ワード線１
０の下部には、Ｎチャネルトランジスタｌｌａが形或さ
れている。蓄積ゲート１４ａの下部には、Ｎチャネルト
ランジスタ１２ａが形成されている。

ゲート電極３４の下部には、Ｎチャネルトランジスタ１
３が形成されている。

トランジスタｌｌａの一ｈ゜の端子となっている不純物
領域５ｂは、コンタクトホール１８、ストレージノード
１、コンタクトホール１７を介してトランジスタ１２ａ
の蓄積ゲート１４ａに接続されている。トランジスタ１
２ａとトランジスタ１３のソースとは、不純物領域５．
ｄにおいて接続されている。トランジスタ１３のゲート
電極、およびドレインは、それぞれコンタクトホール２
８、不純物領域５ｅとコンタクトホール２９とを介して
一致線１つに接続されている。

ストレージノード１および誘電体膜３、セルプレート２
とは、スタックトキャパシタ１５ａを形成している。し
たがって、第４Ａ図に示されるＣＡＭセルの等価回路図
は、第４Ｃ図に示されるものとなる。

第４Ｃ図に示されるＣＡＭセルの等価回路図は、第２４
図に示されるＣＡＭセルの回路図と同等である。その動
作は既に説明されたとおりであり、ここでは繰返されな
い。

このＣＡＭセルの特徴的な点は、ストレージノードｌの
面積が、非常に広くとられているということである。こ
れは、ストレージノード１に、トランジスタｌｌａとト
ランジスタ１２ａの蓄積ゲート１４ａとを接続させる品
線としての機能を持たせることによって可能となった。

すなわち、独立の接続配線を設けることが不要であるた
め、ストレージノード１を非１：Ｉ；に大きくとること
が可能となったのである。

ストレージノード１の面積が広くなったことにより、ス
トレージノード１に蓄積される電荷量は、従来のスタッ
クトキャパシタの場合と比較して飛躍的に増大している
。ＣＡＭセルの蓄積ゲート電ＪＪｉ　１　４　ａおよび
キャパシタ１５ａに蓄積される電荷量は十分に多く、さ
らに高集積化を進めても十分信頼性の高い半導体集積回
路装置を得ることができる。

第８図には、本発明にかかる半導体集積回路装置の第４
の実施例としての、アナログ乗算器の簡略な回路図が示
されている。第９図は第８図の回路図をより詳細に示す
Ｍ路図である。第８図を参照して、アナログ乗算器はク
ロック信号φ１に同期して、入力端子Ｔ１とノードＮＡ
との間を断続するためのスイッチＳＷ１と、ノードＮＡ
と接地電位ＧＮＤとの間に設けられ、クロツク信号φ２
に同期してその間を断続するためのスイッチＳＷ２と、
ノードＮＡに一方電極が．、他方電極がノードＮＢに接
続されたキャパシタＣ１と、ノードＮＢと接地電位ＧＮ
Ｄとの間に設けられ、クロック信号φ２に同期してその
間を断続するためのスイッチＳＷ３と、ノードＮＢと、
接地電位ＧＮＤとの間に設けられたキャパシタＣ２と、
プラス人力がノードＮＢに、マイナス人力が自身の出力
に接続されたオペアンプＯＰＩとを含む。オペアンプＯ
ＰＩはボルテージフォロワ接続となっており、ノードＮ
Ｂの電位を出力Ｖｏｕｔにそのまま出力する。

第８図に示されるアナログ乗算器の動作が以下に説明さ
れる。第１０図はクロツク信号φ１、φ２と、入力端子
Ｔ１からの入力電圧Ｖｉｎ，オペアンブＯＰＩの出力Ｖ
ｏｕｔの関係を示すタイミング図である。第８図、第１
０図を参照して、まずクロツク信号φ２が′Ｈ“となり
、スイッチＳＷ２、ＳＷ３がオンする。これによりノー
ドＮＡ，ＮＢの電位が共にＯｖとなる。このとき、Ｖｏ
ｕｔはＯｖである。続いてクロック信号φ２が“Ｌ”と
なる。これにより、スイッチＳＷ２、ＳＷ３がオフする
。クロツクｔ＝号φ１が“Ｈ”となり、スイッチＳＷ１
がオンする。人力電圧ＶｉｎがノードＮＡに与えられる
。キャパシタＣ１の容量結合によって、ノードＮＢの電
位は、次式に示される値に変化する。

ＶｉｎｘＣ１／　（Ｃ１＋Ｃ２）＋＋＋　（１）前述の
とおりオペアンプＯＰ１はボルテージフォロワ接続とな
っているため、ノードＮＢの電位はそのままＶｏｕｔに
出力される。

上述のアナログ乗算器において、キャパシタＣ１、Ｃ２
の容量が以下の関係にあるものとする。

ＣＩ−ｋｘＣ２　　　−（２） このとき、ＶｉｎとＶｏｕｔとの関係は、以下のように
なる。

Ｖｏｕｔ−ＶｉｎＸｋ／　（ｋ＋１）　　−　（３）式
（３）から明らかなように、ｋの値を変化させることに
より、人力電Ｊ［Ｖｉｎに任意の係数をかけた出力電Ｊ
ｆＶｏｕｔを得ることができる。

第９図に示される回路図において、スイッチＳＷ１とし
てはＮチャネルトランジスタ３５が用いられている。ス
イッチＳＷ２としてはＮチャネルトランジスタ３６が用
いられている。スイッチＳＷ３としてはＮチャネルトラ
ンジスタ３７が用いられている。第９図の１点鎖線で囲
まれた部分は、オペアンプＯＰ１を構成する。オペアン
プＯＰＩについては、本発明に対して直接の関係を持た
ないため、その構逍および動作についての詳細な説明は
省略される。但し、オペアンプＯＰＩはＰチャネルトラ
ンジスタ４つを含み、そのゲートはノードＮＢに接続さ
れていることは注意される必要がある。なお、回路図中
の基準電圧Ｖｒｅｆｌは、オペアンプＯＰＩ中を流れる
電流を制限するための基準電圧として用いられる。

第９図を参照して、点線で承された回路部分αは、トラ
ンジスタ３７、４９と、キャパシタＣ２とを含み、第１
８図に示される囲路Ａと類似の構成を有する。したがっ
て、回路部分αは、第１図に断面図が示されたような構
造により実現することができる。

アナログ乗算器においては、キャパ．シタＣ１、Ｃ２、
Ｃ３ともかなり大きな容量が必要とされる。

したがってそれらが必要とする面積も大きい。本発明に
かかる、接続配線を兼ねるスタックトキャパシタを用い
ることにより、回路部分αが占める面積を大幅に縮小す
ることが可能となる。

オペアンプＯＰＩの回路部分βにも、本発明にかかる半
導体集積回路装置の技術が適用できる。

回路部分βは、ＮチャネルトランジスタＮ１と、Ｐチャ
ネルトランジスタＰ１と、キャパシタｃ３とを含む。キ
ャパシタＣ３の一方電極は、オペアンプＯＰＩに含まれ
る他のＮチャネルトランジスタ５０の一方電極に接続さ
れている。

ＮチャネルトランジスタＮ１のゲート電極は、Ｐチャネ
ルトランジスタ４９の一方端子および、Ｎチャネルトラ
ンジスタ５０の一方端子に接続されている。Ｎチャネル
トランジスタＮ１のドレインは接地電位Ｖｓｓに、ソー
スはＰチャネルトランジスタＰ１のドレインに接続され
ている。

ＰチャネルトランジスタＰ１のソースは電源電位ＶＣＣ
に接続され、ゲート１４は越４電圧Ｖｒｅｆ１が印加さ
れている。キャパシタｃ３の他方電極はＰチャネルトラ
ンジスタＰ１のドレインおよびＮチャネルトランジスタ
Ｎ１のソースに接続されている。Ｐチャネルトランジス
タＰ１とＮチャネルトランジスタＮ１の接続されている
部分から出力電圧Ｖｏｕｔを得ることができる。

回路部分βにおいても、本発明にかかる半導体集積回路
装置の技術を適用することができる。第１１囚は、本発
明の技術を適用して回路βを実現したときのこの回路部
分の平面図である。第１２図は、第１１図のｘｎ−ｘ■
方向の矢現断面図である。第１３図は、沁１１図のｘｍ
−ｘｍ方向の矢視断面図である。第１４図は、第１１図
のＸＩＶ−ＸＩＶ方向の矢視断而図である。

第１１図〜第１４図を参魚して、この半導体集積回路装
置は、Ｐ型゛［導体杜板７を含み、半導体払板７の主表
面は平４体誌板７上に形成されたＮ型ウエル３８によっ
て２つの領域に分割されている。

Ｎ型ウェル３８の、Ｎ型ウエル３８が形成されていない
部分との境Ｗには、高濃度のＮ＋不純物領域４６がガー
ドリングとして形成されている。

Ｎ型ウェル３８上の、Ｎ＋不純物領域４６と隣接した部
分には素子分離領域６ｂが設けられている。

Ｎ型ウエル３８表面の、素子分ｉｌｉｋｎＲ域６ｂと所
定の間隔を隔てたところには、素子分離領域６ａが形成
され、素子分離領域６ｂとの間に活性領域３つを規定し
ている。素子分離領域６ａ上には、電源電圧Ｖｃｃが与
えられるポリシリコン配線層４３が設けられており、そ
の一部は活性領域３つ上に突出している。

活性領域３９上には、２つのＰチャネルトランジスタＰ
１、Ｐ１′が形成されている。ポリシリコン配線層４３
の、活性領域３つ上に突出した部分４３′は、さらにＮ
＋不純物領域４６上まで延びており、コンタクトホール
によってＮ＋不純物領域４６に接続されている。素子分
離領域６ｂ上には、外部から基準電圧Ｖｒｅｆｌが写え
られるポリシリコン配線層４１が設けられており、ポリ
シリコン配線層４３′の両側１二沿うように、２つの突
出した部分４５、４５′を形成している。

ＰチャネルトランジスタＰ１は、活性領域３９上に形成
されたＰ＋不純物領域３９ａと、不純物領域３９ａと間
を隔てて形成されたＰ＋不純物領域３９ｂと、不純物領
域３９ａ、３９ｂの間の半導体基板７の領域上に、ゲー
ト酸化膜を介して形成されたポリシリコン配線層４５と
を含む。ポリシリコン配線層４５は、Ｐチャネルトラン
ジスタＰ１のゲート電極である。

ＰチャネルトランジスタＰＩ’　は、活性領域３９上に
形成されたＰ＋不純物餉域３９ｃと、不純物領域３９ｂ
と、不純物領域３９ｂ，３９ｃの間の領域の半導体基板
７上にゲート酸化膜を介して形成されたポリシリコン配
線層４５′とを含む。

ポリシリコン配線層４５′は、トランジスタＰ１′のゲ
ート電極である。

半導体基板７の主表面の、Ｎ型ウェル３８が形成されて
いる以外の領域の表面上には、Ｎ型ウエル３８との境界
に沿って形成された素子分離領域６ｃと、素子分離領域
６Ｃと間隔を隔てて形成され、活性領域４０を規走する
素子分離領域６ｄと、活性領域４０上に形成された２つ
のＮチャネルトランジスタＮ１、Ｎｌ’　と、素子分離
領域６ｄの上方に配置され、接地電（３ｉＶｓｓに接続
されたポリシリコン配線層４４と、素子分離領域６Ｃ上
に設けられ、第９図におけるＰチャネルトランジスタ４
つからの出力電圧Ｖ１が人力されるポリシリコン配線層
４２とが形成されている。

ポリシリコン配線層４４の一部は活性領域４０上に突出
してポリシリコン配線層４４′を形成している。ポリシ
リコン配線層４２は、ポリシリコン配線層４４′の両側
に沿って、活性領域４０上に突出し、ポリシリコン配線
層５１、５１′を形成している。

ＮチャネルトランジスタＮ１は、活性領域４０上に形成
されたＮ＋不純物領域４０ａと、不純物領域４０ａと間
隔を隔てて形成されたＮ＋不純物領域４０ｂと、不純物
領域４０ａ、４０ｂとの間の領域の半導体基板７上にゲ
ート酸化膜を介して形成されたポリシリコン配線層．５
１とを含む。ポリシリコン配線層５１は、トランジスタ
Ｎ１のゲ−ト電極である。

ＮチャネルトランジスタＮｌ’は、活性領域４０上に形
成されたＮ＋不純物領域４０ｃと、不純物領域４０ｂと
、不純物領域４０ｂ，４０ｃとの間の領域の半導体基板
７上にゲート酸化膜を介して形成されたポリシリコン配
線層５１′とを含む。

ポリシリコン配線層５１′は、トランジスタＮ１′のゲ
ート電極である。ポリシリコン配線層４４′は、コンタ
クトホールによって不純物領域４０ｂに接続されている
。ポリシリコン配線層４３′も、コンタクトホールによ
って不純物領域３９ｂに接続されている。

なお、本実施例においては、ガードリングがＮ型ウエル
３８にのみ設けられている。しかしながら、Ｎ型ウエル
３８以外の領域に、同様にガードリングが設けられても
よい。

この半導体集積回路装置において特徴的なのは、Ｐ十不
純物領域３９ａ、３９ｃと、Ｎ＋不純物領域４０ａ，４
０ｃとを接続するための配線として、キャパシタＣ３が
用いられていることである。キ？パシタＣ３は、トラン
ジスタＰ１、Ｐ１′、Ｎ１、Ｎｌ’上を覆い、コンタク
トホールによってＰ＋不純物領域３　９　ａ，　３　９
　ｃと、Ｎ＋不純物領域４０ａ，４０ｃとに接続された
ポリシリコンからなるストレージノード１と、ストレー
ジノード１上に形成された誘電体膜３と、誘電体膜３上
にストレージノード１を■うように形成されたセルプレ
ート２とを含む。ストレージノード１は、Ｐチャネルト
ランジスタＰ１、ＰＩ’のドレインと、Ｎチャネルトラ
ンジスタＮ１、Ｎｌ’のソースとを接続する配線として
の役割を果たしている。

一般的に、トランジスタＰ１、Ｐ１′、Ｎ１、Ｎｌ’　
としては、出力インピーダンスを低くするためにチャン
ネル幅の大きいものが望ましい。さらに、前述のように
キャパシタＣ３の容量にも大きなものが要求される。そ
のため、回路部分βを丈現する際には、かなり大きな面
積が必要とされる。しかしながら、本発明の夫施例に示
されたように、ストレージノード１を．配線として川い
ることにより、トランジスタと、スタックトキャパシ夕
とを重ねて設計することができる。

第１１図〜第１４図に示されるように、ストレージノー
ド１はＰチャネルトランジスタＰ１、Ｐ１′、Ｎチャネ
ルトランジスタＮｌ、Ｎｌ’のすべてを覆って、非常に
大きな面積を獲得するように設計することができる。し
たがって、各トランジスタのチャネル軸を十分大きくと
ることができるとともに、キャパシタによる電荷の蓄積
能力も十分確保することができる。本実施例からも明ら
かなように、本発明にかかる半導体集積回路装置によれ
ば、より高集積化を図ることが可能であって、しかも信
頼性の高い動作が期待できる半導体集積回路装置を大現
することができる。

上述の失施例によって、本発明の思想の要点は明らかに
なったことと思われる。しかしながら、本発明は上述の
丈施例に限定されるわけではない。

本発明は配線として用いられる導体層を積極的にキャパ
シタとして利用するものであって、キャパシタが必要と
される幅広い種類の回路に応用することが可能である。

［允明の効東］ 以上の説明から明らかなように、本発明にかかる半導体
集積回路装置においては、第ｌの導電領域と第２の導電
領域とは、第１の導電層によって電気的に接続される。

第１の導電層は同時に第２の導電層とともに容量素子を
形成する。

容量素子の一部である第１の導電層が配線としても利用
されることにより、独立の接続配線が不要となり、第１
の導電層と第２の導電層とを十分広い面積にわたり形成
することが可能となる。独立の配線を設けるために必要
なスペースも省略することができる。したがって、容量
素子に蓄積される電Ｇｊｆｆｉをより多くすることがで
きる。かつ、半導体集積回路装置の面積を減少させるこ
とも可能である。容量素子の蓄積電荷量が増加すること
により、容量素子を用いる半導体集積回路装置の動作の
信頼性は向上し、かつ半導体集積回路装置のより一層の
高集積化をすることがｎＪ能となる。

すなわち、さらに高集積化する．ことが可能で、しかも
信頼性高く動作可能な、容量素子を有する半導体集積回
路装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路装置の構逍
を表わす要部の断面図であり、第２図は本発明の第２の
実施例の半導体集積回路装置の要部の断面図であり、 第３Ａ図〜第３Ｄ図は、第１図に示される半導体集積回
路装置の製造工程を示す断面図であり、第４Ａ図は本発
明の第３の丈施例のＣＡＭセルの一部破断した平面図で
あり、 第４Ｂ図は第４Ａ図の左半分における素子の配置を表わ
すための模式的平面図であり、第４Ｃ図は第４Ａ図のＣ
ＡＭセルの等価回路図であり、 第５図は第４Ａ図のＶ−■方向の矢視断面図であり、 第６図は第４Ａ図のＶｌ−Ｖ１方向の矢現断面図であり
、 第７図は第４Ａ図の■一■方向の矢現断面図であり、 第８図は本発明の第４の実施例のアナログ乗算器の簡略
化された回路図であり、 第９図は第８図に示されるアナログ乗算器のより詳細な
回路図であり、 第１０図は第８図、第９図に示されるアナログ乗算器の
動作を表わすためのタイミング図であり、第１１図は本
発明の第４の丈施例のアナログ乗算器の要部を示す平面
図であり、 第１２図は第１１図のｘｎ−ｘ■方向の矢視断面図であ
り、 第１３図は第１１図のｘｍ−ｘｍ方向の矢視断曲図であ
り、 第１４図は第１１図のＸＩＶ−ＸＩＶ方向の矢祖断面図
であり、 第１５図は従来のＤＲＡＭセルの構造を表わす断面図で
あり、 第１６図は従来のＤＲＡＭセルの等両回路図であり、 第１７図は、３｛・ランジスタＱＲＡＭセルの等価口路
図であり、 第１８図は、キャパシタを（−ｊする３トランジスタＤ
ＲＡＭセルの等価同路図であり、 第１９図は、第１８図に示される回路の要部の拡大回路
図であり、 第２０図は、第１９図に示される回路図に相当する従来
の半導体集積同路装置の断面図であり、第２１図は、Ｃ
ＡＭのブロック図であり、第２２図はＣＡＭアレイにお
けるＣＡＭセルの配置を表わす模式的平血図であり、 第２３図は、ＣＡＭセルの等価回路図であり、第２４図
は、キャパシタを有するＣＡＭセルの等価回路図であり
、 第２５図〜第３０図は、ＣＡＭセルの動作を表わす模式
図であり、 第３１図は従来の半導体集積回路装置の断面図である。 図中、１はストレージノード、２はセルプレート、３は
誘電体膜、４、４ａ，４ｂはトランスファゲート、７は
Ｐ型半導体基板、８、８ａはビット線、８ｂは反転ビッ
ト線、１０はワード線、１１、　””ｓ　　ｌｌｂ，１
２、１２ａ，１２ｂｓ　　１３はＮチャネルトランジス
タ、１４、１４ａ，１４ｂは蓄積ゲート、１５、１５ａ
、１５ｂはスタックトキャバシタ、１つは一致線、２０
はＣＡＭセルを表わす。 なお、図中、同一符号は同一、または相当箇所を示す。

Claims (1)

【特許請求の範囲】
1. （１）主表面を有する半導体基板と、 前記主表面上に形成される第１の導電領域と、前記主表
   面上に、前記第１の導電領域と間を隔てて形成され、か
   つ前記第１の導電領域と電気的に接続されるべき第２の
   導電領域と、 前記第１の導電領域および第２の導電領域に接続された
   容量素子とを含み、 前記容量素子は、 前記第１の導電領域と第２の導電領域とを電気的に接続
   するための第１の導電層と、 前記第１の導電層の上に形成された誘電体膜と前記誘電
   体膜上に形成された第２の導電層とを含む半導体集積回
   路装置。