CN109155310B - 存储器单元及存储器阵列 - Google Patents

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Abstract

一些实施例包含存储器单元，其具有由半导体基底支撑的第一晶体管，并且具有在所述第一晶体管之上并彼此垂直堆叠的第二及第三晶体管。一些实施例包含具有第一、第二及第三晶体管的存储器单元。所述第三晶体管在所述第二晶体管之上，且所述第二及第三晶体管在所述第一晶体管之上。所述第一晶体管具有第一及第二源极/漏极区，所述第二晶体管具有第三及第四源极/漏极区，且所述第三晶体管具有第五及第六源极/漏极区。读取位线与所述第六源极/漏极区耦合。写入位线与所述第一源极/漏极区耦合。写入字线包含所述第一晶体管的栅极。读取字线包含所述第三晶体管的栅极。电容器与所述第二源极/漏极区耦合并与所述第二晶体管的栅极耦合。

Description

存储器单元及存储器阵列
技术领域
存储器单元，例如具有三个晶体管及电容器的存储器单元(即，3T-1C存储器单元)。存储器阵列包括3T-1C存储器单元。
背景技术
现有技术存储器单元配置利用单个电容器与三个晶体管的组合，并且可称为3T-1C存储器单元。此类存储器单元在图1中被示意性地说明为存储器单元2。三个晶体管标记为T1、T2及T3。
T1的源极/漏极区与写入位线(WBL)连接，T1的另一源极/漏极区与电容器(CAP)连接。T1的栅极与写入字线(WWL)连接。
T2的源极/漏极区与公共板(CP)连接，T2的另一源极/漏极区与T3的源极/漏极区连接。公共板可与任何合适电压耦合，例如在大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)。在一些应用中，公共板的电压约为VCC的一半(即，约为VCC/2)。
T2的栅极与电容器(CAP)连接。
T3的源极/漏极区中的一者是与T2的源极/漏极区连接的源极/漏极区，且另一者与读取位线(RBL)连接。T3的栅极与读取字线(RWL)连接。
可在DRAM(动态随机存取存储器)中利用图1的3T-1C配置。目前，DRAM通常利用具有一个电容器与一晶体管的组合的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。与1T-1C配置相比，3T-1C配置的可能优点是存储在3T-1C配置内的电容器上的电荷用于控制T2的栅极而不是直接与位线共享。与1T-1C配置相比，这可使得能够在3T-1C配置中利用低得多的电容。现有1T-1C配置的可扩展性的一个限制是：已证明难以将具有足够高电容的电容器并入高度集成的架构中。因此，与1T-1C配置相比，3T-1C配置的利用以及此类配置的相关联较低电容需求可最终实现增加的可扩展性。然而，3T-1C配置具有比1T-1C配置更多的组件(三个晶体管而不是一个)，这可能使得难以将3T-1C配置并入高度集成的现代存储器架构中。
期望开发适合于并入高度集成的现代存储器架构中的3T-1C配置。
附图说明
图1是具有3个晶体管及1个电容器的现有技术存储器单元的示意图。
图2是说明具有3个晶体管及1个电容器的存储器单元的实例配置的框图。
图3是存储器阵列的区的示意性横截面侧视图，其展示具有3个晶体管及1个电容器的存储器单元的实例配置。
图4是图3的存储器阵列的示意顶视图。
图5及6是存储器阵列的示意性横截面侧视图，其说明具有3个晶体管及1个电容器的存储器单元的额外实例配置。
图7到11是T3晶体管的区，其展示此类晶体管的实例实施例配置。
具体实施方式
一些实施例包含3T-1C配置，其中两个或更多个组件相对于彼此垂直堆叠。此垂直堆叠可增加集成度。图2示意性地说明实例实施例3T-1C存储器单元架构5。所述架构包含由基底支撑的晶体管T1。
基底可包括半导体材料；且可(例如)包括单晶硅，大体上由单晶硅组成或由单晶硅组成。基底可称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，其包含(但不限于)块体半导体材料，例如半导体晶片(单独或呈包括其它材料的组合件)及半导体材料层(单独或呈包括其它材料的组合件)。术语“衬底”是指任何支撑结构，其包含(但不限于)上文描述的半导体衬底。在一些应用中，基底可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含(举例来说)难熔金属材料、阻隔材料、扩散材料、绝缘材料等中的一或多者。
晶体管T1的栅极电耦合到写入字线(WWL)，并且T1的源极/漏极区与写入位线(WBL)电耦合。在实施例中，写入字线及写入位线被展示为处于与T1大约共同的高度水平。在其它实施例中，写入字线及写入位线中的一或两者可相对于T1垂直移位。
晶体管T2及T3在T1之上，T3垂直堆叠在T2上方。在一些实施例中，T3可直接在T2之上，如所说明；并且在其它实施例中，除相对于T2垂直移位之外，T3还可相对于T2水平移位。
T3的源极/漏极区与T2的源极/漏极区电耦合。T3的另一源极/漏极区电耦合到读取位线(RBL)，并且T3的栅极与读取字线(RWL)电耦合。虽然说明读取位线(RBL)及写入位线(WBL)两者，但在一些实施例中，RBL及WBL可彼此电耦合并且作为单个位线操作。
电荷存储装置的第一节点共同电耦合到T1的源极/漏极区及T2的栅极，并且电荷存储装置的第二节点电耦合到公共板(CP)。电荷存储装置可为电容器(例如，铁电电容器或非铁电电容器)，或任何其它合适装置。在一些实施例中，电荷存储装置可为单独组件，例如(举例来说)电容器。在其它实施例中，电荷存储装置可为T2的部分。举例来说，电荷存储装置可对应于与T2的栅极电介质材料相关联的电容性质。参考图3、5及6的特定实施例更详细地描述电荷存储装置的各种实例配置。
T2的源极/漏极区与公共板(CP)电耦合。
展示晶体管T1、写入字线及写入位线与基底间隔开，以指示在一些实施例中在此类结构与基底之间可存在一或多个介入材料或组件。
图2的实例架构说明一些实施例包含3T-1C配置，其中晶体管T3垂直堆叠在晶体管T2上方，且其中晶体管T2及T3两者都在晶体管T1上方。下文参考图3到12描述实例3T-1C架构的堆叠布置的特定实例实施例及各种组件的特定实例实施例。
参考图3，说明存储器阵列10的一部分。存储器阵列包含3T-1C存储器单元。实例存储器单元12在由虚线13划分的区内，并且邻近存储器单元12a也在存储器阵列10的所说明部分中展示。
存储器阵列10的所说明部分包含基底14。此基底可包括上文相对于图2的基底描述的材料中的任何者。凹型晶体管16及16a延伸到基极14中。此类晶体管包含栅极电介质材料18及栅极电介质材料上方的导电栅极材料20。导电栅极材料由写入字线组成，所述写入字线相对于图3的横截面延伸进出页面，其中存储器单元12的写入字线标记为WWL-1，且存储器单元12a的写入字线标记为WWL-2。
栅极电介质材料18可包括任何合适组合物或组合物的组合，其包含(例如)氧化硅、高K电介质材料等。
导电栅极材料20可包括任何合适组合物或组合物的组合，其包含(例如)各种金属(例如，钨、钛等)、含金属的材料(例如，金属氮化物、金属硅化物、金属碳化物等)、导电掺杂的半导体材料(例如，导电掺杂的硅，导电掺杂的锗等)等中的一或多者。
绝缘材料22设置在导电栅极材料20上方。此绝缘材料可包括任何合适组合物或组合物的组合，其包含(例如)二氧化硅、氮化硅等。
虽然所说明的晶体管16及16a被展示为凹型装置，但在其它实施例中，晶体管可为平面装置或其它合适装置。晶体管16及16a分别对应于存储器单元12及12a的T1晶体管。
晶体管16包括导电掺杂的源极/漏极区23及24，以及在源极/漏极区23及24之间延伸的沟道区25。源极/漏极区23及24可分别称为第一源极/漏极区及第二源极/漏极区；并且沟道区25可被称为第一沟道区。晶体管16a包括类似于晶体管16的区23及24的源极/漏极区23a及24a，并且还包括在源极/漏极区23a及24a之间的沟道区25a。
晶体管16的源极/漏极区23及24在标记为AA1的作用区内，且晶体管16a的源极/漏极区23a及24a在标记为AA2的作用区内。
写入位线(WBL)26在晶体管16与16a之间，并且通过位接触件27与第一源极/漏极区23及23a电耦合。因此，写入位线26由邻近晶体管16及16a共享。在所说明的实施例中，电绝缘壳28围绕写入位线26延伸。电绝缘壳可包括任何合适组合物或组合合的组合，例如(举例来说)二氧化硅、氮化硅等。
写入位线26可包括任何合适导电组合物或导电组合物的组合；其包含(例如)各种金属(例如，钨、钛等)、含金属的材料(例如，金属氮化物、金属硅化物、金属碳化物等)、导电掺杂的半导体材料(例如，导电掺杂的硅，导电掺杂的锗等)等中的一或多者。
第二源极/漏极区24及24a分别延伸到电容器30及30a。此类电容器可替代地称为CAP1及CAP2。电容器是可与存储器单元12及12a一起利用的电荷存储装置的实例。
电容器中的每一者具有内节点(或第一节点)32、电容器电介质材料34及外节点(或第二节点)36。内节点32及外节点36可包括任何合适导电组合物或导电组合物的组合；其包含(例如)各种金属(例如，钨、钛等)、含金属的材料(例如，金属氮化物、金属硅化物、金属碳化物等)、导电掺杂的半导体材料(例如，导电掺杂的硅，导电掺杂的锗等)等中的一或多者。在一些实施例中，内节点32及外节点36可包括彼此相同的组合物，并且在其它实施例中可包括相对于彼此不同的组合物。
电容器电介质材料34可包括任何合适组合物或组合物的组合。在一些实施例中，电容器电介质材料可包括非铁电材料，并且可(例如)由二氧化硅、氮化硅、氧化铝、氧化铪、氧化锆等中的一或多者组成。在一些实施例中，电容器电介质材料可包括铁电材料。例如，电容器电介质材料可包括选自由以下各者组成的群组的一或多种材料，大体上由选自由以下各者组成的群组的一或多种材料组成，或由选自由以下各者组成的群组的一或多种材料组成：过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽及钛酸锶钡；且在其中具有掺杂剂，其包括硅、铝、镧、钇、铒、钙、镁、铌、锶及稀土元素中的一或多者。
在所说明的实施例中，外节点36直接抵靠基底14的半导体材料。在此类实施例中，基底的半导体材料可处于公共板电压，并因此提供与外节点36电耦合的公共板接触件。在其它实施例中，外节点可通过一或多种绝缘材料(未展示)与基底14电隔离，并且可与经形成以在基底14内延伸的线或其它合适导电结构(未展示)电耦合。
内节点32与T1晶体管16及16a的第二源极/漏极区24及24a电耦合。内节点可包括单个材料，其向下延伸通过源极/漏极区并到基底14中(如所展示)，或可包括多种不同材料。
内节点32与互连件38及38a电耦合，并且此类互连件延伸到T2晶体管42及42a的栅极40及40a。
互连件(38及38a)及栅极(40及40a)可包括任何合适导电组合物或导电组合物的组合；其包含(例如)各种金属(例如，钨、钛等)、含金属的材料(例如，金属氮化物、金属硅化物、金属碳化物等)、导电掺杂的半导体材料(例如，导电掺杂的硅，导电掺杂的锗等)等中的一或多者。在所展示的实施例中，互连件(38及38a)及栅极(40及40a)包括单个均质导电材料。在其它实施例中，栅极可包括与互连件不同的导电材料。
柱44及44a的半导体材料延伸通过栅极40及40a，其中柱44及44a的半导体材料通过栅极电介质材料46与栅极40及40a的导电材料间隔开。栅极电介质材料可包括任何合适组合物或组合物的组合；且可(例如)包括氧化硅、高K电介质材料等中的一或多者。柱44及44a可包括任何合适半导体材料或半导体材料的组合；例如(举例来说)硅、锗等。
T2晶体管42及42a包括柱44及44a的半导体材料内的沟道区48及48a。晶体管42包括在沟道区48的相对侧上并通过沟道区彼此电耦合的源极/漏极区50及52；用虚线51说明源极/漏极区与沟道区之间的大致边界。类似地，晶体管42a包括在沟道区48a的相对侧上的源极/漏极区50a及52a。晶体管42及42a可被称为第二晶体管，以将其与第一晶体管(16及16a)区分开。沟道区48及48a可称为第二沟道区，以将其与第一晶体管的第一沟道区(25及25a)区分开。源极/漏极区50及52可分别称为第三及第四源极/漏极区，以将其与第一晶体管25的第一及第二源极/漏极区23及24区分开；且类似地，源极/漏极区50a及52a可称为第三及第四源极/漏极区。
半导体材料柱向上延伸通过T3晶体管54及54a，并且此类T3晶体管可称为第三晶体管。
第三晶体管54及54a具有连接到读取字线的栅极56及56a，其中存储器单元12的读取字线标记为RWL-1，且存储器单元12a的读取字线标记为RWL-2。栅极56及56a可包括任何合适导电材料，例如(举例来说)先前参考第二晶体管T2的栅极42及42a描述的材料中的一或多者。
柱44及44a的半导体材料通过栅极电介质材料57与栅极56及56a的导电材料间隔开。此类栅极电介质材料可包括任何合适组合物或组合物的组合；且可(例如)包括氧化硅、高K电介质材料等中的一或多者。
第三晶体管54及54a具有在柱44及44a的半导体材料内的沟道区58及58a。晶体管54包括在沟道区58的相对侧上并通过沟道区彼此电耦合的源极/漏极区60及62；用虚线53说明源极/漏极区与沟道区之间的大致边界。类似地，晶体管54a包括在沟道区58a的相对侧上的源极/漏极区60a及62a。沟道区58及58a可称为第三沟道区。源极/漏极区60及62可分别称为第五及第六源极/漏极区；且类似地，源极/漏极区60a及62a可称为第五及第六源极/漏极区。
在所展示实施例中，晶体管T3的第五源极/漏极区60及60a与半导体柱44及44a内的晶体管T2的第四源极/漏极区52及52a重叠；并且在实践中，第四源极/漏极区可实际上与第五源极/漏极区相同并共同延伸。在其它实施例中，第五源极/漏极区可与第四源极/漏极区分离，并且通过互连件(未展示)电耦合到第四源极/漏极区。
可用任何合适掺杂剂将晶体管T1、T2及T3的源极/漏极区掺杂到任何合适导电类型。例如，晶体管的源极/漏极区在一些应用中可为多数n型掺杂，并且在其它应用中可为多数p型掺杂。
在所说明的实施例中，半导体柱44及44a从下电节点64延伸到上电节点66。节点64及66可包括任何合适导电材料，其包含(例如)各种金属(例如，钨、钛等)中、含金属的材料(例如，金属氮化物、金属硅化物、金属碳化物等)、导电掺杂的半导体材料(例如，导电掺杂的硅，导电掺杂的锗等)等中的一或多者。在一些实施例中，节点64及66可包括彼此相同的组合物，并且在其它实施例中可为相对于彼此不同的组合物。
节点64电耦合到公共板(CP)电压，并且节点66是读取位线(RBL)的部分。
在所说明的实施例中，第三晶体管T3垂直堆叠在第二晶体管T2上；公共板(CP)连接件64垂直地在第二晶体管T2下方并且与第二晶体管的源极/漏极区(例如，50/50a)电耦合，并且读取位线66在第三晶体管T3上方并且与第三晶体管的源极/漏极区(例如，62/62a)电耦合。
绝缘材料68经展示以环绕存储器单元12及12a的各种组件。此绝缘材料可包括任何合适组合物或组合物的组合；其包含(例如)二氧化硅、氮化硅、硼磷硅酸盐玻璃、旋涂电介质等中的一或多者。虽然绝缘材料68展示为单个均质材料，但在其它实施例中，绝缘材料可包含两种或更多种离散绝缘组合物。
在图3的所说明的实施例中，电容器30及30a向下延伸到基底14中并且在第一晶体管T1的栅极之下延伸。在其它实施例中，电容器可具有其它配置及位置(下文参考图5到7描述此类其它实施例的实例)。
图4是存储器阵列10的区的顶视图，其展示写入字线(WWL-1及WWL-2)16及16a、写入位线(WBL)26、位接触件27、电容器30及30a(CAP1及CAP2)以及作用区AA1及AA2之间的实例实施例关系。图3的横截面是沿图4的线3-3。读取字线及读取位线未在图4中展示以便简化图式。额外电容器30b及30c也在图4的视图中展示。
图5展示实例实施例存储器阵列100的一部分，其说明3T-1C存储器单元12及12a中的电容器30及30a的替代配置。
图5的电容器30及30a从基底14向上延伸，并且在T1晶体管的第二源极/漏极区(即，源极/漏极区24及24a)与T2晶体管的栅极(即，栅极40及40a)之间。在所说明的实施例中，内节点32与栅极40电耦合，并且外节点36与公共板(CP)连接件64电耦合。虽然单个均质导电材料被说明为延伸跨越内节点32以及栅极40及40a，但在其它实施例中，此类均质材料可由包括两种或更多种离散组合物的导电材料代替。
图6展示实例实施例存储器阵列200的一部分，其说明3T-1C存储器单元12及12a中的电容器30及30a的另一替代配置。
图6的电容器30及30a在第二晶体管T2的沟道区(沟道区48及48a)与第二晶体管T2的栅极(即，栅极40及40a)之间。在一些实施例中，电容器30及30a可包括T2晶体管的栅极电介质材料46，并且可对应于在晶体管的操作期间与此栅极电介质材料相关联的电容性质。换句话说，如果第二晶体管T2具有足够的栅极电容，那么第二晶体管T2用作电容器30。因此，在一些实施例中，第二晶体管T2的沟道区(沟道区48及48a)在长度上大于第三晶体管T3的沟道区(沟道区58及58a)以实现足够的栅极电容。在图6的实施例中，T2的沟道区展示为具有长度L1，并且T3的沟道区展示为具有长度L2，其中L2小于L1。
图6的实施例包括从T1晶体管的源极/漏极区24/24a延伸到T2晶体管的栅极40/40a的互连件80。在一些实施例中，此类互连件可包括与栅极40/40a相同的导电组合物，并且在其它实施例中可包括相对于栅极40/40a不同的组合物。
在其它实施例中可用其它电容性单元代替上文描述的图3到6的实施例中的所说明的电容器。例如，可用具有呈组合形式的两个或更多个电容器的电容性单元代替所述电容器中的任何者。
上文描述的实施例的晶体管T1、T2及T3可包括任何合适配置。例如，在所说明的实施例中，晶体管是场效应晶体管，但在其它实施例中，其它合适晶体管可代替晶体管T1、T2及T3中的一或多者；其中双极结型晶体管是晶体管配置的一个实例，其可替代地用于场效应晶体管。本文描述的场效应晶体管可取决于应用而利用包括非铁电材料及/或铁电材料的栅极电介质材料。晶体管的栅极可具有众多配置中的任何者，其中参考图7到11描述一些实例配置。所述图特定涉及T3晶体管栅极，但在其它实施例中，类似配置可用于T1及/或T2晶体管栅极。
参考图7，以图3、5及6的实施例中利用的类型的配置来展示T3晶体管栅极。特定来说，晶体管栅极56是具有均匀宽度的块，其中此宽度近似等于沟道区58的长度“L”。相反，图8到11的实施例中的每一者具有比沟道区的长度更窄的栅极，并且具有沿沟道区延伸的至少一个延伸区90。此外，图8到11的实施例中的每一者具有至少一个弯曲区92，其中栅极56接合到延伸区。图8的实施例展示形成大体上T形配置的栅极56及延伸区90，图9的实施例展示一起形成大体上U形配置的延伸区90及栅极56，并且图10及11的实施例展示形成大体上为架形配置(其中图11展示栅极56作为延伸区90上方的顶架，且图10展示栅极56作为延伸区90下方的底架)的栅极56及延伸区90。
图8到11的实施例相对于图7的实施例的优点可包含针对所需存取驱动参数的减小的栅极电阻及的相关联减少的电流要求。
上文描述结构及架构可并入存储器(例如，DRAM，SRAM等)及/或可以其它方式用在电子系统中。此类电子系统可为广泛范围的系统中的任何者，例如(举例来说)时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文所描述的各种材料、物质、组合物等可用现在已知或尚未开发的任何合适方法形成，其包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“电绝缘”两者皆可用于描述具有绝缘电性质的材料。所述术语在本发明中被认为是同义的。在一些情况下使用术语“电介质”，并且在其它情况下使用术语“电绝缘”可在本发明中提供语言变化以简化随后的权利要求书内的前置基础，并且不用于指示任何显著化学或电差异。
图式中的各种实施例的特定定向仅用于说明性目的，并且在一些应用中，实施例可相对于所展示的定向旋转。本文提供的描述及随后的权利要求书涉及在各种特征之间具有所描述的关系的任何结构，而不管结构是在图的特定定向上还是相对于此定向旋转。
所附说明的横截面视图仅展示横截面的平面内的特征，并且未展示横截面的平面后面的材料以简化图式。
当一结构在上文被称为在另一结构“上”或“抵靠”另一结构时，其可直接在另一结构上，或也可存在介入结构。相反，当一结构被称为“直接在”另一结构“上”或“直接抵靠”另一结构时，不存在介入结构。当结构被称为“连接”或“耦合”到另一结构时，其可直接连接或耦合到另一结构，或可存在介入结构。相反，当结构被称为“直接连接”或“直接耦合”到另一结构时，不存在介入结构。
一些实施例包含存储器单元，其具有由半导体基底支撑的第一晶体管，并且其具有在第一晶体管之上并彼此垂直堆叠的第二及第三晶体管。
一些实施例包含包括第一、第二及第三晶体管的存储器单元。第三晶体管在第二晶体管之上，且第二及第三晶体管在第一晶体管之上。第一晶体管具有第一及第二源极/漏极区，第二晶体管具有第三及第四源极/漏极区，且第三晶体管具有第五及第六源极/漏极区。存储器单元包含延伸通过第二及第三晶体管的半导体材料柱。半导体材料柱包含第三、第四、第五及第六源极/漏极区以及第二及第三晶体管的沟道区。
一些实施例包含具有第一、第二及第三晶体管的存储器单元。第三晶体管在第二晶体管之上，且第二及第三晶体管在第一晶体管之上。第一晶体管具有通过第一沟道区彼此电耦合的第一及第二源极/漏极区，所述第二晶体管具有通过第二沟道区彼此电耦合的第三及第四源极/漏极区，且第三晶体管具有通过第三沟道区彼此电耦合的第五及第六源极/漏极区。第四及第五源极/漏极区彼此电耦合。读取位线在第三晶体管之上并与第六源极/漏极区电耦合。写入位线邻近第一晶体管并与第一源极/漏极区电耦合。写入字线包含第一晶体管的栅极。读取字线包含第三晶体管的栅极。电容器与第二源极/漏极区电耦合并与第二晶体管的栅极电耦合。
一些实施例包含一种设备，其包括半导体基底及多个存储器单元；且多个存储器单元中的每一者包括第一及第二晶体管。第一晶体管包含形成在半导体基底中的第一及第二源极/漏极区、其间的第一沟道区及控制第一沟道区的第一栅极，并且第一栅极电连接到第一字线。第二晶体管包含第三及第四源极/漏极区、其间的第二沟道区及控制第二沟道区的第二栅极。第三及第四源极/漏极区及第二沟道区在半导体基底上方在第一位线与公共板之间彼此垂直安置，并且第二栅极电耦合到第一晶体管的第二源极/漏极区。

Claims (7)

1.一种存储器阵列，其包括：
两个存储器单元，其沿横截面彼此相邻；所述两个存储器单元是第一存储器单元及第二存储器单元；所述第一存储器单元包括第一三晶体管一电容器3T-1C配置的三个晶体管及电容器；所述第一存储器单元的所述三个晶体管为第一晶体管、第二晶体管及第三晶体管，且所述第一存储器单元的所述电容器为第一电容器；所述第二存储器单元包括第二三晶体管一电容器3T-1C配置的三个晶体管及电容器；所述第二存储器单元的所述三个晶体管为第四晶体管、第五晶体管及第六晶体管，且所述第二存储器单元的所述电容器为第二电容器；所述第一、第二、第三、第四、第五及第六晶体管分别具有第一、第二、第三、第四、第五及第六晶体管栅极；
所述第一及第四晶体管栅极延伸到半导体基底中；所述第一晶体管栅极与第一写入字线耦合，且所述第四晶体管栅极与第二写入字线耦合；
写入位线WBL，其在所述半导体基底上方并沿所述横截面在所述第一及第四晶体管栅极之间；
第一电容器，其所述沿横截面在所述第一晶体管栅极的与所述WBL相对的侧上，且第二电容器沿所述横截面在所述第四晶体管栅极的与所述WBL相对的侧上；所述第一晶体管栅极门控耦合所述第一电容器与所述WBL，且所述第四晶体管栅极门控耦合所述第二电容器与所述WBL；
第一延伸部，其将所述第一电容器的节点耦合到所述第二晶体管栅极；及第二延伸部，其将所述第二电容器的节点耦合到所述第五晶体管栅极；所述第一及第二延伸部通过介入区彼此间隔开；所述第一延伸部包含所述第一电容器之上的第一肘部，且所述第二延伸部包括所述第二电容器之上的第二肘部；所述第一肘部沿垂直行进通过所述WBL中心的平面大体上是所述第二肘部的镜像；
导电材料轨道，其与公共板CP电压耦合；所述轨道在所述第二及第五晶体管栅极下方；
第一半导体柱，其从所述轨道的顶部延伸到读取位线RBL的底部，其中所述第二晶体管栅极邻近所述第一半导体柱；第二半导体柱，其从所述轨道的顶部延伸到所述RBL的所述底部，其中所述第五晶体管栅极邻近所述第二半导体柱；
所述第三晶体管栅极在所述第二晶体管栅极之上并邻近所述第一半导体柱；且所述第六晶体管栅极在所述第五晶体管栅极之上并邻近所述第二半导体柱；所述第三晶体管栅极与第一读取字线耦合，且所述第六晶体管栅极与第二读取字线耦合；
所述第三晶体管栅极门控耦合所述RBL与所述第二及第三晶体管栅极之间的所述第一半导体柱的区，且所述第二晶体管栅极门控耦合所述轨道的所述CP电压与所述第二及第三晶体管栅极之间的所述第一半导体柱的所述区；及
所述第六晶体管栅极门控耦合所述RBL与所述第五及第六晶体管栅极之间的所述第二半导体柱的区，且所述第五晶体管栅极门控耦合所述轨道的所述CP电压与所述第五及第六晶体管栅极之间的所述第二半导体柱的所述区。
2.根据权利要求1所述的存储器阵列，其中所述第一及所述第二电容器延伸到所述半导体基底中。
3.根据权利要求1所述的存储器阵列，其中所述第一及第二电容器向下延伸到所述第一及第四晶体管栅极之下。
4.根据权利要求1所述的存储器阵列，其中所述第一及第二电容器在所述半导体基底上方。
5.根据权利要求1所述的存储器阵列，其中所述轨道直接抵靠所述第一及第二电容器的外节点。
6.根据权利要求1所述的存储器阵列，其中所述轨道不直接抵靠所述第一及第二电容器的外节点。
7.一种存储器单元，其包括：
第一、第二及第三晶体管，其中所述第三晶体管在第二晶体管之上，且其中所述第二及第三晶体管在所述第一晶体管之上；所述第一晶体管具有第一及第二源极/漏极区，所述第二晶体管具有第三及第四源极/漏极区，且所述第三晶体管具有第五及第六源极/漏极区；其中所述存储器单元包含延伸通过所述第二及第三晶体管的半导体材料柱，并且其中所述半导体材料柱包含所述第三、第四、第五及第六源极/漏极区以及所述第二及第三晶体管的沟道区；
第一位线，其在所述第二晶体管下方并与所述第一源极/漏极区电耦合；
第二位线，其在所述第三晶体管之上并与所述第六源极/漏极区电耦合；
电容器，其与所述第二源极/漏极区电耦合并与所述第二晶体管的栅极电耦合；及
其中所述电容器在所述第二晶体管的沟道区与所述第二晶体管的所述栅极之间。
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