JP2015038797A - 半導体装置及びその駆動方法 - Google Patents
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Abstract
【課題】電荷保持特性に優れ、データの読み出し速度に優れた、半導体装置を提供すること。【解決手段】第１のＯＳトランジスタのソース及びドレインの一方は、第２のＯＳトランジスタのゲート及び第１の容量素子の一方の電極に接続し、第２のＯＳトランジスタのソース及びドレインの一方は、第２の容量素子の一方の電極及びＳｉトランジスタのソース及びドレインの一方に接続する。第２のＯＳトランジスタのゲートを、電荷保持ノードとし、当該電荷保持ノードへの電荷注入及び電荷保持を第１のＯＳトランジスタで制御し、書き込みデータに対応した電位を電荷保持ノードに格納する。第２のＯＳトランジスタのソース及びドレインの他方を、高電位を与える配線に接続し、書き込みデータに対応して、第２の容量素子の電位を保持する。そしてＳｉトランジスタにより、書き込みデータに対応した信号を読み出す。【選択図】図１
Description
本発明は半導体装置及びその駆動方法に関する。
シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタ（Ｓｉトランジスタともいう）と、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）をチャネル形成領域となる半導体層に用いたトランジスタ（ＯＳトランジスタともいう）と、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。また、ＯＳトランジスタと容量素子と、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献２参照）。
半導体装置の性能を高めるため、Ｓｉトランジスタの微細化が有効である。しかしながらＳｉトランジスタの微細化に伴い、ゲート絶縁膜の薄膜化が進むため、ゲート絶縁膜を介したリーク電流が問題となってくる。そのため、上記半導体装置のように、電荷を保持するノードをＳｉトランジスタのゲートと接続している場合、ノードに蓄積した電荷がＳｉトランジスタのゲート絶縁膜を介してリークしてしまう。したがって、ＯＳトランジスタが非導通状態でのリーク電流（オフ電流）が低いという特性を生かしてデータの保持を可能とした半導体装置では、該ノードでの電荷を保持する特性（電荷保持特性）が低下してしまう。
また、ＯＳトランジスタと容量素子とを組み合わせでデータの保持を可能にした半導体装置では、ＯＳトランジスタを介して直接データを読み出す構成のため、メモリセルの読み出し速度がＯＳトランジスタの駆動能力に依存する。そのため、Ｓｉトランジスタを微細化することによる駆動能力の向上の恩恵を受けることができない。
そこで、本発明の一態様は、電荷を保持するノードにおける電荷保持特性に優れた、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、メモリセルにおけるデータの読み出し速度に優れた、新規な構成の半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、メモリセルを第１のＯＳトランジスタ（第１のトランジスタともいう）と、第２のＯＳトランジスタ（第２のトランジスタともいう）と、Ｓｉトランジスタ（第３のトランジスタともいう）と、第１の容量素子と、第２の容量素子と、で構成する。第１のＯＳトランジスタのソース及びドレインの一方は、第２のＯＳトランジスタのゲート及び第１の容量素子の一方の電極に接続し、第２のＯＳトランジスタのソース及びドレインの一方は、第２の容量素子の一方の電極及びＳｉトランジスタのソース及びドレインの一方に接続する。第２のＯＳトランジスタのゲートを、電荷を保持するためのノード（電荷保持ノード）とし、当該電荷保持ノードへの電荷注入及び電荷保持を第１のＯＳトランジスタで制御し、書き込みデータに対応した電位を電荷保持ノードに格納する。第２のＯＳトランジスタのソース及びドレインの他方を高電位を与える配線に接続し、書き込みデータに対応して、第２の容量素子の電位を保持する。そしてＳｉトランジスタにより、書き込みデータに対応した信号を読み出す。
前述の構成におけるＳｉトランジスタと第２の容量素子は、ＤＲＡＭのメモリセルと同様の構成であるが、データ保持時もしくはデータ読み出し時に、容量素子の電位が変化しても、第２のＯＳトランジスタを介して電荷が注入されるので、いわゆるリフレッシュ動作が不要となる。また、シリコントランジスタの微細化により、読み出し速度を向上することができる。なお、第１のＯＳトランジスタは、オフ電流が極めて低いトランジスタとし、第２のＯＳトランジスタは、ゲートリーク電流が極めて少ないトランジスタ、具体的にはゲート絶縁膜が十分に厚いトランジスタとすることで、電荷保持特性の優れた半導体装置とする。
本発明の一態様は、ソース及びドレインの一方が書き込みデータ線に電気的に接続され、ゲートが書き込み選択線に電気的に接続された第１のトランジスタと、ソース及びドレインの一方が定電位を与える配線に電気的に接続され、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、一方の電極が第１のトランジスタのソース及びドレインの他方、及び第２のトランジスタのゲートに電気的に接続され、他方の電極がグラウンド線に電気的に接続された第１の容量素子と、一方の電極が第２のトランジスタのソース及びドレインの他方に電気的に接続され、他方の電極がグラウンド線に電気的に接続された第２の容量素子と、ソース及びドレインの一方が第２のトランジスタのソース及びドレインの他方に電気的に接続され、ゲートが読み出し選択線に電気的に接続され、ソース及びドレインの他方が読み出しデータ線に電気的に接続された第３のトランジスタと、を有し、第１のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、第３のトランジスタは、半導体層に単結晶シリコンを有するトランジスタであり、第２のトランジスタのゲート絶縁膜の膜厚は、第３のトランジスタのゲート絶縁膜の膜厚よりも大きい半導体装置である。
本発明の一態様において、第１の容量素子及び第２の容量素子は、同じ層に設けられた容量素子である半導体装置が好ましい。
本発明の一態様において、第２のトランジスタは、半導体層に、第３のトランジスタの半導体層とは異なる層に設けられたシリコンを有するトランジスタである半導体装置が好ましい。
本発明の一態様において、第２のトランジスタは、半導体層に酸化物半導体を有するトランジスタである半導体装置が好ましい。
本発明の一態様において、第２のトランジスタは、第１のトランジスタと同じ層に設けられたトランジスタである半導体装置が好ましい。
本発明の一態様は、第１のトランジスタを導通状態として、第１のトランジスタのソース及びドレインの一方にあるデータを、第１のトランジスタのソース及びドレインの他方にある第１のノードに書き込み、その後、第１のトランジスタを非導通状態として第１のノードにデータの保持をし、データに従って、ゲートが第１のノードに電気的に接続された第２のトランジスタの導通状態又は非導通状態を制御し、第２のトランジスタのソース及びドレインの一方にある配線の電位が、第２のトランジスタのソース及びドレインの他方にある第２のノードに与えられるか否かを制御することで、第２のノードにおいてデータに対応する読み出し電位を保持させ、第２のノードに電気的に接続された第３のトランジスタを導通状態として、電気的に浮遊状態とした読み出しデータ線と第２のノードとを電気的に接続し、変化した読み出しデータ線の電位を読み出し、第３のトランジスタを非導通状態として、読み出しデータ線と第２のノードとを電気的に接続することで変化した読み出し電位を、データに従って第２のトランジスタを導通状態又は非導通状態を制御し、復元する半導体装置の駆動方法である。
本発明の一態様において、前記第２のノードに保持される読み出し電位は、第２のトランジスタを介して与えられると同時に、第３のトランジスタを導通状態として第３のトランジスタを介して与えられる電位である半導体装置の駆動方法が好ましい。
本発明の一態様において、電気的に浮遊状態とした読み出しデータ線は、Ｌレベルの電位として電気的に浮遊状態としたものである半導体装置の駆動方法が好ましい。
本発明の一態様により、電荷を保持するノードにおける電荷保持特性に優れた、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、メモリセルにおけるデータの読み出し速度に優れた、新規な構成の半導体装置を提供することができる。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、半導体装置の回路構成、及びその動作について説明する。
本実施の形態では、半導体装置の回路構成、及びその動作について説明する。
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。
まず図１では、半導体装置が有するメモリセルＭＣの一例を示す回路図について示し、説明する。なおメモリセルＭＣは、実際には半導体装置内において、マトリクス状に複数設けられている。
まずメモリセルＭＣが有する各構成について説明する。
図１に示すメモリセルＭＣは、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃｐ１、及び容量素子Ｃｐ２を有する。なお図１では、トランジスタＴｒ１乃至トランジスタＴｒ３をｎチャネル型のトランジスタとして説明する。なお図１で、トランジスタＴｒ１、トランジスタＴｒ２及び容量素子Ｃｐ１で構成される回路部は、電荷を保持するためのノード（電荷保持ノード）を有する。
トランジスタＴｒ１は、書き込み選択信号に従って、電荷保持ノードへのデータの書き込みを制御する機能を有するトランジスタである。トランジスタＴｒ１のゲートは、書き込み選択信号を与える書き込み選択線ＷＧに接続されている。トランジスタＴｒ１のソース及びドレインの一方は、データを与える書き込みデータ線ＷＤに接続されている。
トランジスタＴｒ２は、電荷保持ノードに書き込まれたデータに対応する電位に従って、データを読み出すためのノード（データ読み出しノード）への、電荷の充放電を制御する機能を有するトランジスタである。トランジスタＴｒ２のゲートは、トランジスタＴｒ１のソース及びドレインの他方、並びに容量素子Ｃｐ１の一方の電極に接続されている。トランジスタＴｒ２のソース及びドレインの一方は、定電位を与える配線ＶＳに接続されている。なおトランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートと、容量素子Ｃｐ１の一方の電極が接続された電荷保持ノードを、以下ノードＮ１という。
トランジスタＴｒ３は、トランジスタＴｒ２の導通状態の場合に、読み出し選択信号に従って、データに対応する電位（読み出し電位）をデータ読み出しノードから読み出すための制御を行う機能を有するトランジスタである。トランジスタＴｒ３のゲートは、読み出し選択信号を与える読み出し選択線ＲＧに接続されている。トランジスタＴｒ３のソース及びドレインの一方は、トランジスタＴｒ２のソース及びドレインの他方、並びに容量素子Ｃｐ２の一方の電極に接続されている。トランジスタＴｒ３のソース及びドレインの他方は、データを読み出すための電圧が与えられる読み出しデータ線ＲＤに接続されている。なおトランジスタＴｒ２のソース及びドレインの他方と、トランジスタＴｒ３のソース及びドレインの一方と、容量素子Ｃｐ２の一方の電極が接続されたデータ読み出しノードを、以下ノードＮ２という。
容量素子Ｃｐ１は、ノードＮ１の電位を保持する機能を有する容量素子である。容量素子Ｃｐ１の一方の電極は、ノードＮ１に接続されている。また容量素子Ｃｐ１の他方の電極は、グラウンド線に接続されている。なお容量素子Ｃｐ１の他方の電極は、定電位の配線に接続されていればよく、グラウンド線に接続される構成に限らない。
なお容量素子Ｃｐ１は、ノードＮ１での電荷の移動を伴った電位の変動を抑制できる程度に設けられればよい。そのため、ノードＮ１の寄生容量や、トランジスタＴｒ２のゲート容量を利用することで、容量素子Ｃｐ１を省略することも可能である。
容量素子Ｃｐ２は、ノードＮ２の電位を保持する機能を有する容量素子である。容量素子Ｃｐ２の一方の電極は、ノードＮ２に接続されている。また容量素子Ｃｐ２の他方の電極は、グラウンド線に接続されている。なお容量素子Ｃｐ２の他方の電極は、定電位の配線に接続されていればよく、グラウンド線に接続される構成に限らない。
なお容量素子Ｃｐ２は、読み出しデータ線ＲＤを介してデータを読み出す際、ノードＮ２での静電容量によって読み出しデータ線ＲＤの電位が変動し、データの読み出しが可能となる程度に設けられればよい。そのため、ノードＮ２の寄生容量を利用することで、容量素子Ｃｐ２を省略することも可能である。
なお書き込み選択線ＷＧ、読み出し選択線ＲＧ、書き込みデータ線ＷＤ、読み出しデータ線ＲＤの各信号線は、説明のため、それぞれの信号線が有する機能を抜き出して組み合わせた名称と付している。そのため各信号線は、各信号線に付した名称の機能に限定されるものではない。なお本明細書において、書き込み選択線ＷＧ、読み出し選択線ＲＧ、書き込みデータ線ＷＤ、読み出しデータ線ＲＤの各信号線は、単に信号線ということもある。
書き込み選択線ＷＧに与えられる書き込み選択信号は、トランジスタＴｒ１の導通状態又は非導通状態を制御するための信号である。トランジスタＴｒ１がｎチャネル型トランジスタの場合、書き込み選択信号がＨレベルで導通状態となり、Ｌレベルで非導通状態となるようトランジスタＴｒ１は制御される。トランジスタＴｒ１が導通状態となることで、トランジスタＴｒ１のソース及びドレインの一方の電位（書き込みデータ線ＷＤの電位）がトランジスタＴｒ１のソース及びドレインの他方（ノードＮ１）に与えられる。なお、ノードＮ１に書き込まれる電位は、書き込みデータ線ＷＤの電位からトランジスタＴｒ１の閾値電圧分だけ低下する場合がある。そのため、書き込み選択信号のＨレベルの電位は、予め、書き込みデータ線ＷＤに与えられる電位より高く設定することが好ましい。
書き込みデータ線ＷＤに与えられるデータは、ノードＮ１に記憶されるデータである。ノードＮ１に記憶されるデータは、一例として、１ビットのデータを記憶する場合、データ”０”を記憶する場合にはＬレベルの電位、データ”１”を記憶する場合にはＨレベルの電位となる。
ノードＮ１は、書き込みデータ線ＷＤに与えられるデータに応じた電位を保持するためのノードである。ノードＮ１では、電荷の移動を伴った電位の変動を極めて小さくすることで、保持した電位に対応するデータを記憶することができる。ノードＮ１は、トランジスタＴｒ１及びトランジスタＴｒ２のゲート絶縁膜を介したリーク電流を極めて小さくすることで電荷の移動を伴った電位の変動を極めて小さくし、保持した電位に対応するデータを記憶することができる。
定電位を与える配線ＶＳは、トランジスタＴｒ２の導通状態又は非導通状態の変化に従って、ノードＮ２での電荷の充放電を行うための電位が与えられる配線である。一例として配線ＶＳは、Ｈレベルの電位が与えられる配線である。
読み出し選択線ＲＧに与えられる読み出し選択信号は、トランジスタＴｒ３の導通状態又は非導通状態を制御するための信号である。具体的には、トランジスタＴｒ３がｎチャネル型トランジスタの場合、読み出し選択信号がＨレベルで導通状態となり、読み出し選択信号がＬレベルで非導通状態となる。
ノードＮ２は、読み出し電位を保持することができるノードである。読み出し電位は、トランジスタＴｒ３が導通状態とすることで、読み出しデータ線ＲＤを介して与えられる電位である。トランジスタＴｒ３を導通状態とすることで、読み出しデータ線ＲＤに与えたデータに相当するＨレベル又はＬレベルの電位がノードＮ２に与えられ、データを書き込むことができる。
なおノードＮ２では、トランジスタＴｒ３が非導通状態時において、ノードＮ１の電位に従ってトランジスタＴｒ２の導通状態又は非導通状態が切り替わることを利用して、データに対応する電位である読み出し電位を記憶することができる。例えば、ノードＮ１の電位がＨレベルのとき、トランジスタＴｒ２が導通状態となり、定電位を与える配線ＶＳのＨレベルの電位が読み出し電位としてノードＮ２に与えられる。また、ノードＮ１の電位がＬレベルのとき、トランジスタＴｒ２が非導通状態となり、予めトランジスタＴｒ３を介して読み出しデータ線ＲＤより与えられたＬレベルの電位が読み出し電位としてノードＮ２に与えられる。
なおノードＮ２の読み出し電位は、トランジスタＴｒ３を導通状態とすることで、読み出しデータ線ＲＤを介して読み出すことができる。トランジスタＴｒ３を導通状態とすることで、読み出しデータ線ＲＤの寄生容量と容量素子Ｃｐ２との容量結合により、読み出しデータ線ＲＤの電位、及びノードＮ２の電位が変化することを利用してデータを読み出すことができる。
なおノードＮ２の読み出し電位を読み出しデータ線ＲＤを介して読み出すために、予め読み出しデータ線ＲＤに電位を与え、電気的に浮遊状態としておけばよい。具体的に、読み出しデータ線ＲＤに与えられる電位は、Ｌレベルの電位、グラウンド電位、もしくはプリチャージ電位である。
なおデータを読み出すことで変化したノードＮ２の電位は、ノードＮ１の電位に従って、もとに復元することが可能である。具体的には、ノードＮ２の電位がＨレベルでデータを読み出すことによりＨレベルから電位が低下した際には、ノードＮ１の電位がＨレベルのため、トランジスタＴｒ２が導通状態となり、配線ＶＳのＨレベルの電位がノードＮ２に与えられて、もとのＨレベルの電位に復元することができる。なおノードＮ２の電位がＬレベルの場合は、データを読み出すことでノードＮ２の電位が変化しないようにしておくことが好ましい。例えば、データを読み出す際、電気的に浮遊状態として与える電位をＬレベルの電位としておけばよい。
なお読み出し電位がＨレベルの場合、容量素子Ｃｐ２自体のリーク電流、トランジスタＴｒ３のソースとドレインとの間のリーク電流などにより、ノードＮ２の電位は低下する。しかしメモリセルに保持するデータが”１”、すなわちノードＮ１の電位がＨレベルの場合、トランジスタＴｒ２が導通状態となるため、ノードＮ２の電位が低下した分を補う電荷がトランジスタＴｒ２を介して供給され、ノードＮ２の電位を一定に保つことができる。
以上が、メモリセルＭＣが有する各構成についての説明である。
図１のメモリセルＭＣの構成では、ノードＮ１でデータに相当する電位を保持し、データを記憶することができる。そして、該データに従って、ノードＮ２の読み出し電位を保持することができる。ノードＮ１には、トランジスタＴｒ１を導通状態とすることで、書き込みデータ線ＷＤに与えられたデータの書き込みが行われる。また、ノードＮ１は、トランジスタＴｒ１を非導通状態とすることで、長時間、電位の保持をし、データを記憶することができる。
ノードＮ１での電荷の移動を伴った電位の変動を抑え、データの長時間の保持を実現するためには、第１に、トランジスタＴｒ１のソースとドレイン間のリーク電流が極めて少ないこと、第２に、トランジスタＴｒ２のゲート絶縁膜を介したリーク電流が極めて小さいことが、求められる。
ノードＮ１での電荷の移動を伴った電位の変動を抑えるため、トランジスタＴｒ１には、ソースとドレインとの間のリーク電流が極めて少ないトランジスタが用いられることが好ましい。ここでは、リーク電流が少ないとは、室温においてチャネル幅１μｍあたりの規格化されたリーク電流が１０ｚＡ／μｍ以下であることをいう。リーク電流は少ないほど好ましいため、この規格化されたリーク電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにソースとドレインとの間のリーク電流が極めて少ないトランジスタとしては、チャネルが酸化物半導体中に形成されているトランジスタが挙げられる。
ノードＮ１での電荷の移動を伴った電位の変動を抑えるため、トランジスタＴｒ２には、ゲート絶縁膜を介したリーク電流が極めて小さいトランジスタが用いられることが好ましい。トランジスタＴｒ２のゲート絶縁膜を介したリーク電流は、トランジスタＴｒ１の、ソースとドレインとの間のリーク電流と同程度の極めて小さいリーク電流とすることが好ましい。
トランジスタＴｒ２のゲート絶縁膜を介したリーク電流は、ノードＮ１での電荷の移動を伴った電位の変動を抑えるために、１０ｙＡ以下、好ましくは１ｙＡ以下とすればよい。このリーク電流を満たすためには、ＳｉトランジスタであるトランジスタＴｒ３のゲート絶縁膜と比較して、トランジスタＴｒ２のゲート絶縁膜を厚く設けることが好適である。
なおトランジスタＴｒ２のゲート絶縁膜を介したリーク電流が１０ｙＡ以下とすることは、ノードＮ１におけるデータに相当する電荷の保持に求められる保持期間をもとに算出される。具体的には電荷Ｑを約１０年間（ｔ≒３×１０８ｓ）保持するために必要なリーク電流Ｉは、ノードＮ１の静電容量Ｃを１０ｆＦとし、許容される電圧の変化ΔＶを０．３Ｖとすると、式（１）を用いて１０ｙＡ以下であると見積もることができる。
Ｑ＝Ｃ×Ｖ≧Ｉ×ｔ （１）
この電荷の保持に必要なリーク電流１０ｙＡ以下を満たすゲート絶縁膜の膜厚は、チャネル幅およびチャネル長が共に１μｍのトランジスタにおいて、ゲート絶縁膜の材料を酸化シリコンに換算すると、約６ｎｍ以上であると見積もることができる。
なおゲート絶縁膜の膜厚の見積もりは、非特許文献『Ｋａｚｕｎａｒｉ Ｉｓｈｉｍａｒｕ、「４５ｎｍ／３２ｎｍ ＣＭＯＳ−Ｃｈａｌｌｅｎｇｅ ａｎｄ ｐｅｒｓｐｅｃｔｉｖｅ」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、２００８年、第５２巻、ｐ．１２６６−１２７３』のｆｉｇ．９におけるグラフを用いて、説明することができる。
この非特許文献のｆｉｇ．９は、横軸にゲート絶縁膜の膜厚を酸化シリコンの膜厚に換算した膜厚（ｎｍ）、縦軸に単位面積当たりのリーク電流（Ａ／ｃｍ２）としたグラフを示している。このグラフにおける酸化シリコンの特性を示す直線の勾配から膜厚が１ｎｍ増えるにつれて単位面積当たりのリーク電流の変化が１／１００００倍程度になると見積もることができる。非特許文献のｆｉｇ．９によると、酸化シリコンでの膜厚２ｎｍにおけるリーク電流は、１×１０−１（Ａ／ｃｍ２）、すなわち１×１０−９（Ａ／μｍ２）と見積もることができ、この値をもとに前述の１ｎｍ増えるにつれての単位面積当たりのリーク電流の変化率を加味すると、酸化シリコンに換算したゲート絶縁膜の膜厚が約６ｎｍであるときの単位面積あたりのリーク電流を、約１×１０−２５Ａ／μｍ２と見積もることができる。この単位面積あたりのリーク電流の値から、チャネル幅およびチャネル長が共に１μｍのトランジスタでのリーク電流を１０ｙＡ以下とするためのゲート絶縁膜の膜厚は、約６ｎｍ以上であると見積もることができる。なおトランジスタＴｒ３におけるゲート絶縁膜は、微細化プロセスによるＳｉトランジスタで作製される場合でも６ｎｍ以上あればトランジスタＴｒ２と同じ膜厚でもよい。
図１に示すメモリセルＭＣの構成でトランジスタＴｒ２は、ノードＮ１の電位に従って、トランジスタＴｒ２の導通状態を制御する。トランジスタＴｒ２が導通状態となったときの、配線ＶＳの電位をノードＮ２に与え、容量素子Ｃｐ２の充放電を行う程度の駆動能力があれば十分である。
一方、トランジスタＴｒ３では、データの読み出し動作を行う際、読み出しデータ線ＲＤの放電を高速に行う必要があり、トランジスタＴｒ２と比べて高い駆動能力が求められる。そのため、トランジスタＴｒ３は微細化されたＳｉトランジスタが好ましい。なお本実施の形態の構成では、トランジスタＴｒ３のゲートにノードＮ１は接続されていないため、微細化に伴い、当該トランジスタＴｒ３のゲート絶縁膜が薄膜化し、ゲート絶縁膜を介して流れるリーク電流が増大しても、ノードＮ１での電荷の保持に直接は影響しない。
前述のように、トランジスタＴｒ２は、トランジスタＴｒ３と比べて、相対的に駆動能力は低くても良い。そのためトランジスタＴｒ２は、トランジスタＴｒ３と比べてゲート絶縁膜を厚くでき、トランジスタＴｒ１の、ソースとドレインとの間のリーク電流と同程度、もしくはそれ以下の極めて小さいリーク電流とすることができる。
そして図１に示すノードＮ１の構成では、トランジスタＴｒ１にＯＳトランジスタを用い、トランジスタＴｒ２にゲート絶縁膜を介して流れるリーク電流の少ないトランジスタを用いることで、ノードＮ１における電荷保持特性に優れた半導体装置とすることができる。
なお、トランジスタＴｒ２は、ゲート絶縁膜を介したリーク電流が極めて少ないトランジスタとする構成であればよいが、これに加えてトランジスタＴｒ１と同様にＯＳトランジスタとする構成が好ましい。このような構成とすることで、トランジスタＴｒ２が非導通状態のときにトランジスタＴｒ２を介して流れる電流を低減することができる。したがって、配線ＶＳと読み出しデータ線ＲＤとの間で、不要なリーク電流が流れることを防ぐことができる。
なお本実施の形態の構成では、メモリセルＭＣを、電源供給を停止後であってもデータを記憶できる不揮発性の記憶回路とすることができる。そのため、一旦、ノードＮ１に書き込まれたデータは、再度、トランジスタＴｒ１を導通状態とするまで、ノードＮ１に記憶し続けることができる。本実施の形態の構成では、トランジスタＴｒ３のゲート絶縁膜を流れるリーク電流が増大しても、ノードＮ１での電荷の保持に影響がない。そのため、Ｓｉトランジスタのゲート絶縁膜を介したリーク電流が生じても、不揮発性の記憶回路の機能が損なわれることのない半導体装置とすることができる。
また、図１のメモリセルＭＣの構成では電荷保持特性に優れた半導体装置とすることができるといった利点に加えて、読み出し速度の向上が図られた半導体装置といった利点を有する。メモリセルＭＣにおけるデータの読み出しは、トランジスタＴｒ３と容量素子Ｃｐ２とで構成するＤＲＡＭのメモリセルにおけるデータ読み出しと同様と考えることもできるが、次の点で、本実施の形態の構成は有効である。
すなわち、通常のＤＲＡＭセルでは、データ読み出しの後に、容量素子の電位が変化するため、データの書き直しが必要となり、その期間は他のメモリセルのデータ書き込み及びデータ読み出しは不可能である。しかし、本実施の形態における構成では、トランジスタＴｒ３を非導通状態とした後、トランジスタＴｒ２を介して、電荷の補充がなされる。したがってリフレッシュ動作を間に挟むことなく、他のメモリセルのデータ書き込み及びデータ読み出しを行うことができる。
また、通常のＤＲＡＭでは、データ読み出しの際、メモリセルにおける容量素子の静電容量と、ビット線の寄生容量と、の容量分配によるビット線の電位変化がセンスアンプなどで検出できる程度に十分大きくする必要があり、メモリセルの容量素子の容量値を大きくする必要がある。しかし、本実施の形態における構成では、トランジスタＴｒ２も読み出しデータ線ＲＤの電位変化に作用するため、メモリセルＭＣの容量素子Ｃｐ２の容量値を低減して設けることができる。
次いで、図２（Ａ）、（Ｂ）に示すタイミングチャート図を用いて図１に示したメモリセルＭＣの動作の一例について説明する。なお図２（Ａ）、（Ｂ）に示すタイミングチャート図では、時刻ｔ１乃至時刻ｔ１０の書き込み選択線ＷＧ、書き込みデータ線ＷＤ、ノードＮ１、ノードＮ２、読み出し選択線ＲＧ及び読み出しデータ線ＲＤでの電位の変化について示している。
まず図２（Ａ）に示すタイミングチャート図について説明する。図２（Ａ）ではデータ”１”、ここではＨレベルの電位がメモリセルＭＣに書き込まれる場合を説明する。
時刻ｔ１乃至時刻ｔ２において、書き込み選択線ＷＧをＨレベル、書き込みデータ線ＷＤをＨレベル、読み出し選択線ＲＧをＨレベル、読み出しデータ線ＲＤをＨレベルとする。この動作によって、メモリセルＭＣのノードＮ１の電位はＨレベルとなる。ここで、メモリセルＭＣにおいて、トランジスタＴｒ２及びトランジスタＴｒ３は導通状態となるので、ノードＮ２の電位はＨレベルとなり、容量素子Ｃｐ２ではＨレベルの電位が保持される。
時刻ｔ２乃至時刻ｔ３において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベル、読み出し選択線ＲＧをＬレベルとする。なお読み出しデータ線ＲＤは任意の値とするが、別の行へのデータの書き込み等によってＨレベル又はＬレベルの電位が与えられている。
時刻ｔ３乃至時刻ｔ４において、メモリセルＭＣのデータを読み出す。ここでは、読み出し選択線ＲＧをＨレベルとする。なお、読み出しデータ線ＲＤは時刻ｔ３の時点でプルダウン、言い換えればＬレベルに相当するグラウンド電位としておくことが好ましい。
なお時刻ｔ３乃至時刻ｔ４において、メモリセルＭＣでは、トランジスタＴｒ３を介して、Ｈレベルである容量素子Ｃｐ２の静電容量と、Ｌレベルである読み出しデータ線ＲＤの寄生容量と、の容量結合が生じ、容量素子Ｃｐ２と読み出しデータ線ＲＤの電位は、Ｌレベルより高い電位になる。したがって、読み出しデータ線ＲＤの電位変化を検出することで、データを読み出すことができる。
なお時刻ｔ３乃至時刻ｔ４において、メモリセルＭＣでは、読み出し選択線ＲＧをＨレベルとしている間は、トランジスタＴｒ２とトランジスタＴｒ３を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２及び読み出しデータ線ＲＤに供給され、ノードＮ２及び読み出しデータ線ＲＤの電位が上昇していく。そのため、容量素子Ｃｐ２の容量値が少ないことによって、容量素子Ｃｐ２の静電容量と読み出しデータ線ＲＤの寄生容量との容量結合による読み出しデータ線ＲＤの電位変化が少ない場合でも、読み出し時間を長くすることで、読み出しデータ線ＲＤの電位変化量を大きくできる。通常のＤＲＡＭにおいては、電位変化を大きくするためには、容量結合による電位変化を大きく、すなわち、メモリセルの容量素子の容量値を大きくするしかないが、本実施の形態における構成では、要求される読み出し速度に応じて、容量素子Ｃｐ２の容量値を変更できる自由度を持たせることができる。
なお時刻ｔ３乃至時刻ｔ４において、メモリセルＭＣでは、読み出し選択線ＲＧをＬレベルとすると、トランジスタＴｒ２を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２に供給され、ノードＮ２の電位が上昇し、やがてＨレベルに達する。すなわち、リフレッシュ動作を行わなくても、ノードＮ２の電位をデータの読み出し後においても保つことが可能である。
時刻ｔ４乃至時刻ｔ５において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベル、読み出し選択線ＲＧをＬレベルとする。
次いで図２（Ｂ）に示すタイミングチャート図について説明する。図２（Ｂ）ではデータ”０”、ここではＬレベルの電位がメモリセルＭＣに書き込まれる場合を説明する。
時刻ｔ６乃至時刻ｔ７において、書き込み選択線ＷＧをＨレベル、書き込みデータ線ＷＤをＬレベル、読み出し選択線ＲＧをＨレベル、読み出しデータ線ＲＤをＬレベルとする。この動作によって、メモリセルＭＣのノードＮ１の電位はＬレベルとなる。ここで、メモリセルＭＣにおいて、トランジスタＴｒ３は導通状態となるので、ノードＮ２の電位はＬレベルとなり、容量素子Ｃｐ２ではＬレベルの電位が保持される。
時刻ｔ７乃至時刻ｔ８において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベル、読み出し選択線ＲＧをＬレベルとする。なお読み出しデータ線ＲＤは任意の値とするが、別の行へのデータの書き込み等によってＨレベル又はＬレベルの電位が与えられている。
時刻ｔ８乃至時刻ｔ９において、メモリセルＭＣのデータを読み出す。ここでは、読み出し選択線ＲＧをＨレベルとする。なお、読み出しデータ線ＲＤは時刻ｔ８の時点でプルダウン、言い換えればＬレベルに相当するグラウンド電位としておくことが好ましい。
なお時刻ｔ８乃至時刻ｔ９において、メモリセルＭＣでは、トランジスタＴｒ３を介して、Ｌレベルである容量素子Ｃｐ２の静電容量と、Ｌレベルである読み出しデータ線ＲＤの寄生容量と、の容量結合が生じるが、容量素子Ｃｐ２と読み出しデータ線ＲＤの電位は、Ｌレベルのままとなる。したがって、読み出しデータ線ＲＤの電位変化を検出することで、データを読み出すことができる。
時刻ｔ９乃至時刻ｔ１０において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベル、読み出し選択線ＲＧをＬレベルとする。
以上、図２（Ａ）、（Ｂ）のタイミングチャート図のように、メモリセルＭＣへのデータ書き込みとメモリセルＭＣからのデータ読み出しを行うことができる。
なお、図２（Ａ）、（Ｂ）に示すタイミングチャート図では、読み出しデータ線ＲＤをプルダウンしてデータを読み出す構成について説明したが、プリチャージしてデータを読み出す構成とすることもできる。読み出しデータ線をプリチャージしてデータを読み出す際の動作について、図３（Ａ）、（Ｂ）に示すタイミングチャート図を用いて説明する。なお図３（Ａ）、（Ｂ）に示すタイミングチャート図では、時刻ｔ１１乃至時刻ｔ２２の書き込み選択線ＷＧ、書き込みデータ線ＷＤ、配線ＶＳ、ノードＮ１、ノードＮ２、読み出し選択線ＲＧ及び読み出しデータ線ＲＤでの電位の変化について示している。
まず図３（Ａ）に示すタイミングチャート図について説明する。図３（Ａ）ではデータ”１”、ここではＨレベルの電位がメモリセルＭＣに書き込まれる場合を説明する。
時刻ｔ１１乃至時刻ｔ１３におけるデータの書き込みの動作については、図２（Ａ）で説明した時刻ｔ１乃至ｔ３での動作と同様であり、ここでは説明を省略する。
時刻ｔ１３乃至時刻ｔ１４において、メモリセルＭＣのデータを読み出す。ここでは、読み出し選択線ＲＧをＨレベルとする。なお、読み出しデータ線ＲＤは時刻ｔ１３の時点でＨレベルとＬレベルの間の中間の電位（プリチャージ電位ともいう）にプリチャージしておく。
なお時刻ｔ１３乃至時刻ｔ１４において、メモリセルＭＣでは、トランジスタＴｒ３を介して、Ｈレベルである容量素子Ｃｐ２の静電容量と、プリチャージ電位である読み出しデータ線ＲＤの寄生容量と、の容量結合が生じ、容量素子Ｃｐ２と読み出しデータ線ＲＤの電位は、プリチャージ電位より高い電位になる。したがって、読み出しデータ線ＲＤの電位変化を検出することで、データを読み出すことができる。この読み出しデータ線ＲＤの少しの電位の変化でデータを読み出すことができるセンスアンプなどの読み出し回路を設けることで、データの読み出しを高速に行うことができる。
なお時刻ｔ１３乃至時刻ｔ１４において、メモリセルＭＣでは、読み出し選択線ＲＧをＨレベルとしている間は、トランジスタＴｒ２とトランジスタＴｒ３を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２及び読み出しデータ線ＲＤに供給され、ノードＮ２及び読み出しデータ線ＲＤの電位が上昇していく。そのため、容量素子Ｃｐ２の容量値が少ないことによって、容量素子Ｃｐ２の静電容量と読み出しデータ線ＲＤの寄生容量との容量結合による読み出しデータ線ＲＤの電位変化が少ない場合でも、読み出し時間を長くすることで、読み出しデータ線ＲＤの電位変化量を大きくできる。通常のＤＲＡＭにおいては、電位変化を大きくするためには、容量結合による電位変化を大きく、すなわち、メモリセルの容量素子の容量値を大きくするしかないが、本実施の形態における構成では、要求される読み出し速度に応じて、容量素子Ｃｐ２の容量値を変更できる自由度を持たせることができる。
なお時刻ｔ１３乃至時刻ｔ１４において、メモリセルＭＣでは、読み出し選択線ＲＧをＬレベルとすると、トランジスタＴｒ２を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２に供給され、ノードＮ２の電位が上昇し、やがてＨレベルに達する。すなわち、リフレッシュ動作を行わなくても、ノードＮ２の電位をデータの読み出し後においても保つことが可能である。
時刻ｔ１４乃至時刻ｔ１５において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベル、読み出し選択線ＲＧをＬレベルとする。
次いで図３（Ｂ）に示すタイミングチャート図について説明する。図３（Ｂ）ではデータ”０”、ここではＬレベルの電位がメモリセルＭＣに書き込まれる場合を説明する。
時刻ｔ１６乃至時刻ｔ１８におけるデータの書き込みの動作については、図２（Ｂ）で説明した時刻ｔ６乃至ｔ８での動作と同様であり、ここでは説明を省略する。
時刻ｔ１８乃至時刻ｔ１９において、メモリセルＭＣのデータを読み出す。ここでは、読み出し選択線ＲＧをＨレベルとする。なお、読み出しデータ線ＲＤは時刻ｔ１８の時点でプリチャージ電位にプリチャージしておく。
なお時刻ｔ１８乃至時刻ｔ１９において、メモリセルＭＣでは、トランジスタＴｒ３を介して、Ｌレベルである容量素子Ｃｐ２の静電容量と、プリチャージ電位である読み出しデータ線ＲＤの寄生容量と、の容量結合が生じるが、容量素子Ｃｐ２と読み出しデータ線ＲＤの電位は、プリチャージ電位より低い電位になる。したがって、読み出しデータ線ＲＤの電位変化を検出することで、データを読み出すことができる。この読み出しデータ線ＲＤの少しの電位の変化でデータを読み出すことができるセンスアンプなどの読み出し回路を設けることで、データの読み出しを高速に行うことができる。
なお時刻ｔ１８乃至時刻ｔ１９において、メモリセルＭＣでは、図２（Ｂ）で説明した時刻ｔ８乃至時刻ｔ９とは異なり、時刻ｔ１９の時点でノードＮ２の電位がＬレベルより上昇した状態となる。そのため、図３（Ｂ）の構成では、読み出したデータをリフレッシュすることが好ましい。具体的には、時刻ｔ１９乃至時刻ｔ２１でリフレッシュする動作を行う。
時刻ｔ１９乃至時刻ｔ２０において、書き込み選択線ＷＧをＨレベル、書き込みデータ線ＷＤをＨレベル、配線ＶＳをＬレベル、読み出し選択線ＲＧをＬレベルとする。この動作によって、メモリセルＭＣのノードＮ１の電位はＨレベルとなる。ここで、メモリセルＭＣにおいて、トランジスタＴｒ２は導通状態となるので、ノードＮ２の電位はＬレベルとなり、容量素子Ｃｐ２ではＬレベルの電位が保持される。
次いで時刻ｔ２０乃至時刻ｔ２１において、書き込み選択線ＷＧをＨレベル、書き込みデータ線ＷＤをＬレベル、配線ＶＳをＨレベル、読み出し選択線ＲＧをＬレベルとする。この動作によって、メモリセルＭＣのノードＮ１の電位はＬレベルとなる。ここで、メモリセルＭＣにおいて、トランジスタＴｒ２及びトランジスタＴｒ３は非導通状態となるので、容量素子Ｃｐ２ではＬレベルの電位が保持される。
なお時刻ｔ１９乃至時刻ｔ２１において、リフレッシュ動作を行う構成について説明したが、読み出しデータ線ＲＤにプリチャージ電位を与えてデータを読み出す構成とすることで、プリチャージ電位との大小関係を用いてデータのセンシングを行う構成とすることができるセンスアンプの設計自由度が高くなり、データの読み出し時の感度を向上させることができる。
なお時刻ｔ１９乃至時刻ｔ２１の動作を全メモリセルに対して行うことで、メモリセルの初期化動作を行う構成とすることができる。該構成とすることで、ノードＮ２のデータを予めＬレベルの状態とするため、図２（Ａ）の時刻ｔ１乃至時刻ｔ２、図２（Ｂ）の時刻ｔ６乃至時刻ｔ７で説明した、読み出しデータ線ＲＤからトランジスタＴｒ３を介してデータを書き込む動作を省略する構成とすることができる。
時刻ｔ２１乃至時刻ｔ２２において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベル、配線ＶＳをＨレベル、読み出し選択線ＲＧをＬレベルとする。
以上、図３（Ａ）、（Ｂ）のタイミングチャート図のように、メモリセルＭＣへのデータ書き込みとメモリセルＭＣからのデータ読み出しを行うことができる。
次いで図４には、ｍ行ｎ列（ｍ、ｎはともに自然数）のメモリセルＭＣがマトリクス状に設けられた半導体装置の回路図を示す。図４では、メモリセルＭＣ＿１１乃至ＭＣ＿ｍｎを有する半導体装置を示している。なお「メモリセルＭＣ＿１１」は、１行１列目のメモリセルを表し、「メモリセルＭＣ＿１ｎ」は、１行ｎ列目のメモリセルを表し、「メモリセルＭＣ＿ｍ１」は、ｍ行１列目のメモリセルを表し、「メモリセルＭＣ＿ｍｎ」は、ｍ行ｎ列目のメモリセルを表している。なおメモリセルＭＣ＿１１乃至ＭＣ＿ｍｎが有するノードＮ１及びノードＮ２についても同じ表し方で示している。たとえば、１行１列目のメモリセルＭＣ＿１１におけるノードＮ１は、「ノードＮ１＿１１」として示しており、ノードＮ１＿１ｎ乃至ノードＮ１＿ｍｎ、及びノードＮ２＿１１乃至ノードＮ２＿ｍｎも同様に説明できる。
メモリセルＭＣ＿１１乃至メモリセルＭＣ＿ｍｎには、図４に示すように、書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿ｍ、読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿ｍ、書き込みデータ線ＷＤ＿１乃至書き込みデータ線ＷＤ＿ｎ、配線ＶＳ＿１乃至配線ＶＳ＿ｎ、及び読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎが接続される。またメモリセルＭＣ＿１１乃至メモリセルＭＣ＿ｍｎは、図１で説明したトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃｐ１、及び容量素子Ｃｐ２、をそれぞれ有する。
次いで、図５に示すタイミングチャート図を用いて図４に示したメモリセルＭＣ＿１１乃至ＭＣ＿ｍｎの動作の一例について説明する。なおメモリセルＭＣ＿１１乃至ＭＣ＿ｍｎに書き込むデータとして、Ｌレベルの電位が書き込まれる場合データ”０”が書き込まれるとし、Ｈレベルの電位が書き込まれる場合データ”１”が書き込まれるとして説明を行う。なお図５に示すタイミングチャート図では、時刻Ｔ１乃至時刻Ｔ８での書き込み選択線ＷＧ＿１、書き込み選択線ＷＧ＿ｍ、書き込みデータ線ＷＤ＿１、書き込みデータ線ＷＤ＿ｎ、ノードＮ１＿１１、ノードＮ１＿１ｎ、ノードＮ１＿ｍ１、ノードＮ１＿ｍｎ、ノードＮ２＿１１、ノードＮ２＿１ｎ、ノードＮ２＿ｍ１、ノードＮ２＿ｍｎ、読み出し選択線ＲＧ＿１、読み出し選択線ＲＧ＿ｍ、読み出しデータ線ＲＤ＿１及び読み出しデータ線ＲＤ＿ｎでの電位の変化について示している。
時刻Ｔ１乃至時刻Ｔ２において、第１行目のメモリセルＭＣ＿１１にデータ”１”、メモリセルＭＣ＿１ｎに”０”を書き込む。具体的には、書き込み選択線ＷＧ＿１をＨレベル、書き込み選択線ＷＧ＿ｍをＬレベル、書き込みデータ線ＷＤ＿１をＨレベル、書き込みデータ線ＷＤ＿ｎをＬレベル、読み出し選択線ＲＧ＿１をＨレベル、読み出し選択線ＲＧ＿ｍをＬレベル、読み出しデータ線ＲＤ＿１をＨレベル、読み出しデータ線ＲＤ＿ｎをＬレベルとする。この動作によって、メモリセルＭＣ＿１１のノードＮ１＿１１の電位はＨレベル、メモリセルＭＣ＿１ｎのノードＮ１＿１ｎの電位はＬレベルとなる。ここで、メモリセルＭＣ＿１１において、トランジスタＴｒ２及びトランジスタＴｒ３は導通状態となるので、ノードＮ２＿１１の電位はＨレベルとなり、容量素子Ｃｐ２ではＨレベルの電位が保持される。また、メモリセルＭＣ＿１ｎにおいて、トランジスタＴｒ３は導通状態となるので、ノードＮ２＿１ｎの電位はＬレベルとなり、容量素子Ｃｐ２にＬレベルの電位が保持される。
時刻Ｔ２乃至時刻Ｔ３において、書き込み選択線ＷＧ＿１をＬレベル、書き込み選択線ＷＧ＿ｍをＬレベル、書き込みデータ線ＷＤ＿１をＬレベル、書き込みデータ線ＷＤ＿ｎをＬレベル、読み出し選択線ＲＧ＿１をＬレベル、読み出し選択線ＲＧ＿ｍをＬレベルとする。なお読み出しデータ線ＲＤ＿１及び読み出しデータ線ＲＤ＿ｎは任意の値とするが、別の行へのデータの書き込み等によってＨレベル又はＬレベルの電位が与えられている。
時刻Ｔ３乃至時刻Ｔ４において、第ｍ行目のメモリセルＭＣ＿ｍ１にデータ”０”、メモリセルＭＣ＿ｍｎに”１”を書き込む。具体的には、書き込み選択線ＷＧ＿１をＬレベル、書き込み選択線ＷＧ＿ｍをＨレベル、書き込みデータ線ＷＤ＿１をＬレベル、書き込みデータ線ＷＤ＿ｎをＨレベル、読み出し選択線ＲＧ＿１をＬレベル、読み出し選択線ＲＧ＿ｍをＨレベル、読み出しデータ線ＲＤ＿１をＬレベル、読み出しデータ線ＲＤ＿ｎをＨレベルとする。この動作によって、メモリセルＭＣ＿ｍ１のノードＮ１＿ｍ１の電位はＬレベル、メモリセルＭＣ＿ｍｎのノードＮ１＿ｍｎの電位はＨレベルとなる。ここで、メモリセルＭＣ＿ｍ１において、トランジスタＴｒ３は導通状態となるので、ノードＮ２＿ｍ１の電位はＬレベルとなり、容量素子Ｃｐ２にＬレベルの電位が保持される。またメモリセルＭＣ＿ｍｎにおいて、トランジスタＴｒ２及びトランジスタＴｒ３は導通状態となるので、ノードＮ２＿ｍｎの電位はＨレベルとなり、容量素子Ｃｐ２ではＨレベルの電位が保持される。
時刻Ｔ４乃至時刻Ｔ５において、書き込み選択線ＷＧ＿１をＬレベル、書き込み選択線ＷＧ＿ｍをＬレベル、書き込みデータ線ＷＤ＿１をＬレベル、書き込みデータ線ＷＤ＿ｎをＬレベル、読み出し選択線ＲＧ＿１をＬレベル、読み出し選択線ＲＧ＿ｍをＬレベルとする。なお読み出しデータ線ＲＤ＿１及び読み出しデータ線ＲＤ＿ｎは任意の値とするが、別の行へのデータの書き込み等によってＨレベル又はＬレベルの電位が与えられている。
時刻Ｔ５乃至時刻Ｔ６において、第１行目のメモリセルＭＣ＿１１及びメモリセルＭＣ＿１ｎのデータを読み出す。ここでは、読み出し選択線ＲＧ＿１をＨレベル、読み出し選択線ＲＧ＿ｍをＬレベルとする。なお、読み出しデータ線ＲＤ＿１、読み出しデータ線ＲＤ＿ｎは時刻Ｔ５の時点でプルダウン、言い換えればＬレベルに相当するグラウンド電位としておく。なお図３で説明したように、プリチャージしておく構成としてもよい。
なお時刻Ｔ５乃至時刻Ｔ６において、メモリセルＭＣ＿１１では、トランジスタＴｒ３を介して、Ｈレベルである容量素子Ｃｐ２の静電容量と、Ｌレベルである読み出しデータ線ＲＤ＿１の寄生容量と、の容量結合が生じ、容量素子Ｃｐ２と読み出しデータ線ＲＤ＿１の電位は、Ｌレベルより高い電位になる。また、メモリセルＭＣ＿１ｎにおいて、トランジスタＴｒ３を介して、Ｌレベルである容量素子Ｃｐ２の静電容量と、Ｌレベルである読み出しデータ線ＲＤ＿ｎの寄生容量と、の容量結合が生じるが、容量素子Ｃｐ２と読み出しデータ線ＲＤ＿ｎの電位は、Ｌレベルのままとなる。したがって、読み出しデータ線ＲＤ＿１、読み出しデータ線ＲＤ＿ｎの電位変化を検出することで、データを読み出すことができる。
なお時刻Ｔ５乃至時刻Ｔ６において、メモリセルＭＣ＿１１では、読み出し選択線ＲＧ＿１をＨレベルとしている間は、トランジスタＴｒ２とトランジスタＴｒ３を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２及び読み出しデータ線ＲＤ＿１に供給され、ノードＮ２＿１１及び読み出しデータ線ＲＤ＿１の電位が上昇していく。そのため、容量素子Ｃｐ２の容量値が少ないことによって、容量素子Ｃｐ２の静電容量と読み出しデータ線ＲＤ＿１の寄生容量との容量結合による読み出しデータ線ＲＤ＿１の電位変化が少ない場合でも、読み出し時間を長くすることで、読み出しデータ線ＲＤ＿１の電位変化量を大きくできる。通常のＤＲＡＭにおいては、電位変化を大きくするためには、容量結合による電位変化を大きく、すなわち、メモリセルの容量素子の容量値を大きくするしかないが、本実施の形態における構成では、要求される読み出し速度に応じて、容量素子Ｃｐ２の容量値を変更できる自由度を持たせることができる。
なお時刻Ｔ５乃至時刻Ｔ６において、メモリセルＭＣ＿１１では、読み出し選択線ＲＧ＿１をＬレベルとすると、トランジスタＴｒ２を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２に供給され、ノードＮ２＿１１の電位が上昇し、やがてＨレベルに達する。すなわち、リフレッシュ動作を行わなくても、ノードＮ２＿１１の電位をデータの読み出し後においても保つことが可能である。
時刻Ｔ６乃至時刻Ｔ７において、書き込み選択線ＷＧ＿１をＬレベル、書き込み選択線ＷＧ＿ｍをＬレベル、書き込みデータ線ＷＤ＿１をＬレベル、書き込みデータ線ＷＤ＿ｎをＬレベル、読み出し選択線ＲＧ＿１をＬレベル、読み出し選択線ＲＧ＿１をＬレベルとする。
時刻Ｔ７乃至時刻Ｔ８において、第ｍ行目のメモリセルＭＣ＿ｍ１、メモリセルＭＣ＿ｍｎのデータを読み出す。ここでは、読み出し選択線ＲＧ＿１をＬレベル、読み出し選択線ＲＧ＿ｍをＨレベルとする。なお、読み出しデータ線ＲＤ＿１、読み出しデータ線ＲＤ＿ｎは時刻Ｔ７の時点でプルダウン、言い換えればＬレベルに相当するグラウンド電位としておく。なお図３で説明したように、プリチャージしておく構成としてもよい。
なお時刻Ｔ７乃至時刻Ｔ８において、メモリセルＭＣ＿ｍ１では、トランジスタＴｒ３を介して、Ｌレベルである容量素子Ｃｐ２の静電容量と、Ｌレベルである読み出しデータ線ＲＤ＿１の寄生容量と、の容量結合が生じるが、容量素子Ｃｐ２と読み出しデータ線ＲＤ＿１の電位は、Ｌレベルのままとなる。また、メモリセルＭＣ＿ｍｎにおいて、トランジスタＴｒ３を介して、Ｈレベルである容量素子Ｃｐ２の静電容量と、Ｌレベルである読み出しデータ線ＲＤ＿ｎの寄生容量と、の容量結合が生じ、容量素子Ｃｐ２と読み出しデータ線ＲＤ＿ｎの電位は、Ｌレベルより高い電位になる。したがって、読み出しデータ線ＲＤ＿１、読み出しデータ線ＲＤ＿ｎの電位変化を検出することで、データを読み出すことができる。
なお時刻Ｔ７乃至時刻Ｔ８において、メモリセルＭＣ＿ｍｎでは、読み出し選択線ＲＧ＿ｍをＨレベルとしている間は、トランジスタＴｒ２とトランジスタＴｒ３を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２及び読み出しデータ線ＲＤ＿ｎに供給され、ノードＮ２＿ｍｎ及び読み出しデータ線ＲＤ＿ｎの電位が上昇していく。そのため、容量素子Ｃｐ２の容量値が少ないことによって、容量素子Ｃｐ２の静電容量と読み出しデータ線ＲＤ＿ｎの寄生容量との容量結合による読み出しデータ線ＲＤ＿ｎの電位変化が少ない場合でも、読み出し時間を長くすることで、読み出しデータ線ＲＤ＿ｎの電位変化量を大きくできる。通常のＤＲＡＭにおいては、電位変化を大きくするためには、容量結合による電位変化を大きく、すなわち、メモリセルの容量素子の容量値を大きくするしかないが、本実施の形態における構成では、要求される読み出し速度に応じて、容量素子Ｃｐ２の容量値を変更できる自由度を持たせることができる。
なお時刻Ｔ７乃至時刻Ｔ８において、メモリセルＭＣ＿ｍｎでは、読み出し選択線ＲＧ＿ｍをＬレベルとすると、トランジスタＴｒ２を介して、配線ＶＳのＨレベルの電位が容量素子Ｃｐ２に供給され、ノードＮ２＿ｍｎの電位が上昇し、やがてＨレベルに達する。すなわち、リフレッシュ動作を行わなくても、ノードＮ２＿ｍｎの電位をデータの読み出し後においても保つことが可能である。
以上、図５のタイミングチャート図のように、メモリセルＭＣ＿１１乃至ＭＣ＿ｍｎへのデータ書き込みとデータ読み出しを行うことができる。
なお図１では、トランジスタＴｒ１乃至トランジスタＴｒ３をｎチャネル型のトランジスタとしたが、一部をｐチャネル型トランジスタとすることもできる。一例としては、図６に示す回路図のように、トランジスタＴｒ３をｐチャネル型のトランジスタＴｒ３＿ｐとすることができる。
また図１で示す構成は、トランジスタＴｒ１及びトランジスタＴｒ２をＯＳトランジスタとし、トランジスタＴｒ３をＳｉトランジスタとして説明している。図面において、ＯＳトランジスタのチャネル形成領域となる半導体層が酸化物半導体を有することを明示するために、「ＯＳ」の符号を合わせて付し、さらにＳｉトランジスタのチャネル形成領域となる半導体層がシリコンを有することを明示するために、「Ｓｉ」の符号を合わせて付した場合、図７（Ａ）のように表すことができる。図７（Ａ）では、トランジスタＴｒ１をトランジスタＴｒ１＿ＯＳ、トランジスタＴｒ２をトランジスタＴｒ２＿ＯＳ、トランジスタＴｒ３をトランジスタＴｒ３＿Ｓｉ、と表している。
上述したように、トランジスタＴｒ２はゲートリーク電流を低減する構成であればよいため、半導体層が有する半導体の種類は特に問わない。そのため、一例として図７（Ｂ）に示すように、トランジスタＴｒ２を、アモルファスシリコンを用いたトランジスタＴｒ２＿ａ−Ｓｉとし、トランジスタＴｒ３を、単結晶シリコンを用いたトランジスタＴｒ３＿ｃ−Ｓｉとし、を用いる構成とすることもできる。この場合、３つのトランジスタはそれぞれ別の層に設けられることとなり、単位面積当たりのメモリセルが占める面積を縮小することができる。
以上説明した本発明の一態様では、電荷を保持するノードでの電荷保持特性を向上させるとともに、データの読み出し速度に優れた不揮発性の半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したメモリセルがマトリクス状に設けられた半導体装置の一例について説明する。また以下では、図８乃至図１２を参照して説明する。
本実施の形態では、実施の形態１で説明したメモリセルがマトリクス状に設けられた半導体装置の一例について説明する。また以下では、図８乃至図１２を参照して説明する。
〈半導体装置の構成例〉
図８は、図４で説明した、マトリクス状に設けられたメモリセルＭＣを有する、半導体装置の構成例を示すブロック図である。
図８は、図４で説明した、マトリクス状に設けられたメモリセルＭＣを有する、半導体装置の構成例を示すブロック図である。
図８に示す半導体装置２００は、実施の形態１の図４で説明したメモリセルＭＣ＿１１乃至ＭＣ＿ｍｎがマトリクス状に設けられたメモリセルアレイ２０１、行選択ドライバ２０２、列選択ドライバ２０３、及び読み出しドライバ２０４を有する。また図８では、１行１列目におけるメモリセルＭＣ＿１１、１行ｎ列目におけるメモリセルＭＣ＿１ｎ、ｍ行１列目におけるメモリセルＭＣ＿ｍ１、及びｍ行ｎ列目におけるメモリセルＭＣ＿ｍｎに接続される、書き込み選択線ＷＧ＿１、読み出し選択線ＲＧ＿１、書き込み選択線ＷＧ＿ｍ、読み出し選択線ＲＧ＿ｍ、読み出しデータ線ＲＤ＿１、読み出しデータ線ＲＤ＿ｎ、定電位を与える配線ＶＳ＿１、及び定電位を与える配線ＶＳ＿ｎを示している。
図８に示すメモリセルアレイ２０１は、図４と同様であり、図４での説明を援用するものとして説明を省略する。
行選択ドライバ２０２は、メモリセルＭＣ＿１１乃至ＭＣ＿ｍｎの各行におけるデータの読み出し又は書き込みを選択的に制御する機能、を備えた回路である。具体的には、書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿ｍ、及び読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿ｍ及に書き込み選択信号及び読み出し選択信号を与える回路である。
列選択ドライバ２０３は、メモリセルＭＣ＿１１乃至ＭＣ＿ｍｎの各列におけるノードＮ＿１に選択的にデータを書き込む機能、及びメモリセルＭＣ＿１１乃至ＭＣ＿ｍｎの各列におけるノードＮ２に該データに応じた電位を与える機能、を備えた回路である。具体的には、書き込みデータ線ＷＤ＿１乃至書き込みデータ線ＷＤ＿ｎ及び読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎにデータ、並びに配線ＶＳ＿１乃至配線ＶＳ＿ｎに定電位を与える回路である。
読み出しドライバ２０４は、メモリセルＭＣ＿１１乃至ＭＣ＿ｍｎに記憶されたデータを外部に読み出すための機能を有する回路である。具体的には、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎにプリチャージ電位を与え、このプリチャージ電位が変化した電圧を取り込み、この電圧と参照電圧とを比較して得られるデータを外部に出力する回路である。
なお図８で示した定電位を与える配線ＶＳ＿１乃至配線ＶＳ＿ｎは、隣接するメモリセルとの間で共有して設けることができる。たとえば図９に示す半導体装置のブロック図のように１列目と２列目の配線ＶＳ＿１及び配線ＶＳ＿２を共有化した配線ＶＳ＿１，２として設けることができる。
〈行選択ドライバの構成例〉
図１０は、図８で説明した行選択ドライバ２０２の構成例を示すブロック図である。
図１０は、図８で説明した行選択ドライバ２０２の構成例を示すブロック図である。
図１０に示す行選択ドライバ２０２は、デコーダ３０１、及び読み出し書き込み用バッファ回路３０２を有する。読み出し書き込み用バッファ回路３０２は、書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿ｍ及び読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿ｍが接続されるメモリセルＭＣ＿１１乃至ＭＣ＿ｍｎの各行毎に設けられる。
デコーダ３０１は、書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿ｍ及び読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿ｍが設けられている行を選択するための信号を出力する機能を備えた回路である。具体的には、行方向アドレス信号Ｒ＿Ａｄｄｒｅｓｓが入力され、該アドレス信号Ｒ＿Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み用バッファ回路３０２を選択する回路である。
読み出し書き込み用バッファ回路３０２は、デコーダ３０１で選択された書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿ｍ及び読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿ｍを有する行の、書き込み選択信号を出力する機能及び読み出し選択信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み用バッファ回路３０２は、行方向書き込み読み出し選択信号Ｒ＿Ｒ／Ｗ＿ＳＥＬが入力され、該信号に従って書き込み選択信号又は読み出し選択信号を選択的に出力する回路である。
〈列選択ドライバの構成例〉
図１１は、図８で説明した列選択ドライバ２０３の構成例を示すブロック図である。
図１１は、図８で説明した列選択ドライバ２０３の構成例を示すブロック図である。
図１１に示す列選択ドライバ２０３は、デコーダ４０１及びスリーステートバッファ４０２を有する。またデコーダ４０１は、各列の書き込みデータ線ＷＤ＿１乃至書き込みデータ線ＷＤ＿ｎ及びスリーステートバッファ４０２に接続される。スリーステートバッファ４０２は、各列の読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎに接続される。なお配線ＶＳ＿１乃至配線ＶＳ＿ｎについては、図示を省略したが、定電位を与える配線ＶＳ＿１乃至配線ＶＳ＿ｎは、図１１に示す列選択ドライバ２０３を介さず、各列のメモリセルＭＣ＿１１乃至ＭＣ＿ｍｎに接続される。
デコーダ４０１は、各列の書き込みデータ線ＷＤ＿１乃至書き込みデータ線ＷＤ＿ｎ、及び読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎを選択してデータを出力する機能を備えた回路である。具体的には、列方向アドレス信号Ｃ＿Ａｄｄｒｅｓｓが入力され、いずれかの列の書き込みデータ線ＷＤ＿１乃至書き込みデータ線ＷＤ＿ｎ、及び読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎにデータを出力する回路である。
スリーステートバッファ４０２は、読み出しデータ線制御信号ＲＤ＿ＥＮによって、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎにデータに従った電位を与えるか、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎを電気的に浮遊状態とするかを制御するための回路である。読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎを浮遊状態とするタイミングとしては、少なくとも、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎにグラウンド電位又はプリチャージ電位をあたえ、メモリセルのデータを読み出す期間に行えばよい。
〈読み出しドライバの構成例〉
図１２は、図８で説明した読み出しドライバ２０４の構成例を示すブロック図である。
図１２は、図８で説明した読み出しドライバ２０４の構成例を示すブロック図である。
図１２に示す読み出しドライバ２０４は、トランジスタ５０１、スイッチ回路５０２及びコンパレータ５０３を有する。またトランジスタ５０１、スイッチ回路５０２及びコンパレータ５０３は、各列の読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎに対応して設けられる。また各列のコンパレータ５０３は、外部に接続される出力端子Ｄｏｕｔ＿１乃至出力端子Ｄｏｕｔ＿ｎに接続される。
トランジスタ５０１は、プルダウンするためのグラウンド電位を読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎに与える機能を備えた回路である。具体的には、読み出し制御信号ＲＥ＿ＥＮによる制御でグラウンド電位を読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎに与えるスイッチである。なおトランジスタ５０１は、プリチャージするためのプリチャージ電位を読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎに与える機能を備えた回路であってもよい。具体的には、読み出し制御信号ＲＥ＿ＥＮによる制御でプリチャージ電位を読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎに与えるスイッチとすればよい。
スイッチ回路５０２は、メモリセルＭＣ＿１１乃至ＭＣ＿ｍｎに記憶されたデータに応じて変化する読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎの電位を、コンパレータ５０３の一方の入力端子に与える機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｒｅａｄ＿ＳＷによる制御により読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎの電位を、コンパレータ５０３の一方の入力端子に与え、その後アナログスイッチをオフにする回路である。なお、コンパレータ５０３の一方の入力端子に与えられる読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎの電位は、サンプルホールド回路等を用いてコンパレータ５０３の一方の入力端子に保持する構成としてもよい。
コンパレータ５０３は、一方の入力端子に与えられる読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎの電位と、他方の入力端子に与えられる参照電圧Ｖｒｅｆとの電位の高低を比較し、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎの電位の変化を判定する回路である。判定結果に相当する信号は、出力端子Ｄｏｕｔ＿１乃至出力端子Ｄｏｕｔ＿ｎを介して外部に出力することができる。なお参照電圧Ｖｒｅｆは、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎの電位をプルダウンしてデータを読み出す構成であれば、グラウンド電位とすればよい。また、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿ｎの電位をプリチャージしてデータを読み出す構成であれば、プリチャージ電位とすればよい。
以上、本実施の形態で説明した半導体装置が有するメモリセルは、上記実施の形態１で説明したメモリセルの構成を有する。そのため、電荷を保持するノードでの電荷保持特性を向上させるとともに、データの読み出し速度に優れた不揮発性の半導体装置とすることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの、チャネル形成領域となる半導体層に用いることのできる酸化物半導体層について説明する。
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの、チャネル形成領域となる半導体層に用いることのできる酸化物半導体層について説明する。
トランジスタのチャネル形成領域となる半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタのチャネル形成領域となる半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
チャネル形成領域となる半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、又は過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／およびｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置のメモリセルＭＣが有するトランジスタの断面の構造について、図面を参照して説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置のメモリセルＭＣが有するトランジスタの断面の構造について、図面を参照して説明する。
図１３に、メモリセルＭＣの断面構造の一部を、一例として示す。なお、図１３では、上記実施の形態１で図示したトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃｐ１、及び容量素子Ｃｐ２を、例示している。
なお、図１３に示す断面図では、上記図１で図示したトランジスタＴｒ１乃至トランジスタＴｒ３、容量素子Ｃｐ１及び容量素子Ｃｐ２について同じ符号を付して示している。
また、図１３に示す断面図では、トランジスタＴｒ３が、単結晶のシリコン基板に形成され、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタＴｒ１及びトランジスタＴｒ２が、トランジスタＴｒ３上に形成されている場合を例示している。トランジスタＴｒ３は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体をチャネル形成領域となる半導体層に用いても良い。
また、図１３に示す断面図では、トランジスタＴｒ１及びトランジスタＴｒ２が、同層に設けた酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタとする構成を例示している。ほかの構成としては、上記実施の形態１で説明したように、トランジスタＴｒ１及びトランジスタＴｒ２を積層して別の層に設ける構成としてもよい。この構成の場合、トランジスタＴｒ２は、トランジスタＴｒ３と比べてゲート絶縁膜が厚く形成されていればよく、チャネル形成領域となる半導体層に酸化物半導体を用いる必要はない。該構成とすることで、メモリセルの集積度をさらに向上させることができる。
図１３のようにＳｉトランジスタとＯＳトランジスタとを積層した構造の半導体装置とすることによって、半導体装置のチップ面積を縮小することができる。
図１３では、半導体基板８１０にｎチャネル型のトランジスタＴｒ３が形成されている。
半導体基板８１０は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１３では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタＴｒ３は、素子分離用絶縁膜８１２により、同層にある、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８１２の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
具体的に、トランジスタＴｒ３は、半導体基板８１０に形成された、ソース領域又はドレイン領域として機能する不純物領域８１４及び不純物領域８１６と、導電膜８１８と、半導体基板８１０と導電膜８１８の間に設けられたゲート絶縁膜８２０とを有する。導電膜８１８は、ゲート絶縁膜８２０を間に挟んで、不純物領域８１４と不純物領域８１６の間に形成されるチャネル形成領域と重なる。なお導電膜８１８は、ゲート電極として機能する導電膜である。
トランジスタＴｒ３上には、絶縁膜８２２が設けられている。絶縁膜８２２には開口部が形成されている。そして、上記開口部には、不純物領域８１４、不純物領域８１６にそれぞれ接する導電膜８２４、導電膜８２６と、導電膜８１８に接する導電膜８２８とが形成されている。また導電膜８２４、導電膜８２６及び導電膜８２８と同層には、導電膜８３２が形成されている。
導電膜８２４、導電膜８２６、導電膜８２８及び導電膜８３２上には、絶縁膜８３４が設けられている。絶縁膜８３４には開口部が形成されている。そして、上記開口部には、導電膜８２６に接する配線である導電膜８３６、及び導電膜８３２に接する導電膜８３８が形成されている。
そして、図１３では、絶縁膜８３４上にトランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃｐ１及び容量素子Ｃｐ２が形成されている。
トランジスタＴｒ１は、絶縁膜８３４上に、酸化物半導体を含む半導体層８４２と、半導体層８４２上の、ソース電極又はドレイン電極として機能する導電膜８４８及び導電膜８５０と、半導体層８４２、導電膜８４８及び導電膜８５０上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、導電膜８４８と導電膜８５０の間において半導体層８４２と重なっている、導電膜８５８と、を有する。なお導電膜８５８は、ゲート電極として機能する導電膜である。
トランジスタＴｒ２は、絶縁膜８３４上に、酸化物半導体を含む半導体層８４０と、半導体層８４０上の、ソース電極又はドレイン電極として機能する導電膜８４４及び導電膜８４６と、半導体層８４０、導電膜８４４及び導電膜８４６上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、導電膜８４４と導電膜８４６の間において半導体層８４０と重なっている、一部がゲート電極として機能する導電膜８５４と、を有する。なお、導電膜８４４は、導電膜８３６に接続され、導電膜８４６は、導電膜８３８に接続されている。また、ゲート絶縁膜８５２には導電膜８４８に達する開口部が形成されている。そして開口部には、導電膜８５４が設けられている。
容量素子Ｃｐ１は、絶縁膜８３４上に、導電膜８４８と、導電膜８４８上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、一部が導電膜８４８と重なっている導電膜８５６と、を有する。
容量素子Ｃｐ２は、絶縁膜８３４上に、導電膜８４４と、導電膜８４４上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、一部が導電膜８４４と重なっている導電膜８３０と、を有する。
また、ゲート絶縁膜８５２及び絶縁膜８６０には導電膜８５０に達する開口部が形成されている。そして開口部には、導電膜８６２が設けられている。
なお、導電膜８５８は、上記実施の形態１で説明した書き込み選択線ＷＧに相当する配線である。また、導電膜８３２は、上記実施の形態１で説明した配線ＶＳに相当する配線である。また、導電膜８４８及び導電膜８５４は、上記実施の形態１で説明したノードＮ１に相当する配線である。また、導電膜８４４、導電膜８２６及び導電膜８３６は、上記実施の形態１で説明したノードＮ２に相当する配線である。また、導電膜８６２は、上記実施の形態１で説明した書き込みデータ線ＷＤに相当する配線である。また、導電膜８２４は、上記実施の形態１で説明した読み出しデータ線ＲＤに相当する配線である。
ゲート絶縁膜８２０及びゲート絶縁膜８５２は、一例としては、無機絶縁膜を用いればよい。無機絶縁膜としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。
絶縁膜８２２、絶縁膜８３４、及び絶縁膜８６０は、無機絶縁膜または有機絶縁膜を、単層又は多層で形成することが好ましい。有機絶縁膜としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。
半導体層８４０及び半導体層８４２は、酸化物半導体を用いることが好適である。酸化物半導体については、上記実施の形態３で説明した材料を用いればよい。
導電膜８１８、導電膜８２４、導電膜８２６、導電膜８２８、導電膜８３０、導電膜８３２、導電膜８３６、導電膜８３８、導電膜８４４、導電膜８４６、導電膜８４８、導電膜８５０、導電膜８５４、導電膜８５６、導電膜８５８、及び導電膜８６２は、一例としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を単層または積層させて用いることができる。
なお、図１３において、トランジスタＴｒ１及びトランジスタＴｒ２は、ゲート電極を半導体層の片側において少なくとも有していれば良いが、半導体層を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタＴｒ１及びトランジスタＴｒ２が、半導体層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタＴｒ１及びトランジスタＴｒ２の閾値電圧を制御することができる。
また、半導体層８４０及び半導体層８４２は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。
本実施の形態で説明する半導体装置の構成では、上記実施の形態１で説明したように、電荷を保持するノードでの電荷保持特性を向上させるとともに、データの読み出し速度に優れた不揮発性の半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１４、図１５を用いて説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１４、図１５を用いて説明する。
図１４（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態４の図１３に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、Ｓｉトランジスタの微細化に伴うリーク電流が生じても電荷保持特性に優れ、Ｓｉトランジスタを介したデータの読み出しが可能な半導体装置を有する電子部品を実現することができる。該電子部品は、上記実施の形態で説明した半導体装置を含むため、データ保持特性及びデータの読み出し速度に優れた電子部品である。
また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１４（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１５（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データ保持特性及びデータの読み出し速度に優れた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１５（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１５（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データ保持特性及びデータの読み出し速度に優れた電子書籍が実現される。
図１５（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、データ保持特性及びデータの読み出し速度に優れたテレビジョン装置が実現される。
図１５（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのためデータ保持特性及びデータの読み出し速度に優れたスマートフォンが実現される。
図１５（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データ保持特性及びデータの読み出し速度に優れたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、データ保持特性及びデータの読み出し速度に優れた電子機器が実現される。
ＲＤ 読み出しデータ線
ＷＤ 書き込みデータ線
ＲＧ 読み出し選択線
ＷＧ 書き込み選択線
ＶＳ 配線
ＭＣ メモリセル
Ｎ＿１ ノード
Ｃｐ１ 容量素子
Ｃｐ２ 容量素子
ＭＣ＿ｍ１ メモリセル
ＭＣ＿ｍｎ メモリセル
Ｎ１ ノード
Ｎ１＿ｍ１ ノード
Ｎ１＿ｍｎ ノード
Ｎ１＿１ｎ ノード
Ｎ１＿１１ ノード
Ｎ２ ノード
Ｎ２＿ｍ１ ノード
Ｎ２＿ｍｎ ノード
Ｎ２＿１ｎ ノード
Ｎ２＿１１ ノード
ＲＤ＿ｎ 読み出しデータ線
ＲＧ＿ｍ 読み出し選択線
ｔ１ 時刻
ｔ２ 時刻
ｔ３ 時刻
ｔ４ 時刻
ｔ５ 時刻
ｔ６ 時刻
ｔ７ 時刻
ｔ８ 時刻
ｔ９ 時刻
ｔ１０ 時刻
ｔ１１ 時刻
ｔ１３ 時刻
ｔ１４ 時刻
ｔ１５ 時刻
ｔ１６ 時刻
ｔ１８ 時刻
ｔ１９ 時刻
ｔ２０ 時刻
ｔ２１ 時刻
ｔ２２ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔｒ１ トランジスタ
Ｔｒ１＿ＯＳ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ２＿ａ−Ｓｉ トランジスタ
Ｔｒ２＿ＯＳ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ３＿ｃ−Ｓｉ トランジスタ
Ｔｒ３＿ｐ トランジスタ
Ｔｒ３＿Ｓｉ トランジスタ
ＶＳ＿ｎ 配線
ＷＤ＿ｎ 書き込みデータ線
ＷＧ＿ｍ 書き込み選択線
ＲＤ＿１ 読み出しデータ線
ＷＤ＿１ 書き込みデータ線
ＭＣ＿１ メモリセル
Ｄｏｕｔ＿１ 出力端子
Ｄｏｕｔ＿ｎ 出力端子
ＲＧ＿１ 読み出し選択線
ＷＧ＿１ 書き込み選択線
ＶＳ＿１ 配線
ＭＣ＿１ｎ メモリセル
ＶＳ＿２ 配線
ＭＣ＿１１ メモリセル
２００ 半導体装置
２０１ メモリセルアレイ
２０２ 行選択ドライバ
２０３ 列選択ドライバ
２０４ ドライバ
３０１ デコーダ
３０２ 用バッファ回路
４０１ デコーダ
４０２ スリーステートバッファ
５０１ トランジスタ
５０２ スイッチ回路
５０３ コンパレータ
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８１０ 半導体基板
８１２ 素子分離用絶縁膜
８１４ 不純物領域
８１６ 不純物領域
８１８ 導電膜
８２０ ゲート絶縁膜
８２２ 絶縁膜
８２４ 導電膜
８２６ 導電膜
８２８ 導電膜
８３０ 導電膜
８３２ 導電膜
８３４ 絶縁膜
８３６ 導電膜
８３８ 導電膜
８４０ 半導体層
８４２ 半導体層
８４４ 導電膜
８４６ 導電膜
８４８ 導電膜
８５０ 導電膜
８５２ ゲート絶縁膜
８５４ 導電膜
８５６ 導電膜
８５８ 導電膜
８６０ 絶縁膜
８６２ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ
ＷＤ 書き込みデータ線
ＲＧ 読み出し選択線
ＷＧ 書き込み選択線
ＶＳ 配線
ＭＣ メモリセル
Ｎ＿１ ノード
Ｃｐ１ 容量素子
Ｃｐ２ 容量素子
ＭＣ＿ｍ１ メモリセル
ＭＣ＿ｍｎ メモリセル
Ｎ１ ノード
Ｎ１＿ｍ１ ノード
Ｎ１＿ｍｎ ノード
Ｎ１＿１ｎ ノード
Ｎ１＿１１ ノード
Ｎ２ ノード
Ｎ２＿ｍ１ ノード
Ｎ２＿ｍｎ ノード
Ｎ２＿１ｎ ノード
Ｎ２＿１１ ノード
ＲＤ＿ｎ 読み出しデータ線
ＲＧ＿ｍ 読み出し選択線
ｔ１ 時刻
ｔ２ 時刻
ｔ３ 時刻
ｔ４ 時刻
ｔ５ 時刻
ｔ６ 時刻
ｔ７ 時刻
ｔ８ 時刻
ｔ９ 時刻
ｔ１０ 時刻
ｔ１１ 時刻
ｔ１３ 時刻
ｔ１４ 時刻
ｔ１５ 時刻
ｔ１６ 時刻
ｔ１８ 時刻
ｔ１９ 時刻
ｔ２０ 時刻
ｔ２１ 時刻
ｔ２２ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔｒ１ トランジスタ
Ｔｒ１＿ＯＳ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ２＿ａ−Ｓｉ トランジスタ
Ｔｒ２＿ＯＳ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ３＿ｃ−Ｓｉ トランジスタ
Ｔｒ３＿ｐ トランジスタ
Ｔｒ３＿Ｓｉ トランジスタ
ＶＳ＿ｎ 配線
ＷＤ＿ｎ 書き込みデータ線
ＷＧ＿ｍ 書き込み選択線
ＲＤ＿１ 読み出しデータ線
ＷＤ＿１ 書き込みデータ線
ＭＣ＿１ メモリセル
Ｄｏｕｔ＿１ 出力端子
Ｄｏｕｔ＿ｎ 出力端子
ＲＧ＿１ 読み出し選択線
ＷＧ＿１ 書き込み選択線
ＶＳ＿１ 配線
ＭＣ＿１ｎ メモリセル
ＶＳ＿２ 配線
ＭＣ＿１１ メモリセル
２００ 半導体装置
２０１ メモリセルアレイ
２０２ 行選択ドライバ
２０３ 列選択ドライバ
２０４ ドライバ
３０１ デコーダ
３０２ 用バッファ回路
４０１ デコーダ
４０２ スリーステートバッファ
５０１ トランジスタ
５０２ スイッチ回路
５０３ コンパレータ
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８１０ 半導体基板
８１２ 素子分離用絶縁膜
８１４ 不純物領域
８１６ 不純物領域
８１８ 導電膜
８２０ ゲート絶縁膜
８２２ 絶縁膜
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８２８ 導電膜
８３０ 導電膜
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８３４ 絶縁膜
８３６ 導電膜
８３８ 導電膜
８４０ 半導体層
８４２ 半導体層
８４４ 導電膜
８４６ 導電膜
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８５４ 導電膜
８５６ 導電膜
８５８ 導電膜
８６０ 絶縁膜
８６２ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ
Claims (8)
- ソース及びドレインの一方が書き込みデータ線に電気的に接続され、ゲートが書き込み選択線に電気的に接続された第１のトランジスタと、
ソース及びドレインの一方が定電位を与える配線に電気的に接続され、ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方、及び前記第２のトランジスタのゲートに電気的に接続され、他方の電極がグラウンド線に電気的に接続された第１の容量素子と、
一方の電極が前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、他方の電極が前記グラウンド線に電気的に接続された第２の容量素子と、
ソース及びドレインの一方が前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ゲートが読み出し選択線に電気的に接続され、ソース及びドレインの他方が読み出しデータ線に電気的に接続された第３のトランジスタと、
を有し、
前記第１のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、
前記第３のトランジスタは、半導体層に単結晶シリコンを有するトランジスタであり、
前記第２のトランジスタのゲート絶縁膜の膜厚は、前記第３のトランジスタのゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。 - 請求項１において、
前記第１の容量素子及び前記第２の容量素子は、同じ層に設けられた容量素子であることを特徴とする半導体装置。 - 請求項１又は２において、
前記第２のトランジスタは、半導体層に、前記第３のトランジスタの半導体層とは異なる層に設けられたシリコンを有するトランジスタであることを特徴とする半導体装置。 - 請求項１又は２において、
前記第２のトランジスタは、半導体層に酸化物半導体を有するトランジスタであることを特徴とする半導体装置。 - 請求項４において、
前記第２のトランジスタは、前記第１のトランジスタと同じ層に設けられたトランジスタであることを特徴とする半導体装置。 - 第１のトランジスタを導通状態として、前記第１のトランジスタのソース及びドレインの一方にあるデータを、前記第１のトランジスタのソース及びドレインの他方にある第１のノードに書き込み、その後、前記第１のトランジスタを非導通状態として前記第１のノードに前記データの保持をし、
前記データに従って、ゲートが前記第１のノードに電気的に接続された第２のトランジスタの導通状態又は非導通状態を制御し、前記第２のトランジスタのソース及びドレインの一方にある配線の電位が、第２のトランジスタのソース及びドレインの他方にある第２のノードに与えられるか否かを制御することで、前記第２のノードにおいて前記データに対応する読み出し電位を保持させ、
前記第２のノードに電気的に接続された第３のトランジスタを導通状態として、電気的に浮遊状態とした読み出しデータ線と前記第２のノードとを電気的に接続し、変化した前記読み出しデータ線の電位を読み出し、
前記第３のトランジスタを非導通状態として、前記読み出しデータ線と前記第２のノードとを電気的に接続することで変化した前記読み出し電位を、前記データに従って前記第２のトランジスタの導通状態又は非導通状態を制御し、復元することを特徴とする半導体装置の駆動方法。 - 請求項６において、前記第２のノードに保持される前記読み出し電位は、前記第２のトランジスタを介して与えられると同時に、前記第３のトランジスタを導通状態として前記第３のトランジスタを介して与えられる電位であることを特徴とする半導体装置の駆動方法。
- 請求項６又は７において、
前記電気的に浮遊状態とした読み出しデータ線は、Ｌレベルの電位として電気的に浮遊状態としたものであることを特徴とする半導体装置の駆動方法。
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Cited By (3)
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Families Citing this family (6)
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|---|---|---|---|---|
| JP2015172991A (ja) | 2014-02-21 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
| US10007161B2 (en) | 2015-10-26 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10411013B2 (en) | 2016-01-22 | 2019-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and memory device |
| US10109633B2 (en) * | 2016-04-27 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and authentication system |
| WO2018069785A1 (en) * | 2016-10-12 | 2018-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| TWI730725B (zh) * | 2020-04-15 | 2021-06-11 | 力晶積成電子製造股份有限公司 | 半導體結構以及積體電路及半導體結構 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210971A (ja) * | 1992-01-31 | 1993-08-20 | Matsushita Electric Ind Co Ltd | マルチポートメモリ |
| JP2011151383A (ja) * | 2009-12-25 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011151384A (ja) * | 2009-12-25 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US20120037972A1 (en) * | 2010-08-16 | 2012-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015018594A (ja) * | 2013-06-13 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015028829A (ja) * | 2013-06-26 | 2015-02-12 | 株式会社半導体エネルギー研究所 | 記憶装置及び半導体装置 |
Family Cites Families (146)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3171836D1 (en) | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| US5366922A (en) | 1989-12-06 | 1994-11-22 | Seiko Instruments Inc. | Method for producing CMOS transistor |
| JP2775040B2 (ja) | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3392604B2 (ja) | 1995-11-14 | 2003-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| KR100234700B1 (ko) | 1996-11-27 | 1999-12-15 | 김영환 | 반도체 소자의 제조방법 |
| US5796650A (en) | 1997-05-19 | 1998-08-18 | Lsi Logic Corporation | Memory circuit including write control unit wherein subthreshold leakage may be reduced |
| JPH11126491A (ja) | 1997-08-20 | 1999-05-11 | Fujitsu Ltd | 半導体記憶装置 |
| US5943270A (en) | 1997-11-26 | 1999-08-24 | Intel Corporation | Two-transistor DRAM cell for logic process technology |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW461096B (en) | 1999-05-13 | 2001-10-21 | Hitachi Ltd | Semiconductor memory |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4282197B2 (ja) | 2000-01-24 | 2009-06-17 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US6570206B1 (en) | 2000-03-29 | 2003-05-27 | Hitachi, Ltd. | Semiconductor device |
| US6266269B1 (en) | 2000-06-07 | 2001-07-24 | Xilinx, Inc. | Three terminal non-volatile memory element |
| US6628551B2 (en) | 2000-07-14 | 2003-09-30 | Infineon Technologies Aktiengesellschaft | Reducing leakage current in memory cells |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP4731718B2 (ja) | 2001-04-27 | 2011-07-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2003037249A (ja) | 2001-07-23 | 2003-02-07 | Hitachi Ltd | 半導体集積回路装置 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| US6787835B2 (en) | 2002-06-11 | 2004-09-07 | Hitachi, Ltd. | Semiconductor memories |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US6882010B2 (en) | 2002-10-03 | 2005-04-19 | Micron Technology, Inc. | High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| US6765825B1 (en) | 2003-03-12 | 2004-07-20 | Ami Semiconductor, Inc. | Differential nor memory cell having two floating gate transistors |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US6982897B2 (en) | 2003-10-07 | 2006-01-03 | International Business Machines Corporation | Nondestructive read, two-switch, single-charge-storage device RAM devices |
| JP4418254B2 (ja) | 2004-02-24 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US8314420B2 (en) | 2004-03-12 | 2012-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device with multiple component oxide channel |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| CN1998087B (zh) | 2004-03-12 | 2014-12-31 | 独立行政法人科学技术振兴机构 | 非晶形氧化物和薄膜晶体管 |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| RU2399989C2 (ru) | 2004-11-10 | 2010-09-20 | Кэнон Кабусики Кайся | Аморфный оксид и полевой транзистор с его использованием |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| WO2006051994A2 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Light-emitting device |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| KR100704784B1 (ko) | 2005-03-07 | 2007-04-10 | 삼성전자주식회사 | 적층된 반도체 장치 및 그 제조방법 |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| US7459743B2 (en) | 2005-08-24 | 2008-12-02 | International Business Machines Corporation | Dual port gain cell with side and top gated read transistor |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4560502B2 (ja) | 2005-09-06 | 2010-10-13 | キヤノン株式会社 | 電界効果型トランジスタ |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP5006598B2 (ja) | 2005-09-16 | 2012-08-22 | キヤノン株式会社 | 電界効果型トランジスタ |
| EP1995787A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method therof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| CN101577282A (zh) | 2005-11-15 | 2009-11-11 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2007157982A (ja) | 2005-12-05 | 2007-06-21 | Seiko Epson Corp | トランジスタ型強誘電体メモリおよびその製造方法 |
| JP4233563B2 (ja) | 2005-12-28 | 2009-03-04 | パナソニック株式会社 | 多値データを記憶する不揮発性半導体記憶装置 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| KR100714401B1 (ko) | 2006-02-08 | 2007-05-04 | 삼성전자주식회사 | 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법 |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| KR101402189B1 (ko) | 2007-06-22 | 2014-06-02 | 삼성전자주식회사 | Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액 |
| KR101344483B1 (ko) | 2007-06-27 | 2013-12-24 | 삼성전자주식회사 | 박막 트랜지스터 |
| US8354674B2 (en) | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
| KR20090002841A (ko) | 2007-07-04 | 2009-01-09 | 삼성전자주식회사 | 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법 |
| KR100889688B1 (ko) | 2007-07-16 | 2009-03-19 | 삼성모바일디스플레이주식회사 | 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터 |
| WO2009075281A1 (ja) | 2007-12-13 | 2009-06-18 | Idemitsu Kosan Co., Ltd. | 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| KR100936874B1 (ko) | 2007-12-18 | 2010-01-14 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법 |
| JP5213458B2 (ja) | 2008-01-08 | 2013-06-19 | キヤノン株式会社 | アモルファス酸化物及び電界効果型トランジスタ |
| JP5121478B2 (ja) | 2008-01-31 | 2013-01-16 | 株式会社ジャパンディスプレイウェスト | 光センサー素子、撮像装置、電子機器、およびメモリー素子 |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP2010140919A (ja) | 2008-12-09 | 2010-06-24 | Hitachi Ltd | 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板 |
| CN102484139B (zh) | 2009-10-08 | 2016-07-06 | 株式会社半导体能源研究所 | 氧化物半导体层及半导体装置 |
| WO2011048929A1 (en) | 2009-10-21 | 2011-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| EP2494597A4 (en) | 2009-10-30 | 2015-03-18 | Semiconductor Energy Lab | SEMICONDUCTOR COMPONENT |
| KR101752518B1 (ko) | 2009-10-30 | 2017-06-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2011055660A1 (en) | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011062058A1 (en) | 2009-11-20 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011135999A1 (en) * | 2010-04-27 | 2011-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| WO2012029638A1 (en) | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
2014
- 2014-07-08 JP JP2014140122A patent/JP6516978B2/ja active Active
- 2014-07-15 US US14/331,732 patent/US9305630B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210971A (ja) * | 1992-01-31 | 1993-08-20 | Matsushita Electric Ind Co Ltd | マルチポートメモリ |
| JP2011151383A (ja) * | 2009-12-25 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011151384A (ja) * | 2009-12-25 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US20120037972A1 (en) * | 2010-08-16 | 2012-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012256818A (ja) * | 2010-08-16 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015018594A (ja) * | 2013-06-13 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015028829A (ja) * | 2013-06-26 | 2015-02-12 | 株式会社半導体エネルギー研究所 | 記憶装置及び半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015136414A1 (ja) * | 2014-03-14 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
| US9747962B2 (en) | 2014-03-14 | 2017-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
| CN109155310A (zh) * | 2016-08-31 | 2019-01-04 | 美光科技公司 | 存储器单元及存储器阵列 |
| CN109155310B (zh) * | 2016-08-31 | 2023-03-31 | 美光科技公司 | 存储器单元及存储器阵列 |
| US11968821B2 (en) | 2021-11-16 | 2024-04-23 | Micron Technology, Inc. | Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays |
Also Published As
| Publication number | Publication date |
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