JP2003037249A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ＰＬＥＤトランジスタを用いて構成されるメ
モリ読み出し動作を高速化する。 【解決手段】 ＭＩＳＦＥＴＴｒ１のソース電源線ＧＮ
Ｄと直交する方向に、その両端で接地されソース電源線
ＧＮＤと電気的に接続されたシャント線ＳＬを挿入し、
ソース電源線ＧＮＤに浮き上がるノイズ（電位）を接地
電位へと逃がす。ソース電源線ＧＮＤに浮き上がるノイ
ズを接地電位へと逃がすことにより、ＭＩＳＦＥＴＴｒ
１のソース・ドレイン間電圧の減少を抑制する。
モリ読み出し動作を高速化する。 【解決手段】 ＭＩＳＦＥＴＴｒ１のソース電源線ＧＮ
Ｄと直交する方向に、その両端で接地されソース電源線
ＧＮＤと電気的に接続されたシャント線ＳＬを挿入し、
ソース電源線ＧＮＤに浮き上がるノイズ（電位）を接地
電位へと逃がす。ソース電源線ＧＮＤに浮き上がるノイ
ズを接地電位へと逃がすことにより、ＭＩＳＦＥＴＴｒ
１のソース・ドレイン間電圧の減少を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＰＬＥＤ（Phase-state Low Electron
-number Drive）トランジスタを有する半導体集積回路
装置に適用して有効な技術に関するものである。
置に関し、特に、ＰＬＥＤ（Phase-state Low Electron
-number Drive）トランジスタを有する半導体集積回路
装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】電子計算機の主記憶メモリとして用いら
れるＤＲＡＭ（Dynamic Random Access Memory）におい
て、情報を蓄積するメモリセルは、一つのキャパシタと
キャパシタに蓄積した情報電荷を読み出すトランジスタ
とからなる。そのため、ＤＲＡＭはＲＡＭ（Random Acc
ess Memory）としての最小構成要素で実現できるので、
大規模集積化に適している。
れるＤＲＡＭ（Dynamic Random Access Memory）におい
て、情報を蓄積するメモリセルは、一つのキャパシタと
キャパシタに蓄積した情報電荷を読み出すトランジスタ
とからなる。そのため、ＤＲＡＭはＲＡＭ（Random Acc
ess Memory）としての最小構成要素で実現できるので、
大規模集積化に適している。
【０００３】しかしながら、ＤＲＡＭは、メモリセル自
体に増幅作用がないことから、メモリセルからの読み出
し信号電圧が小さくなり、メモリセルの動作が各種の雑
音の影響を受けやすくなる。さらに、上記メモリセル内
に存在するｐｎ接合電流（リーク電流）によって、キャ
パシタに蓄積された情報電荷は消失してしまう。つま
り、ＤＲＡＭは、その動作が不安定になり易い。そこ
で、その情報電荷が消失する前に、メモリセルに周期的
にリフレッシュ（再生書き込み）動作をさせることによ
り情報を保持している。この周期（リフレッシュ時間と
いう）は、ＤＲＡＭの記憶容量が増大するに従って長く
する必要がある。
体に増幅作用がないことから、メモリセルからの読み出
し信号電圧が小さくなり、メモリセルの動作が各種の雑
音の影響を受けやすくなる。さらに、上記メモリセル内
に存在するｐｎ接合電流（リーク電流）によって、キャ
パシタに蓄積された情報電荷は消失してしまう。つま
り、ＤＲＡＭは、その動作が不安定になり易い。そこ
で、その情報電荷が消失する前に、メモリセルに周期的
にリフレッシュ（再生書き込み）動作をさせることによ
り情報を保持している。この周期（リフレッシュ時間と
いう）は、ＤＲＡＭの記憶容量が増大するに従って長く
する必要がある。
【０００４】ところで、ＤＲＡＭを構成する素子を微細
化し、ＤＲＡＭの集積度を向上させることにより、上記
記憶容量を増大させることが図られている。しかしなが
ら、上記したように、リフレッシュ時間はＤＲＡＭの記
憶容量が増大するに従って長くなることから、ＤＲＡＭ
を構成する素子の微細化とＤＲＡＭの動作安定化を同時
に実現することが困難になってきている。
化し、ＤＲＡＭの集積度を向上させることにより、上記
記憶容量を増大させることが図られている。しかしなが
ら、上記したように、リフレッシュ時間はＤＲＡＭの記
憶容量が増大するに従って長くなることから、ＤＲＡＭ
を構成する素子の微細化とＤＲＡＭの動作安定化を同時
に実現することが困難になってきている。
【０００５】一方、ＤＲＡＭのような揮発性メモリに対
して、不揮発性を示す電気的一括消去型ＥＥＰＲＯＭ
（Electric Erasable Programmable Read Only Memor
y；以下、フラッシュメモリという）がある。フラッシ
ュメモリは、メモリセル内に利得があるので、メモリセ
ルからの読み出し信号電圧は大きくなる。つまり、メモ
リセルの動作は安定である。また、絶縁膜で囲まれた蓄
積ノードに情報電荷を蓄えるので、ＤＲＡＭのようなｐ
ｎ接合電流はなく、リフレッシュ動作は不要となる。
して、不揮発性を示す電気的一括消去型ＥＥＰＲＯＭ
（Electric Erasable Programmable Read Only Memor
y；以下、フラッシュメモリという）がある。フラッシ
ュメモリは、メモリセル内に利得があるので、メモリセ
ルからの読み出し信号電圧は大きくなる。つまり、メモ
リセルの動作は安定である。また、絶縁膜で囲まれた蓄
積ノードに情報電荷を蓄えるので、ＤＲＡＭのようなｐ
ｎ接合電流はなく、リフレッシュ動作は不要となる。
【０００６】しかしながら、フラッシュメモリは蓄積ノ
ードに微弱なトンネル電流を流すことにより電荷を蓄え
るので、書き込み時間が長くなる。また、メモリセルへ
の書き込みを繰り返すと、蓄積ノードを囲む絶縁膜に強
制的に電流を流すことになるので、徐々にその絶縁膜が
劣化し、最終的に絶縁膜は導電性膜となり記憶を保持で
きなくなってしまう。
ードに微弱なトンネル電流を流すことにより電荷を蓄え
るので、書き込み時間が長くなる。また、メモリセルへ
の書き込みを繰り返すと、蓄積ノードを囲む絶縁膜に強
制的に電流を流すことになるので、徐々にその絶縁膜が
劣化し、最終的に絶縁膜は導電性膜となり記憶を保持で
きなくなってしまう。
【０００７】本発明者らは、上記のＤＲＡＭおよびフラ
ッシュメモリが有する課題を解決するメモリとして、Ｐ
ＬＥＤトランジスタを用いて構成されるメモリ（以下、
ＰＬＥＤメモリと記す）を検討している。
ッシュメモリが有する課題を解決するメモリとして、Ｐ
ＬＥＤトランジスタを用いて構成されるメモリ（以下、
ＰＬＥＤメモリと記す）を検討している。
【０００８】ＰＬＥＤトランジスタは、チャネル部分に
薄いトンネル絶縁膜を３枚挟み込んだ構造を成してお
り、そのトンネル障壁の高さを外部電圧で変化させるこ
とにより、電子の流れの制御を可能としている。また、
ＰＬＥＤメモリにおいては、ＤＲＡＭにおけるキャパシ
タ（容量）を、利得を有するＰＬＥＤトランジスタに置
き換え、二つのトランジスタを立体的に集積している。
そのため、メモリセルのサイズを、ＤＲＡＭのメモリセ
ルのサイズの約半分に縮小することができ、同一のサイ
ズであれば、約２倍の記憶容量と実現することができ
る。
薄いトンネル絶縁膜を３枚挟み込んだ構造を成してお
り、そのトンネル障壁の高さを外部電圧で変化させるこ
とにより、電子の流れの制御を可能としている。また、
ＰＬＥＤメモリにおいては、ＤＲＡＭにおけるキャパシ
タ（容量）を、利得を有するＰＬＥＤトランジスタに置
き換え、二つのトランジスタを立体的に集積している。
そのため、メモリセルのサイズを、ＤＲＡＭのメモリセ
ルのサイズの約半分に縮小することができ、同一のサイ
ズであれば、約２倍の記憶容量と実現することができ
る。
【０００９】また、ＰＬＥＤメモリは、メモリセルが利
得を有することから、１セル毎に蓄える電子の数がＤＲ
ＡＭの約１００分の１とすることができる。また、トン
ネル構造を有するＰＬＥＤトランジスタが電子を抱え込
む構造となっていることから、ＤＲＡＭにおけるリフレ
ッシュ動作にかかる負担が軽くなる。すなわち、ＰＬＥ
Ｄメモリにおいては、ＰＬＥＤメモリを構成する素子の
微細化とＰＬＥＤメモリの動作安定化を同時に実現する
ことを可能としている。
得を有することから、１セル毎に蓄える電子の数がＤＲ
ＡＭの約１００分の１とすることができる。また、トン
ネル構造を有するＰＬＥＤトランジスタが電子を抱え込
む構造となっていることから、ＤＲＡＭにおけるリフレ
ッシュ動作にかかる負担が軽くなる。すなわち、ＰＬＥ
Ｄメモリにおいては、ＰＬＥＤメモリを構成する素子の
微細化とＰＬＥＤメモリの動作安定化を同時に実現する
ことを可能としている。
【００１０】さらに、ＰＬＥＤメモリは、読み出し時間
および書き込み時間がＤＲＡＭとほぼ同等である。ま
た、メモリセル内にｐｎ接合電流のないメモリセル構造
を形成することにより、不揮発性メモリとしての機能を
付与することも可能である。つまり、高速かつ揮発性の
ＤＲＡＭと低速かつ不揮発のフラッシュメモリとの使い
分けを解消することを可能としている。
および書き込み時間がＤＲＡＭとほぼ同等である。ま
た、メモリセル内にｐｎ接合電流のないメモリセル構造
を形成することにより、不揮発性メモリとしての機能を
付与することも可能である。つまり、高速かつ揮発性の
ＤＲＡＭと低速かつ不揮発のフラッシュメモリとの使い
分けを解消することを可能としている。
【００１１】上記ＰＬＥＤメモリ中に含まれるＰＬＥＤ
トランジスタの技術については、たとえば特開平１０−
２００００１号公報および特開２０００−１１３６８３
号公報などに開示されている。
トランジスタの技術については、たとえば特開平１０−
２００００１号公報および特開２０００−１１３６８３
号公報などに開示されている。
【００１２】
【発明が解決しようとする課題】ところが、上記のＰＬ
ＥＤメモリにおいては、以下のような問題があることを
本発明者らは見出した。
ＥＤメモリにおいては、以下のような問題があることを
本発明者らは見出した。
【００１３】すなわち、図１に示すように、ＰＬＥＤメ
モリのメモリセルは、ＰＬＥＤトランジスタＰＬＥＤが
書き込み用ビット線ＢＬＷ、書き込みメモリセル選択用
のワード線ＷＬＷおよびＭＩＳＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor）Ｔｒ１と
電気的に接続されている。また、ＭＩＳＦＥＴＴｒ１の
ソース電源線ＧＮＤが、ワード線（読み出し用メモリセ
ル選択用のワード線ＷＬＲおよび書き込みメモリセル選
択用のワード線ＷＬＷ）に対して平行に、ビット線（読
み出し用ビット線ＢＬＲおよび書き込み用ビット線ＢＬ
Ｗ）に対して垂直に配置されている。また、図２には、
図１に示したメモリセルを用いたメモリアレイの回路図
を示している。
モリのメモリセルは、ＰＬＥＤトランジスタＰＬＥＤが
書き込み用ビット線ＢＬＷ、書き込みメモリセル選択用
のワード線ＷＬＷおよびＭＩＳＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor）Ｔｒ１と
電気的に接続されている。また、ＭＩＳＦＥＴＴｒ１の
ソース電源線ＧＮＤが、ワード線（読み出し用メモリセ
ル選択用のワード線ＷＬＲおよび書き込みメモリセル選
択用のワード線ＷＬＷ）に対して平行に、ビット線（読
み出し用ビット線ＢＬＲおよび書き込み用ビット線ＢＬ
Ｗ）に対して垂直に配置されている。また、図２には、
図１に示したメモリセルを用いたメモリアレイの回路図
を示している。
【００１４】上記ソース電源線ＧＮＤとしては、たとえ
ば半導体基板に形成された半導体領域が用いられ、その
シート抵抗は８０Ω／□程度である。上記メモリアレイ
として、たとえば５１２×２５６ワード・ビット構成の
サブアレイを例に取り、ワード線の長さおよび幅をそれ
ぞれ２５６μｍおよび０．１８μｍとすると、ソース電
源線ＧＮＤの抵抗値は、ワード線の中央付近で約５６ｋ
Ωと高抵抗になる。
ば半導体基板に形成された半導体領域が用いられ、その
シート抵抗は８０Ω／□程度である。上記メモリアレイ
として、たとえば５１２×２５６ワード・ビット構成の
サブアレイを例に取り、ワード線の長さおよび幅をそれ
ぞれ２５６μｍおよび０．１８μｍとすると、ソース電
源線ＧＮＤの抵抗値は、ワード線の中央付近で約５６ｋ
Ωと高抵抗になる。
【００１５】ここで、選択されたワード線ＷＬＲ上のす
べてのメモリセルに‘１’データが書き込まれている場
合、その‘１’データの読み出しを行うと、ＭＩＳＦＥ
ＴＴｒ１、Ｔｒ２がオン状態となり、読み出しビット線
ＢＬＲからソース電源線ＧＮＤへ電流Ｉが流れ込む。こ
の時、ソース電源線ＧＮＤにはすべての選択メモリセル
からの電流が流れ込むので、ソース電源線ＧＮＤの電位
がノイズとして浮き上がる。このノイズは、接地電位か
ら最も離れた点、すなわちソース電源線ＧＮＤの中央付
近で最大となる。そのため、このノイズの影響を最も強
く受けるのは、選択されたワード線ＷＬＲの中央ビット
Ｂ１付近となる。つまり、その中央ビットＢ１の読み出
し速度とワードドライバＷＤ近端の近端ビットＢ２の読
み出し速度との差が大きくなる。
べてのメモリセルに‘１’データが書き込まれている場
合、その‘１’データの読み出しを行うと、ＭＩＳＦＥ
ＴＴｒ１、Ｔｒ２がオン状態となり、読み出しビット線
ＢＬＲからソース電源線ＧＮＤへ電流Ｉが流れ込む。こ
の時、ソース電源線ＧＮＤにはすべての選択メモリセル
からの電流が流れ込むので、ソース電源線ＧＮＤの電位
がノイズとして浮き上がる。このノイズは、接地電位か
ら最も離れた点、すなわちソース電源線ＧＮＤの中央付
近で最大となる。そのため、このノイズの影響を最も強
く受けるのは、選択されたワード線ＷＬＲの中央ビット
Ｂ１付近となる。つまり、その中央ビットＢ１の読み出
し速度とワードドライバＷＤ近端の近端ビットＢ２の読
み出し速度との差が大きくなる。
【００１６】ところで、上記メモリアレイが有するセン
スアンプの動作タイミングは、読み出し速度が最も遅く
なる上記中央ビットＢ１の読み出し動作に合わせる必要
がある。すなわち、メモリアレイの読み出し速度は、中
央ビットＢ１の読み出し速度に大きく依存することにな
るので、その読み出し速度を高速化することが困難にな
る問題がある。
スアンプの動作タイミングは、読み出し速度が最も遅く
なる上記中央ビットＢ１の読み出し動作に合わせる必要
がある。すなわち、メモリアレイの読み出し速度は、中
央ビットＢ１の読み出し速度に大きく依存することにな
るので、その読み出し速度を高速化することが困難にな
る問題がある。
【００１７】本発明の目的は、ＰＬＥＤメモリの読み出
し動作の高速化を実現する技術を提供することにある。
し動作の高速化を実現する技術を提供することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２０】すなわち、本発明は、第１電極、第２電極
および第３電極を有する第１トランジスタと第２トラン
ジスタとを含むメモリセルからなり、第１領域および第
２領域を含むメモリアレイを有し、前記第１トランジス
タの第１電極は、第２配線と電気的に接続され、前記第
１トランジスタの第２電極は、第１配線と電気的に接続
され、前記第１トランジスタの第３電極は、前記第２ト
ランジスタの第１電極と電気的に接続され、前記第２ト
ランジスタの第２電極は、その端部で電源電位に接続さ
れた第３配線と電気的に接続され、前記第１領域におい
て、前記第２トランジスタの第３電極は、第４配線と電
気的に接続され、前記第２領域において、前記第２トラ
ンジスタの第３電極は、電源電位に接続された第７配線
と電気的に接続され、前記第２領域において、前記第７
配線は前記第３配線と電気的に接続され、前記第２領域
は、前記メモリアレイにおいて所定の間隔で配置されて
いるものである。
および第３電極を有する第１トランジスタと第２トラン
ジスタとを含むメモリセルからなり、第１領域および第
２領域を含むメモリアレイを有し、前記第１トランジス
タの第１電極は、第２配線と電気的に接続され、前記第
１トランジスタの第２電極は、第１配線と電気的に接続
され、前記第１トランジスタの第３電極は、前記第２ト
ランジスタの第１電極と電気的に接続され、前記第２ト
ランジスタの第２電極は、その端部で電源電位に接続さ
れた第３配線と電気的に接続され、前記第１領域におい
て、前記第２トランジスタの第３電極は、第４配線と電
気的に接続され、前記第２領域において、前記第２トラ
ンジスタの第３電極は、電源電位に接続された第７配線
と電気的に接続され、前記第２領域において、前記第７
配線は前記第３配線と電気的に接続され、前記第２領域
は、前記メモリアレイにおいて所定の間隔で配置されて
いるものである。
【００２１】また、本発明は、第１電極、第２電極およ
び第３電極を有する第１トランジスタと第２トランジス
タと第３トランジスタとを含むメモリセルからなり、第
１領域および第２領域を含むメモリアレイを有し、前記
第１トランジスタの第１電極は、第２配線と電気的に接
続され、前記第１トランジスタの第２電極は、第１配線
と電気的に接続され、前記第１トランジスタの第３電極
は、前記第２トランジスタの第１電極と電気的に接続さ
れ、前記第２トランジスタの第２電極は、その端部で電
源電位に接続された第３配線と電気的に接続され、前記
第１領域において、前記第２トランジスタの第３電極
は、前記第３トランジスタを介して第４配線と電気的に
接続され、前記第２領域において、前記第２トランジス
タの第３電極は、前記第３トランジスタを介して電源電
位に接続された第７配線と電気的に接続され、前記第２
領域において、前記第７配線は前記第３配線と電気的に
接続され、前記第２領域は、前記メモリアレイにおいて
所定の間隔で配置されているものである。
び第３電極を有する第１トランジスタと第２トランジス
タと第３トランジスタとを含むメモリセルからなり、第
１領域および第２領域を含むメモリアレイを有し、前記
第１トランジスタの第１電極は、第２配線と電気的に接
続され、前記第１トランジスタの第２電極は、第１配線
と電気的に接続され、前記第１トランジスタの第３電極
は、前記第２トランジスタの第１電極と電気的に接続さ
れ、前記第２トランジスタの第２電極は、その端部で電
源電位に接続された第３配線と電気的に接続され、前記
第１領域において、前記第２トランジスタの第３電極
は、前記第３トランジスタを介して第４配線と電気的に
接続され、前記第２領域において、前記第２トランジス
タの第３電極は、前記第３トランジスタを介して電源電
位に接続された第７配線と電気的に接続され、前記第２
領域において、前記第７配線は前記第３配線と電気的に
接続され、前記第２領域は、前記メモリアレイにおいて
所定の間隔で配置されているものである。
【００２２】また、本発明は、第１電極、第２電極およ
び第３電極を有する第１トランジスタと第２トランジス
タと第３トランジスタとを含むメモリセルからなるメモ
リアレイを有し、前記第１トランジスタの第１電極は、
第２配線と電気的に接続され、前記第１トランジスタの
第２電極は、第５配線と電気的に接続され、前記第１ト
ランジスタの第３電極は、前記第２トランジスタの第１
電極と電気的に接続され、前記第２トランジスタの第２
電極は、その端部で電源電位に接続された第３配線と電
気的に接続され、前記第２トランジスタの第３電極は、
前記第３トランジスタを介して第５配線と電気的に接続
され、前記第３配線は、電源電位に接続された第７配線
と電気的に接続されているものである。
び第３電極を有する第１トランジスタと第２トランジス
タと第３トランジスタとを含むメモリセルからなるメモ
リアレイを有し、前記第１トランジスタの第１電極は、
第２配線と電気的に接続され、前記第１トランジスタの
第２電極は、第５配線と電気的に接続され、前記第１ト
ランジスタの第３電極は、前記第２トランジスタの第１
電極と電気的に接続され、前記第２トランジスタの第２
電極は、その端部で電源電位に接続された第３配線と電
気的に接続され、前記第２トランジスタの第３電極は、
前記第３トランジスタを介して第５配線と電気的に接続
され、前記第３配線は、電源電位に接続された第７配線
と電気的に接続されているものである。
【００２３】また、本発明は、第１電極、第２電極およ
び第３電極を有する第１トランジスタと第２トランジス
タと容量素子とを含むメモリセルからなり、第１領域お
よび第２領域を含むメモリアレイを有し、前記第１トラ
ンジスタの第１電極は、第６配線と電気的に接続され、
前記第１トランジスタの第２電極は、第１配線と電気的
に接続され、前記第１トランジスタの第３電極は、前記
第２トランジスタの第１電極および前記容量素子と電気
的に接続され、前記第２トランジスタの第２電極は、そ
の端部で電源電位に接続された第３配線と電気的に接続
され、前記第１領域において、前記第２トランジスタの
第３電極は、第４配線と電気的に接続され、前記第２領
域において、前記第２トランジスタの第３電極は、電源
電位に接続された第７配線と電気的に接続され、前記第
２領域において、前記第７配線は前記第３配線と電気的
に接続され、前記第２領域は、前記メモリアレイにおい
て所定の間隔で配置され、前記容量素子は前記第６配線
と電気的に接続されているものである。
び第３電極を有する第１トランジスタと第２トランジス
タと容量素子とを含むメモリセルからなり、第１領域お
よび第２領域を含むメモリアレイを有し、前記第１トラ
ンジスタの第１電極は、第６配線と電気的に接続され、
前記第１トランジスタの第２電極は、第１配線と電気的
に接続され、前記第１トランジスタの第３電極は、前記
第２トランジスタの第１電極および前記容量素子と電気
的に接続され、前記第２トランジスタの第２電極は、そ
の端部で電源電位に接続された第３配線と電気的に接続
され、前記第１領域において、前記第２トランジスタの
第３電極は、第４配線と電気的に接続され、前記第２領
域において、前記第２トランジスタの第３電極は、電源
電位に接続された第７配線と電気的に接続され、前記第
２領域において、前記第７配線は前記第３配線と電気的
に接続され、前記第２領域は、前記メモリアレイにおい
て所定の間隔で配置され、前記容量素子は前記第６配線
と電気的に接続されているものである。
【００２４】また、本発明は、電源電位に電気的に接続
されるトランジスタを含む複数のメモリセルから構成さ
れ、第１領域および第２領域を含むメモリアレイを有
し、隣接する前記メモリセルは、第３配線によって電源
電位に電気的に接続され、前記第１領域のメモリセル
は、第４配線に電気的に接続され、前記第２領域のメモ
リセルは、前記第４配線と同一の導電層で形成された第
７配線と電気的に接続され、前記第７配線は、前記第３
配線と電気的に接続されたものである。
されるトランジスタを含む複数のメモリセルから構成さ
れ、第１領域および第２領域を含むメモリアレイを有
し、隣接する前記メモリセルは、第３配線によって電源
電位に電気的に接続され、前記第１領域のメモリセル
は、第４配線に電気的に接続され、前記第２領域のメモ
リセルは、前記第４配線と同一の導電層で形成された第
７配線と電気的に接続され、前記第７配線は、前記第３
配線と電気的に接続されたものである。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、平面図であっても、その説明のためにハッチングを
付す場合がある。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、平面図であっても、その説明のためにハッチングを
付す場合がある。
【００２６】（実施の形態１）図３は、本実施の形態１
のＰＬＥＤメモリ（半導体集積回路装置）のメモリアレ
イの回路図である。
のＰＬＥＤメモリ（半導体集積回路装置）のメモリアレ
イの回路図である。
【００２７】図３に示すように、本実施の形態１のメモ
リアレイには、第１電極、第２電極および第３電極の３
つの電極を有するＰＬＥＤトランジスタ（第１トランジ
スタ）ＰＬＥＤが設けられ、その第２電極は書き込み用
ビット線（第１配線）ＢＬＷと電気的に接続され、第１
電極は書き込みメモリセル選択用のワード線（第２配
線）ＷＬＷと電気的に接続され、第３電極はＭＩＳＦＥ
Ｔ（第２トランジスタ）Ｔｒ１のゲート（第１電極）と
電気的に接続されている。また、ＭＩＳＦＥＴＴｒ１の
ソース（第２電極）と電気的に接続されたソース電源線
（第３配線）ＧＮＤが、ワード線（読み出しメモリセル
選択用のワード線ＷＬＲおよび書き込みメモリセル選択
用のワード線ＷＬＷ）に対して平行に、ビット線（読み
出し用ビット線（第４配線）ＢＬＲおよび書き込み用ビ
ット線ＢＬＷ）に対して垂直に配置されている。読み出
し用ビット線ＢＬＲは、ＭＩＳＦＥＴ（第３トランジス
タ）Ｔｒ２を介してＭＩＳＦＥＴＴｒ１のドレイン（第
３電極）と電気的に接続されている。
リアレイには、第１電極、第２電極および第３電極の３
つの電極を有するＰＬＥＤトランジスタ（第１トランジ
スタ）ＰＬＥＤが設けられ、その第２電極は書き込み用
ビット線（第１配線）ＢＬＷと電気的に接続され、第１
電極は書き込みメモリセル選択用のワード線（第２配
線）ＷＬＷと電気的に接続され、第３電極はＭＩＳＦＥ
Ｔ（第２トランジスタ）Ｔｒ１のゲート（第１電極）と
電気的に接続されている。また、ＭＩＳＦＥＴＴｒ１の
ソース（第２電極）と電気的に接続されたソース電源線
（第３配線）ＧＮＤが、ワード線（読み出しメモリセル
選択用のワード線ＷＬＲおよび書き込みメモリセル選択
用のワード線ＷＬＷ）に対して平行に、ビット線（読み
出し用ビット線（第４配線）ＢＬＲおよび書き込み用ビ
ット線ＢＬＷ）に対して垂直に配置されている。読み出
し用ビット線ＢＬＲは、ＭＩＳＦＥＴ（第３トランジス
タ）Ｔｒ２を介してＭＩＳＦＥＴＴｒ１のドレイン（第
３電極）と電気的に接続されている。
【００２８】シャント線ＳＬ（第７配線）は、ＭＩＳＦ
ＥＴＴｒ１のソース電源線ＧＮＤと直交する方向に挿入
されている。このシャント線ＳＬは、そのソース電源線
ＧＮＤと電気的に接続され、その両端で接地されてい
る。ソース電源線ＧＮＤについても、その端部において
は接地されている。このようなシャント線ＳＬを設ける
ことにより、ソース電源線ＧＮＤに浮き上がるノイズ
（電位）を接地電位へと逃がすことが可能となる。ま
た、ソース電源線ＧＮＤに浮き上がるノイズに起因した
ＭＩＳＦＥＴＴｒ１のソース・ドレイン間電圧の減少を
抑制することができるので、ＭＩＳＦＥＴＴｒ１のソー
ス・ドレイン間電流の劣化も抑制することができる。こ
れにより、ワード線ＷＬＲの中央ビットＢ１の読み出し
速度とワードドライバＷＤ近端の近端ビットＢ２の読み
出し速度との差を小さくすることができる。これについ
ては、後で詳しく説明する。
ＥＴＴｒ１のソース電源線ＧＮＤと直交する方向に挿入
されている。このシャント線ＳＬは、そのソース電源線
ＧＮＤと電気的に接続され、その両端で接地されてい
る。ソース電源線ＧＮＤについても、その端部において
は接地されている。このようなシャント線ＳＬを設ける
ことにより、ソース電源線ＧＮＤに浮き上がるノイズ
（電位）を接地電位へと逃がすことが可能となる。ま
た、ソース電源線ＧＮＤに浮き上がるノイズに起因した
ＭＩＳＦＥＴＴｒ１のソース・ドレイン間電圧の減少を
抑制することができるので、ＭＩＳＦＥＴＴｒ１のソー
ス・ドレイン間電流の劣化も抑制することができる。こ
れにより、ワード線ＷＬＲの中央ビットＢ１の読み出し
速度とワードドライバＷＤ近端の近端ビットＢ２の読み
出し速度との差を小さくすることができる。これについ
ては、後で詳しく説明する。
【００２９】上記の本実施の形態１のメモリアレイにお
いては、ワード線（ワード線ＷＬＲ、ＷＬＷ）およびビ
ット線（読み出し用ビット線ＢＬＲおよび書き込み用ビ
ット線ＢＬＷ）は最小加工寸法で配置され、ソース電源
線ＧＮＤの上部に位置する。また、ソース電源線ＧＮＤ
は、半導体基板に形成された半導体領域からなる。
いては、ワード線（ワード線ＷＬＲ、ＷＬＷ）およびビ
ット線（読み出し用ビット線ＢＬＲおよび書き込み用ビ
ット線ＢＬＷ）は最小加工寸法で配置され、ソース電源
線ＧＮＤの上部に位置する。また、ソース電源線ＧＮＤ
は、半導体基板に形成された半導体領域からなる。
【００３０】図４は、本発明者らが本実施の形態１のメ
モリアレイと比較および検討したメモリアレイの平面レ
イアウト図である。ソース電源線ＧＮＤは、コンタクト
ホールＢＬＣＴ内に形成されたプラグを介して、読み出
し用ビット線ＢＬＲと電気的に接続されている。また、
ハッチングを付した領域は、ＰＬＥＤトランジスタＰＬ
ＥＤが形成された領域である。この図４に示したメモリ
アレイにおいても、ワード線およびビット線は最小加工
寸法で配置され、ソース電源線ＧＮＤの上部に位置す
る。また、ソース電源線ＧＮＤは、半導体基板に形成さ
れた半導体領域からなる。
モリアレイと比較および検討したメモリアレイの平面レ
イアウト図である。ソース電源線ＧＮＤは、コンタクト
ホールＢＬＣＴ内に形成されたプラグを介して、読み出
し用ビット線ＢＬＲと電気的に接続されている。また、
ハッチングを付した領域は、ＰＬＥＤトランジスタＰＬ
ＥＤが形成された領域である。この図４に示したメモリ
アレイにおいても、ワード線およびビット線は最小加工
寸法で配置され、ソース電源線ＧＮＤの上部に位置す
る。また、ソース電源線ＧＮＤは、半導体基板に形成さ
れた半導体領域からなる。
【００３１】図４に示したレイアウトの場合、上記した
ようにワード線およびビット線は最小加工寸法で配置さ
れソース電源線ＧＮＤの上部に位置することから、シャ
ント線ＳＬを設けて、このシャント線ＳＬをソース電源
線ＧＮＤとのみ電気的に接続することが困難になる。そ
こで、図５に示すように、シャント線ＳＬを配置するた
めの領域ＳＡを設け、コンタクトホールＳＬＣＴ内に形
成されたプラグを介してシャント線ＳＬとソース電源線
ＧＮＤとを電気的に接続する手段が考えられる。しかし
ながら、領域ＳＡを設けたことにより、メモリセル配置
の規則性が領域ＳＡにて崩れてしまう。そのため、位相
シフト法などの高解像露光技術を用いてメモリセルを形
成する場合には、領域ＳＡの両側の領域ＤＡ内に形成さ
れたメモリセルにおいて形状不良が発生する可能性があ
る。つまり、領域ＤＡ内に形成されたメモリセルは、実
際にはメモリセルとして用いないダミーセルとして扱う
必要性が発生する。その結果、所望の記憶容量のメモリ
アレイを構成すると、メモリアレイの面積が増加してし
まうことになり、そのメモリアレイを有する半導体チッ
プの面積も増加してしまうことになる。
ようにワード線およびビット線は最小加工寸法で配置さ
れソース電源線ＧＮＤの上部に位置することから、シャ
ント線ＳＬを設けて、このシャント線ＳＬをソース電源
線ＧＮＤとのみ電気的に接続することが困難になる。そ
こで、図５に示すように、シャント線ＳＬを配置するた
めの領域ＳＡを設け、コンタクトホールＳＬＣＴ内に形
成されたプラグを介してシャント線ＳＬとソース電源線
ＧＮＤとを電気的に接続する手段が考えられる。しかし
ながら、領域ＳＡを設けたことにより、メモリセル配置
の規則性が領域ＳＡにて崩れてしまう。そのため、位相
シフト法などの高解像露光技術を用いてメモリセルを形
成する場合には、領域ＳＡの両側の領域ＤＡ内に形成さ
れたメモリセルにおいて形状不良が発生する可能性があ
る。つまり、領域ＤＡ内に形成されたメモリセルは、実
際にはメモリセルとして用いないダミーセルとして扱う
必要性が発生する。その結果、所望の記憶容量のメモリ
アレイを構成すると、メモリアレイの面積が増加してし
まうことになり、そのメモリアレイを有する半導体チッ
プの面積も増加してしまうことになる。
【００３２】上記の面積増加を防ぐために、本実施の形
態１のＰＬＥＤメモリにおいては、図６に示すように、
領域ＤＣＡ（第２領域（図３も参照））における１ビッ
ト（bit）分のメモリセルをダミーセルと見なし、他の
領域（第１領域）においてはメモリセルとして機能させ
る。つまり、このダミーセルの読み出し用ビット線ＢＬ
Ｒを上記シャント線ＳＬとして用いる。これにより、上
記シャント線ＳＬを配置するための領域ＳＡを設ける必
要がなくなるので、メモリセル配置の規則性を保つこと
が可能となる。また、領域ＳＡが省略でき、上記領域Ｓ
Ａの両側の領域ＤＡを考慮する必要もなくなり、ダミー
セルとして扱うメモリセルは１ビット分で済む。すなわ
ち、本実施の形態１のメモリアレイにおいては、図５に
示したメモリアレイに比べて面積増加を防ぐことが可能
となる。
態１のＰＬＥＤメモリにおいては、図６に示すように、
領域ＤＣＡ（第２領域（図３も参照））における１ビッ
ト（bit）分のメモリセルをダミーセルと見なし、他の
領域（第１領域）においてはメモリセルとして機能させ
る。つまり、このダミーセルの読み出し用ビット線ＢＬ
Ｒを上記シャント線ＳＬとして用いる。これにより、上
記シャント線ＳＬを配置するための領域ＳＡを設ける必
要がなくなるので、メモリセル配置の規則性を保つこと
が可能となる。また、領域ＳＡが省略でき、上記領域Ｓ
Ａの両側の領域ＤＡを考慮する必要もなくなり、ダミー
セルとして扱うメモリセルは１ビット分で済む。すなわ
ち、本実施の形態１のメモリアレイにおいては、図５に
示したメモリアレイに比べて面積増加を防ぐことが可能
となる。
【００３３】図７は、上記シャント線ＳＬの配置本数に
ついて説明する説明図である。
ついて説明する説明図である。
【００３４】図７に示すように、本実施の形態１におい
ては、たとえば５１２×２５６ワード・ビット構成のサ
ブアレイにより１６Ｍビットのメモリアレイを構成す
る。本実施の形態１においては、１個のサブアレイ中
に、たとえば１６本のシャント線ＳＬを配置することを
例示する。つまり、１６ビット毎に１本のシャント線Ｓ
Ｌが配置されることになる。また、センスアンプＳＡＭ
Ｐと電気的に接続された配線ＳＡＬ１、ＳＡＬ２には、
各シャント線ＳＬの両端が接続される。
ては、たとえば５１２×２５６ワード・ビット構成のサ
ブアレイにより１６Ｍビットのメモリアレイを構成す
る。本実施の形態１においては、１個のサブアレイ中
に、たとえば１６本のシャント線ＳＬを配置することを
例示する。つまり、１６ビット毎に１本のシャント線Ｓ
Ｌが配置されることになる。また、センスアンプＳＡＭ
Ｐと電気的に接続された配線ＳＡＬ１、ＳＡＬ２には、
各シャント線ＳＬの両端が接続される。
【００３５】ここで、本発明者らは、シャント線ＳＬを
用いないメモリアレイ（図４参照）に対して、シャント
線ＳＬを配置するための領域ＳＡを設けてシャント線Ｓ
Ｌを配置したメモリアレイ（図５参照）の面積および本
実施の形態１のメモリアレイ（図６参照）の面積の面積
増加率について実験した。この時、シャント線ＳＬは１
６ビット毎に１本配置している（図７参照）。その結
果、図５に示したメモリアレイの面積増加率は約１８％
であったのに対し、本実施の形態１のメモリアレイの面
積増加率は約６％であった。すなわち、実験結果からも
本実施の形態１のメモリアレイにおいては、図５に示し
たメモリアレイに比べて面積増加を防ぐことが可能であ
ることが確認できた。
用いないメモリアレイ（図４参照）に対して、シャント
線ＳＬを配置するための領域ＳＡを設けてシャント線Ｓ
Ｌを配置したメモリアレイ（図５参照）の面積および本
実施の形態１のメモリアレイ（図６参照）の面積の面積
増加率について実験した。この時、シャント線ＳＬは１
６ビット毎に１本配置している（図７参照）。その結
果、図５に示したメモリアレイの面積増加率は約１８％
であったのに対し、本実施の形態１のメモリアレイの面
積増加率は約６％であった。すなわち、実験結果からも
本実施の形態１のメモリアレイにおいては、図５に示し
たメモリアレイに比べて面積増加を防ぐことが可能であ
ることが確認できた。
【００３６】さらに、ダミーセルの読み出し用ビット線
ＢＬＲをシャント線ＳＬとして用いるので、シャント線
ＳＬとソース電源線ＧＮＤとを電気的に接続するための
コンタクトホールＳＬＣＴを容易に開孔することができ
る。
ＢＬＲをシャント線ＳＬとして用いるので、シャント線
ＳＬとソース電源線ＧＮＤとを電気的に接続するための
コンタクトホールＳＬＣＴを容易に開孔することができ
る。
【００３７】図８〜図１０は、それぞれ図６中のＡ−Ａ
線、Ｂ−Ｂ線およびＣ−Ｃ線に対応した断面図である。
線、Ｂ−Ｂ線およびＣ−Ｃ線に対応した断面図である。
【００３８】半導体基板１の主面（素子形成面）に形成
されたｐ型ウェル２には素子分離溝４が形成されてい
る。この素子分離溝４によって周囲を規定されたｐ型ウ
ェル２のアクティブ領域Ｌ（図６参照）には複数のメモ
リセルが形成されている。
されたｐ型ウェル２には素子分離溝４が形成されてい
る。この素子分離溝４によって周囲を規定されたｐ型ウ
ェル２のアクティブ領域Ｌ（図６参照）には複数のメモ
リセルが形成されている。
【００３９】ｐ型ウェル２には、たとえばＡｓ（ヒ素）
またはＰ（リン）をイオン注入法により導入することで
形成されたｎ型（第１導電型）半導体領域５Ａ（第１半
導体領域）、５Ｂが形成されている。多結晶シリコン膜
６、７は、それぞれＭＩＳＦＥＴＴｒ１のゲートおよび
ドレインとなり、ｎ型半導体領域５Ａをソースとするこ
とによりＭＩＳＦＥＴＴｒ１を形成している。一方、多
結晶シリコン膜８は、ＭＩＳＦＥＴＴｒ２のゲートとな
り、多結晶シリコン膜７をドレインとし、ｎ型半導体領
域５Ｂをソースとすることにより、ＭＩＳＦＥＴＴｒ２
を形成している。また、ｎ型半導体領域５Ａは、上記ソ
ース電源線ＧＮＤとして機能させることができ、そのシ
ート抵抗を８０Ω／□程度とすることができる。
またはＰ（リン）をイオン注入法により導入することで
形成されたｎ型（第１導電型）半導体領域５Ａ（第１半
導体領域）、５Ｂが形成されている。多結晶シリコン膜
６、７は、それぞれＭＩＳＦＥＴＴｒ１のゲートおよび
ドレインとなり、ｎ型半導体領域５Ａをソースとするこ
とによりＭＩＳＦＥＴＴｒ１を形成している。一方、多
結晶シリコン膜８は、ＭＩＳＦＥＴＴｒ２のゲートとな
り、多結晶シリコン膜７をドレインとし、ｎ型半導体領
域５Ｂをソースとすることにより、ＭＩＳＦＥＴＴｒ２
を形成している。また、ｎ型半導体領域５Ａは、上記ソ
ース電源線ＧＮＤとして機能させることができ、そのシ
ート抵抗を８０Ω／□程度とすることができる。
【００４０】ＰＬＥＤトランジスタＰＬＥＤ（図３参
照）は、３枚のトンネル絶縁膜１０Ａ、１０Ｂ、１０Ｃ
を多結晶シリコン膜１２Ａ、１２Ｂ、１２Ｃ、１２Ｄに
より挟み込まれる状態で形成されている。また、多結晶
シリコン膜１２Ｄは、書き込み用ビット線ＢＬＷとして
機能させることができる。
照）は、３枚のトンネル絶縁膜１０Ａ、１０Ｂ、１０Ｃ
を多結晶シリコン膜１２Ａ、１２Ｂ、１２Ｃ、１２Ｄに
より挟み込まれる状態で形成されている。また、多結晶
シリコン膜１２Ｄは、書き込み用ビット線ＢＬＷとして
機能させることができる。
【００４１】読み出し用ビット線ＢＬＲ（シャント線Ｓ
Ｌ）は、たとえばＡｌ（アルミニウム）膜またはＷ（タ
ングステン）膜より形成することができ、その配線幅を
約０．２μｍ、シート抵抗を約４．５Ω／□とすること
を例示できる。また、そのＡｌ膜またはＷ膜は、コンタ
クトホールＳＬＣＴ内にも埋め込まれ、プラグを形成す
る。このプラグは、多結晶シリコン膜８を介してソース
電源線ＧＮＤ（ｎ型半導体領域５Ａ）と電気的に接続さ
れる。
Ｌ）は、たとえばＡｌ（アルミニウム）膜またはＷ（タ
ングステン）膜より形成することができ、その配線幅を
約０．２μｍ、シート抵抗を約４．５Ω／□とすること
を例示できる。また、そのＡｌ膜またはＷ膜は、コンタ
クトホールＳＬＣＴ内にも埋め込まれ、プラグを形成す
る。このプラグは、多結晶シリコン膜８を介してソース
電源線ＧＮＤ（ｎ型半導体領域５Ａ）と電気的に接続さ
れる。
【００４２】図１１は、本発明者らが実験した本実施の
形態１のサブアレイ（図７参照）における、シャント線
ＳＬの配置間隔（本数）と、シャント線ＳＬ間の中央ビ
ットおよびシャント線近端のビットの読み出し速度との
関係を示した説明図である。なお、読み出し信号量は約
５００ｍＶとしている。
形態１のサブアレイ（図７参照）における、シャント線
ＳＬの配置間隔（本数）と、シャント線ＳＬ間の中央ビ
ットおよびシャント線近端のビットの読み出し速度との
関係を示した説明図である。なお、読み出し信号量は約
５００ｍＶとしている。
【００４３】図１１に示すように、シャント線ＳＬの配
置間隔が狭まってくるに従い、シャント線ＳＬ間の中央
ビットの読み出し速度とシャント線近端のビットの読み
出し速度との差が小さくなることがわかる。本実施の形
態１においては、上記したようにシャント線ＳＬの配線
間隔は１６ビットであり、この時におけるシャント線Ｓ
Ｌ間の中央ビットの読み出し速度とシャント線近端のビ
ットの読み出し速度との差は約２ｎｓ（ナノ秒）にでき
ることが図１１より読み取れる。
置間隔が狭まってくるに従い、シャント線ＳＬ間の中央
ビットの読み出し速度とシャント線近端のビットの読み
出し速度との差が小さくなることがわかる。本実施の形
態１においては、上記したようにシャント線ＳＬの配線
間隔は１６ビットであり、この時におけるシャント線Ｓ
Ｌ間の中央ビットの読み出し速度とシャント線近端のビ
ットの読み出し速度との差は約２ｎｓ（ナノ秒）にでき
ることが図１１より読み取れる。
【００４４】図１２は、上記シャント線ＳＬが設けられ
ていないメモリアレイ（図２参照）における、読み出し
用ビット線ＢＬＲ、ワード線ＷＬＲおよびワード線ＷＬ
Ｗの動作電圧波形を示したものである。また、図１３
は、本実施の形態１のメモリアレイにおける、読み出し
用ビット線ＢＬＲ、ワード線ＷＬＲおよびワード線ＷＬ
Ｗの動作電圧波形を示したものである。図１２および図
１３は、共にワード線ＷＬＷのレベルを“Ｈｉｇｈ”と
し、ワード線ＷＬＲのレベルを“Ｌｏｗ”とすることに
より、メモリセルに“１”を書きんだ後、ワード線ＷＬ
Ｗのレベルを“Ｌｏｗ”とし、ワード線ＷＬＲのレベル
を“Ｈｉｇｈ”とすることにより、読み出し用ビット線
ＢＬＲに“１”を読み出した際の動作電圧波形図であ
る。
ていないメモリアレイ（図２参照）における、読み出し
用ビット線ＢＬＲ、ワード線ＷＬＲおよびワード線ＷＬ
Ｗの動作電圧波形を示したものである。また、図１３
は、本実施の形態１のメモリアレイにおける、読み出し
用ビット線ＢＬＲ、ワード線ＷＬＲおよびワード線ＷＬ
Ｗの動作電圧波形を示したものである。図１２および図
１３は、共にワード線ＷＬＷのレベルを“Ｈｉｇｈ”と
し、ワード線ＷＬＲのレベルを“Ｌｏｗ”とすることに
より、メモリセルに“１”を書きんだ後、ワード線ＷＬ
Ｗのレベルを“Ｌｏｗ”とし、ワード線ＷＬＲのレベル
を“Ｈｉｇｈ”とすることにより、読み出し用ビット線
ＢＬＲに“１”を読み出した際の動作電圧波形図であ
る。
【００４５】上記シャント線ＳＬが設けられていないメ
モリアレイにおいては、ソース電源線ＧＮＤの長さを約
２５６μｍとする。この場合、上記したようにソース電
源線ＧＮＤとなるｎ型半導体領域５Ａ（図９および図１
０参照）のシート抵抗は８０Ω／□程度であるから、ワ
ードドライバＷＤ（図２参照）から中央ビットＢ１（図
２参照）までの長さに相当するソース電源線ＧＮＤの抵
抗値は約５６ｋΩとなる。また、読み出し信号量をプリ
チャージレベル（１．５Ｖ）の半分（０．７５Ｖ）と設
定する。この状況下においては、ソース電源線ＧＮＤの
電位がノイズとして浮き上がり、ワード線ＷＬＲの中央
ビットＢ１（図２参照）の読み出し時間を最も大きく遅
れさせる。図１２に示すように、その中央ビットＢ１の
読み出し時間は、ワードドライバＷＤ近端の近端ビット
Ｂ２（図２参照）の読み出し時間より２０ｎｓ程度遅延
することになる。
モリアレイにおいては、ソース電源線ＧＮＤの長さを約
２５６μｍとする。この場合、上記したようにソース電
源線ＧＮＤとなるｎ型半導体領域５Ａ（図９および図１
０参照）のシート抵抗は８０Ω／□程度であるから、ワ
ードドライバＷＤ（図２参照）から中央ビットＢ１（図
２参照）までの長さに相当するソース電源線ＧＮＤの抵
抗値は約５６ｋΩとなる。また、読み出し信号量をプリ
チャージレベル（１．５Ｖ）の半分（０．７５Ｖ）と設
定する。この状況下においては、ソース電源線ＧＮＤの
電位がノイズとして浮き上がり、ワード線ＷＬＲの中央
ビットＢ１（図２参照）の読み出し時間を最も大きく遅
れさせる。図１２に示すように、その中央ビットＢ１の
読み出し時間は、ワードドライバＷＤ近端の近端ビット
Ｂ２（図２参照）の読み出し時間より２０ｎｓ程度遅延
することになる。
【００４６】一方、本実施の形態１のメモリアレイにお
いては、シャント線ＳＬを設けたことにより、ソース電
源線ＧＮＤの電位を接地電位へと逃がすことができるの
で、上記ノイズを低減することができる。すなわち、ワ
ード線ＷＬＲの中央ビットＢ１の読み出し時間の遅延を
改善することができる。図１３に示すように、本実施の
形態１のメモリアレイにおいては、その中央ビットＢ１
の読み出し時間は、ワードドライバＷＤ（図３参照）近
端の近端ビットＢ２（図３参照）の読み出し時間から２
ｎｓ程度の遅延に改善することができる。その結果、本
実施の形態１のメモリアレイが有するセンスアンプの動
作タイミングを早くすることができるので、本実施の形
態１のメモリアレイの読み出し速度を高速化することが
可能となる。
いては、シャント線ＳＬを設けたことにより、ソース電
源線ＧＮＤの電位を接地電位へと逃がすことができるの
で、上記ノイズを低減することができる。すなわち、ワ
ード線ＷＬＲの中央ビットＢ１の読み出し時間の遅延を
改善することができる。図１３に示すように、本実施の
形態１のメモリアレイにおいては、その中央ビットＢ１
の読み出し時間は、ワードドライバＷＤ（図３参照）近
端の近端ビットＢ２（図３参照）の読み出し時間から２
ｎｓ程度の遅延に改善することができる。その結果、本
実施の形態１のメモリアレイが有するセンスアンプの動
作タイミングを早くすることができるので、本実施の形
態１のメモリアレイの読み出し速度を高速化することが
可能となる。
【００４７】（実施の形態２）本実施の形態２は、他の
ＰＬＥＤメモリのメモリアレイに本発明を適用したもの
である。
ＰＬＥＤメモリのメモリアレイに本発明を適用したもの
である。
【００４８】図１４は本実施の形態２のメモリセルの回
路図であり、図１５は図１４に示したメモリセルを用い
たメモリアレイの回路図である。
路図であり、図１５は図１４に示したメモリセルを用い
たメモリアレイの回路図である。
【００４９】本実施の形態２においては、前記実施の形
態１において用いたＭＩＳＦＥＴＴｒ１、Ｔｒ２（図３
参照）を設けず、ソースがソース電源線ＧＮＤと電気的
に接続され、ドレインが読み出し用ビット線ＢＬＲと電
気的に接続され、ゲートがＰＬＥＤトランジスタＰＬＥ
Ｄの第３電極と電気的に接続されたＭＩＳＦＥＴ（第２
トランジスタ）Ｔｒ３を設ける。また、ＰＬＥＤトラン
ジスタＰＬＥＤとＭＩＳＦＥＴＴｒ３のゲートとの間に
情報蓄積ノードＮ１が存在し、この情報蓄積ノードＮ１
とワード線（第６配線）ＷＬとの間に容量（容量素子）
Ｃ１を電気的に接続するものである。
態１において用いたＭＩＳＦＥＴＴｒ１、Ｔｒ２（図３
参照）を設けず、ソースがソース電源線ＧＮＤと電気的
に接続され、ドレインが読み出し用ビット線ＢＬＲと電
気的に接続され、ゲートがＰＬＥＤトランジスタＰＬＥ
Ｄの第３電極と電気的に接続されたＭＩＳＦＥＴ（第２
トランジスタ）Ｔｒ３を設ける。また、ＰＬＥＤトラン
ジスタＰＬＥＤとＭＩＳＦＥＴＴｒ３のゲートとの間に
情報蓄積ノードＮ１が存在し、この情報蓄積ノードＮ１
とワード線（第６配線）ＷＬとの間に容量（容量素子）
Ｃ１を電気的に接続するものである。
【００５０】上記のような本実施の形態２のメモリアレ
イにおいても、前記実施の形態１のメモリアレイ（図３
参照）と同様に、領域ＤＣＡ（図３参照）における１ビ
ット分のメモリセルをダミーセルと見なし、他の領域
（第１領域）においてはメモリセルとして機能させる。
つまり、このダミーセルの読み出し用ビット線ＢＬＲを
上記シャント線ＳＬとして用いることができる。これに
より、本実施の形態２のメモリアレイにおいても、シャ
ント線ＳＬを配置するための領域ＳＡ（図５参照）を設
ける必要がなくなるので、メモリセル配置の規則性を保
つことが可能となる。また、領域ＳＡが省略でき、上記
領域ＳＡの両側の領域ＤＡ（図５参照）を考慮する必要
もなくなり、ダミーセルとして扱うメモリセルは１ビッ
ト分で済む。すなわち、本実施の形態２のメモリアレイ
においては、領域ＳＡを設けたメモリアレイに比べて面
積増加を防ぐことが可能となる。なお、本実施の形態２
においては、前記実施の形態１と同様に、たとえば５１
２×２５６ワード・ビット構成のサブアレイにおいて１
６ビット毎に１本のシャント線ＳＬを配置することを例
示する。
イにおいても、前記実施の形態１のメモリアレイ（図３
参照）と同様に、領域ＤＣＡ（図３参照）における１ビ
ット分のメモリセルをダミーセルと見なし、他の領域
（第１領域）においてはメモリセルとして機能させる。
つまり、このダミーセルの読み出し用ビット線ＢＬＲを
上記シャント線ＳＬとして用いることができる。これに
より、本実施の形態２のメモリアレイにおいても、シャ
ント線ＳＬを配置するための領域ＳＡ（図５参照）を設
ける必要がなくなるので、メモリセル配置の規則性を保
つことが可能となる。また、領域ＳＡが省略でき、上記
領域ＳＡの両側の領域ＤＡ（図５参照）を考慮する必要
もなくなり、ダミーセルとして扱うメモリセルは１ビッ
ト分で済む。すなわち、本実施の形態２のメモリアレイ
においては、領域ＳＡを設けたメモリアレイに比べて面
積増加を防ぐことが可能となる。なお、本実施の形態２
においては、前記実施の形態１と同様に、たとえば５１
２×２５６ワード・ビット構成のサブアレイにおいて１
６ビット毎に１本のシャント線ＳＬを配置することを例
示する。
【００５１】上記のような本実施の形態２のメモリアレ
イにおいては、シャント線ＳＬを設けたことにより、ソ
ース電源線ＧＮＤの電位を接地電位へと逃がすことがで
きるので、ソース電源線ＧＮＤからのノイズを低減する
ことができる。また、ソース電源線ＧＮＤに浮き上がる
ノイズに起因したＭＩＳＦＥＴＴｒ１のソース・ドレイ
ン間電圧の減少を抑制することができるので、ＭＩＳＦ
ＥＴＴｒ１のソース・ドレイン間電流の劣化も抑制する
ことができる。すなわち、ワード線ＷＬＲの中央ビット
Ｂ１（図１５参照）の読み出し時間の遅延を改善するこ
とができるので、その中央ビットＢ１の読み出し速度と
ワードドライバＷＤ近端のビットの読み出し速度との差
を小さくすることができる。その結果、本実施の形態２
のメモリアレイが有するセンスアンプの動作タイミング
を早くすることができるので、本実施の形態２のメモリ
アレイの読み出し速度を高速化することが可能となる。
イにおいては、シャント線ＳＬを設けたことにより、ソ
ース電源線ＧＮＤの電位を接地電位へと逃がすことがで
きるので、ソース電源線ＧＮＤからのノイズを低減する
ことができる。また、ソース電源線ＧＮＤに浮き上がる
ノイズに起因したＭＩＳＦＥＴＴｒ１のソース・ドレイ
ン間電圧の減少を抑制することができるので、ＭＩＳＦ
ＥＴＴｒ１のソース・ドレイン間電流の劣化も抑制する
ことができる。すなわち、ワード線ＷＬＲの中央ビット
Ｂ１（図１５参照）の読み出し時間の遅延を改善するこ
とができるので、その中央ビットＢ１の読み出し速度と
ワードドライバＷＤ近端のビットの読み出し速度との差
を小さくすることができる。その結果、本実施の形態２
のメモリアレイが有するセンスアンプの動作タイミング
を早くすることができるので、本実施の形態２のメモリ
アレイの読み出し速度を高速化することが可能となる。
【００５２】（実施の形態３）本実施の形態３は、前記
実施の形態１のメモリアレイ（図３および図６参照）に
おける書き込み用ビット線および読み出し用ビット線を
共通化したものである。
実施の形態１のメモリアレイ（図３および図６参照）に
おける書き込み用ビット線および読み出し用ビット線を
共通化したものである。
【００５３】図１６は本実施の形態３のメモリセルを説
明する回路図であり、図１７は図１６に示したメモリセ
ルを用いたメモリアレイの回路図である。また、図１８
は、図１７に示したメモリアレイの平面レイアウトを示
す要部平面図である。
明する回路図であり、図１７は図１６に示したメモリセ
ルを用いたメモリアレイの回路図である。また、図１８
は、図１７に示したメモリアレイの平面レイアウトを示
す要部平面図である。
【００５４】図１６に示すように、本実施の形態３にお
いては、ビット線（第５配線）ＢＬが前記実施の形態１
における書き込み用ビット線ＢＬＷおよび読み出し用ビ
ット線ＢＬＲの双方の機能を有する。このビット線ＢＬ
としては、前記実施の形態１において書き込み用ビット
線ＢＬＷとして用いていた配線を割り当てることを例示
できる。また、前記実施の形態１において読み出し用ビ
ット線ＢＬＲと電気的に接続されていたＭＩＳＦＥＴＴ
ｒ２のドレインは、本実施の形態３においてはビット線
ＢＬと電気的に接続する。
いては、ビット線（第５配線）ＢＬが前記実施の形態１
における書き込み用ビット線ＢＬＷおよび読み出し用ビ
ット線ＢＬＲの双方の機能を有する。このビット線ＢＬ
としては、前記実施の形態１において書き込み用ビット
線ＢＬＷとして用いていた配線を割り当てることを例示
できる。また、前記実施の形態１において読み出し用ビ
ット線ＢＬＲと電気的に接続されていたＭＩＳＦＥＴＴ
ｒ２のドレインは、本実施の形態３においてはビット線
ＢＬと電気的に接続する。
【００５５】一方、前記実施の形態１において読み出し
用ビット線ＢＬＲとして用いられていた配線は、本実施
の形態３においてはシャント線ＳＬとして用いることが
できる。このシャント線ＳＬは、ソース電源線ＧＮＤと
電気的に接続され、前記実施の形態１におけるシャント
線ＳＬ（図３参照）と同様の機能を有する。なお、本実
施の形態３のメモリアレイにおいては、前記実施の形態
１において読み出し用ビット線ＢＬＲとして用いられて
いた配線の全てをシャント線ＳＬとして用いる必要はな
く、たとえば所定の本数を他の信号線もしくは電源線と
して適宜用いることも可能である。
用ビット線ＢＬＲとして用いられていた配線は、本実施
の形態３においてはシャント線ＳＬとして用いることが
できる。このシャント線ＳＬは、ソース電源線ＧＮＤと
電気的に接続され、前記実施の形態１におけるシャント
線ＳＬ（図３参照）と同様の機能を有する。なお、本実
施の形態３のメモリアレイにおいては、前記実施の形態
１において読み出し用ビット線ＢＬＲとして用いられて
いた配線の全てをシャント線ＳＬとして用いる必要はな
く、たとえば所定の本数を他の信号線もしくは電源線と
して適宜用いることも可能である。
【００５６】また、本実施の形態３においては、前記実
施の形態１のメモリアレイにおいてダミーセル形成のた
めに設けた領域ＤＣＡ（図３および図６参照）を設けて
いない。そのため、前記実施の形態１のメモリアレイよ
りもさらに効果的にメモリアレイの面積増加を防ぐこと
が可能となる。
施の形態１のメモリアレイにおいてダミーセル形成のた
めに設けた領域ＤＣＡ（図３および図６参照）を設けて
いない。そのため、前記実施の形態１のメモリアレイよ
りもさらに効果的にメモリアレイの面積増加を防ぐこと
が可能となる。
【００５７】上記した本実施の形態２のメモリアレイに
よれば、前記実施の形態１のメモリアレイと同様に、シ
ャント線ＳＬによりソース電源線ＧＮＤの電位を接地電
位へと逃がすことができる。これにより、ソース電源線
ＧＮＤからのノイズを低減することができる。また、ソ
ース電源線ＧＮＤに浮き上がるノイズに起因したＭＩＳ
ＦＥＴＴｒ１のソース・ドレイン間電圧の減少を抑制す
ることができるので、ＭＩＳＦＥＴＴｒ１のソース・ド
レイン間電流の劣化も抑制することができる。すなわ
ち、ワード線ＷＬＲの中央ビット（本実施の形態３にお
いては図示は省略）の読み出し時間の遅延を改善するこ
とができるので、その中央ビットの読み出し速度とワー
ドドライバ（本実施の形態３においては図示は省略）近
端のビットの読み出し速度との差を小さくすることがで
きる。その結果、本実施の形態３のメモリアレイが有す
るセンスアンプの動作タイミングを早くすることができ
るので、前記実施の形態１のメモリアレイと同様に本実
施の形態３のメモリアレイの読み出し速度を高速化する
ことが可能となる。
よれば、前記実施の形態１のメモリアレイと同様に、シ
ャント線ＳＬによりソース電源線ＧＮＤの電位を接地電
位へと逃がすことができる。これにより、ソース電源線
ＧＮＤからのノイズを低減することができる。また、ソ
ース電源線ＧＮＤに浮き上がるノイズに起因したＭＩＳ
ＦＥＴＴｒ１のソース・ドレイン間電圧の減少を抑制す
ることができるので、ＭＩＳＦＥＴＴｒ１のソース・ド
レイン間電流の劣化も抑制することができる。すなわ
ち、ワード線ＷＬＲの中央ビット（本実施の形態３にお
いては図示は省略）の読み出し時間の遅延を改善するこ
とができるので、その中央ビットの読み出し速度とワー
ドドライバ（本実施の形態３においては図示は省略）近
端のビットの読み出し速度との差を小さくすることがで
きる。その結果、本実施の形態３のメモリアレイが有す
るセンスアンプの動作タイミングを早くすることができ
るので、前記実施の形態１のメモリアレイと同様に本実
施の形態３のメモリアレイの読み出し速度を高速化する
ことが可能となる。
【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５９】たとえば、前記実施の形態においては、５
１２×２５６ワード・ビット構成のサブアレイにおい
て、その両端で接地されソース電源線と電気的に接続さ
れたシャント線を１６ビット毎に１本の割合で配置する
場合について例示したが、その配置本数の割合は適宜変
更しても良い。たとえば、メモリアレイの読み出し速度
の高速化に重点置く場合にはその配置本数の割合を増や
しても良く、メモリアレイの面積の縮小に重点を置く場
合にはその配置本数を減らしても良い。
１２×２５６ワード・ビット構成のサブアレイにおい
て、その両端で接地されソース電源線と電気的に接続さ
れたシャント線を１６ビット毎に１本の割合で配置する
場合について例示したが、その配置本数の割合は適宜変
更しても良い。たとえば、メモリアレイの読み出し速度
の高速化に重点置く場合にはその配置本数の割合を増や
しても良く、メモリアレイの面積の縮小に重点を置く場
合にはその配置本数を減らしても良い。
【００６０】また、前記実施の形態１において、ダミー
セルが形成された領域においては、読み出しビット線
を、その両端で接地されソース電源線と電気的に接続さ
れたシャント線として割り当てたが、書き込み用ビット
線をそのシャント線として割り当てても良い。
セルが形成された領域においては、読み出しビット線
を、その両端で接地されソース電源線と電気的に接続さ
れたシャント線として割り当てたが、書き込み用ビット
線をそのシャント線として割り当てても良い。
【００６１】以上の説明では主として本発明者らによっ
てなされた発明をその背景となった利用分野であるＰＬ
ＥＤメモリのメモリアレイに適用した場合について説明
したが、それに限定されるものではなく、たとえばＭＲ
ＡＭ（Magnetic Random Access Memory）などのような
メモリ回路を有する半導体集積回路装置にも適用するこ
とができる。
てなされた発明をその背景となった利用分野であるＰＬ
ＥＤメモリのメモリアレイに適用した場合について説明
したが、それに限定されるものではなく、たとえばＭＲ
ＡＭ（Magnetic Random Access Memory）などのような
メモリ回路を有する半導体集積回路装置にも適用するこ
とができる。
【００６２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）ＰＬＥＤトランジスタ（第１トランジスタ）およ
びＭＩＳＦＥＴ（第２トランジスタ）を有するメモリセ
ルからなるメモリアレイにおいて、その両端で接地され
ＭＩＳＦＥＴのソース電源線（第３配線）と電気的に接
続されるシャント線（第４配線）を設けることにより、
ソース電源線に浮き上がるノイズを逃がすことができる
ので、メモリアレイの読み出し速度を向上することがで
きる。 （２）ＰＬＥＤトランジスタ（第１トランジスタ）およ
びＭＩＳＦＥＴ（第２トランジスタ）を有するメモリセ
ルからなるメモリアレイにおいて、その両端で接地され
ＭＩＳＦＥＴのソース電源線と電気的に接続されるシャ
ント線（第３配線）を形成するための領域を設けずに、
１ビット分のメモリセルをダミーセルと見なし、このダ
ミーセルの読み出し用ビット線をシャント線（第４配
線）として用いるので、メモリアレイの面積増加を防ぐ
ことができる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）ＰＬＥＤトランジスタ（第１トランジスタ）およ
びＭＩＳＦＥＴ（第２トランジスタ）を有するメモリセ
ルからなるメモリアレイにおいて、その両端で接地され
ＭＩＳＦＥＴのソース電源線（第３配線）と電気的に接
続されるシャント線（第４配線）を設けることにより、
ソース電源線に浮き上がるノイズを逃がすことができる
ので、メモリアレイの読み出し速度を向上することがで
きる。 （２）ＰＬＥＤトランジスタ（第１トランジスタ）およ
びＭＩＳＦＥＴ（第２トランジスタ）を有するメモリセ
ルからなるメモリアレイにおいて、その両端で接地され
ＭＩＳＦＥＴのソース電源線と電気的に接続されるシャ
ント線（第３配線）を形成するための領域を設けずに、
１ビット分のメモリセルをダミーセルと見なし、このダ
ミーセルの読み出し用ビット線をシャント線（第４配
線）として用いるので、メモリアレイの面積増加を防ぐ
ことができる。
【図１】本発明者らが検討した従来のＰＬＥＤメモリの
メモリセルの回路図である。
メモリセルの回路図である。
【図２】本発明者らが検討した従来のＰＬＥＤメモリの
メモリアレイの回路図である。
メモリアレイの回路図である。
【図３】本発明の一実施の形態であるＰＬＥＤメモリの
メモリアレイの回路図である。
メモリアレイの回路図である。
【図４】本発明者らが本発明の一実施の形態であるＰＬ
ＥＤメモリと比較および検討したＰＬＥＤメモリの要部
平面図である。
ＥＤメモリと比較および検討したＰＬＥＤメモリの要部
平面図である。
【図５】本発明者らが本発明の一実施の形態であるＰＬ
ＥＤメモリと比較および検討したＰＬＥＤメモリの要部
平面図である。
ＥＤメモリと比較および検討したＰＬＥＤメモリの要部
平面図である。
【図６】本発明の一実施の形態であるＰＬＥＤメモリの
要部平面図である。
要部平面図である。
【図７】本発明の一実施の形態であるＰＬＥＤメモリに
おけるシャント線の配置方法を示す説明図である。
おけるシャント線の配置方法を示す説明図である。
【図８】本発明の一実施の形態であるＰＬＥＤメモリの
要部断面図である。
要部断面図である。
【図９】本発明の一実施の形態であるＰＬＥＤメモリの
要部断面図である。
要部断面図である。
【図１０】本発明の一実施の形態であるＰＬＥＤメモリ
の要部断面図である。
の要部断面図である。
【図１１】本発明の一実施の形態であるＰＬＥＤメモリ
におけるシャント線の配置間隔と、シャント線間の中央
ビットおよびシャント線近端のビットの読み出し速度と
の関係を示した説明図である。
におけるシャント線の配置間隔と、シャント線間の中央
ビットおよびシャント線近端のビットの読み出し速度と
の関係を示した説明図である。
【図１２】本発明者らが本発明の一実施の形態であるＰ
ＬＥＤメモリと比較および検討したＰＬＥＤメモリにお
ける読み出し用ビット線、読み出しメモリセル選択用の
ワード線および書き込みメモリセル選択用のワード線の
動作電圧波形を示した動作電圧波形図である。
ＬＥＤメモリと比較および検討したＰＬＥＤメモリにお
ける読み出し用ビット線、読み出しメモリセル選択用の
ワード線および書き込みメモリセル選択用のワード線の
動作電圧波形を示した動作電圧波形図である。
【図１３】本発明の一実施の形態であるＰＬＥＤメモリ
における読み出し用ビット線、読み出しメモリセル選択
用のワード線および書き込みメモリセル選択用のワード
線の動作電圧波形を示した動作電圧波形図である。
における読み出し用ビット線、読み出しメモリセル選択
用のワード線および書き込みメモリセル選択用のワード
線の動作電圧波形を示した動作電圧波形図である。
【図１４】本発明の他の実施の形態であるＰＬＥＤメモ
リメモリセルの回路図である。
リメモリセルの回路図である。
【図１５】図１４に示したメモリセルを用いて構成した
ＰＬＥＤメモリのメモリアレイの回路図である。
ＰＬＥＤメモリのメモリアレイの回路図である。
【図１６】本発明の他の実施の形態であるＰＬＥＤメモ
リメモリセルの回路図である。
リメモリセルの回路図である。
【図１７】図１６に示したメモリセルを用いて構成した
ＰＬＥＤメモリのメモリアレイの回路図である。
ＰＬＥＤメモリのメモリアレイの回路図である。
【図１８】図１７に示したメモリアレイの平面レイアウ
トを示す要部平面図である。
トを示す要部平面図である。
１ 半導体基板
２ ｐ型ウェル
４ 素子分離領域
５Ａ ｎ型半導体領域（第１半導体領域）
５Ｂ ｎ型半導体領域
６〜８ 多結晶シリコン膜
１０Ａ〜１０Ｃ トンネル絶縁膜
１２Ａ〜１２Ｄ 多結晶シリコン膜
Ｂ１ 中央ビット
Ｂ２ 近端ビット
ＢＬ ビット線（第５配線）
ＢＬＣＴ コンタクトホール
ＢＬＲ 読み出し用ビット線（第４配線）
ＢＬＷ 書き込み用ビット線（第１配線）
Ｃ１ 容量（容量素子）
ＤＡ 領域
ＤＣＡ 領域（第２領域）
ＧＮＤ ソース電源線（第３配線）
Ｌ アクティブ領域
Ｎ１ 情報蓄積ノード
ＰＬＥＤ ＰＬＥＤトランジスタ（第１トランジスタ）
ＳＡ 領域
ＳＡＬ１ 配線
ＳＡＬ２ 配線
ＳＡＭＰ センスアンプ
ＳＬ シャント線（第７配線）
ＳＬＣＴ コンタクトホール
Ｔｒ１ ＭＩＳＦＥＴ（第２トランジスタ）
Ｔｒ２ ＭＩＳＦＥＴ（第３トランジスタ）
Ｔｒ３ ＭＩＳＦＥＴ（第２トランジスタ）
ＷＤ ワードドライバ
ＷＬ ワード線（第６配線）
ＷＬＲ ワード線
ＷＬＷ ワード線（第２配線）
フロントページの続き
(72)発明者 久保田 記章
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 橋本 剛
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5F083 FZ10 GA02 GA09 GA11 GA12
JA36 JA39 KA05 KA11 KA16
LA01 LA12 LA18 LA20 ZA28
5M024 AA50 BB02 BB35 CC03 CC07
HH01 LL02 LL11 LL20 PP01
PP03 PP04 PP05 PP07 PP10
Claims (30)
- 【請求項１】 第１電極、第２電極および第３電極を有
する第１トランジスタと第２トランジスタとを含むメモ
リセルからなり、第１領域および第２領域を含むメモリ
アレイを有し、以下の特徴を持つ半導体集積回路装置； （ａ）前記第１トランジスタの第１電極は、第２配線と
電気的に接続され、（ｂ）前記第１トランジスタの第２
電極は、第１配線と電気的に接続され、（ｃ）前記第１
トランジスタの第３電極は、前記第２トランジスタの第
１電極と電気的に接続され、（ｄ）前記第２トランジス
タの第２電極は、その端部で電源電位に接続された第３
配線と電気的に接続され、（ｅ）前記第１領域におい
て、前記第２トランジスタの第３電極は、第４配線と電
気的に接続され、（ｆ）前記第２領域において、前記第
２トランジスタの第３電極は、電源電位に接続された第
７配線と電気的に接続され、（ｇ）前記第２領域におい
て、前記第７配線は前記第３配線と電気的に接続され、
（ｈ）前記第２領域は、前記メモリアレイにおいて所定
の間隔で配置されている。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセルは利得を有することを特徴とする
半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記電源電位はグランドレベルであることを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記第３配線は第１導電型の第１半導体領域から
形成されていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記第３配線のシート抵抗は前記第７配線のシー
ト抵抗よりも大きいことを特徴とする半導体集積回路装
置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、前記第１配線は情報書き込み用に用いられ、前記
第２配線はメモリセル選択用に用いられ、前記第４配線
は情報読み出し用に用いられることを特徴とする半導体
集積回路装置。 - 【請求項７】 第１電極、第２電極および第３電極を有
する第１トランジスタと第２トランジスタと第３トラン
ジスタとを含むメモリセルからなり、第１領域および第
２領域を含むメモリアレイを有し、以下の特徴を持つ半
導体集積回路装置； （ａ）前記第１トランジスタの第１電極は、第２配線と
電気的に接続され、（ｂ）前記第１トランジスタの第２
電極は、第１配線と電気的に接続され、（ｃ）前記第１
トランジスタの第３電極は、前記第２トランジスタの第
１電極と電気的に接続され、（ｄ）前記第２トランジス
タの第２電極は、その端部で電源電位に接続された第３
配線と電気的に接続され、（ｅ）前記第１領域におい
て、前記第２トランジスタの第３電極は、前記第３トラ
ンジスタを介して第４配線と電気的に接続され、（ｆ）
前記第２領域において、前記第２トランジスタの第３電
極は、前記第３トランジスタを介して電源電位に接続さ
れた第７配線と電気的に接続され、（ｇ）前記第２領域
において、前記第７配線は前記第３配線と電気的に接続
され、（ｈ）前記第２領域は、前記メモリアレイにおい
て所定の間隔で配置されている。 - 【請求項８】 請求項７記載の半導体集積回路装置にお
いて、前記メモリセルは利得を有することを特徴とする
半導体集積回路装置。 - 【請求項９】 請求項７記載の半導体集積回路装置にお
いて、前記電源電位はグランドレベルであることを特徴
とする半導体集積回路装置。 - 【請求項１０】 請求項７記載の半導体集積回路装置に
おいて、前記第３配線は第１導電型の第１半導体領域か
ら形成されていることを特徴とする半導体集積回路装
置。 - 【請求項１１】 請求項７記載の半導体集積回路装置に
おいて、前記第３配線のシート抵抗は前記第７配線のシ
ート抵抗よりも大きいことを特徴とする半導体集積回路
装置。 - 【請求項１２】 請求項７記載の半導体集積回路装置に
おいて、前記第１配線は情報書き込み用に用いられ、前
記第２配線はメモリセル選択用に用いられ、前記第４配
線は情報読み出し用に用いられることを特徴とする半導
体集積回路装置。 - 【請求項１３】 第１電極、第２電極および第３電極を
有する第１トランジスタと第２トランジスタと第３トラ
ンジスタとを含むメモリセルからなるメモリアレイを有
し、以下の特徴を持つ半導体集積回路装置； （ａ）前記第１トランジスタの第１電極は、第２配線と
電気的に接続され、（ｂ）前記第１トランジスタの第２
電極は、第５配線と電気的に接続され、（ｃ）前記第１
トランジスタの第３電極は、前記第２トランジスタの第
１電極と電気的に接続され、（ｄ）前記第２トランジス
タの第２電極は、その端部で電源電位に接続された第３
配線と電気的に接続され、（ｅ）前記第２トランジスタ
の第３電極は、前記第３トランジスタを介して第５配線
と電気的に接続され、（ｆ）前記第３配線は、電源電位
に接続された第７配線と電気的に接続されている。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
において、前記メモリセルは利得を有することを特徴と
する半導体集積回路装置。 - 【請求項１５】 請求項１３記載の半導体集積回路装置
において、前記電源電位はグランドレベルであることを
特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１３記載の半導体集積回路装置
において、前記第３配線は第１導電型の第１半導体領域
から形成されていることを特徴とする半導体集積回路装
置。 - 【請求項１７】 請求項１３記載の半導体集積回路装置
において、前記第３配線のシート抵抗は前記第７配線の
シート抵抗よりも大きいことを特徴とする半導体集積回
路装置。 - 【請求項１８】 請求項１３記載の半導体集積回路装置
において、前記第２配線はメモリセル選択用に用いら
れ、前記第５配線は情報書き込み用および情報読み出し
用に用いられることを特徴とする半導体集積回路装置。 - 【請求項１９】 第１電極、第２電極および第３電極を
有する第１トランジスタと第２トランジスタと容量素子
とを含むメモリセルからなり、第１領域および第２領域
を含むメモリアレイを有し、以下の特徴を持つ半導体集
積回路装置； （ａ）前記第１トランジスタの第１電極は、第６配線と
電気的に接続され、（ｂ）前記第１トランジスタの第２
電極は、第１配線と電気的に接続され、（ｃ）前記第１
トランジスタの第３電極は、前記第２トランジスタの第
１電極および前記容量素子と電気的に接続され、（ｄ）
前記第２トランジスタの第２電極は、その端部で電源電
位に接続された第３配線と電気的に接続され、（ｅ）前
記第１領域において、前記第２トランジスタの第３電極
は、第４配線と電気的に接続され、（ｆ）前記第２領域
において、前記第２トランジスタの第３電極は、電源電
位に接続された第７配線と電気的に接続され、（ｇ）前
記第２領域において、前記第７配線は前記第３配線と電
気的に接続され、（ｈ）前記第２領域は、前記メモリア
レイにおいて所定の間隔で配置され、（ｉ）前記容量素
子は前記第６配線と電気的に接続されている。 - 【請求項２０】 請求項１９記載の半導体集積回路装置
において、前記メモリセルは利得を有することを特徴と
する半導体集積回路装置。 - 【請求項２１】 請求項１９記載の半導体集積回路装置
において、前記電源電位はグランドレベルであることを
特徴とする半導体集積回路装置。 - 【請求項２２】 請求項１９記載の半導体集積回路装置
において、前記第３配線は第１導電型の第１半導体領域
から形成されていることを特徴とする半導体集積回路装
置。 - 【請求項２３】 請求項１９記載の半導体集積回路装置
において、前記第３配線のシート抵抗は前記第７配線の
シート抵抗よりも大きいことを特徴とする半導体集積回
路装置。 - 【請求項２４】 請求項１９記載の半導体集積回路装置
において、前記第１配線は情報書き込み用に用いられ、
前記第４配線は情報読み出し用に用いられ、前記第６配
線はメモリセル選択用に用いられることを特徴とする半
導体集積回路装置。 - 【請求項２５】 電源電位に電気的に接続されるトラン
ジスタを含む複数のメモリセルから構成され、第１領域
および第２領域を含むメモリアレイを有し、以下の特徴
を持つ半導体集積回路装置； （ａ）隣接する前記メモリセルは、第３配線によって電
源電位に電気的に接続され、（ｂ）前記第１領域のメモ
リセルは、第４配線に電気的に接続され、（ｃ）前記第
２領域のメモリセルは、前記第４配線と同一の導電層で
形成された第７配線と電気的に接続され、（ｄ）前記第
７配線は、前記第３配線と電気的に接続される。 - 【請求項２６】 請求項２５記載の半導体集積回路装置
において、前記メモリセルは利得を有することを特徴と
する半導体集積回路装置。 - 【請求項２７】 請求項２５記載の半導体集積回路装置
において、前記第３配線は第１導電型の第１半導体領域
から形成されていることを特徴とする半導体集積回路装
置。 - 【請求項２８】 請求項２５記載の半導体集積回路装置
において、前記第７配線のシート抵抗は、前記第３配線
のシート抵抗よりも低いことを特徴とする半導体集積回
路装置。 - 【請求項２９】 請求項２５記載の半導体集積回路装置
において、前記第３配線は、前記第４配線および前記第
７配線と直行することを特徴とする半導体集積回路装
置。 - 【請求項３０】 請求項２５記載の半導体集積回路装置
において、前記電源電位はグランドレベルであることを
特徴とする半導体集積回路装置。
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| A711 | Notification of change in applicant |
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