TWI574388B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI574388B
TWI574388B TW105103030A TW105103030A TWI574388B TW I574388 B TWI574388 B TW I574388B TW 105103030 A TW105103030 A TW 105103030A TW 105103030 A TW105103030 A TW 105103030A TW I574388 B TWI574388 B TW I574388B
Authority
TW
Taiwan
Prior art keywords
transistor
wiring
electrode
oxide semiconductor
insulating layer
Prior art date
Application number
TW105103030A
Other languages
English (en)
Other versions
TW201620118A (zh
Inventor
山崎舜平
小山潤
加藤清
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201620118A publication Critical patent/TW201620118A/zh
Application granted granted Critical
Publication of TWI574388B publication Critical patent/TWI574388B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Physical Vapour Deposition (AREA)

Description

半導體裝置
所揭示的發明係關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的易失性儲存裝置和即使沒有電力供給也保持儲存內容的非易失性儲存裝置。
作為易失性儲存裝置的典型例子，有DRAM(動態隨機存取記憶體)。DRAM被選擇構成儲存元件的電晶體並將電荷儲存在電容器中而儲存資訊。
根據上述原理，因為在從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資料，就需要再次進行寫入操作。另外，因為在構成儲存元件的電晶體中存在漏電流，而即使未選擇電晶體也流出或流入電荷，所以資料的保持期間較短。為此，需要按預定的週期再次進行寫入操作(刷新操作)，而難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要具有利用磁性材 料或光學材料的另一儲存裝置以實現較長期間的儲存保持。
作為易失性儲存裝置的另一例子，有SRAM(靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新操作，在這一點上SRAM優越於DRAM。但是，因為使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非易失性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區域之間具有浮動閘極，並使該浮動閘極保持電荷而進行儲存，因此，快閃記憶體有其資料保持期間極長(半永久)、不需要進行易失性儲存裝置所需要的刷新操作的優點(例如，參照專利文獻1)。
但是，由在進行寫入時產生的穿隧電流而引起構成儲存元件的閘極絕緣層的退化，因此發生因預定次數的寫入而不能發揮儲存元件的功能的問題。為了緩和上述問題的影響，例如，使用使各儲存元件的寫入次數均等的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用上述方法，也不能解決使用壽命的根本問題。也就是說，快閃記憶體不合適於資訊的重寫頻率高的用途。
另外，為了使浮動閘極保持電荷或者去除該電荷，需要高的電壓。再者，還有電荷的保持或去除需要較長時間 而難以實現寫入和拭除的高速化的問題。
專利文獻1：日本專利申請告 昭57-105889號公報
鑒於上述問題，所揭示的發明的一個實施例的目的之一在於提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的新的結構的半導體裝置。
本發明的一個實施例是根據使用氧化物半導體而形成的電晶體和使用除此以外的材料而形成的電晶體的疊層結構的半導體裝置。例如，可以採用如下結構。
本發明的一個實施例是一種半導體裝置，包括：第一佈線；第二佈線；第三佈線；第四佈線；以及第五佈線，其中，在第一佈線和第二佈線之間並聯連接有多個儲存元件，多個儲存元件的其中之一包含：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及具有第三閘極電極、第三源極電極以及第三汲極電極的第三電晶體，其中，第一電晶體係設置在包含半導體材料的基板中，第二電晶體包含氧化物半導體層，第一閘極電極與第二源極電極和第二汲極電極的其中一者係電連接，第一佈線與第一源極電極係電連接，第一汲極電極與第三源極電極係電連接，第二佈線與第三汲極電極係電連接，第三佈線與第二源極電極和第二汲極電極中的另一者係電連接，第四佈線與第二閘極電極係電連接，並且第 五佈線與第三閘極電極係電連接。
另外，本發明的一個實施例是一種半導體裝置，包括：第一佈線；第二佈線；第三佈線；第四佈線；以及第五佈線，其中，在第一佈線和第二佈線之間並聯連接有多個儲存元件，多個儲存元件的其中之一包含：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容器，其中，第一電晶體係設置在包含半導體材料的基板中，第二電晶體包含氧化物半導體層，第一閘極電極、第二源極電極和第二汲極電極的其中一者以及電容器的電極中的其中一者係電連接，第一佈線與第一源極電極係電連接，第二佈線與第一汲極電極係電連接，第三佈線與第二源極電極和第二汲極電極中的另一者係電連接，第四佈線與第二閘極電極係電連接，並且第五佈線與電容器的電極中的另一者係電連接。
在上述結構中，第一電晶體包括：設置在包含半導體材料的基板中的通道形成區域；以夾著通道形成區域的方式而設置的雜質區域；在通道形成區域之上的第一閘極絕緣層；在第一閘極絕緣層之上的第一閘極電極；以及電連接至雜質區域的第一源極電極及第一汲極電極。
另外，在上述結構中，第二電晶體包括：包含在半導體材料的基板之上的第二閘極電極；在第二閘極電極之上的第二閘極絕緣層；在第二閘極絕緣層之上的氧化物半導體層；以及電連接至氧化物半導體層的第二源極電極及第 二汲極電極。
另外，在上述結構中，第三電晶體包括：設置在包含半導體材料的基板中的通道形成區域；以夾著通道形成區域的方式而設置的雜質區域；在通道形成區域之上的第三閘極絕緣層；在第三閘極絕緣層之上的第三閘極電極；以及電連接至雜質區域的第三源極電極及第三汲極電極。
另外，在上述結構中，較佳使用單晶半導體基板或SOI基板作為包含半導體材料的基板。尤其是，半導體材料較佳為矽。
另外，在上述結構中，氧化物半導體層較佳包含In-Ga-Zn-O類的氧化物半導體材料。尤其是，氧化物半導體層較佳包含In2Ga2ZnO7的結晶而成。再者，氧化物半導體層的氫濃度較佳為5×1019/cm3以下。另外，第二電晶體的截止態(off-state)電流較佳為1×10-13A以下。
另外，在上述結構中，第二電晶體可以被設置在重疊於第一電晶體的區域中。
另外，在本發明說明等中，“上”或“下”不侷限於構成要素的位置關係為“正上”或“正下”。例如，“閘極絕緣層上的第一閘極電極”包括在閘極絕緣層和閘極電極之間包含另一構成要素的情況。另外，“上”或“下”只是為了便於說明而使用的，在沒有特別的說明時，“上”或“下”還包括其上下倒轉的情況。
另外，在本發明說明等中，“電極”或“佈線”不在功能上限定其構成要素。例如，有時將“電極”用作為 “佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電路操作的電流方向變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本發明說明等中，“源極”和“汲極”可以互相調換。
另外，在本發明說明等中，“電連接”包括隔著“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻器、電感器、電容器、其他具有各種功能的元件等。
一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是在本發明說明等中，還包括在絕緣表面上設置有包含矽以外的材料而成的半導體層的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，“SOI基板”中的基板不侷限於矽片等的半導體基板，而還可以為玻璃基板、石英基板、藍寶石基板、金屬基板等的非半導體基板。也就是說，“SOI基板”還包括其上具有包含半導體材料而成的層的導體基板或絕緣體基板。再者，在本發明說明等中，“半導體基板”不但是指僅包含半導體材料而成的基板，而且是指包含半導體材 料的所有的基板。也就是說，在本發明說明等中，“半導體基板”包括“SOI基板”。
作為本發明的一個實施例，提供一種在其下部中具有使用氧化物半導體以外的材料的電晶體並在其上部中具有使用氧化物半導體的電晶體的半導體裝置。
因為使用氧化物半導體的電晶體的截止態電流極小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。也就是說，因為不需要進行刷新操作，或者，可以將刷新操作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退化的問題。再者，根據電晶體的導通(on)狀態或截止(off)狀態而進行資訊寫入，而可以容易實現高速操作。另外，還有不需要用來拭除資訊的操作的優點。
另外，使用氧化物半導體以外的材料的電晶體可以進行充分的高速操作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
如上所述，藉由將使用氧化物半導體以外的材料的電晶體和使用氧化物半導體的電晶體形成為一體，可以實現具有新的特徵的半導體裝置。
100‧‧‧基板
102‧‧‧保護層
104‧‧‧半導體區域
106‧‧‧元件分離絕緣層
108a‧‧‧閘極絕緣層
110a‧‧‧閘極電極
112‧‧‧絕緣層
114‧‧‧雜質區域
116‧‧‧通道形成區域
118‧‧‧側壁絕緣層
120‧‧‧高濃度雜質區域
122‧‧‧金屬層
124‧‧‧金屬化合物區域
126‧‧‧層間絕緣層
128‧‧‧層間絕緣層
130a‧‧‧源極電極或汲極電極
130b‧‧‧源極電極或汲極電極
130c‧‧‧電極
130d‧‧‧電極
132‧‧‧絕緣層
134‧‧‧導電層
136a‧‧‧電極
136b‧‧‧電極
136c‧‧‧電極
136d‧‧‧閘極電極
138‧‧‧閘極絕緣層
140‧‧‧氧化物半導體層
142a‧‧‧源極電極或汲極電極
142b‧‧‧源極電極或汲極電極
144‧‧‧保護絕緣層
146‧‧‧層間絕緣層
148‧‧‧導電層
150a‧‧‧電極
150b‧‧‧電極
150c‧‧‧電極
150d‧‧‧電極
150e‧‧‧電極
152‧‧‧絕緣層
154a‧‧‧電極
154b‧‧‧電極
154c‧‧‧電極
154d‧‧‧電極
154e‧‧‧電極
160‧‧‧電晶體
162‧‧‧電晶體
200‧‧‧記憶單元
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧電晶體
204‧‧‧電容器
205‧‧‧電容器
206‧‧‧電晶體
210‧‧‧記憶單元陣列
211‧‧‧第二佈線及第三佈線的驅動電路
212‧‧‧讀出電路
213‧‧‧第四佈線及第五佈線的驅動電路
220‧‧‧記憶單元
230‧‧‧記憶單元陣列
231‧‧‧第二佈線及第四佈線的驅動電路
232‧‧‧讀出電路
233‧‧‧第三佈線及第五佈線的驅動電路
240‧‧‧記憶單元
250‧‧‧記憶單元陣列
260‧‧‧記憶單元
270‧‧‧記憶單元陣列
280a‧‧‧記憶單元
280b‧‧‧記憶單元
290‧‧‧記憶單元
301‧‧‧主體
302‧‧‧殼體
303‧‧‧顯示部
304‧‧‧鍵盤
311‧‧‧主體
312‧‧‧手寫筆
313‧‧‧顯示部
314‧‧‧操作按鈕
315‧‧‧外部介面
320‧‧‧電子書閱讀器
321‧‧‧殼體
323‧‧‧殼體
325‧‧‧顯示部
327‧‧‧顯示部
331‧‧‧電源
333‧‧‧操作鍵
335‧‧‧揚聲器
337‧‧‧軸部
340‧‧‧殼體
341‧‧‧殼體
342‧‧‧顯示面板
343‧‧‧揚聲器
344‧‧‧麥克風
345‧‧‧操作鍵
346‧‧‧指示裝置
347‧‧‧照相鏡頭
348‧‧‧外部連接端子
349‧‧‧太陽能電池單元
350‧‧‧外部儲存插槽
361‧‧‧主體
363‧‧‧取景器
364‧‧‧操作開關
365‧‧‧顯示部B
366‧‧‧電池
367‧‧‧顯示部A
370‧‧‧電視裝置
371‧‧‧殼體
373‧‧‧顯示部
375‧‧‧支架
377‧‧‧顯示部
379‧‧‧操作鍵
380‧‧‧遙控器
圖1是用來說明半導體裝置的電路圖； 圖2A和2B是用來說明半導體裝置的剖面圖及平面圖；圖3A至3H是用來說明半導體裝置的製程的剖面圖；圖4A至4G是用來說明半導體裝置的製程的剖面圖；圖5A至5D是用來說明半導體裝置的製程的剖面圖；圖6是用來說明半導體裝置的剖面圖；圖7A和7B是用來說明半導體裝置的剖面圖；圖8A和8B是用來說明半導體裝置的剖面圖；圖9A和9B是用來說明半導體裝置的剖面圖；圖10是用來說明儲存元件的電路圖；圖11是用來說明儲存元件的操作的時序圖；圖12是用來說明半導體裝置的電路圖；圖13是用來說明儲存元件的電路圖；圖14是用來說明半導體裝置的電路圖；圖15是用來說明儲存元件的電路圖；圖16是示出節點A和第五佈線電位的關係的圖；圖17是用來說明半導體裝置的電路圖；圖18是用來說明儲存元件的電路圖；圖19是用來說明半導體裝置的電路圖；圖20A和20B是用來說明儲存元件的電路圖；圖21是用來說明儲存元件的電路圖； 圖22是用來說明讀出電路的電路圖；圖23A至23F是用來說明電子設備的圖形；圖24是使用氧化物半導體的反交錯型電晶體的縱向剖面圖；圖25A和25B是沿圖24的A-A’剖面的能帶圖(示意圖)；圖26A是示出將正的電位(+VG)施加到閘極(G1)的狀態的圖形，而圖26B是示出將負的電位(-VG)施加到閘極(G1)的狀態的圖形；圖27是示出真空位準、金屬的功函數(ΦM)和氧化物半導體的電子親和力(χ)的關係的圖形。
下面，關於本發明的實施例的一個例子參照附圖給予說明。但是，本發明並不侷限於下面的描述。所屬領域的普通技術人員可以很容易地理解一個事實就是其模式和詳細內容可以被變換為各種各樣的形式，而不背離本發明的宗旨及其範圍。因此，本發明不應該解釋為侷限於以下所示的實施例的記載內容。
注意，為了便於說明，附圖等所示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，本發明不侷限於附圖等所示出的位置、大小和範圍等。
另外，本發明說明等中使用的“第一”、“第二”、“第 三”等序數詞是為了避免結構要素的混同，而不是為了在數目方面上限定。
(實施例1)
在本實施例中，參照圖1至圖9A和9B來說明根據所揭示的發明的一個實施例的半導體裝置的結構及其製造方法。
<半導體裝置的電路結構>
圖1示出半導體裝置的電路結構的一個例子。該半導體裝置係由使用氧化物半導體以外的材料的電晶體160和使用氧化物半導體的電晶體162所構成。
這裏，電晶體160的閘極電極與電晶體162的源極電極和汲極電極的其中一者係電連接。另外，第一佈線(1st Line：也稱為源極線)和電晶體160的源極電極係電連接，第二佈線(2nd Line：也稱為位元線)和電晶體160的汲極電極係電連接。並且，第三佈線(3rd Line：也稱為第一信號線)與電晶體162的源極電極和汲極電極中的另一者係電連接，第四佈線(4th Line：也稱為第二信號線)和電晶體162的閘極電極係電連接。
使用氧化物半導體以外的材料的電晶體160可以進行充分的高速操作，因此，藉由使用該使用氧化物半導體以外的材料的電晶體160而可以進行高速的儲存內容的讀出。另外，使用氧化物半導體的電晶體162具有截止態電 流極小的特徵。因此，藉由使電晶體162處於截止狀態，可以在極長時間內保持電晶體160的閘極電極的電位。
藉由發揮可以保持閘極電極的電位的特徵，如下所述那樣可以進行資訊寫入、保持和讀出。
首先，說明資訊的寫入及保持。首先，藉由將第四佈線的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線的電位施加到電晶體160的閘極電極(寫入)。然後，藉由將第四佈線的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而保持電晶體160的閘極電極的電位(保持)。
因為電晶體162的截止態電流極小，所以在長時間內保持電晶體160的閘極電極的電位。例如，在電晶體160的閘極電極的電位為使電晶體160處於導通狀態的電位的情況下，在長時間內保持電晶體160的導通狀態。另外，在電晶體160的閘極電極的電位為使電晶體160處於截止狀態的電位的情況下，在長時間內保持電晶體160的截止狀態。
下面，說明資訊的讀出。如上所述，當在保持電晶體160的導通狀態或截止狀態的狀態下將預定的電位(低電位)施加到第一佈線時，第二佈線的電位根據電晶體160的導通狀態或截止狀態而不同。例如，在電晶體160係處於導通狀態的情況下，相對於第一佈線的電位，第二佈線的電位降低。與此相反，在電晶體160係處於截止狀態的 情況下，第二佈線的電位不變化。
如上所述，藉由在保持資訊的狀態下對第二佈線的電位和預定的電位進行比較，可以讀出資訊。
下面，說明資訊的重寫。與上述資訊的寫入及保持同樣，進行資訊的重寫。也就是說，藉由將第四佈線的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線的電位(根據新的資訊的電位)施加到電晶體160的閘極電極。然後，藉由將第四佈線的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而處於保持新的資訊的狀態。
如上所述，根據所揭示的發明的半導體裝置可以藉由再次進行資訊的寫入而直接重寫資訊。由此，不需要快閃記憶體等所需要的拭除操作，而可以抑制起因於拭除操作的操作速度的降低。也就是說，可以實現半導體裝置的高速操作。
另外，上述說明關於使用以電子為多數載子的n型電晶體(n通道電晶體)的情況，但是，當然可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
<半導體裝置的平面結構及剖面結構>
圖2A和圖2B是上述半導體裝置的結構的一個例子。圖2A和圖2B分別示出半導體裝置的剖面和半導體裝置的平面。這裏，圖2A相當於沿圖2B的線A1-A2及 線B1-B2的剖面。圖2A和圖2B所示的半導體裝置在其下部中具有使用氧化物半導體以外的材料的電晶體160並在其上部中具有使用氧化物半導體的電晶體162。這裏，在電晶體160及電晶體162都是n型電晶體的情況下進行說明，但是也可以採用p型電晶體。尤其是，電晶體160很容易被使用做為p型電晶體。
電晶體160具有設置在包含半導體材料的基板100中的通道形成區域116、以夾著通道形成區域116的方式而設置的雜質區域114及高濃度雜質區域120(也將這些區域統稱為雜質區域)、設置在通道形成區域116之上的閘極絕緣層108a、設置在閘極絕緣層108a之上的閘極電極110a、電連接至雜質區域114的源極電極或汲極電極130a以及源極電極或汲極電極130b。
這裏，在閘極電極110a的側面設置有側壁絕緣層118。另外，在基板100的剖面圖中不重疊於側壁絕緣層118的區域中具有高濃度雜質區域120，並且在高濃度雜質區域120之上存在著金屬化合物區域124。另外，在基板100之上圍繞電晶體160地設置有元件分離絕緣層106，並且覆蓋電晶體160地設置有層間絕緣層126及層間絕緣層128。源極電極或汲極電極130a和源極電極或汲極電極130b藉由形成在層間絕緣層126及層間絕緣層128中的開口而被電連接至金屬化合物區域124。也就是說，源極電極或汲極電極130a和源極電極或汲極電極130b隔著金屬化合物區域124而被電連接至高濃度雜質 區域120及雜質區域114。另外，閘極電極110a係電連接至與源極電極或汲極電極130a和源極電極或汲極電極130b同樣設置的電極130c。
電晶體162具有設置在層間絕緣層128之上的閘極電極136d、設置在閘極電極136d之上的閘極絕緣層138、設置在閘極絕緣層138之上的氧化物半導體層140、設置在氧化物半導體層140之上且電連接至氧化物半導體層140的源極電極或汲極電極142a以及源極電極或汲極電極142b。
這裏，閘極電極136d係設置成被埋入形成在層間絕緣層128之上的絕緣層132。另外，與閘極電極136d同樣地，分別形成接觸於源極電極或汲極電極130a的電極136a、接觸於源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162之上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，並在保護絕緣層144之上設置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中形成有到達源極電極或汲極電極142a和源極電極或汲極電極142b的開口，並且電極150d及電極150e係形成為藉由該開口而接觸於源極電極或汲極電極142a和源極電極或汲極電極142b。另外，與電極150d及電極150e同樣地，電極150a、電極150b以及電極150c係形成為藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口而接觸於電極136a、電極 136b以及電極136c。
這裏，氧化物半導體層140較佳為雜質如氫等係充分得以去除而被高純度化的氧化物半導體層。明確地說，氧化物半導體層140的氫濃度為5×1019/cm3以下，較佳為5×1018/cm3以下，更佳為5×1017/cm3以下。另外，氫濃度係充分得以降低而被高純度化的氧化物半導體層140的載子濃度為5×1014/cm3以下，較佳為5×1012/cm3以下。如上所述，藉由使用氫濃度係充分得以降低而被高純度化的i型化或實質上i型化的氧化物半導體，可以獲得截止態電流特性極為優良的電晶體162。例如，在汲極電壓Vd為+1V或+10V且閘極電壓Vg為-5V至-20V的情況下，截止態電流為1×10-13A以下。如上所述，藉由使用氫濃度係充分得以降低而被高純度化的氧化物半導體層140而降低電晶體162的截止態電流，可以實現新的結構的半導體裝置。另外，使用二次離子質譜(SIMS)測量上述氧化物半導體層140中的氫濃度。
另外，在層間絕緣層146之上設置有絕緣層152，並將電極154a、電極154b、電極154c以及電極154d係設置成被埋入該絕緣層152中。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
也就是說，在圖2A和2B所示的半導體裝置中，電晶體160的閘極電極110a隔著電極130c、電極136c、電 極150c、電極154c以及電極150d而被電連接至電晶體162的源極電極或汲極電極142a。
<半導體裝置的製造方法>
以下，說明上述半導體裝置的製造方法的一個例子。以下，首先，參照圖3A至3H來說明下部的電晶體160的製造方法，然後，參照圖4A至4G和圖5A至5D來說明上部的電晶體162的製造方法。
<下部的電晶體的製造方法>
首先，準備包含半導體材料的基板100(參照圖3A)。作為包含半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。這裏，作為包含半導體材料的基板100，示出使用單晶矽基板時的一個例子。一般來說，“SOI基板”是指在絕緣表面之上設置有矽半導體層的基板，但是在本發明說明等中，還包括在絕緣表面之上設置有包含矽以外的材料而成的半導體層的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板包括在玻璃基板等絕緣基板之上隔著絕緣層而設置有半導體層的結構。
在基板100之上形成用作為用以形成元件分離絕緣層的掩罩的保護層102(參照圖3A)。作為保護層102，例如可以使用氧化矽、氮化矽、氮氧化矽等的材料的絕緣 層。另外，在該步驟的前後，也可以將賦予n型導電性的雜質元素和賦予p型導電性的雜質元素添加到基板100，以控制電晶體的臨界電壓。在半導體為矽時，作為賦予n型導電性的雜質，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質，例如可以使用硼、鋁、鎵等。
接著，使用上述保護層102作為掩罩進行蝕刻，去除不被保護層102所覆蓋的區域(露出的區域)的基板100的一部分。由此，形成得以分離的半導體區域104(參照圖3B)。該蝕刻較佳使用乾式蝕刻，但是也可以使用濕式蝕刻。可以根據被蝕刻材料而適當地選擇蝕刻氣體和蝕刻液。
接著，藉由覆蓋半導體區域104地形成絕緣層，並且選擇性地去除重疊於半導體區域104的區域的絕緣層，以形成元件分離絕緣層106(參照圖3B)。該絕緣層使用氧化矽、氮化矽、氮氧化矽等而被形成。作為絕緣層的去除方法，有CMP等拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區域104之後，或者，在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區域104之上形成絕緣層，並在該絕緣層之上形成包含導電材料的層。
絕緣層是之後用做為閘極絕緣層的層，該絕緣層較佳採用藉由CVD法或濺射法等而獲得到之包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的膜的單層結構或多層結構即可。另外，也可以藉由高密度電漿處理 或熱氧化處理而使半導體區域104的表面氧化或氮化，以形成上述絕緣層。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體來進行高密度電漿處理。另外，對絕緣層的厚度沒有特別的限制，例如其厚度可以被設定為1nm至100nm。
包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料來予以形成。另外，也可以藉由使用包含導電材料的多晶矽等的半導體材料而形成包含導電材料的層。對形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種沉積方法。此外，在本實施例中，說明使用金屬材料以形成包含導電材料的層時的一個例子。
然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層，以形成閘極絕緣層108a和閘極電極110a。(參照圖3C)。
接著，形成覆蓋閘極電極110a的絕緣層112(參照圖3C)。然後，藉由將磷(P)或砷(As)等添加到半導體區域104，以形成接面深度淺的雜質區域114(參照圖3C)。這裏，雖然添加磷或砷以形成n型電晶體，但是也可以在形成p型電晶體時添加硼(B)或鋁(Al)等的雜質元素。另外，藉由形成雜質區域114，在半導體區域104的閘極絕緣層108a的下部中形成通道形成區域116(參照圖3C)。在此，雖然可以適當地設定所添加的雜質的濃度，但是較佳根據半導體元件的高度小型化而提高 其濃度。這裏，雖然採用在形成絕緣層112之後形成雜質區域114的步驟，但是也可以採用在形成雜質區域114之後形成絕緣層112的步驟。
接著，形成側壁絕緣層118(參照圖3D)。在覆蓋絕緣層112地形成絕緣層之後，藉由對該絕緣層進行各向異性高的蝕刻處理，以自對準的方式形成側壁絕緣層118。另外，此時，較佳藉由對絕緣層112的一部分進行蝕刻，暴露閘極電極110a的上面和雜質區域114的上面。
接著，覆蓋閘極電極110a、雜質區域114和側壁絕緣層118等地形成絕緣層。然後，藉由將磷(P)或砷(As)等添加到接觸雜質區域114的區域，以形成高濃度雜質區域120(參照圖3E)。然後，藉由去除上述絕緣層，以覆蓋閘極電極110a、側壁絕緣層118和高濃度雜質區域120等地形成金屬層122(參照圖3E)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種沉積方法來予以形成。較佳使用與構成半導體區域104的半導體材料起反應而成為低電阻的金屬化合物的金屬材料來形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料起反應。由此，形成接觸高濃度雜質區域120的金屬化合物區域124(參照圖3F)。另外，在使用多晶矽等作為閘極電極110a的情況下，還在閘極電極110a與金屬層122相接觸的部分中形成金屬化合物區域。
作為上述熱處理，例如可以使用照射閃光燈的熱處理。當然，也可以使用其他熱處理方法，但是較佳使用可以在極短的時間內進行熱處理的方法，以提高根據金屬化合物形成的化學反應的控制性。另外，上述金屬化合物區域由金屬材料與半導體材料之間的反應而形成，該金屬化合物區域的導電性充分得以提高。藉由形成該金屬化合物區，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區域124之後，去除金屬層122。
接著，覆蓋藉由上述步驟形成的各結構地形成層間絕緣層126和層間絕緣層128(參照圖3G)。層間絕緣層126和層間絕緣層128可以使用氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料來予以形成。此外，也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料來形成層間絕緣層126和層間絕緣層128。這裏，雖然示出層間絕緣層126和層間絕緣層128的兩層結構，但是層間絕緣層的結構不侷限於此。在形成層間絕緣層128之後，較佳藉由對其表面進行CMP或蝕刻處理等而使其平坦化。
然後，藉由在上述層間絕緣層中形成到達金屬化合物區域124的開口，在該開口中形成源極電極或汲極電極130a和源極電極或汲極電極130b(參照圖3H)。例如，可以在包括開口的區域中使用PVD法或CVD法等以形成導電層，然後使用蝕刻處理或CMP等的方法來去除上述導電層的一部分，以形成源極電極或汲極電極130a和源 極電極或汲極電極130b。
另外，在藉由去除上述導電層的一部分以形成源極電極或汲極電極130a和源極電極或汲極電極130b時，較佳將其表面加工為平坦。例如，當在包含開口的區域中形成薄的鈦膜或氮化鈦膜，然後將鎢膜形成為嵌入開口中時，藉由進行之後的CMP，可以在去除多餘的鎢、鈦或氮化鈦等的同時提高其表面的平坦性。像這樣，藉由對包含源極電極或汲極電極130a和源極電極或汲極電極130b的表面進行平坦化，可以在之後的步驟中形成優良的電極、佈線、絕緣層或半導體層等。
這裏，雖然僅示出接觸金屬化合物區域124的源極電極或汲極電極130a和源極電極或汲極電極130b，但是也可以在該步驟中形成接觸閘極電極110a的電極(例如，圖2A和2B中的電極130c)等。對可以用作為源極電極或汲極電極130a和源極電極或汲極電極130b的材料沒有特別的限制，而可以使用各種導電材料。例如，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料。
藉由上述步驟，形成使用包含半導體材料的基板100的電晶體160。另外，在進行上述步驟之後，還可以形成電極、佈線或絕緣層等。藉由使用由層間絕緣層和導電層的疊層結構所構成的多層佈線結構作為佈線的結構，可以提供高度集成化的半導體裝置。
<上部的電晶體的製造方法>
接著，參照圖4A至4G及圖5A至5D來說明在層間絕緣層128之上製造電晶體162的步驟。另外，圖4A至4G及圖5A至5D示出層間絕緣層128之上的各種電極或電晶體162等的製程，而省略存在於電晶體162的下部中的電晶體160等。
首先，在層間絕緣層128、源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c之上形成絕緣層132(參照圖4A)。絕緣層132可以使用PVD法或CVD法等而被形成。另外，可以使用氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料來形成絕緣層132。
接著，在絕緣層132中形成到達源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c的開口。此時，還在之後形成閘極電極136d的區域中形成開口。然後，將導電層134形成為嵌入上述開口中(參照圖4B)。上述開口可以使用掩罩、藉由蝕刻等的方法而被形成。上述掩罩藉由使用光罩的曝光等的方法而被形成。作為蝕刻，使用濕式蝕刻和乾式蝕刻中的任何一種，但是從微細加工的觀點來看，較佳使用乾式蝕刻。導電層134可以使用PVD法或CVD法等的沉積法而被形成。作為可以用來形成導電層134的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
更明確地說，可以使用如下方法：例如，在包括開口 的區域中使用PVD法而形成薄的鈦膜，並且使用CVD法而形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法所形成的鈦膜具有使介面的氧化膜還原而降低與下部電極(這裏，源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c等)的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用電鍍法來形成銅膜。
在形成導電層134之後，藉由使用蝕刻處理或CMP等的方法來去除導電層134的一部分，而使絕緣層132暴露出，以形成電極136a、電極136b、電極136c以及閘極電極136d(參照圖4C)。另外，在去除上述導電層134的一部分以形成電極136a、電極136b、電極136c以及閘極電極136d時，較佳將其表面加工為平坦。因此，藉由將絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d的表面加工為平坦，可以在之後的步驟中形成優良的電極、佈線、絕緣層以及半導體層等。
接著，覆蓋絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d地形成閘極絕緣層138(參照圖4D)。閘極絕緣層138可以藉由CVD法或濺射法等來予以形成。另外，閘極絕緣層138較佳包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿或氧化鉭等。另外，閘極絕緣層138可以為單層結構或者疊層結構。例如，藉由作為來源氣體而使用矽烷(SiH4)、氧和氮的電 漿CVD法，以形成包含氧氮化矽的閘極絕緣層138。對閘極絕緣層138的厚度沒有特別的限制，例如其厚度可以被設定為10nm至500nm。在使用疊層結構時，例如，較佳使用由厚度為50nm至200nm的第一閘極絕緣層和第一閘極絕緣層之上的厚度為5nm至300nm的第二閘極絕緣層所構成的疊層。
另外，因為藉由去除雜質而i型化或者在實質上被i型化的氧化物半導體(經高純度化的氧化物半導體)對介面等級或介面電荷極為敏感，所以在作為氧化物半導體層而使用該氧化物半導體的情況下，其與閘極絕緣層的介面是重要的。也就是說，接觸經高純度化的氧化物半導體層的閘極絕緣層138被要求高品質化。
例如，因為可以藉由使用微波(2.45GHz)的高密度電漿CVD法而形成緻密且絕緣耐壓高的高品質的閘極絕緣層138，所以該方法是較佳的。這是因為如下緣故：經高純度化的氧化物半導體層與高品質閘極絕緣層相黏合，使得介面等級得以降低而可以得到優良的介面特性。
當然，只要是能夠作為閘極絕緣層而形成優質的絕緣層的方法，就在使用經高純度化的氧化物半導體層的情況下也可以使用濺射法或電漿CVD法等的其他方法。另外，也可以使用藉由形成後的熱處理而使膜品質或介面特性得以改善的絕緣層。無論在哪種情況下，只要形成作為閘極絕緣層138的膜品質優良且可以降低與氧化物半導體層的介面態密度而形成優良的介面的閘極絕緣層，即可。
再者，在85℃，2×106V/cm且時間為12小時的閘極偏壓-熱應力試驗(稱為BT試驗)中，如果在氧化物半導體中添加有雜質，雜質和氧化物半導體的主要成分之間的鍵被強電場(B：偏壓)和高溫(T：溫度)切斷，所產生的懸空鍵導致臨界電壓(Vth)的漂移。
與此相反，藉由儘量去除氧化物半導體的雜質，尤其是氫或水等，如上所述那樣與閘極絕緣層之間具有優良的介面特性，而可以獲得到對BT試驗也穩定的電晶體。
接著，在閘極絕緣層138之上形成氧化物半導體層，藉由使用掩罩的蝕刻等方法而加工該氧化物半導體層，以形成島狀的氧化物半導體層140(參照圖4E)。
作為氧化物半導體層，較佳採用In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類、In-Zn-O類、Sn-Zn-O類、Al-Zn-O類、In-O類、Sn-O類、Zn-O類的氧化物半導體層，尤其是非晶氧化物半導體層。在本實施例中，作為氧化物半導體層，使用In-Ga-Zn-O類氧化物半導體沉積用靶材藉由濺射法而形成非晶氧化物半導體層。另外，因為可以藉由將矽添加到非晶氧化物半導體層中，以抑制其結晶化，所以，例如，也可以使用包含2wt.%至10wt.%的SiO2的靶材來形成氧化物半導體層。
作為用以使用濺射法來製造氧化物半導體層的靶材，例如，可以使用以氧化鋅為主要成分的金屬氧化物的靶材。另外，也可以使用包含In、Ga和Zn的氧化物半導體 沉積用靶材(組成比為In2O3：Ga2O3：ZnO=1：1：1[mol%]、In：Ga：Zn=1：1：0.5[atom%])等。另外，作為包含In、Ga和Zn的氧化物半導體沉積用靶材，也可以使用其組成比為In：Ga：Zn=1：1：1[atom%]或In：Ga：Zn=1：1：2[atom%]的靶材等。氧化物半導體沉積用靶材的填充率為90%至100%，較佳為大於或等於95%(例如，99.9%)。藉由使用填充率高的氧化物半導體沉積用靶材，以形成緻密的氧化物半導體層。
氧化物半導體層的形成氛圍較佳為稀有氣體(典型上為氬)氛圍、氧氛圍或稀有氣體(典型上為氬)和氧的混合氛圍。明確地說，例如，較佳使用將氫、水、羥基或氫化物等的雜質去除到濃度約在ppm的範圍(較佳為濃度約在ppb的範圍)中的高純度氣體。
在形成氧化物半導體層時，在保持為減壓狀態的處理室內固定基板，並且將基板溫度設定為100℃至600℃，較佳為200℃至400℃。藉由在加熱基板的同時形成氧化物半導體層，可以降低氧化物半導體層所含的雜質的濃度。另外，可以減輕因濺射所導致的損傷。然後，在去除處理室內的殘留水分的同時引入氫和水而得以去除的濺射氣體，並且將金屬氧化物用作為靶材以形成氧化物半導體層。較佳使用吸附型真空泵，以去除處理室內的殘留水分。例如，可以使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，對氫原子、水 (H2O)等包含氫原子的化合物(更佳的是，還有包含碳原子的化合物)等進行了排氣，因此可以降低在該沉積室中形成的氧化物半導體層所含的雜質的濃度。
作為形成條件，例如，可以採用如下條件：基板和靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電力為0.5kW，並且氛圍為氧(氧流量比率為100%)氛圍。注意，當使用脈衝直流(DC)電源時，可以減少在沉積時發生的粉狀物質(也稱為微粒或塵埃)，並且膜厚度分佈也變得均勻，所以是較佳的。將氧化物半導體層的厚度設定為2nm只200nm、較佳為5nm至30nm。另外，因為氧化物半導體層的適當的厚度根據使用的氧化物半導體材料而不同，所以可以根據使用的材料而適當地選擇其厚度。
另外，較佳在藉由濺射法而形成氧化物半導體層之前進行引入氬氣體來產生電漿的反向濺射，以去除附著在閘極絕緣層138的表面的塵埃。這裏，通常的濺射是指將離子碰撞到濺射靶材，而反向濺射是指將離子碰撞到處理表面以改變其表面的性質。作為將離子碰撞到處理表面的方法，有在氬氛圍中將高頻電壓施加到處理表面側而在基板附近產生電漿的方法等。另外，也可以使用氮、氦或氧等的氛圍代替氬氛圍。
作為上述氧化物半導體層的蝕刻可以使用乾式蝕刻和濕式蝕刻中的任何一種。當然，也可以組合乾式蝕刻和濕式蝕刻而使用。根據材料適當地設定蝕刻條件(蝕刻氣 體、蝕刻液、蝕刻時間、溫度等)，以將其蝕刻成所想要的形狀。
作為乾式蝕刻所使用的蝕刻氣體，例如有含有氯的氣體(氯類氣體，例如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、四氯化碳(CCl4)等)等。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾式蝕刻法，可以使用平行平板型RIE(反應性離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。適當地設定蝕刻條件(施加到線圈形電極的電力量、施加到基板側的電極的電力量、基板側的電極溫度等)，以將其蝕刻成所想要的形狀。
作為用於濕式蝕刻的蝕刻液，可以使用磷酸、醋酸以及硝酸混合的溶液、過氧化氫氨水(31wt.%的過氧化氫水：28wt.%的氨水：水=5：2：2)等。另外，還可以使用ITO07N(由Kanto Chemical Co.,Inc所製造)等的蝕刻液。
接著，較佳對氧化物半導體層進行第一熱處理。藉由進行該第一熱處理，可以進行氧化物半導體層的脫水化或脫氫化。將第一熱處理的溫度設定為高於或等於300℃且低於或等於750℃，較佳為高於或等於400℃且低於基板的應變點。例如，將基板引入到使用電阻加熱器等的電爐 中，在氮氛圍中且在450℃的溫度下對氧化物半導體層140進行熱處理1小時。在該期間，不使氧化物半導體層140接觸空氣，以避免水或氫的再混入。
另外，熱處理裝置不侷限於電爐，也可以為利用來自被進行了加熱的氣體等介質的熱傳達或熱輻射而對待處理物進行加熱的裝置。例如，可以使用GRTA(氣體快速熱退火)裝置或LRTA(燈快速熱退火)裝置等RTA(快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱待處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。作為氣體，使用氬等稀有氣體或氮等即使藉由加熱處理也不與待處理物起反應的惰性氣體。
另外，作為第一熱處理，也可以進行如下GRTA處理，亦即，將基板引入到被加熱到650℃至700℃的高溫的惰性氣體中，進行加熱幾分鐘，然後從該惰性氣體中取出基板。藉由使用GRTA處理，可以在短時間內進行高溫熱處理。另外，因為GRTA處理是在短時間內進行的熱處理，所以即使在超過基板的應變點的溫度條件下也可以使用GRTA處理。
另外，較佳在以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氛圍中進行第一熱處理。例如，較佳將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為高於或等於6N(99.9999%)，較佳 設定為高於或等於7N(99.99999%)(亦即，雜質濃度為低於或等於1ppm，較佳為低於或等於0.1ppm)。
根據第一加熱處理的條件或氧化物半導體層的材料，有時氧化物半導體層被晶化而成為微晶或多晶。例如，有時成為結晶化率為90%以上或80%以上的微晶氧化物半導體層。另外，根據第一熱處理的條件或氧化物半導體層的材料，有時成為不包含結晶成分的非晶氧化物半導體層。
另外，有時成為非晶氧化物半導體(例如，在氧化物半導體層的表面)和微晶(粒徑為1nm至20nm(典型上為2nm至4nm))混合在一起的氧化物半導體層。
另外，藉由在非晶中排列微晶，也可以改變氧化物半導體層的電特性。例如，在使用In-Ga-Zn-O類氧化物半導體沉積用靶材來形成氧化物半導體層時，藉由形成具有電各向異性的In2Ga2ZnO7的晶粒對準的微晶部，可以改變氧化物半導體層的電特性。
更明確地說，例如，藉由將In2Ga2ZnO7的晶粒對準為其c軸垂直於氧化物半導體層的表面，可以提高平行於氧化物半導體層表面的方向上的導電性，並提高垂直於氧化物半導體層表面的方向上的絕緣性。另外，上述微晶部具有抑制水或氫等雜質侵入到氧化物半導體層中的功能。
另外，具有上述微晶部的氧化物半導體層可以藉由GRTA處理而對氧化物半導體層進行表面加熱而形成。另外，更佳地，藉由使用Zn含量小於In或Ga含量的濺射靶材，可以形成氧化物半導體層。
也可以對被加工為島狀的氧化物半導體層140之前的氧化物半導體層進行對氧化物半導體層140的第一熱處理。在此情況下，在進行第一熱處理之後從加熱裝置取出基板，並進行微影步驟。
另外，上述熱處理具有對氧化物半導體層140進行脫水化或脫氫化的效果，所以也可以被稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後，在將源極電極或汲極電極層疊在氧化物半導體層140上之後，或者，在將保護絕緣層形成在源極電極或汲極電極之上之後等進行上述脫水化處理或脫氫化處理。另外，可以進行該脫水化處理或脫氫化處理一次或多次。
接著，接觸氧化物半導體層140地形成源極電極或汲極電極142a和源極電極或汲極電極142b(參照圖4F)。藉由在覆蓋氧化物半導體層140地形成導電層之後對該導電層選擇性地進行蝕刻，可以形成源極電極或汲極電極142a和源極電極或汲極電極142b。
導電層可以使用以濺射法為典型的PVD法或電漿CVD法等的CVD法來予以形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹和釷的任何一種或多種材料。另外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹和鈧的一種元素或多種元素而成的材料。導電層既可為單層結構，又可為兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結 構、在鋁膜之上層疊有鈦膜的兩層結構以及層疊有鈦膜、鋁膜和鈦膜的三層結構等。
這裏，在進行曝光以形成用於蝕刻的掩罩時，較佳使用紫外線、KrF雷射或ArF雷射。
根據源極電極或汲極電極142a的下邊緣部和源極電極或汲極電極142b的下邊緣部的間隔，決定電晶體的通道長度(L)。另外，當在通道長度(L)短於25nm的條件下進行曝光時，使用波長極短，即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)來進行用以形成掩罩的曝光。利用超紫外線的曝光的解析度高，並且聚焦深度也大。因此，也可以將之後形成的電晶體的通道長度(L)設定為10nm至1000nm，而可以實現電路的操作速度的高速化。再者，因為截止態電流值極小，所以可以抑制耗電量的增大。
另外，在對導電層進行蝕刻時，適當地調節其材料和蝕刻條件，以避免氧化物半導體層140被去除。另外，根據材料和蝕刻條件，有時在該步驟中氧化物半導體層140的一部分被進行蝕刻而成為具有槽部(凹部)的氧化物半導體層。
另外，也可以在氧化物半導體層140和源極電極或汲極電極142a之間或者在氧化物半導體層140和源極電極或汲極電極142b之間形成氧化物導電層。可以連續形成(連續沉積)氧化物導電層和用以形成源極電極或汲極電極142a和源極電極或汲極電極142b的金屬層。氧化物導 電層可以用作為源極區或汲極區。藉由設置該氧化物導電層，可以實現源極區或汲極區的低電阻化，而可以實現電晶體的高速操作。
另外，也可以使用光透射而具有多種強度的曝光掩罩，亦即，多色調掩罩而形成抗蝕劑掩罩，並使用該抗蝕劑掩罩來進行蝕刻步驟，以減少上述掩罩的使用個數和步驟的數目。使用多色調掩罩所形成的抗蝕劑掩罩成為具有多個厚度的形狀(階梯狀)，並進行灰化來可以進一步改變形狀，所以可以被用來加工為不同的圖案的多個蝕刻步驟。也就是說，利用一個多色調掩罩，可以形成對應於至少兩種以上的不同圖案的抗蝕劑掩罩。因此，可以削減曝光掩罩的數目，並且可以削減所對應的微影步驟的數目，所以可以簡化步驟。
另外，在上述步驟之後，較佳進行使用N2O、N2或Ar等的氣體的電漿處理。藉由進行該電漿處理，以去除附著於露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
接著，不接觸空氣地形成接觸氧化物半導體層140的一部分的保護絕緣層144(參照圖4G)。
保護絕緣層144可以藉由適當地使用濺射法等的不使水或氫等的雜質混入到保護絕緣層144的方法而被形成。另外，其厚度至少為1nm。作為可以用於保護絕緣層144的材料，有氧化矽、氮化矽、氧氮化矽或氮氧化矽等。此外，其結構可以為單層結構或者疊層結構。較佳將形成保 護絕緣層144時的基板溫度設定為高於或等於室溫且低於或等於300℃，較佳採用稀有氣體(典型上為氬)氛圍、氧氛圍或稀有氣體(典型上為氬)和氧的混合氛圍。
在保護絕緣層144包含氫的情況下，由於氫侵入到氧化物半導體層或者由氫從氧化物半導體層中抽出氧等，有時會導致氧化物半導體層的背通道側的低電阻化而形成寄生通道。因此，重要的是在保護絕緣層144的形成方法中不使用氫，以儘量使保護絕緣層144不包含氫。
另外，較佳在去除處理室內的殘留水分的同時形成保護絕緣層144。這是為了不使氧化物半導體層140和保護絕緣層144包含氫、羥基或水。
較佳使用吸附型真空泵，以去除處理室內的殘留水分。例如，較佳使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，氫原子、水(H2O)等包含氫原子的化合物等得到去除，因此可以降低在該沉積室中形成的保護絕緣層144所含的雜質的濃度。
作為形成保護絕緣層144時的濺射氣體，較佳使用將氫、水、羥基或氫化物等雜質去除到濃度約ppm範圍(較佳為濃度約ppb範圍)中的高純度氣體。
接著，較佳在惰性氣體氛圍中或在氧氣體氛圍中進行第二熱處理(較佳為200℃至400℃，例如250℃至350℃)。例如，在氮氛圍下並在250℃的溫度下進行一個小 時的第二熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的變動。
另外，也可以在大氣中並在100℃至200℃的溫度下進行熱處理1小時以上且30小時以下。該熱處理既可在保持一定的加熱溫度的狀態下進行加熱，又可重複多次進行從室溫到100℃至200℃的加熱溫度的升溫和從加熱溫度到室溫的降溫。另外，也可以在形成保護絕緣層之前在減壓狀態下進行該熱處理。藉由在減壓狀態下進行熱處理，可以縮短加熱時間。另外，既可進行該熱處理代替上述第二熱處理，又可在進行第二熱處理前後等進行該熱處理。
接著，在保護絕緣層144之上形成層間絕緣層146(參照圖5A)。層間絕緣層146可以使用PVD法或CVD法等而被形成。另外，可以使用氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料來形成層間絕緣層146。在形成層間絕緣層146之後，較佳藉由對其表面進行CMP或蝕刻處理等而使其平坦化。
接著，在層間絕緣層146、保護絕緣層144以及閘極絕緣層138中形成到達電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b的開口，並將導電層148形成為嵌入該開口中(參照圖5B)。上述開口可以使用掩罩藉由蝕刻等的方法而被形成。上述掩罩藉由使用光罩的曝光等的方法而被形成。作為蝕刻，使用濕式蝕刻和乾式蝕刻中的任何一 種，但是從微細加工的觀點來看，較佳使用乾式蝕刻。導電層148可以使用PVD法或CVD法等的沉積法而被形成。作為可以用來形成導電層148的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
明確地說，可以使用如下方法：例如，在包括開口的區域中使用PVD法而形成薄的鈦膜，並且使用CVD法而形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法所形成的鈦膜具有使介面的氧化膜還原而降低與下部電極(這裏，電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b)的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用電鍍法來形成銅膜。
在形成導電層148之後，藉由使用蝕刻處理或CMP等的方法來去除導電層148的一部分，使層間絕緣層146暴露出，以形成電極150a、電極150b、電極150c、電極150d以及電極150e(參照圖5C)。另外，在去除上述導電層148的一部分以形成電極150a、電極150b、電極150c、電極150d以及電極150e時，較佳將其表面加工為平坦。因此，藉由將層間絕緣層146、電極150a、電極150b、電極150c、電極150d以及電極150e的表面加工為平坦，可以在後續的步驟中形成優良的電極、佈線、絕緣 層以及半導體層等。
再者，形成絕緣層152，在絕緣層152中形成到達電極150a、電極150b、電極150c、電極150d以及電極150e的開口，並且將導電層形成為嵌入該開口，然後，使用蝕刻或CMP等的方法來去除導電層的一部分來暴露絕緣層152，以形成電極154a、電極154b、電極154c以及電極154d(參照圖5D)。該步驟與形成電極150a等的情況相同，而省略其詳細說明。
在使用上述方法製造電晶體162的情況下，氧化物半導體層140的氫濃度為5×1019/cm3以下，另外，電晶體162的截止態電流為1×10-13A以下。像這樣，藉由使用氫濃度係得以充分降低且高純度化的氧化物半導體層140，可以獲得到優良特性的電晶體162。另外，可以製造在下部中具有使用氧化物半導體以外的材料的電晶體160並在上部中具有使用氧化物半導體的電晶體162且具有優良特性的半導體裝置。
另外，作為氧化物半導體的比較對象的半導體材料，有碳化矽(例如，4H-SiC)。氧化物半導體與4H-SiC具有幾個共同點。載子密度是其中的一個例子。當在常溫下利用費米-狄拉克分佈時，氧化物半導體的少數載子被估計為約1×10-7/cm3，這與4H-SiC的6.7×10-11/cm3同樣，顯示極為低的數值。藉由對其與矽的本徵載子密度(約1.4×1010/cm3)進行比較，可以清楚地理解其載子密度極為低。
另外，因為氧化物半導體的能帶隙為3.0eV至3.5eV，4H-SiC的能帶隙為3.26eV，所以從寬頻隙半導體的這一點來看，氧化物半導體和碳化矽也具有共同點。
另一方面，在氧化物半導體和碳化矽之間存在著極大的差異，亦即，處理溫度。因為使用碳化矽的半導體步驟通常需要1500℃至2000℃的啟動熱處理，所以難以實現其與使用其他半導體材料的半導體元件的疊層結構。這是因為在上述高溫下半導體基板或半導體元件等被損壞的緣故。另一方面，藉由在300℃至500℃(玻璃轉變溫度以下，最高為約700℃)的溫度下進行熱處理，可以製造氧化物半導體，而可以在使用其他半導體材料形成積體電路之後形成由氧化物半導體所構成的半導體元件。
另外，與碳化矽不同，氧化物半導體具有可以使用玻璃基板等低耐熱性基板的優點。再者，從不需要在高溫下進行熱處理這一點來看，與碳化矽相比，氧化物半導體具有可以充分降低能量消耗的優點。
另外，雖然在氧化物半導體中，對DOS(狀態密度)等的物性已在進行各種各樣的研究，但是這些研究不包括充分降低DOS本身的技術思想。在所揭示的發明的一個實施例中，藉由從氧化物半導體中去除成為DOS的原因的水或氫，製造被高純度化的氧化物半導體。這是基於充分降低DOS本身的技術思想。由此，可以製造極為優良的工業產品。
再者，藉由將氧供給給由氧缺乏而產生的金屬的懸空 鍵以減少由氧缺陷而起的DOS，可以得到更高純度化(i型)的氧化物半導體。例如，藉由接觸通道形成區域地形成氧過剩的氧化膜並從該氧化膜供給氧，可以減少由氧缺陷而起的DOS。
氧化物半導體的缺陷被認為起因於由氫過剩導致的傳導帶下0.1eV至0.2eV的較淺能階和由氧不足導致的較深能階等。儘量去除氫並且充分供給氧以消除上述缺陷的技術思想是對的。
另外，一般來說，氧化物半導體為n型，但是在所揭示的發明的一個實施例中，藉由去除雜質，尤其是水或氫，以實現i型化。在這一點上，不是如矽等那樣添加雜質而實現i型化，因此可以說其包括從來沒有的技術思想。
另外，在本實施例中，雖然示出底部閘極型結構作為電晶體162的結構，但是，本發明的一個實施例不侷限於此。例如，可以採用頂部閘極型結構作為電晶體162的結構。另外，作為電晶體162的結構，可以採用在通道形成區域的上下隔著閘極絕緣層而配置有兩個閘極電極層的雙閘極型結構。
<包含氧化物半導體的電晶體的導電機制>
這裏，參照圖24至圖27來說明包含氧化物半導體的電晶體的導電機制。注意，以下說明只是一個考察而已，發明的有效性不會根據該說明而被否定。
圖24是包含氧化物半導體的雙閘極型電晶體(薄膜電晶體)的剖面圖。在閘極電極層(GE1)之上隔著閘極絕緣層(GI1)而設置有氧化物半導體層(OS)，並在其之上設置有源極電極(S)和汲極電極(D)。另外，覆蓋氧化物半導體層(OS)、源極電極(S)及汲極電極(D)地設置有閘極絕緣層(GI2)，並且在氧化物半導體層(OS)之上隔著閘極絕緣層(GI2)而設置有閘極電極(GE2)。
圖25A和25B示出沿圖24的A-A ' 剖面的能帶圖(示意圖)。圖25A示出源極和汲極之間的電位差為0(等電位，VD=0V)的情況，而圖25B示出相對於源極提高汲極的電位的情況(VD>0V)。
圖26A和26B示出沿圖24的B-B ' 的剖面的能帶圖(示意圖)。圖26A示出將正的電位(+VG)施加到閘極(G1)的狀態，並示出在源極和汲極之間流過載子(電子)的導通狀態。另外，圖26B示出將負的電位(-VG)施加到閘極(G1)的狀態，並示出截止狀態(不流過少數載子的狀態)。
圖27示出真空位準、金屬的功函數(ΦM)和氧化物半導體的電子親和力(χ)的關係。
現有的氧化物半導體為n型，其費米能階(Ef)離位於帶隙中央的本徵費米能階(Ei)遠，而位於接近傳導帶的一側。另外，氧化物半導體中的氫的一部分成為施體，這被認為是n型化的原因之一。
與此相反，根據所揭示之發明的一個實施例的氧化物半導體是：藉由從氧化物半導體去除成為n型化的原因的氫，並進行高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，而成為本徵(i型)氧化物半導體或儘量接近本徵的氧化物半導體。也就是說，其特徵在於：藉由儘量去除氫或水等的雜質，得到高純度化的本徵(i型)氧化物半導體或接近本徵的氧化物半導體，而不是添加雜質元素而實現i型化。由此，可以將費米能階(Ef)設定為與本徵費米能階(Ei)實質上相同。
在氧化物半導體的帶隙(Eg)是3.15eV的情況下，電子親和力(χ)被認為是4.3eV。構成源極電極或汲極電極的鈦(Ti)的功函數與氧化物半導體的電子親和力(χ)實質上相同。在此情況下，在金屬-氧化物半導體介面並未形成對電子的肖特基勢壘。
也就是說，在金屬的功函數(ΦM)和氧化物半導體的電子親和力(χ)相同的情況下，在兩者接觸時顯示如圖25A所示的能帶圖(示意圖)。
在圖25B中，黑色圓點(●)表示電子。在將正的電位施加到汲極時，電子超過勢壘(h)而被注射入到氧化物半導體，然後向汲極流動。勢壘(h)的高度隨閘極電壓和汲極電壓而變化，但是在施加正的汲極電壓時，勢壘(h)的高度低於未施加電壓時的圖25A的勢壘的高度，亦即帶隙(Eg)的1/2。
此時，如圖26A所示，電子在閘極絕緣層和高純度化 的氧化物半導體的介面附近(氧化物半導體的能量穩定的最低部)遷移。
另外，如圖26B所示，在將負的電位施加到閘極電極(G1)時，因為實際上沒有少數載子的電洞，所以電流成為極為接近0的數值。
如上所述，藉由進行氧化物半導體的高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，得到本徵(i型)或實際上本徵的氧化物半導體，由此其與閘極絕緣層的介面特性明顯化。因此，作為閘極絕緣層，要求可以與氧化物半導體形成優良介面的閘極絕緣層。明確地說，例如，較佳使用藉由使用利用VHF頻帶至微波頻帶的電源頻率而產生的高密度電漿的CVD法所製造的絕緣層或藉由濺射法而製造的絕緣層等。
藉由在對氧化物半導體進行高純度化的同時改善氧化物半導體和閘極絕緣層的介面，例如，在電晶體的通道寬度W為1×104μm且通道長度L為3μm的情況下，可以在常溫下實現1×10-13A的截止態電流和0.1V/dec.的亞臨界擺幅值(S值)(閘極絕緣層的厚度：100nm)。
像這樣，藉由進行氧化物半導體的高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，可以實現薄膜電晶體的優良操作。
<變型例>
圖6至圖9A和9B示出半導體裝置的結構的變型例 子。另外，以下，作為變型例，說明其結構與上述不同的電晶體162。也就是說，電晶體160的結構與上述同樣。
圖6示出具有如下電晶體162的半導體裝置的例子，該電晶體162具有氧化物半導體層140下的閘極電極136d，並且源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的底部表面接觸氧化物半導體層140。另外，平面的結構可以根據剖面而適當地改變，因此，這裏只示出剖面。
圖6所示的結構和圖2A和2B所示的結構的最大的不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b與氧化物半導體層140的連接位置。也就是說，在圖2A和2B所示的結構中，源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的頂部表面接觸氧化物半導體層140，在圖6所示的結構中，源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的底部表面接觸氧化物半導體層140。起因於上述接觸的不同，其他電極和絕緣層等的配置與圖2A和2B不同。各構成要素的詳細與圖2A和2B同樣。
明確地說，圖6所示的半導體裝置包括：設置在層間絕緣層128之上的閘極電極136d；設置在閘極電極136d之上的閘極絕緣層138；設置在閘極絕緣層138之上的源極電極或汲極電極142a和源極電極或汲極電極142b；以及接觸源極電極或汲極電極142a和源極電極或汲極電極 142b的頂部表面的氧化物半導體層140。
這裏，閘極電極136d係設置成被埋入而形成在層間絕緣層128之上的絕緣層132。另外，與閘極電極136d同樣地，分別形成接觸於源極電極或汲極電極130a的電極136a、接觸於源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162之上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，並在保護絕緣層144之上設置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中形成有到達源極電極或汲極電極142a和源極電極或汲極電極142b的開口，並且電極150d及電極150e係形成為藉由該開口接觸於源極電極或汲極電極142a和源極電極或汲極電極142b。另外，與電極150d及電極150e同樣地，電極150a、電極150b以及電極150c係形成為藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口接觸於電極136a、電極136b以及電極136c。
另外，在層間絕緣層146之上設置有絕緣層152，並將電極154a、電極154b、電極154c以及電極154d係設置成被埋入該絕緣層152。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
圖7A和7B示出在氧化物半導體層140之上具有閘極電極136d的半導體裝置的例子。這裏，圖7A示出源極 電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的底部表面接觸氧化物半導體層140的例子，而圖7B示出源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的頂部表面接觸氧化物半導體層140的例子。
圖2A和2B及圖6所示的結構和圖7A和7B所示的結構的最大不同之處在於：在氧化物半導體層140上具有閘極電極136d。另外，圖7A所示的結構和圖7B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的底部表面接觸氧化物半導體層140還是在氧化物半導體層140的頂部表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各構成要素的詳細與圖2A和2B等同樣。
明確地說，圖7A所示的半導體裝置包括：設置在層間絕緣層128之上的源極電極或汲極電極142a和源極電極或汲極電極142b；接觸源極電極或汲極電極142a和源極電極或汲極電極142b的頂部表面的氧化物半導體層140；設置在氧化物半導體層140之上的閘極絕緣層138；以及在閘極絕緣層138之上的重疊於氧化物半導體層140的閘極電極136d。
另外，圖7B所示的半導體裝置包括：設置在層間絕緣層128之上的氧化物半導體層140；設置成接觸氧化物半導體層140的頂部表面的源極電極或汲極電極142a和 源極電極或汲極電極142b；設置在氧化物半導體層140、源極電極或汲極電極142a和源極電極或汲極電極142b之上的閘極絕緣層138；以及在閘極絕緣層138之上的重疊於氧化物半導體層140的閘極電極136d。
另外，與圖2A和2B所示的結構等相比，在圖7A和7B所示的結構中有時可以省略構成要素(例如，電極150a和電極154a等)。在此情況下，可以得到製程的簡化的間接效果。當然，在圖2A和2B等所示的結構中也可以省略不一定需要的構成要素。
圖8A和8B示出在元件的尺寸比較大的情況下在氧化物半導體層140下具有閘極電極136d的例子。在此情況下，因為對表面的平坦性或覆蓋率的要求不太高，所以不需要將佈線或電極等形成為被埋入絕緣層中。例如，藉由在形成導電層之後進行圖案化，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣地製造電晶體160。
另外，圖8A所示的結構和圖8B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的底部表面接觸氧化物半導體層140還是在氧化物半導體層140的頂部表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各構成要素的詳細與圖2A和2B等同樣。
明確地說，圖8A所示的半導體裝置包括：設置在層 間絕緣層128之上的閘極電極136d；設置在閘極電極136d之上的閘極絕緣層138；設置在閘極絕緣層138之上的源極電極或汲極電極142a和源極電極或汲極電極142b；以及接觸源極電極或汲極電極142a和源極電極或汲極電極142b的頂部表面的氧化物半導體層140。
另外，圖8B所示的半導體裝置包括：設置在層間絕緣層128之上的閘極電極136d；設置在閘極電極136d之上的閘極絕緣層138；設置在閘極絕緣層138之上的重疊於閘極電極136d的區域中的氧化物半導體層140；以及設置成接觸氧化物半導體層140的頂部表面的源極電極或汲極電極142a和源極電極或汲極電極142b。
另外，與圖2A和2B所示的結構等相比，在圖8A和8B所示的結構中有時可以省略構成要素。在此情況下，也可以獲得到製程的簡化的效果。
圖9A和9B示出在元件的尺寸比較大的情況下在氧化物半導體層140上具有閘極電極136d的例子。在此情況下，因為對表面的平坦性或覆蓋率的要求不太高，所以不需要將佈線或電極等形成為埋入絕緣層中。例如，藉由在形成導電層之後進行圖案化，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣製造電晶體160。
圖9A所示的結構和圖9B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的底部表面接觸氧化物半 導體層140還是在氧化物半導體層140的頂部表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各構成要素的詳細與圖2A和2B等同樣。
明確地說，圖9A所示的半導體裝置包括：設置在層間絕緣層128上的源極電極或汲極電極142a和源極電極或汲極電極142b；接觸源極電極或汲極電極142a和源極電極或汲極電極142b的頂部表面的氧化物半導體層140；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140之上的閘極絕緣層138；以及設置在閘極絕緣層138之上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，圖9B所示的半導體裝置包括：設置在層間絕緣層128之上的氧化物半導體層140；設置成接觸氧化物半導體層140的頂部表面的源極電極或汲極電極142a和源極電極或汲極電極142b；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140之上的閘極絕緣層138；以及設置在閘極絕緣層138之上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，與圖2A和2B所示的結構等相比，在圖9A和9B所示的結構中有時可以省略構成要素。在此情況下，也可以獲得到製程的簡化的效果。
如上所述，根據所揭示之發明的一個實施例，以實現 具有新的結構的半導體裝置。在本實施例中，雖然說明了層疊形成電晶體160和電晶體162的例子，但是半導體裝置的結構不侷限於此。另外，在本實施例中，雖然說明了電晶體160和電晶體162的通道長度方向相互垂直的例子，但是電晶體160和電晶體162的位置關係等不侷限於此。再者，也可以將電晶體160和電晶體162設置成彼此重疊。
另外，在本實施例中，為了便於理解而說明了最小記憶單位(1個位元)的半導體裝置，但是半導體裝置的結構不侷限於此。也可以藉由適當地連接多個半導體裝置而構成更高級的半導體裝置。例如，可以使用多個上述半導體裝置構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖1，而可以適當地改變佈線的結構。
根據本實施例的半導體裝置因電晶體162的低截止態電流特性而可以在極長時間內保持資訊。也就是說，不需要進行DRAM等所需要的刷新操作，而可以抑制耗電量。另外，可以將其實際上用作為非易失性半導體裝置。
另外，因為根據電晶體162的切換操作而進行資訊寫入等，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或拭除，而也可以容易實現高速操作。另外，還有不需要快閃記憶體等所需要的用來拭除資訊的操作的優點。
另外，使用氧化物半導體以外的材料的電晶體可以進行充分的高速操作，因此，藉由該使用氧化物半導體以外 的材料的電晶體而可以進行高速的儲存內容的讀出。
本實施例所示的結構或方法等可以與其他實施例所示的結構或方法等適當地組合而使用。
(實施例2)
在本實施例中，作為根據本發明的一個實施例的半導體裝置，說明儲存元件的電路結構及其操作。
圖10示出半導體裝置所具有的儲存元件(以下也稱為儲存單元)的電路圖的一個例子。圖10所示的記憶單元200包括第一佈線SL(源極線)、第二佈線BL(位元線)、第三佈線S1(第一信號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體201(第一電晶體)、電晶體202(第二電晶體)以及電晶體203(第三電晶體)。電晶體201及電晶體203使用氧化物半導體以外的材料而被形成，電晶體202使用氧化物半導體而被形成。
這裏，電晶體201的閘極電極與電晶體202的源極電極和汲極電極的其中一者係電連接。另外，第一佈線與電晶體201的源極電極係電連接，並且電晶體201的汲極電極與電晶體203的源極電極係電連接。另外，第二佈線與電晶體203的汲極電極係電連接，第三佈線與電晶體202的源極電極和汲極電極中的另一者係電連接，第四佈線與電晶體202的閘極電極係電連接，並且第五佈線與電晶體203的閘極電極係電連接。
以下，具體說明電路的操作。
在將資料寫入到記憶單元200時，將第一佈線設定為0V，將第五佈線設定為0V，將第二佈線設定為0V，並且將第四佈線設定為2V。在寫入資料“1”時，將第三佈線設定為2V，在寫入資料“0”時，將第三佈線設定為0V。此時，電晶體203係處於截止狀態，而電晶體202係處於導通狀態。另外，在資料寫入完時，在第三佈線的電位變化之前，將第四佈線設定為0V，而使電晶體202處於截止狀態。
結果，在寫入資料“1”之後，連接到電晶體201的閘極電極的節點(以下，稱為節點A)的電位成為大約2V，而在寫入資料“0”之後，節點A的電位成為大約0V。將根據第三佈線的電位的電荷儲存在節點A，但是，因為電晶體202的截止態電流極為小或者在實際上為0，所以可以在長時間內保持電晶體201的閘極電極的電位。圖11示出寫入操作的時序圖的一個例子。
接著，在從記憶單元讀出資料時，將第一佈線設定為0V，將第五佈線設定為2V，將第四佈線設定為0V，並且將第三佈線設定為0V，使連接至第二佈線的讀出電路處於操作狀態。此時，電晶體203係處於導通狀態，而電晶體202係處於截止狀態。
在資料為“0”，亦即節點A大約處於0V的狀態下，電晶體201係處於截止狀態，因此第二佈線與第一佈線間的電阻係處於高電阻狀態。另一方面，在資料為 “1”，亦即節點A大約處於2V的狀態下，電晶體201係處於導通狀態，因此第二佈線與第一佈線間的電阻係處於低電阻狀態。在讀出電路中可以根據記憶單元的電阻狀態的不同而讀出資料“0”或“1”。另外，雖然在寫入時將第二佈線設定為0V，但是也可以使第二佈線處於浮動狀態或充電到高於0V的電位。雖然在讀出時將第三佈線設定為0V，但是也可以使第三佈線處於浮動狀態或被充電到高於0V的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。另外，上述操作電壓只是一個例子。只要以在資料為“0”時使電晶體201處於截止狀態且在資料為“1”時使電晶體201處於導通狀態的方式、在寫入時使電晶體202處於導通狀態且在寫入時以外使電晶體202處於截止狀態的方式以及在讀出時電晶體203處於導通狀態的方式選擇操作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
圖12示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方塊電路圖。
根據本發明的一個實施例的半導體裝置包括：m個第五佈線及第四佈線；n個第二佈線及第三佈線；將多個記憶單元200(1、1)至200(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的記憶單元陣列210；以及週邊電路如第二佈線及第三佈線的驅動電路211、第四佈線及第五佈線的驅動電路213以及讀出電 路212。作為其他週邊電路，也可以設置有刷新電路等。
作為各記憶單元，以記憶單元200(i、j)為典型例進行考慮。這裏，記憶單元200(i、j)(i為1至m的整數，j為1至n的整數)分別被連接至第二佈線BL(j)、第三佈線S1(j)、第五佈線WL(i)、第四佈線S2(i)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)係連接至第二佈線及第三佈線的驅動電路211及讀出電路212，而第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)係連接至第四佈線及第五佈線的驅動電路213。
以下，說明圖12所示的半導體裝置的操作。在本結構中，按每個列進行寫入及讀出。
在對第i列的記憶單元200(i、1)至200(i、n)進行寫入時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為0V，將第二佈線BL(1)至BL(n)設定為0V，並且將第四佈線S2(i)設定為2V。此時，電晶體202係處於導通狀態。在寫入資料“1”的行中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的行中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入完時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使電晶體202處於截止狀態。另外，將所未選擇到的第五佈線設定為0V，並且將所未選擇到的第四佈線設定為0V。
結果，在寫入有資料“1”的記憶單元中，與電晶體201的閘極電極連接的節點(以下稱為節點A)的電位成為大約2V，而在寫入有資料“0”的記憶單元中，節點A的電位成為大約0V。另外，未選擇到的記憶單元的節點A的電位不變。
在進行第i列的記憶單元200(i、1)至200(i、n)的讀出時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為2V，將第四佈線S2(i)設定為0V，將第三佈線S1(1)至S1(n)設定為0V，並使連接至第二佈線BL(1)至BL(n)的讀出電路處於操作狀態。例如，在讀出電路中可以根據記憶單元的電阻狀態的不同而讀出資料“0”或“1”。另外，將所未選擇到的第五佈線設定為0V，並且將所未選擇到的第四佈線設定為0V。另外，雖然在寫入時將第二佈線設定為0V，但是也可以使第二佈線處於浮動狀態或充電到0V以上的電位。雖然在讀出時將第三佈線設定為0V，但是也可以使第三佈線處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。另外，上述操作電壓只是一個例子。只要以在資料為“0”時使電晶體201係處於截止狀態且在資料為“1”時使電晶體201處於導通狀態的方式、在寫入時使電晶體202處於導通狀態且在寫入時以外使電晶體202處於截止狀態的方式以及在讀出時電晶體203處於導通狀態的方式選擇操作電壓，即可。尤其是， 也可以使用週邊邏輯電路的電源電位VDD代替2V。
以下，說明根據本發明的一個實施例的儲存元件的電路結構及其操作的另一例子。
圖13示出半導體裝置所具有的記憶單元電路的一個例子。圖13所示的記憶單元220包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體201(第一電晶體)、電晶體202(第二電晶體)以及電晶體203(第三電晶體)。電晶體201及電晶體203使用氧化物半導體以外的材料而被形成，電晶體202使用氧化物半導體而形成。
與圖10所示的記憶單元200的電路相比，在圖13所示的記憶單元220的電路中，第三佈線和第四佈線的方向不同。也就是說，在圖13所示的記憶單元220的電路中，在第五佈線的方向(列方向)上配置第三佈線，並且在第二佈線的方向(行方向)上配置第四佈線。
這裏，電晶體201的閘極電極與電晶體202的源極電極和汲極電極的其中一者係電連接。另外，第一佈線與電晶體201的源極電極係電連接，並且電晶體201的汲極電極與電晶體203的源極電極係電連接。另外，第二佈線與電晶體203的汲極電極係電連接，第三佈線與電晶體202的源極電極和汲極電極中的另一者係電連接，第四佈線與電晶體202的閘極電極係電連接，並且第五佈線與電晶體203的閘極電極係電連接。
因為圖13所示的記憶單元220的電路的操作與圖10 所示的記憶單元200的電路的操作同樣，而省略詳細的說明。
圖14示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方塊電路圖。
根據本發明的一個實施例的半導體裝置包括：m個第三佈線及第五佈線；n個第二佈線及第四佈線；將多個記憶單元220(1、1)至220(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的記憶單元陣列230；以及週邊電路如第二佈線及第四佈線的驅動電路231、第三佈線及第五佈線的驅動電路233以及讀出電路232。作為其他週邊電路，也可以設置有刷新電路等。
與圖12所示的半導體裝置相比，在圖14所示的半導體裝置中，第三佈線和第四佈線的方向不同。也就是說，在圖14所示的半導體裝置中，在第五佈線的方向(列方向)上配置第三佈線，並且在第二佈線的方向(行方向)上配置第四佈線。
作為各記憶單元，以記憶單元220(i、j)為典型例進行考慮。這裏，記憶單元220(i、j)(i為1至m的整數，j為1至n的整數)分別被連接至第二佈線BL(j)、第四佈線S2(j)、第五佈線WL(i)、第三佈線S1(i)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BL(n)及第四佈線S2(1)至S2(n)係連接至第二佈線及第四佈線的驅動電路231及讀出電路232，而第五佈線WL(1)至WL (m)及第三佈線S1(1)至S1(m)係連接至第三佈線及第五佈線的驅動電路233。
以下，說明圖14所示的半導體裝置的操作。在本結構中，按每個行進行寫入，並且按每個列進行讀出。
在對第j行的記憶單元220(1、j)至220(m、j)進行寫入時，將第一佈線電位Vs設定為0V，將第五佈線WL(1)至WL(m)設定為0V，將第二佈線BL(j)設定為0V，並且將第四佈線S2(j)設定為2V。在寫入資料“1”的列中將第三佈線S1(1)至S1(m)設定為2V，而在寫入資料“0”的列中將第三佈線S1(1)至S1(m)設定為0V。另外，在資料寫入完時，在第三佈線S1(1)至S1(m)的電位變化之前將第四佈線S2(j)設定為0V，而使電晶體202處於截止狀態。另外，將所未選擇到的第二佈線設定為0V，並且將所未選擇到的第四佈線設定為0V。
結果，在寫入有資料“1”的記憶單元中，與電晶體201的閘極電極連接的節點(以下稱為節點A)的電位成為大約2V，而在寫入有資料“0”的記憶單元中，節點A的電位成為大約0V。另外，未選擇到的記憶單元的節點A的電位不變。
在進行第i列的記憶單元220(i、1)至220(i、n)的讀出時，將第一佈線設定為0V，將第五佈線WL(i)設定為2V，將第四佈線S2(1)至S2(n)設定為0V，將第三佈線S1(i)設定為0V，並使連接至第二佈線BL (1)至BL(n)的讀出電路處於操作狀態。例如，在讀出電路中可以根據記憶單元的電阻狀態的不同而讀出資料“0”或“1”。另外，將所未選擇到的第五佈線設定為0V，並且將所未選擇到的第三佈線設定為0V。另外，雖然在寫入時將第二佈線設定為0V，但是也可以使第二佈線處於浮動狀態或充電到0V以上的電位。雖然在讀出時將第三佈線設定為0V，但是也可以使第三佈線處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。另外，上述操作電壓只是一個例子。只要以在資料為“0”時使電晶體201處於截止狀態且在資料為“1”時使電晶體201處於導通狀態的方式、在寫入時使電晶體202處於導通狀態且在寫入時以外使電晶體202處於截止狀態的方式以及在讀出時電晶體203處於導通狀態的方式選擇操作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
因為使用氧化物半導體的電晶體的截止態電流極為小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。也就是說，因為不需要進行刷新操作，或者，可以使刷新操作的頻率極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退化的問題。再者，根據電晶體的導通狀態或截止狀態而進 行資訊寫入，從而可以容易實現高速操作。另外，還有不需要快閃記憶體等所需要的用來拭除資訊的操作的優點。
另外，使用氧化物半導體以外的材料的電晶體可以實現充分快的操作速度，因此，藉由利用該電晶體，可以進行儲存內容的高速讀出。
(實施例3)
在本實施例中，說明與實施例2不同的儲存元件的電路結構及其操作的一個例子。
圖15示出半導體裝置所具有的記憶單元的電路圖的一個例子。圖15所示的記憶單元240包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體201(第一電晶體)、電晶體202(第二電晶體)以及電容器204。電晶體201使用氧化物半導體以外的材料而被形成，電晶體202使用氧化物半導體而被形成。
這裏，電晶體201的閘極電極、電晶體202的源極電極和汲極電極的其中一者以及電容器204的電極中的其中一者係電連接。另外，第一佈線和電晶體201的源極電極係電連接，第二佈線與電晶體201的汲極電極係電連接，第三佈線與電晶體202的源極電極和汲極電極中的另一者係電連接，第四佈線與電晶體202的閘極電極係電連接，並且第五佈線與電容器204的電極中的另一者係電連接。
以下，具體說明電路的操作。
在將資料寫入到記憶單元240時，將第一佈線設定為0V，將第五佈線設定為0V，將第二佈線設定為0V，並且將第四佈線設定為2V。在寫入資料“1”時，將第三佈線設定為2V，在寫入資料“0”時，將第三佈線設定為0V。此時，電晶體202處於導通狀態。另外，在資料寫入完時，在第三佈線的電位變化之前，將第四佈線設定為0V，而使電晶體202處於截止狀態。
結果，在寫入資料“1”之後，連接到電晶體201的閘極電極的節點(以下，稱為節點A)的電位成為大約2V，而在寫入資料“0”之後，節點A的電位成為大約0V。
在從記憶單元240讀出資料時，將第一佈線設定為0V，將第五佈線設定為2V，將第四佈線設定為0V，並且將第三佈線設定為0V，使連接至第二佈線的讀出電路係處於操作狀態。此時，電晶體202係處於截止狀態。
以下，說明將第五佈線設定為2V時的電晶體201的狀態。用以決定電晶體201的狀態的節點A的電位取決於第五佈線-節點A間的電容C1和電晶體201的閘極-源極及汲極間的電容C2。
圖16示出第五佈線的電位和節點A的電位的關係。這裏，作為一個例子，在電晶體201截止的狀態下C1/C2>>1，在電晶體201導通的狀態下C1/C2=1。另外，電晶體201的臨界值為2.5V。根據圖16可知，在第五佈線的電位為2V的條件下，在處於資料“0”的狀態下， 節點A成為大約2V，但是電晶體201係處於截止狀態。另一方面，在處於資料“1”的狀態下，節點A成為大約3.25V，所以電晶體201係處於導通狀態。在電晶體201係處於導通狀態下，記憶單元係處於低電阻狀態，而在電晶體201係處於截止狀態下，記憶單元係處於高電阻狀態。因此，在讀出電路中可以根據記憶單元的電阻狀態的不同而讀出資料“0”或“1”。另外，在不進行讀出時，即第五佈線的電位為0V時，在處於資料“0”的狀態下，節點A成為大約0V，在處於資料“1”的狀態下，節點A成為大約2V，無論在上述哪一種狀態下，電晶體201都處於截止狀態。
另外，雖然在讀出時將第三佈線設定為0V，但是也可以使第三佈線處於浮動狀態或充電到高於0V的電位。資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。
另外，上述操作電壓只是一個例子。關於寫入時的第三佈線的電位，只要以在寫入後電晶體202係處於截止狀態且在第五佈線的電位為0V時電晶體201處於截止狀態的範圍分別選擇資料“1”或資料“0”的電位，即可。關於讀出時的第五佈線的電位，只要以在資料“0”時電晶體201係處於截止狀態而在資料“1”時電晶體201係處於導通狀態的方式選擇電位，即可。另外，電晶體201的臨界電壓也只是一個例子。只要在不改變上述電晶體201的狀態的範圍，就可以採用任何臨界值。
圖17所示的根據本發明的一個實施例的半導體裝置包括：m個第五佈線及第四佈線；n個第二佈線以及第三佈線；將多個記憶單元240(1、1)至240(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的記憶單元陣列250；以及週邊電路如第二佈線及第三佈線的驅動電路211、第四佈線及第五佈線的驅動電路213以及讀出電路212。作為其他週邊電路，也可以設置有刷新電路等。
作為各記憶單元，以記憶單元240(i、j)為典型例進行考慮。這裏，記憶單元240(i、j)(i為1至m的整數，j為1以上且n以下的整數)分別被連接至第二佈線BL(i)、第三佈線S1(j)、第五佈線WL(i)、第四佈線S2(i)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)係連接至第二佈線及第三佈線的驅動電路211及讀出電路212，而第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)係連接至第四佈線及第五佈線的驅動電路213。
以下，說明圖17所示的半導體裝置的操作。在本結構中，按每個列進行寫入及讀出。
在對第i列的記憶單元240(i、1)至240(i、n)進行寫入時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為0V，將第二佈線BL(1)至BL(n)設定為0V，並且將第四佈線S2(i)設定為2V。此時，電 晶體202係處於導通狀態。在寫入資料“1”的行中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的行中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入完時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使電晶體202處於截止狀態。另外，將所未選擇到的第五佈線設定為0V，並且將所未選擇到的第四佈線設定為0V。
結果，在寫入有資料“1”的記憶單元中，與電晶體201的閘極電極連接的節點(以下稱為節點A)的電位成為大約2V，而在寫入有資料“0”的記憶單元中，節點A的電位成為大約0V。另外，未選擇到的記憶單元的節點A的電位不變。
在進行第i列的記憶單元240(i、1)至240(i、n)的讀出時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為2V，將第四佈線S2(i)設定為0V，並且將第三佈線S1(1)至S1(n)設定為0V，並且使連接至第二佈線BL(1)至BL(n)的讀出電路係處於操作狀態。此時，電晶體202處於截止狀態。另外，將所未選擇到的第五佈線設定為0V，並且將所未選擇到的第四佈線設定為0V。
以下，說明讀出時的電晶體201的狀態。如上所說明，如果在電晶體201被截止的狀態下C1/C2>>1，而在電晶體201被導通的狀態下C1/C2=1，則第五佈線的電位和節點A的電位的關係為圖16所示的。另外，電晶體 201的臨界電壓為2.5V。在所未選擇到的記憶單元中，因為第五佈線電位成為0V，所以具有資料“0”的記憶單元的節點A成為大約0V，而具有資料“1”的記憶單元的節點A成為大約2V，無論在上述哪一種狀態下，電晶體201都處於截止狀態。在第i列的記憶單元中，因為第五佈線電位成為2V，所以具有資料“0”的記憶單元的節點A成為大約2V，而使電晶體201處於截止狀態，但是具有資料“1”的記憶單元的節點A成為大約3.25V，而使電晶體201處於導通狀態。在電晶體201係處於導通狀態下，記憶單元係處於低電阻狀態，而在電晶體201係處於截止狀態下，記憶單元係處於高電阻狀態。結果，在第i列的記憶單元中，只有具有資料“0”的記憶單元係處於低電阻狀態。讀出電路可以根據連接至第二佈線的負荷電阻的不同而讀出資料“0”或“1”。
另外，雖然在讀出時將第三佈線設定為0V，但是也可以使第三佈線處於浮動狀態或充電到高於0V的電位。資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。
另外，上述操作電壓只是一個例子。關於寫入時的第三佈線的電位，只要以在寫入後電晶體202處於截止狀態且在第五佈線的電位為0V時電晶體201處於截止狀態的範圍分別選擇資料“1”或資料“0”的電位，即可。關於讀出時的第五佈線的電位，只要以在資料“0”時電晶體201處於截止狀態而在資料“1”時電晶體201處於導通 狀態的方式選擇電位，即可。另外，電晶體201的臨界電壓也只是一個例子。只要在不改變上述電晶體201的狀態的範圍，就可以採用任何臨界值。
因為使用氧化物半導體的電晶體的截止態電流極為小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。也就是說，因為不需要進行刷新操作，或者，可以使刷新操作的頻率極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退化的問題。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，從而可以容易實現高速操作。另外，還有不需要快閃記憶體等所需要的用來拭除資訊的操作的優點。
另外，使用氧化物半導體以外的材料的電晶體可以實現充分快的操作速度，因此，藉由利用該電晶體，可以進行儲存內容的高速讀出。
接著，說明根據本發明的一個實施例的儲存元件的電路結構及其操作的另一例子。
圖18示出半導體裝置所具有的記憶單元電路的一個例子。圖18所示的記憶單元260包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體201、電晶體202以及電容器204。電晶體201使用氧化物半導體以外的材料而被形成，電晶體202使用氧化物半導體而被形成。
與圖15所示的記憶單元240的電路相比，在圖18所示的記憶單元260的電路中，第三佈線和第四佈線的方向不同。也就是說，在圖18所示的記憶單元260電路中，在第五佈線的方向(列方向)上配置第三佈線，並且在第二佈線的方向(行方向)上配置第四佈線。
這裏，電晶體201的閘極電極、電晶體202的源極電極和汲極電極的其中一者以及電容器204的電極中的其中一者係電連接。另外，第一佈線與電晶體201的源極電極係電連接，第二佈線與電晶體201的汲極電極係電連接，第三佈線與電晶體202的源極電極和汲極電極中的另一者係電連接，第四佈線與電晶體202的閘極電極係電連接，並且第五佈線與電容器204的電極中的另一者係電連接。
因為圖18所示的記憶單元260的電路的操作與圖15所示的記憶單元240的電路的操作同樣，而省略詳細的說明。
圖19示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方塊電路圖。
根據本發明的一個實施例的半導體裝置包括：m個第三佈線及第五佈線；n個第二佈線及第四佈線；將多個記憶單元260(1、1)至260(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的記憶單元陣列270；以及週邊電路如第二佈線及第四佈線的驅動電路231、第三佈線及第五佈線的驅動電路233以及讀出電路232。作為其他週邊電路，也可以設置有刷新電路等。
與圖17所示的半導體裝置相比，在圖19所示的半導體裝置中，第三佈線和第四佈線的方向不同。也就是說，在圖19所示的半導體裝置中，在第五佈線的方向(列方向)上配置第三佈線，並且在第二佈線的方向(行方向)上配置第四佈線。
作為各記憶單元，以記憶單元260(i、j)為典型例進行考慮。這裏，記憶單元260(i、j)(i為1至m的整數，j為1至n的整數)分別被連接至第二佈線BL(j)、第四佈線S2(j)、第五佈線WL(i)、第三佈線S1(i)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BL(n)及第四佈線S2(1)至S2(n)係連接至第二佈線及第四佈線的驅動電路231及讀出電路232，而第五佈線WL(1)至WL(m)及第三佈線S1(1)至S1(m)係連接至第三佈線及第五佈線的驅動電路233。
圖19所示的半導體裝置的操作與圖17所示的半導體裝置的操作同樣，而省略詳細的說明。
因為使用氧化物半導體的電晶體的截止態電流極為小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。也就是說，因為不需要進行刷新操作，或者，可以使刷新操作的頻率極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退 化的問題。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，從而可以容易實現高速操作。另外，還有不需要快閃記憶體等所需要的用來拭除資訊的操作的優點。
另外，使用氧化物半導體以外的材料的電晶體可以實現充分快的操作速度，因此，藉由利用該電晶體，可以進行儲存內容的高速讀出。
(實施例4)
在本實施例中，說明與實施例2及3不同的儲存元件的電路結構及其操作的一個例子。
圖20A和20B示出半導體裝置所具有的記憶單元的電路圖的一個例子。與圖10所示的記憶單元200及圖13所示的記憶單元220相比，圖20A所示的記憶單元280a及圖20B所示的記憶單元280b分別具有第一電晶體與第三電晶體的串聯連接的關係彼此交換的結構。
這裏，在圖20A所示的記憶單元280a中，電晶體201的閘極電極與電晶體202的源極電極和汲極電極的其中一者係電連接。另外，第一佈線與電晶體203的源極電極係電連接，並且電晶體203的汲極電極與電晶體201的源極電極係電連接。另外，第二佈線與電晶體201的汲極電極係電連接，第三佈線與電晶體202的源極電極和汲極電極中的另一者係電連接，第四佈線與電晶體202的閘極電極係電連接，並且第五佈線與電晶體203的閘極電極係電連接。
與圖20A所示的記憶單元電路相比，在圖20B所示的記憶單元280b中，第三佈線和第四佈線的方向不同。也就是說，在圖20B所示的記憶單元電路中，在第二佈線的方向(行方向)上配置第四佈線，並且在第五佈線的方向(列方向)上配置第三佈線。
因為圖20A所示的記憶單元280a及圖20B所示的記憶單元280b的電路的操作與圖10所示的記憶單元200及圖13所示的記憶單元220的電路的操作同樣，而省略詳細的說明。
(實施例5)
在本實施例中，說明與實施例2至4不同的儲存元件的電路結構及其操作的一個例子。
圖21示出半導體裝置所具有的記憶單元的電路圖的一個例子。與圖10所示的記憶單元200的電路相比，圖21所示的記憶單元290的電路具有在節點A與第一佈線之間具有電容器的結構。
圖21所示的記憶單元290包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體201、電晶體202、電晶體203以及電容器205。電晶體201及電晶體203使用氧化物半導體以外的材料而形成，電晶體202使用氧化物半導體而形成。
這裏，電晶體201的閘極電極、電晶體202的源極電極和汲極電極的其中一者以及電容器205的電極中的其中 一者係電連接。另外，第一佈線、電晶體201的源極電極以及電容器205的電極中的另一者係電連接，並且電晶體201的汲極電極與電晶體203的源極電極係電連接。另外，第二佈線與電晶體203的汲極電極係電連接，第三佈線與電晶體202的源極電極和汲極電極中的另一者係電連接，第四佈線與電晶體202的閘極電極係電連接，並且第五佈線與電晶體203的閘極電極係電連接。
因為圖21所示的記憶單元電路的操作與圖10所示的記憶單元電路的操作同樣地，而省略詳細的說明。藉由具有上述電容器205，以改善保持特性。
(實施例6)
以下，參照圖22來說明根據本發明的一個實施例的半導體裝置所具有的讀出電路的一個例子。
圖22所示的讀出電路具有電晶體206和差分放大器。
在讀出資料時，將端子A連接至連接有被進行資料讀出的記憶單元的第二佈線。另外，將偏置電壓Vbias施加到電晶體206的閘極電極，而流動預定的電流。
記憶單元根據所儲存的資料“1”/“0”而具有不同的電阻。明確地說，在所選擇的記憶單元的電晶體201處於導通狀態時，記憶單元處於低電阻狀態，而在所選擇的記憶單元的電晶體201處於截止狀態時，記憶單元處於高電阻狀態。
在記憶單元係處於高電阻狀態時，端子A的電位高於參考電位Vref，而從差分放大器的輸出輸出資料“1”。另一方面，在記憶單元係處於低電阻狀態時，端子A的電位低於參考電位Vref，而從差分放大器的輸出輸出資料“0”。
像這樣，讀出電路可以從記憶單元讀出資料。另外，本實施例的讀出電路只是一個例子，也可以使用其他已知的電路。例如，也可以具有預充電電路。也可以採用連接有參考用第二佈線代替參考電位Vref的結構。也可以使用鎖存型讀出(sense)放大器代替差分放大器。
(實施例7)
在本實施例中，參照圖23A至23F說明安裝有根據上述實施例而得到的半導體裝置的電子設備的例子。根據上述實施例而得到的半導體裝置即使沒有電力供給也可以保持資訊。另外，不發生由寫入和拭除導致的退化。再者，其操作速度快。由此，可以使用該半導體裝置提供具有新的結構的電子設備。另外，根據上述實施例的半導體裝置被集成化而被安裝到電路基板等上，並將其安裝在各電子設備的內部。
圖23A示出包括根據上述實施例的半導體裝置的筆記型個人電腦，其包括主體301、殼體302、顯示部303和鍵盤304等。藉由將根據本發明的一個實施例的半導體裝置應用於筆記型個人電腦，即使沒有電力供給也可以保持 資訊。另外，不發生由寫入和拭除導致的退化。再者，其操作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於筆記型個人電腦。
圖23B示出包括根據上述實施例的半導體裝置的個人數位助理(PDA)，在主體311中係設置有顯示部313、外部介面315和操作按鈕314等。另外，作為操作用附屬部件，有手寫筆312。藉由將根據本發明的一個實施例的半導體裝置應用於PDA，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和拭除導致的退化。再者，其操作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於PDA。
作為包括根據上述實施例的半導體裝置的電子紙的一個例子，圖23C示出電子書閱讀器320。電子書閱讀器320由兩個殼體，即殼體321及殼體323所構成。殼體321及殼體323係藉由軸部337而被形成為一體，且可以以該軸部337為軸來進行開閉操作。藉由這種結構，電子書閱讀器320可以像紙質圖書一樣使用。藉由將根據本發明的一個實施例的半導體裝置應用於電子紙，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和拭除導致的退化。再者，其操作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於電子紙。
殼體321係安裝有顯示部325，而殼體323係安裝有顯示部327。顯示部325和顯示部327可顯示連屏畫面或不同畫面(亦即，顯示一個影像或不同的影像)。藉由採 用顯示不同畫面的結構，例如可以在右側的顯示部(圖23C中的顯示部325)上顯示文章，而在左側的顯示部(圖23C中的顯示部327)上顯示影像。
此外，在圖23C中示出殼體321具備操作部等的例子。例如，殼體321具備電源331、操作鍵333以及揚聲器335等。利用操作鍵333，可以翻頁。注意，在與殼體的顯示部相同的平面上可以設置鍵盤、指向裝置等。另外，也可以採用在殼體的背面及側面具備外部連接用端子(耳機端子、USB端子或可與AC轉接器及USB電纜等的各種電纜連接的端子等)、記錄媒體插入部等的結構。再者，電子書閱讀器320也可以具有電子詞典的功能。
此外，電子書閱讀器320也可以採用以無線的方式而收發資訊的結構。還可以採用以無線的方式從電子書籍伺服器購買所想要的書籍資料等，然後下載的結構。
另外，電子紙可以被使用於顯示資訊的所有領域的電子設備。例如，除了可以將電子紙應用於電子書閱讀器以外，還可以將其應用於海報、電車等交通工具的車廂廣告、信用卡等各種卡片中的顯示等。
圖23D示出包括根據上述實施例的半導體裝置的行動電話。該行動電話係由殼體340及殼體341的兩個殼體所構成。殼體341具備顯示面板342、揚聲器343、麥克風344、指向裝置346、照相鏡頭347、外部連接端子348等。另外，殼體340具備進行對該行動電話的充電的太陽能電池單元349和外部儲存插槽350等。此外，天線被內 置在殼體341中。藉由將根據本發明的一個實施例的半導體裝置應用於行動電話，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和拭除導致的退化。再者，其操作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於行動電話。
顯示面板342具有觸控面板功能，圖23D使用虛線示出被顯示出來的多個操作鍵345。另外，該行動電話係安裝有用來將太陽能電池單元349所輸出的電壓升壓到各電路所需要的電壓的升壓電路。另外，除了上述結構以外，還可以安裝有非接觸式IC晶片、小型記錄裝置等。
顯示面板342根據使用模式適當地改變顯示的方向。另外，由於在與顯示面板342同一個表面上具有照相鏡頭347，所以可以進行可視通話。揚聲器343及麥克風344不侷限於聲音通話，還可以用於可視通話、錄音、再生等的用途。再者，殼體340和殼體341滑動而可以處於如圖23D那樣的展開狀態和重疊狀態，可以進行適於攜帶的小型化。
外部連接端子348可以連接到各種纜線，比如AC轉接器或USB纜線，因此行動電話可以被充電，或者可以進行資料通信。另外，將記錄媒體插入到外部儲存插槽350中來可以對應更大容量的資料儲存及移動。另外，行動電話除了上述功能以外還可以具有紅外線通訊功能、電視接收功能等。
圖23E示出包括根據上述實施例的半導體裝置的數位 相機。該數位相機包括主體361、顯示部A367、取景器363、操作開關364、顯示部B365以及電池366等。藉由將根據本發明的一個實施例的半導體裝置應用於數位相機，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和拭除導致的退化。再者，其操作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於數位相機。
圖23F示出包括根據上述實施例的半導體裝置的電視裝置。在電視裝置370的殼體371中係安裝有顯示部373。利用顯示部373可以顯示映射。此外，在此示出利用支架375支撐殼體371的結構。
可以藉由利用殼體371所具備的操作開關、另行提供的遙控器380進行電視裝置370的操作。可利用遙控器380所具備的操作鍵379控制頻道和音量，並可控制顯示部373上顯示的影像。此外，也可以採用在遙控器380中設置顯示從該遙控器380輸出的資訊的顯示部377的結構。藉由將根據本發明的一個實施例的半導體裝置應用於電視裝置，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和拭除導致的退化。再者，其操作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於電視裝置。
另外，電視裝置370較佳設置有接收器、數據機等。藉由接收器，可接收一般電視廣播。此外，當顯示裝置藉由有線或無線經由數據機而被連接到通信網路時，可執行 單向(從發送器到接收器)或雙向(在發送器與接收器之間或者在接收器之間)的資訊通信。
本實施例所示的結構和方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
本申請案係基於2009年10月30日在日本專利局受理的日本專利申請第2009-251261號而製作，所述申請內容包括在本發明說明中。
160‧‧‧電晶體
162‧‧‧電晶體
3rd Line‧‧‧第三佈線(第一信號線)
4th Line‧‧‧第四佈線(第二信號線)
2nd Line‧‧‧第二佈線(位元線)
1st Line‧‧‧第一佈線(源極線)

Claims (9)

  1. 一種半導體裝置，包括：多個記憶元件，各包含：第一電晶體；第二電晶體；以及第三電晶體，其中，該第二電晶體包含氧化物半導體層，該氧化物半導體層包含銦、鎵及鋅，其中，該第一電晶體的閘極電連接至該第二電晶體的源極和汲極的其中之一，其中，該第一電晶體的源極和汲極的其中之一電連接至該第三電晶體的源極和汲極的其中之一，其中，該氧化物半導體層包含結晶部，並且其中，該結晶部包含結晶，該結晶中c軸對準為垂直於該氧化物半導體層的表面的方向。
  2. 一種半導體裝置，包括：多個記憶元件，各包含：第一電晶體；第二電晶體；第三電晶體；以及包含一對端子的電容器，其中，該第二電晶體包含氧化物半導體層，該氧化物半導體層包含銦、鎵及鋅，其中，該第一電晶體的閘極電連接至該第二電晶體的 源極和汲極的其中之一，其中，該第一電晶體的源極和汲極的其中之一電連接至該第三電晶體的源極和汲極的其中之一，其中，該電容器的該對端子的其中之一電連接至該第一電晶體的該閘極及該第二電晶體的該源極和該汲極的其中之一，其中，該氧化物半導體層包含結晶部，並且其中，該結晶部包含結晶，該結晶中c軸對準為垂直於該氧化物半導體層的表面的方向。
  3. 根據申請專利範圍第2項之半導體裝置，其中，該電容器的該對端子的其中之另一電連接至該第二電晶體的該源極和該汲極的其中之另一。
  4. 根據申請專利範圍第1至3項中之任一項之半導體裝置，其中，該第一電晶體及該第三電晶體使用氧化物半導體以外的材料形成。
  5. 根據申請專利範圍第1至3項中之任一項之半導體裝置，其中，該第一電晶體及該第三電晶體的通道形成區域形成在半導體基板中。
  6. 根據申請專利範圍第1至3項中之任一項之半導體裝置，其中，該第二電晶體位於該第一電晶體上，絕緣膜夾於該第二電晶體與該第一電晶體之間。
  7. 根據申請專利範圍第1至3項中之任一項之半導體裝置，其中，該第二電晶體的閘極位於該氧化物半導體層上。
  8. 根據申請專利範圍第1至3項中之任一項之半導體裝置，其中，該氧化物半導體層位於該第二電晶體的閘極上。
  9. 根據申請專利範圍第1至3項中之任一項之半導體裝置，其中，該第二電晶體的截止態電流為1×10-13A或更低。
TW105103030A 2009-10-30 2010-10-28 半導體裝置 TWI574388B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009251261 2009-10-30

Publications (2)

Publication Number Publication Date
TW201620118A TW201620118A (zh) 2016-06-01
TWI574388B true TWI574388B (zh) 2017-03-11

Family

ID=43921911

Family Applications (4)

Application Number Title Priority Date Filing Date
TW099136940A TWI508266B (zh) 2009-10-30 2010-10-28 半導體裝置
TW105103030A TWI574388B (zh) 2009-10-30 2010-10-28 半導體裝置
TW105141616A TWI629766B (zh) 2009-10-30 2010-10-28 半導體裝置
TW104127156A TWI529920B (zh) 2009-10-30 2010-10-28 半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW099136940A TWI508266B (zh) 2009-10-30 2010-10-28 半導體裝置

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW105141616A TWI629766B (zh) 2009-10-30 2010-10-28 半導體裝置
TW104127156A TWI529920B (zh) 2009-10-30 2010-10-28 半導體裝置

Country Status (7)

Country Link
US (10) US8896042B2 (zh)
EP (1) EP2494599B1 (zh)
JP (11) JP5611764B2 (zh)
KR (2) KR101788521B1 (zh)
CN (2) CN102576708B (zh)
TW (4) TWI508266B (zh)
WO (1) WO2011052488A1 (zh)

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6093532A (ja) * 1983-10-27 1985-05-25 Matsushita Electric Ind Co Ltd 基準電圧回路
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101293262B1 (ko) 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101788521B1 (ko) * 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102612714B (zh) * 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
CN102668063B (zh) 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011077946A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011086847A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011089852A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR101904445B1 (ko) * 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5743790B2 (ja) * 2010-08-06 2015-07-01 株式会社半導体エネルギー研究所 半導体装置
US9343480B2 (en) * 2010-08-16 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
JP5908263B2 (ja) 2010-12-03 2016-04-26 株式会社半導体エネルギー研究所 Ｄｃ−ｄｃコンバータ
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8421071B2 (en) * 2011-01-13 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
US8659957B2 (en) * 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP2012209543A (ja) * 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
US8743590B2 (en) * 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
TWI570891B (zh) 2011-05-17 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US9762246B2 (en) * 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
TWI570719B (zh) * 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6231735B2 (ja) 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9001564B2 (en) * 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
JP5837387B2 (ja) * 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
JP6081162B2 (ja) * 2011-11-30 2017-02-15 株式会社半導体エネルギー研究所 駆動回路及び該駆動回路を具備する表示装置
EP2786404A4 (en) * 2011-12-02 2015-07-15 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US8836555B2 (en) * 2012-01-18 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Circuit, sensor circuit, and semiconductor device using the sensor circuit
JP6125850B2 (ja) * 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US9287370B2 (en) * 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
KR102059218B1 (ko) * 2012-05-25 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
US20130326151A1 (en) * 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Memory management system and program
US9312390B2 (en) * 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6026844B2 (ja) * 2012-10-17 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
JP6113500B2 (ja) * 2012-12-27 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6405097B2 (ja) * 2013-02-28 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
KR102442752B1 (ko) 2013-05-20 2022-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI618081B (zh) 2013-05-30 2018-03-11 半導體能源研究所股份有限公司 半導體裝置的驅動方法
TWI641112B (zh) 2013-06-13 2018-11-11 半導體能源研究所股份有限公司 半導體裝置
TWI633650B (zh) * 2013-06-21 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9842842B2 (en) 2014-03-19 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device and electronic device having the same
JP6525722B2 (ja) * 2014-05-29 2019-06-05 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
US9424890B2 (en) 2014-12-01 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2016225613A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP2017041877A (ja) 2015-08-21 2017-02-23 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
KR102447178B1 (ko) * 2015-09-01 2022-09-26 삼성전자주식회사 반도체 장치의 제조 방법
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
KR20180109902A (ko) 2016-01-29 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
CN107170681B (zh) * 2016-03-03 2019-10-25 上海新昇半导体科技有限公司 真空管闪存结构之制造方法
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2017214180A1 (en) 2016-06-07 2017-12-14 The General Hospital Corporation Identification of a t cell epitope of prevotella copri that induces t cell responses in patients with rheumatoid arthritis
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10147722B2 (en) 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
TWI729030B (zh) 2016-08-29 2021-06-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
KR102421299B1 (ko) 2016-09-12 2022-07-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 이의 구동 방법, 반도체 장치, 전자 부품, 및 전자 기기
JP6985092B2 (ja) 2016-10-13 2021-12-22 株式会社半導体エネルギー研究所 デコーダ、受信装置および電子機器
JP6495878B2 (ja) * 2016-10-13 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
WO2018073708A1 (en) 2016-10-20 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Storage device, driving method thereof, semiconductor device, electronic component, and electronic device
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
CN106531746A (zh) * 2016-11-30 2017-03-22 京东方科技集团股份有限公司 一种阵列基板、阵列基板的制作方法、显示面板及显示装置
WO2018224911A1 (ja) 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10714400B2 (en) 2017-08-30 2020-07-14 Micron Technology, Inc. Methods of forming semiconductor structures comprising thin film transistors including oxide semiconductors
WO2019102293A1 (en) * 2017-11-24 2019-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and dynamic logic circuit
CN110858035B (zh) * 2018-08-24 2022-12-02 夏普株式会社 液晶显示装置
US11996132B2 (en) 2018-12-21 2024-05-28 Semiconductor Energy Laboratory Co., Ltd. Three transistor semiconductor device with metal oxide channel region, operation method thereof, and electronic device
WO2020139847A1 (en) * 2018-12-26 2020-07-02 Micron Technology, Inc. Memory device having shared read/write data line for 2-transistor vertical memory cell
CN113330565A (zh) * 2018-12-26 2021-08-31 美光科技公司 具有双晶体管竖直存储器单元的存储器装置
WO2020139837A1 (en) 2018-12-26 2020-07-02 Micron Technology, Inc. Memory device having shared access line for 2-transistor vertical memory cell
WO2020139846A1 (en) * 2018-12-26 2020-07-02 Micron Technology, Inc. Memory device having shared read/write access line for 2-transistor vertical memory cel
TW202211195A (zh) 2020-08-12 2022-03-16 日商半導體能源研究所股份有限公司 顯示裝置、其工作方法以及電子裝置
WO2022043826A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
JP2023023637A (ja) * 2021-08-05 2023-02-16 キオクシア株式会社 半導体装置及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037249A (ja) * 2001-07-23 2003-02-07 Hitachi Ltd 半導体集積回路装置
TW200717776A (en) * 2005-02-10 2007-05-01 Semiconductor Energy Lab Co Ltd Memory element and semiconductor device
TW200826280A (en) * 2006-07-28 2008-06-16 Semiconductor Energy Lab Memory element and semiconductor device
US20080170028A1 (en) * 2007-01-12 2008-07-17 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2009010348A (ja) * 2007-06-27 2009-01-15 Samsung Electronics Co Ltd チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法
TW200941727A (en) * 2008-01-17 2009-10-01 Idemitsu Kosan Co Field effect transistor, semiconductor device and semiconductor device manufacturing method

Family Cites Families (186)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0612799B2 (ja) 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPS6370558A (ja) * 1986-09-12 1988-03-30 Nec Corp 半導体メモリセル
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3392604B2 (ja) 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US6462193B1 (en) * 1997-02-21 2002-10-08 The Scripps Research Institute Hydroxyazepanes as inhibitors of glycosidase and HIV protease
JPH10284696A (ja) 1997-04-02 1998-10-23 Nissan Motor Co Ltd 半導体記憶装置
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
JPH11120797A (ja) * 1997-10-15 1999-04-30 Toshiba Microelectronics Corp 強誘電体メモリ及びそのスクリーニング方法
US5943270A (en) * 1997-11-26 1999-08-24 Intel Corporation Two-transistor DRAM cell for logic process technology
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3606543B2 (ja) * 1998-09-02 2005-01-05 ローム株式会社 強誘電体を用いた順序回路およびこれを用いた半導体装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4246400B2 (ja) 1999-05-13 2009-04-02 株式会社日立製作所 半導体記憶装置
JP3936830B2 (ja) 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4282197B2 (ja) 2000-01-24 2009-06-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
WO2001073846A1 (en) 2000-03-29 2001-10-04 Hitachi, Ltd. Semiconductor device
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP4809545B2 (ja) 2001-05-31 2011-11-09 株式会社半導体エネルギー研究所 半導体不揮発性メモリ及び電子機器
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2003017591A (ja) 2001-07-03 2003-01-17 Hitachi Ltd 半導体記憶装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2002319682A (ja) * 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004265944A (ja) 2003-02-21 2004-09-24 Handotai Rikougaku Kenkyu Center:Kk 半導体記憶装置
JP2004273514A (ja) 2003-03-05 2004-09-30 Konica Minolta Holdings Inc 有機薄膜トランジスタおよびその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6765825B1 (en) 2003-03-12 2004-07-20 Ami Semiconductor, Inc. Differential nor memory cell having two floating gate transistors
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4586345B2 (ja) 2003-09-17 2010-11-24 ソニー株式会社 電界効果型トランジスタ
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
JP4418254B2 (ja) 2004-02-24 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US8314420B2 (en) 2004-03-12 2012-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device with multiple component oxide channel
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4872196B2 (ja) 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4997691B2 (ja) 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4481895B2 (ja) 2005-07-15 2010-06-16 株式会社東芝 半導体記憶装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007042172A (ja) * 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
US7459743B2 (en) 2005-08-24 2008-12-02 International Business Machines Corporation Dual port gain cell with side and top gated read transistor
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2007157982A (ja) 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP4233563B2 (ja) 2005-12-28 2009-03-04 パナソニック株式会社 多値データを記憶する不揮発性半導体記憶装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP2007250044A (ja) * 2006-03-14 2007-09-27 Sony Corp 半導体メモリデバイスおよびその動作方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5064094B2 (ja) 2007-04-16 2012-10-31 パナソニック株式会社 半導体記憶装置およびその製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP4537434B2 (ja) 2007-08-31 2010-09-01 株式会社日立製作所 酸化亜鉛薄膜、及びそれを用いた透明導電膜、及び表示素子
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP5160848B2 (ja) 2007-09-18 2013-03-13 株式会社神戸製鋼所 油分含有製鉄所ダストを用いた炭材内装ブリケットの製造方法
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2009075281A1 (ja) 2007-12-13 2011-04-28 出光興産株式会社 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) * 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4844617B2 (ja) * 2008-11-05 2011-12-28 ソニー株式会社 薄膜トランジスタ基板および表示装置
JP2010140919A (ja) 2008-12-09 2010-06-24 Hitachi Ltd 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板
KR101623619B1 (ko) 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2494594B1 (en) * 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011052396A1 (en) * 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101293262B1 (ko) * 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101788521B1 (ko) * 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102011009954A1 (de) * 2011-02-01 2012-08-02 Ceos Corrected Electron Optical Systems Gmbh Korrektor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037249A (ja) * 2001-07-23 2003-02-07 Hitachi Ltd 半導体集積回路装置
TW200717776A (en) * 2005-02-10 2007-05-01 Semiconductor Energy Lab Co Ltd Memory element and semiconductor device
TW200826280A (en) * 2006-07-28 2008-06-16 Semiconductor Energy Lab Memory element and semiconductor device
US20080170028A1 (en) * 2007-01-12 2008-07-17 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2009010348A (ja) * 2007-06-27 2009-01-15 Samsung Electronics Co Ltd チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法
TW200941727A (en) * 2008-01-17 2009-10-01 Idemitsu Kosan Co Field effect transistor, semiconductor device and semiconductor device manufacturing method

Also Published As

Publication number Publication date
US11963374B2 (en) 2024-04-16
KR20170077267A (ko) 2017-07-05
JP2023155276A (ja) 2023-10-20
US20200365592A1 (en) 2020-11-19
JP2019016817A (ja) 2019-01-31
TWI508266B (zh) 2015-11-11
JP2023159226A (ja) 2023-10-31
JP6756799B2 (ja) 2020-09-16
TWI629766B (zh) 2018-07-11
JP2011119675A (ja) 2011-06-16
TWI529920B (zh) 2016-04-11
US20140326999A1 (en) 2014-11-06
US11322498B2 (en) 2022-05-03
TW201712852A (zh) 2017-04-01
US20110101339A1 (en) 2011-05-05
US20160293606A1 (en) 2016-10-06
US20230397447A1 (en) 2023-12-07
TW201620118A (zh) 2016-06-01
KR101788521B1 (ko) 2017-10-19
JP5611764B2 (ja) 2014-10-22
WO2011052488A1 (en) 2011-05-05
KR101752518B1 (ko) 2017-06-29
JP2017208579A (ja) 2017-11-24
US20220149045A1 (en) 2022-05-12
EP2494599B1 (en) 2020-10-07
US9373640B2 (en) 2016-06-21
TW201135920A (en) 2011-10-16
US20190386006A1 (en) 2019-12-19
US20230397448A1 (en) 2023-12-07
JP2022002321A (ja) 2022-01-06
JP2020191481A (ja) 2020-11-26
US8896042B2 (en) 2014-11-25
KR20120102609A (ko) 2012-09-18
CN105070717B (zh) 2019-01-01
US9685447B2 (en) 2017-06-20
JP2016136632A (ja) 2016-07-28
EP2494599A1 (en) 2012-09-05
JP6431150B2 (ja) 2018-11-28
JP7282134B2 (ja) 2023-05-26
EP2494599A4 (en) 2014-05-28
JP7018490B2 (ja) 2022-02-10
US10510757B2 (en) 2019-12-17
JP2015015488A (ja) 2015-01-22
US20150325596A1 (en) 2015-11-12
JP7455876B2 (ja) 2024-03-26
JP2022058804A (ja) 2022-04-12
CN102576708A (zh) 2012-07-11
CN105070717A (zh) 2015-11-18
US20170271338A1 (en) 2017-09-21
TW201545318A (zh) 2015-12-01
CN102576708B (zh) 2015-09-23
JP2024075636A (ja) 2024-06-04
US9105511B2 (en) 2015-08-11
US10811417B2 (en) 2020-10-20

Similar Documents

Publication Publication Date Title
JP7282134B2 (ja) 半導体装置
JP7154448B2 (ja) 半導体装置
TWI521679B (zh) 半導體裝置
TWI521717B (zh) 半導體裝置
TWI579976B (zh) 半導體裝置