KR102421299B1 - 기억 장치, 이의 구동 방법, 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents

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Abstract

기억 장치는 메모리 셀, 레플리카 셀, 판독 회로, 기록 워드선, 판독 워드선, 더미 판독 워드선, 기록 비트선, 판독 비트선, 참조 비트선, 소스선, 및 제 1 배선을 포함한다. 메모리 셀은 기록 워드선, 판독 워드선, 기록 비트선, 판독 비트선, 및 소스선에 전기적으로 접속된다. 판독 회로는 참조 비트선의 전위와 판독 비트선의 전위의 비교 결과에 기초한 전위를 출력한다. 레플리카 셀은 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터와 제 2 트랜지스터는 비트선과 소스선 사이에 직렬로 서로 전기적으로 접속된다. 제 1 트랜지스터의 게이트 및 제 2 트랜지스터의 게이트는 각각 더미 판독 워드선 및 제 1 배선에 전기적으로 접속된다.

Description

기억 장치, 이의 구동 방법, 반도체 장치, 전자 부품, 및 전자 기기
명세서, 도면, 및 청구항(이하에서는 "본 명세서 등"이라고 함)에 개시(開示)되는 본 발명의 일 형태는 기억 장치, 이의 구동 방법, 및 이의 제조 방법에 관한 것이다. 또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다.
일반적인 DRAM(dynamic random access memory)에서, 메모리 셀은 하나의 트랜지스터(1T) 및 하나의 용량 소자(1C)를 포함한다. 이러한 1T1C DRAM은 용량 소자에 전하가 축적됨으로써 데이터를 유지할 수 있는 메모리이기 때문에, 원리적으로 기록 횟수에 제한은 없다. 기록 및 판독이 고속이고 메모리 셀에서의 소자의 수가 적어, 용이하게 고집적화할 수 있기 때문에, 이 DRAM은 고용량 기억 장치로서 많은 전자 기기에 포함된다. 1T1C DRAM은 용량 소자에 축적된 전하를 비트선에 방출하고, 전위의 변동을 측정하는 식으로 데이터의 판독을 수행하므로, 용량 소자의 정전 용량을 일정한 값 이상으로 유지할 필요가 있다. 그 결과, 메모리 셀의 소형화에 의하여, 필요한 정전 용량을 확보하는 것이 점점 어려워진다.
2개 또는 3개의 트랜지스터를 포함하는 게인 셀이 제안되고 있다(예를 들어 특허문헌 1 및 특허문헌 2). 게인 셀에서는, 판독 트랜지스터에 의하여 전하량을 증폭하고 상기 전하를 비트선에 공급할 수 있으므로, 용량 소자의 용량을 저감할 수 있다.
채널 형성 영역에 금속 산화물을 포함하는 트랜지스터(이하에서는, 이러한 트랜지스터를 금속 산화물 반도체 트랜지스터 또는 OS 트랜지스터라고 하여도 좋음)가 알려져 있다. 예를 들어, 게인 셀의 기록 트랜지스터가 OS 트랜지스터인 기억 장치가 특허문헌 3 및 비특허문헌 1에서 개시되어 있다.
본 명세서 등에서는, 특허문헌 3에서 설명된 바와 같이, 메모리 셀에 OS 트랜지스터가 제공되는 메모리를 OS 메모리라고 한다. 비특허문헌 1에서와 같이, 기록 트랜지스터가 OS 트랜지스터인 게인 셀 DRAM을 "NOSRAM(등록 상표)"이라고 한다. "NOSRAM"은 비휘발성 산화물 반도체 RAM(nonvolatile oxide semiconductor RAM)의 약칭이다.
일본 공개특허공보 특개2001-53167호 일본 공개특허공보 특개2006-012878호 일본 공개특허공보 특개2011-119675호
H.Inoue, et al., "Nonvolatile Memory With Extremely Low-Leakage Indium-Gallium-Zinc-Oxide Thin-Film Transistor," IEEE J.Solid-State Circuits, Sept. 2012, vol.47, no.9, pp. 2258-2265.
본 발명의 일 형태의 과제는 PVT(프로세스/전압/온도) 편차에 대한 내성을 높이는 것이고, 데이터의 판독에 사용되는 판독 판정 전위를 최적화하는 것이고, 판독 속도를 높이는 것이고, 또는 동작 주파수를 높이는 것이다.
본 발명의 일 형태는 상술한 모든 과제를 반드시 달성할 필요는 없다. 복수의 과제의 기재는 서로 그 존재를 방해하지 않는다. 다른 과제는 본 명세서 등의 기재로부터 명백해질 것이고, 이러한 과제는 본 발명의 일 형태의 과제가 될 수 있다.
(1) 본 발명의 일 형태는 메모리 셀, 레플리카 셀, 판독 회로, 기록 워드선, 판독 워드선, 더미 판독 워드선, 기록 비트선, 판독 비트선, 참조 비트선, 소스선, 및 제 1 배선을 포함하는 기억 장치이다. 레플리카 셀은 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 더미 판독 워드선, 참조 비트선, 및 제 2 트랜지스터의 제 1 단자에 전기적으로 접속된다. 제 2 트랜지스터의 게이트 및 제 2 단자는 각각 제 1 배선 및 소스선에 전기적으로 접속된다. 메모리 셀은 제 3 트랜지스터, 제 4 트랜지스터, 및 용량 소자를 포함한다. 제 3 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 기록 판독 워드선, 기록 비트선, 및 제 4 트랜지스터의 게이트에 전기적으로 접속된다. 용량 소자의 제 1 단자 및 제 2 단자는 각각 제 4 트랜지스터의 게이트 및 판독 워드선에 전기적으로 접속된다. 제 4 트랜지스터의 제 1 단자 및 제 2 단자는 각각 소스선 및 판독 비트선에 전기적으로 접속된다. 제 1 트랜지스터, 제 2 트랜지스터, 및 제 4 트랜지스터는 도전형이 같다. 판독 회로는 참조 비트선의 전위와 판독 비트선의 전위를 비교하여, 상기 비교 결과에 기초한 전위를 출력한다.
(2) 형태 (1)에서, 기록 비트선 및 판독 비트선 대신에 비트선이 포함되고, 제 3 트랜지스터의 제 1 단자 및 제 4 트랜지스터의 제 2 단자가 비트선에 전기적으로 접속된다.
(3) 형태 (1) 또는 (2)에서, 제 3 트랜지스터의 채널 형성 영역은 금속 산화물을 포함한다.
(4) 본 발명의 일 형태는, 판독 회로가 비활성일 때 판독 회로를 활성화하기 위하여, 판독 워드선을 선택하여 제 3 트랜지스터를 온으로 하고 더미 판독 워드선을 선택하여 제 1 트랜지스터를 온으로 하는, 형태 (1) 또는 (2)에 따른 기억 장치의 구동 방법이다.
본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수는 구성 요소들 사이의 혼동을 피하기 위하여 사용되고, 이 용어들은 구성 요소를 수적으로 한정하거나 순서를 한정하지 않는다.
예를 들어, 본 명세서 등에서, "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에는 다른 접속 관계가 포함된다. 여기서, X 및 Y의 각각은 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 또는 도전막 등)인 것으로 가정한다.
트랜지스터는 게이트, 소스, 및 드레인의 3개의 단자를 포함한다. 게이트는 트랜지스터의 도통 상태를 제어하기 위한 제어 단자로서 기능하는 단자이다. 트랜지스터의 입출력 단자의 기능은 형태 및 단자에 인가되는 전위의 레벨에 의존하고, 2개의 단자 중 한쪽이 소스로서 기능하고, 다른 쪽이 드레인으로서 기능한다. 따라서 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있다. 본 명세서 등에서는, 게이트 외의 2개의 입출력 단자를 제 1 단자 및 제 2 단자라고 하여도 좋다.
회로 구조 및 디바이스 구조 등에 따라, 노드는 단자, 배선, 전극, 도전층, 도전체, 또는 불순물 영역 등이라고 할 수 있다. 또한 단자 또는 배선 등을 노드라고 할 수 있다.
전압이란 일반적으로 어떤 전위와 기준 전위(예를 들어 접지 전위 또는 소스 전위)의 전위차를 말한다. 따라서, 전압을 전위라고 할 수 있고 그 반대도 마찬가지이다. 또한 전위는 상대적인 값을 나타낸다. 따라서, "접지 전위"는 반드시 0V를 의미할 필요는 없다.
본 명세서 등에서는, 경우 또는 상황에 따라 "막" 및 "층"이라는 용어를 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어 대신에 사용할 수 있는 경우가 있고, "절연막"이라는 용어를 "절연층"이라는 용어 대신에 사용할 수 있는 경우가 있다.
본 명세서 등에서 반도체 장치란 반도체 특성을 이용한 장치를 말하고, 반도체 소자(예를 들어 트랜지스터 또는 다이오드)를 포함하는 회로 및 이 회로를 포함하는 장치 등을 뜻한다. 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치도 뜻한다. 예를 들어 집적 회로, 및 집적 회로를 포함하는 칩은 반도체 장치이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 이들 자체가 반도체 장치일 수 있거나, 또는 각각이 반도체 장치를 포함할 수 있다.
또한, 본 명세서 등에서, 금속 산화물은 넓은 의미에서 금속의 산화물을 뜻한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체 등으로 분류된다. 예를 들어, 트랜지스터의 채널 형성 영역에 사용되는 금속 산화물은 산화물 반도체라고 하는 경우가 있다.
본 명세서 등에서는, 달리 지정되지 않는 한, 트랜지스터의 채널 형성 영역에 질소를 포함하는 금속 산화물이 사용된다. 또한, 질소를 포함하는 금속 산화물을 금속 산화질화물(metal oxynitride)이라고 하여도 좋다. 또한, 질소를 포함하는 금속 산화물을 금속 산화질화물이라고 불러도 좋다.
본 발명의 일 형태에 따르면, PVT(프로세스/전압/온도) 편차에 대한 내성을 높이는 것, 데이터의 판독에 사용되는 판독 판정 전위를 최적화하는 것, 판독 속도를 높이는 것, 또는 동작 주파수를 높이는 것이 가능하다.
본 발명의 일 형태에서는, 상술한 모든 효과를 달성할 필요는 없다. 또한, 복수의 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 상기 과제 이외의 과제, 상기 효과 이외의 효과, 및 신규 특징은 명세서 및 도면의 기재로부터 명백해질 것이다.
도 1은 NOSRAM의 구성예를 나타낸 블록도.
도 2는 메모리 셀 어레이의 구성예를 나타낸 회로도.
도 3의 (A)는 NOSRAM의 동작예를 나타낸 타이밍 차트. 도 3의 (B)는 비트선에 의하여 판독되는 데이터의 검지 방법의 예를 나타낸 것.
도 4의 (A) 내지 (C)는 레플리카 셀의 구조예를 나타낸 회로도.
도 5의 (A) 내지 (D)는 메모리 셀 어레이 및 메모리 셀 어레이의 구조예를 나타낸 회로도.
도 6의 (A) 및 (B)는 메모리 셀 어레이 및 열 회로의 구조예를 나타낸 회로도이고, 도 6의 (C)는 메모리 셀 어레이, 레플리카 셀 어레이, 및 열 회로의 구조예를 나타낸 회로도.
도 7의 (A) 및 (B)는 NOSRAM의 구성예를 나타낸 블록도.
도 8은 행 회로의 구성예를 도시한 회로도.
도 9는 블록의 구성예를 도시한 회로도.
도 10은 열 회로의 구성예를 도시한 회로도.
도 11은 NOSRAM의 판독 동작의 예를 나타낸 타이밍 차트.
도 12는 NOSRAM의 기록 동작의 예를 나타낸 타이밍 차트.
도 13은 판독 동작에서의 NOSRAM의 시뮬레이션 파형 차트.
도 14는 기록 동작에서의 NOSRAM의 시뮬레이션 파형 차트.
도 15는 판독 판정 전위의 생성 방법과 NOSRAM의 동작 주파수의 관계를 나타낸 것.
도 16의 (A)는 NOSRAM의 서브 어레이의 구성예를 나타낸 블록도. 도 16의 (B) 및 (C)는 NOSRAM의 구성예를 나타낸 블록도.
도 17은 마이크로 컨트롤러 유닛의 구성예를 도시한 블록도.
도 18의 (A)는 전자 부품의 제작 방법을 나타낸 흐름도이고, 도 18의 (B)는 전자 부품의 구조예를 나타낸 모식도.
도 19의 (A) 내지 (F)는 전자 기기의 구조예를 도시한 것.
도 20은 NOSRAM의 적층 구조를 나타낸 단면도.
도 21은 NOSRAM의 적층 구조를 나타낸 단면도.
도 22의 (A) 및 (B)는 OS 트랜지스터의 구조예를 각각 도시한 단면도.
도 23의 (A)는 제작된 NOSRAM 마크로의 메모리 셀의 회로도. 도 23의 (B)는 레플리카 셀의 회로도. 도 23의 (C)는 메모리 셀 및 레플리카 셀의 노드 바이어스 조건을 나타낸 것. 도 23의 (D)는 메모리 셀의 타이밍 차트.
도 24는 메모리 셀의 레이아웃의 분해도.
도 25는 NOSRAM 마크로의 아키텍처를 나타낸 것.
도 26의 (A)는 서브 어레이의 비트선 구조를 나타낸 것. 도 26의 (B)는 열 회로의 회로도.
도 27은 기존의 판독 방식과 실시예 1에서의 판독 방식 간의 판독 속도의 시뮬레이션 결과를 나타낸 것.
도 28의 (A)는 제작된 NOSRAM의 다이(die)의 현미경 사진. 도 28의 (B)는 메모리 셀의 단면 현미경 사진. 도 28의 (C)는 NOSRAM의 사양을 나타낸 것.
도 29의 (A) 내지 (C)는 쉬무 플롯(Shmoo plot)((A) -40℃, (B) 25℃, (C) 85℃의 온도 범위에서의, 전압 VDD, 전압 VSL, 및 전압 VWL 대 동작 주파수)을 나타낸 것.
이하에서, 본 발명의 일 형태에 대하여 설명한다. 본 발명의 취지 및 범위에서 벗어나지 않고 본 발명의 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 따라서, 본 발명의 일 형태는 이하의 실시형태 및 실시예의 설명에 한정하여 해석되지 말아야 한다.
아래에 기재된 임의의 실시형태 및 실시예는 적절히 조합될 수 있다. 또한, 하나의 실시형태에 복수의 구성예(제작 방법예 및 사용예 등을 포함함)가 주어진 경우, 구성예 중 임의의 것을 적절히 조합할 수 있고, 구성예 중 임의의 것을 다른 실시형태 및 실시예에서 기재된 하나 이상의 구성예와 조합할 수 있다.
도면에 있어서, 같은 요소, 비슷한 기능을 가지는 요소, 같은 재료로 형성되는 요소, 및 동시에 형성되는 요소 등을 같은 부호로 나타내는 경우가 있고, 그 설명을 반복하지 않는 경우가 있다.
도면에 있어서, 크기, 층의 두께, 또는 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 어긋남에 기인한 신호, 전압, 또는 전류의 변동이 포함될 수 있다.
본 명세서에서 "위에", "상방에", "아래에", 및 "하방에" 등의 배치를 설명하는 용어는 도면을 참조하여 구성 요소들 간의 위치 관계를 설명하기 위하여 편의상 사용되는 경우가 있다. 또한 구성 요소들 간의 위치 관계는 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
(실시형태 1)
본 실시형태에서, 게인 메모리 셀을 포함하는 기억 장치에 대하여 설명한다. 여기서 NOSRAM은 이러한 메모리 셀의 일례로서 설명된다.
<<NOSRAM>>
도 1은 NOSRAM의 구성예를 나타낸 블록도이다. NOSRAM(100)은 제어 회로(110), 행 회로(112), 열 회로(113), 메모리 셀 어레이(115), 및 레플리카 셀 어레이(116)를 포함한다. 전위 VDDD, 전위 VSSS, 전위 VDUM, 전위 VDHW, 전위 VDHR, 클럭 신호, 어드레스 신호, 칩 이네이블 신호, 및 기록 이네이블 신호가 외부로부터 NOSRAM(100)에 입력된다.
제어 회로(110)는 NOSRAM(100)의 동작 전체를 제어하는 기능을 가진다. 예를 들어, 제어 회로(110)는 칩 이네이블 신호 및 기록 이네이블 신호의 논리 연산을 행하고, 외부로부터의 액세스가 기록 액세스인지 판독 액세스인지를 판정한다.
행 회로(112)는 어드레스 신호에 의하여 지정되는 행의 워드선을 선택하는 기능을 가진다. 열 회로(113)는 어드레스 신호에 의하여 지정되는 열의 비트선에 데이터를 기록 또는 비트선으로부터 데이터를 판독하는 기능을 가진다.
<메모리 셀 어레이 및 레플리카 셀 어레이>
도 2는 메모리 셀 어레이(115) 및 레플리카 셀 어레이(116)의 구성예를 나타낸 것이다. 메모리 셀 어레이(115)는 메모리 셀(10), 워드선(WWL 및 RWL), 비트선(WBL 및 RBL), 및 소스선(SL)을 포함한다. 워드선(WWL 및 RWL)은 각각 기록 워드선 및 판독 워드선이다. 비트선(WBL 및 RBL)은 각각 기록 비트선 및 판독 비트선이다.
메모리 셀(10)은 N행 M열(N 및 M은 각각 0보다 큰 정수(整數))의 어레이로 배열된다. 워드선(WWL 및 RWL), 비트선(WBL 및 RBL), 및 소스선(SL)은 메모리 셀(10)의 배열에 따라 제공된다. 워드선(WWL 및 RWL)은 행 회로(112)에 전기적으로 접속된다. 비트선(WBL 및 RBL) 및 소스선(SL)은 열 회로(113)에 전기적으로 접속된다.
또한, 본 명세서 등에서, 행 번호는 1이 아니라 0부터 센다. 열 번호에 대해서도 마찬가지이다. 예를 들어, 비트선(RBL[0])은 0번째 행의 판독 비트선을 나타낸다. 메모리 셀(10[0,1])은 0번째 행 1번째 열의 메모리 셀(10)을 나타낸다.
본 명세서에서, 복수의 비트선(RBL) 사이에서 비트선들 중 임의의 하나를 지정할 필요가 있을 때, 상기 하나는 예를 들어 비트선(RBL[0])이라고 한다. 또한, "비트선(RBL)"은 임의의 비트선(RBL)을 나타낸다. 다른 요소에 대해서도 마찬가지이다.
도 2의 예에서의 각 메모리 셀(10)은 2T1C 게인 셀이다. 메모리 셀(10)은 노드(SN), 트랜지스터(MN1 및 MP2), 및 용량 소자(C1)를 포함한다. 트랜지스터(MN1 및 MP2)는 각각 기록 트랜지스터 및 판독 트랜지스터이다. 용량 소자(C1)는 노드(SN)의 전압을 유지하기 위한 축적 용량 소자(storage capacitor)이다.
트랜지스터(MN1)는 OS 트랜지스터이다. 트랜지스터(MP2)의 종류에 대한 특별한 한정은 없다. Si 트랜지스터는 대표적으로 트랜지스터(MP2)로서 사용된다. 메모리 셀(10)은, 기록 트랜지스터(트랜지스터(MN1))가 OS 트랜지스터이기 때문에 장시간 데이터를 유지할 수 있다.
Si 트랜지스터를 포함하는 게인 셀 DRAM에 비하여, NOSRAM의 유지 시간은 매우 길게 할 수 있다. 그러므로, 리프레시 동작의 빈도가 저감됨으로써, 리프레시 동작에 필요한 전력을 저감할 수 있다.
금속 산화물 반도체는 2.5eV 이상 또는 3.0eV 이상의 밴드 갭을 가지기 때문에, OS 트랜지스터는 열 여기로 인한 누설 전류가 낮고, 상술한 바와 같이, 오프 상태 전류가 매우 낮다. 채널 폭에 의하여 정규화된 OS 트랜지스터의 오프 상태 전류는 약 수yA/μm 내지 수zA/μm의 범위로 저감할 수 있다. 따라서, OS 트랜지스터가 기록 트랜지스터로서 사용되면, 용량 소자(C1)로부터의 전하의 누설을 방지할 수 있어, 메모리 셀(10)의 유지 시간을 증가시킬 수 있다. 예를 들어, 85℃에서의 유지 시간은 1년 내지 10년으로 할 수 있다.
OS 트랜지스터의 채널 형성 영역에 사용될 수 있는 금속 산화물의 예에는 Zn 산화물, Zn-Sn 산화물, Ga-Sn 산화물, In-Ga 산화물, In-Zn 산화물, 및 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이 포함된다. 또한, 인듐 및 아연을 포함하는 산화물은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 벨리륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘으로부터 선택된 하나 이상을 포함하여도 좋다.
레플리카 셀 어레이(116)는 M개의 레플리카 셀(20), 워드선(DRWL), M개의 비트선(REFBL), 및 배선(PLDUM)을 포함한다. 워드선(DRWL)은 레플리카 셀을 위한 더미 판독 워드선이고 행 회로(112)에 의하여 구동된다. 비트선(REFBL)은 판독 판정 전위를 열 회로(113)에 입력하기 위한 참조 판독 비트선이다. 판독 판정 전위는 비트선(RBL)에 기록된 데이터가 "0"인지 "1"인지를 판정하기 위한 참조 전위이다. 배선(PLDUM)은 전위 VDUM을 레플리카 셀 어레이(116)에 입력하기 위한 전원선이다.
레플리카 셀(20)은 1행 M열로 배열되어 있다. 각 레플리카 셀(20)은 트랜지스터(DR2 및 DS2)를 포함한다. 트랜지스터(DR2 및 DS2)가 p채널 트랜지스터인 이유는 메모리 셀(10)의 판독 트랜지스터(MP2)가 p채널 트랜지스터이기 때문이다.
트랜지스터(DR2 및 DS2)는 비트선(REFBL)과 소스선(SL) 사이에 직렬로 서로 전기적으로 접속된다. 트랜지스터들(DR2 및 DS2)은 각각 3T 게인 셀의 판독 트랜지스터 및 선택 트랜지스터이다. 레플리카 셀(20)에서는, 트랜지스터(DR2)의 게이트는 유지 노드 대신에 배선(PLDUM)에 전기적으로 접속되고, 트랜지스터(DS2)의 게이트는 워드선(DRWL)에 전기적으로 접속된다.
행 회로(113)는 각 행에 판독 회로(25)를 포함한다. 비트선(RBL 및 REFBL)은 판독 회로(25)에 전기적으로 접속된다. 판독 회로(25)는 비트선(RBL)의 전위와 비트선(REFBL)의 전위를 비교하고, 상기 비교 결과에 기초한 전위를 출력한다. 감지 증폭기(대표적으로 래치 감지 증폭기) 또는 차동 증폭기 등을 판독 회로(25)에 사용할 수 있다.
<<NOSRAM의 동작예>>
NOSRAM(100)의 동작예에 대하여 도 3의 (A)를 참조하여 설명한다. 도 3의 (A)는 NOSRAM(100)의 동작예를 나타낸 타이밍 차트이다. 전위 VDDD는 고레벨 측 전원 전위이고 데이터 "1"을 나타낸다. 전위 VSSS는 저레벨 측 전원 전위이고 데이터 "0"을 나타낸다. 전위 VDHW는 워드선(WWL)의 고레벨 전위이다. 전위 VDHR는 워드선(RWL 및 DRWL)의 고레벨 전위이다.
(전원 오프)
전원 오프 상태에서는, 비트선(WBL) 등의 배선의 전위는 VSSS이다.
(스탠바이)
전원이 온이고 칩 이네이블 신호가 "L"(저레벨)이면, NOSRAM(100)은 스탠바이 상태이다. 워드선(WWL)은 "L"이다. 워드선(RWL 및 DRWL)은 "H"(고레벨)이다. 메모리 셀(10)의 트랜지스터(MN1 및 MP2) 및 레플리카 셀(20)의 트랜지스터(DS2)는 오프 상태이다.
(기록)
칩 이네이블 신호 "H" 및 기록 이네이블 신호 "H"가 입력되면, NOSRAM(100)은 기록 동작을 시작한다. 행 회로(112)에 의하여 선택된 행의 워드선들(WWL 및 RWL)은 각각 "H" 및 "L"이 된다. 데이터에 기초한 전위가 열 회로(113)에 의하여 선택된 비트선(WBL)에 입력된다. 선택된 메모리 셀(10)의 노드(SN)의 전위는, 데이터 "1"이 기록될 때 VDDD가 되고, 데이터 "0"이 기록될 때 VSSS가 된다.
(판독)
칩 이네이블 신호 "H" 및 기록 이네이블 신호 "L"이 입력되면, NOSRAM(100)은 판독 동작을 시작한다. 열 회로(113)에 의하여 선택된 소스선(SL)이 "H"가 되고, 그 후, 행 회로(112)에 의하여 선택된 워드선(RWL)은 "L"이 된다. 노드(SN)가 데이터 "0"을 유지할 때, 트랜지스터(MP2)는 온 상태이므로, 비트선(RBL)은 트랜지스터(MP2)의 소스-드레인 전류(이하에서 드레인 전류라고 함)에 의하여 충전되어, 비트선(RBL)의 전위는 높아진다. 노드(SN)가 데이터 "1"을 유지할 때, 트랜지스터(MP2)는 오프 상태로 유지되므로, 비트선(RBL)의 전위는 변화되기 어렵다.
워드선(RWL)을 "L"로 하는 것과 동시에, 워드선(DRWL)을 "L"로 하여 레플리카 셀(20)의 트랜지스터(DS2)를 온으로 한다. 비트선(REFBL)은 트랜지스터(DR2)의 드레인 전류에 의하여 충전된다. 바꿔 말하면, 비트선(REFBL)의 전위는 레플리카 셀(20)에 의하여 생성된 신호에 대응하여 변화된다.
워드선(RWL)이 선택되는 동안에 판독 회로(25)는 활성화된다. 판독 회로(25)는 비트선(REFBL)의 전위에 기초하여, 비트선(RBL)의 전위가 데이터 "0" 또는 "1"에 상당하는지를 판정하고, 상기 판정 결과에 기초한 전위를 가진 신호를 출력한다. 데이터 판독의 원리에 대하여 도 3의 (B)를 참조하여 설명한다.
도 3의 (B)는 워드선(RWL)을 "L"로 할 때부터의 비트선들(RBL 및 REFBL)의 전위의 변화를 모식적으로 나타낸 것이다. 곡선(190)은 데이터 "0"이 판독될 때의 비트선(RBL)의 전위의 변화를 나타낸다. 곡선(191)은 데이터 "1"이 판독될 때의 비트선(RBL)의 전위의 변화를 나타낸다. 곡선(193)은 비트선(REFBL)의 전위의 변화를 나타낸다. 도 3의 (B)에서, ta는 판독 회로(25)의 활성화의 시각을 나타내고, Tact는 워드선(RWL)의 선택과 판독 회로(25)의 활성화 사이의 시간을 나타낸다.
판독 회로(25)는 시각 ta에서 메모리 셀(10)로부터 판독되는 데이터의 0/1 판정을 수행한다. 상기 판정은 비트선(RBL)의 전위와 비트선(REFBL)의 전위 Vact 사이의 대소 관계를 사용하여 수행된다. 도 3의 (B)의 예에서, 비트선(RBL)의 전위가 Vact보다 크면, 판독 회로(25)는 데이터 "0"을 출력하고, 비트선(RBL)의 전위가 Vact이하이면, 판독 회로(25)는 데이터 "1"을 출력한다.
상술한 바와 같이 NOSRAM(100)에 포함되는 레플리카 셀(20)은 판독 판정 전위를 생성하고, 이는 NOSRAM(100)의 PVT(프로세스/전압/온도) 편차에 대한 내성을 높일 수 있다. 이것은 NOSRAM(100)과, 판독 판정 전위가 외부로부터 입력되는 고정 전위인 비교예 간의 비교에 의하여 이해된다.
NOSRAM(100)의 트랜지스터 특성이 달라지거나 온도 환경이 변화되면, 도 3의 (B)에서 나타낸 곡선(190 및 191)이 변화된다. 비교예에서는 판독 판정 전위가 고정되기 때문에, 트랜지스터 특성이 사양보다 좋지 못하는 것을 가정하여, 시간 Tact를 결정할 필요가 있다. 그러므로, 비트선(RBL)의 충전 시간의 마진을 고려할 때, 시간 Tact는 길어진다. 결과적으로, 비교예에서 고정 판독 판정 전위(예를 들어 VDDD/2)로 인하여, 신호 제어는 쉽지만 판독 속도는 한정된다.
한편으로, 판독 판정 전위는 NOSRAM(100) 내에서 생성되고, 판독 판정 전위는 트랜지스터 특성 및 온도 변화의 편차에 따를 수 있다. 예를 들어, 트랜지스터 특성이 슬로 프로세스 코너(slow process corner)일 때, 판독 판정 전위의 값은 저감될 수 있는 데 반하여, 트랜지스터 특성이 패스트 프로세스 코너(fast process corner)일 때, 판독 판정 전위의 값을 증가시킬 수 있다.
NOSRAM(100)의 판독 판정 전위는 레플리카 셀(20)의 트랜지스터(DR2 및 DS2)의 크기(대표적으로, 채널 길이 L 및 채널 폭 W) 및 전위 VDUM의 레벨을 조정함으로써 최적화될 수 있다. 이하에 예를 나타낸다.
트랜지스터(DR2)의 L 및 W는 메모리 셀(10)의 트랜지스터(MP2)의 L 및 W와 같다. 트랜지스터(DR2)와 트랜지스터(MP2)의 사양이 같으면, 설계 및 제작 공정은 쉬워진다.
전위 VDUM의 값은 트랜지스터(DR2)의 문턱 전압을 고려하여 결정된다. 예를 들어, 전위 VDUM의 값은 데이터 "0"의 전위 VSSS와 데이터 "1"의 전위 VDDD 사이의 중간값이다.
트랜지스터(DS2)의 전류 구동 능력은 트랜지스터(DR2)보다 높다. 이것은 판독 동작에서의 비트선(REFBL)의 충전 시간이 트랜지스터(DR2)의 전류 구동 능력에 따라 결정되기 때문이다. 그 결과, 판독 동작에서의 비트선(REFBL)의 전위의 변화를 전위 VDUM의 값에 의하여 쉽게 제어할 수 있다. 트랜지스터(DS2)의 전류 구동 능력을 높이기 위하여, 예를 들어, 트랜지스터(DS2)의 W를 트랜지스터(DR2)의 W보다 크게 한다.
트랜지스터(DR2 및 DS2)의 크기 및 전위 VDUM의 결정 방법은 상술한 것에 한정되지 않는다. 판독 동작에서, 데이터 "0"이 기록될 때의 비트선(RBL)의 전위와 데이터 "1"이 기록될 때의 비트선(RBL)의 전위 사이의 중간값이 되면서 비트선(REFBL)의 전위가 달라지도록, 트랜지스터(DR2 및 DS2)의 크기 및 전위 VDUM이 결정되는 것이 바람직하다.
판독 판정 전위를 생성하기 위한 셀을 본 실시형태에서 레플리카 셀이라고 하지만, 예를 들어 더미 셀이라고 하여도 좋다. 다른 레플리카 셀의 구성예에 대하여 도 4의 (A) 내지 (C)를 참조하여 이하에 설명한다.
<레플리카 셀>
도 4의 (A)에 나타낸 레플리카 셀(21)은 레플리카 셀(20)의 변형예이고 트랜지스터(DW2)를 더 포함한다. 트랜지스터(DW2)는 OS 트랜지스터이다. 트랜지스터(DW2)의 게이트 및 제 1 단자는 전위 VSSS를 공급하는 전원선에 전기적으로 접속된다. 제 2 단자는 트랜지스터(DR2)의 게이트에 전기적으로 접속된다. 트랜지스터(DW2)는 메모리 셀(10)의 트랜지스터(MN1)와 같은 크기를 가지는 트랜지스터이다. 트랜지스터(DW2)는 게인 셀의 판독 트랜지스터이다. 트랜지스터(DW2)를 포함함으로써, 레플리카 셀(21)은 레플리카 셀(20)보다, 메모리 셀(10)에 가까운 회로 구성을 가진다.
도 4의 (B)에 나타낸 레플리카 셀(22)은 트랜지스터(DS4 및 DR4)를 포함한다. 레플리카 셀(22)은 레플리카 셀(20)의 변형예이고 판독 트랜지스터 및 선택 트랜지스터가 n채널 트랜지스터인 구성을 가진다. 도 4의 (C)에 나타낸 레플리카 셀(23)은 레플리카 셀(21)의 변형예이고 트랜지스터(DS2 및 DR2) 대신에 트랜지스터(DS4 및 DR4)를 포함한다.
<메모리 셀 및 메모리 셀 어레이>
메모리 셀 및 메모리 셀 어레이의 다른 구성예에 대하여 도 5의 (A) 내지 (D) 그리고 도 6의 (A) 내지 (C)를 참조하여 설명한다.
도 5의 (A)에 도시된 메모리 셀(11)은 3T 게인 셀이고 트랜지스터(MP3)가 더해진 메모리 셀(10)에 상당한다. 메모리 셀(11)에서는, 용량 소자(C1), 트랜지스터(MP2), 및 트랜지스터(MP3)가 각각 배선(PL), 배선(PLDDD), 및 판독 비트선(RBL)에 전기적으로 접속된다. 고정 전위(예를 들어 VDDD)는 배선(PL)에 입력된다. 배선(PLDDD)은 전위 VDDD를 위한 전원선이다.
메모리 셀(11)이 메모리 셀 어레이에 포함되면, 레플리카 셀(20 또는 21)은 레플리카 셀 어레이에 포함될 수 있다. 이 경우, 메모리 셀 어레이는 소스선(SL)을 포함할 수 없으므로, 레플리카 셀(20)(또는 21)은 소스선(SL) 대신에 배선(PLDDD)에 전기적으로 접속된다.
도 5의 (B)에 도시된 메모리 셀(12)은 메모리 셀(10)의 다른 변형예이고 트랜지스터(MN1) 대신에, 백 게이트를 가지는 트랜지스터(MN5)를 포함한다. 트랜지스터(MN5)의 백 게이트는 배선(BGL)에 전기적으로 접속된다. 고정 전위는 배선(BGL)에 입력되어도 좋다. 배선(BGL)의 전위는 NOSRAM(100)의 동작에 대응하여 변화되어도 좋다. 메모리 셀(11)의 트랜지스터(MN1)는 트랜지스터(MN5)로 바꿔도 좋다.
도 5의 (C)에 도시된 메모리 셀(13)은 메모리 셀(10)의 다른 변형예이고 트랜지스터(MP2) 대신에 트랜지스터(MN2)를 포함한다. 메모리 셀(13)이 메모리 셀 어레이에 포함되면, 레플리카 셀(22 또는 23)은 레플리카 셀 어레이에 포함될 수 있다.
도 5의 (D)에 도시된 메모리 셀(14)은 메모리 셀(11)의 다른 변형예이고 트랜지스터(MP2 및 MP3) 대신에 트랜지스터(MN2) 및 트랜지스터(MN3)를 포함한다. 배선(PLDDD) 대신에, 배선(PLSSS)이 메모리 셀(14)에 전기적으로 접속된다. 예를 들어, 전위 VSSS는 외부로부터 배선(PL 및 PLSSS)에 입력된다.
메모리 셀(14)이 메모리 셀 어레이에 포함되면, 레플리카 셀(22 또는 23)은 레플리카 셀 어레이에 포함될 수 있다. 이 경우, 메모리 셀 어레이는 소스선(SL)을 포함할 수 없으므로, 레플리카 셀(22)(또는 23)은 소스선(SL) 대신에 배선(PLSSS)에 전기적으로 접속된다.
메모리 셀(14)에서는, 트랜지스터(MN1)를 메모리 셀(12)에 포함되는 백 게이트를 가지는 트랜지스터(MN5)로 바꿔도 좋다. 트랜지스터(MN2 및 MN3)는 트랜지스터(MN1)처럼 OS 트랜지스터이어도 좋다. 이 경우, OS 트랜지스터는 백 게이트를 가져도 좋다. 메모리 셀(13)에도 마찬가지이다.
메모리 셀 어레이(115)에서, 기록 비트선(WBL) 및 판독 비트선(RBL)은 도 6의 (A) 및 (B)에 나타낸 바와 같이 공통 비트선(BL)으로 할 수 있다. 도 6의 (A) 및 (B)는 메모리 셀 어레이가 메모리 셀(10)을 포함하는 예이지만, 메모리 셀(10) 대신에, 메모리 셀(11), 메모리 셀(12), 메모리 셀(13), 또는 메모리 셀(14)을 사용하여도 좋다.
도 6의 (A)에 나타낸 구성예에서는, 열 회로(113)는 선택 회로(27)를 포함한다. 선택 회로(27)는 비트선(BL)을, 판독 회로(25)의 입력 단자에 접속할지 또는 기록 회로(26)의 출력 단자에 접속할지를 선택하는 기능을 가진다. 기록 회로(26)는 비트선(BL)에 데이터를 입력하는 기능을 가진다. 도 6의 (A)에 나타낸 예에서는, 선택 회로(27)는, 상보적으로 온 및 오프가 되는 2개의 아날로그 스위치를 포함한다.
도 6의 (B)에 나타낸 구성예에서는, 기록 회로(26)가 소스선(SL)에 전기적으로 접속된다. 기록 회로(26)는 소스선(SL)에 데이터를 입력한다. 기록 동작에서는, 트랜지스터(MN1 및 MN2)를 온으로 한다. 소스선(SL)에 입력된 데이터는 트랜지스터(MN2 및 MN1)에 의하여 노드(SN)에 기록된다.
도 6의 (C)에서 나타낸 바와 같이 메모리 셀 어레이 및 레플리카 셀 어레이에서는, 소스선(SL)은 인접된 2개의 열(홀수 및 짝수 열)에 의하여 공유될 수 있다. 도 6의 (C)의 구성예에서, j 및 k는 0 이상의 정수이다. 메모리 셀 어레이(125)는 메모리 셀(13)을 포함한다. 레플리카 셀 어레이(126)는 레플리카 셀(22)을 포함한다. 열 회로(123)는 열마다 판독 회로(25)를 포함한다.
본 실시형태에서, NOSRAM의 레플리카 셀은 판독 판정 전위를 생성하고, 이는 판독 판정 전위를 최적화하고, PVT 편차에 대한 내성을 높일 수 있다. 그 결과, NOSRAM의 판독 속도를 높일 수 있다.
말할 것도 없이, 본 실시형태의 적용은 NOSRAM에 한정되지 않는다. 본 실시형태는 메모리 셀의 기록 트랜지스터가 Si 트랜지스터인 게인 셀 DRAM에 적용할 수 있다. 게인 셀 DRAM에서는, 메모리 셀의 기록 트랜지스터는 n채널 트랜지스터이어도 좋고 p채널 트랜지스터이어도 좋다.
(실시형태 2)
NOSRAM의 더 구체적인 구성예에 대하여 본 실시형태에서 설명한다.
<<NOSRAM의 구성예>>
도 7의 (A)는 NOSRAM의 구성예를 나타낸 블록도이다. NOSRAM(300)은 메모리 셀 어레이, 제어 회로(310), 행 회로(312[00] 내지 312[10]), 열 회로(313[0] 및 313[1]), 및 프리디코더(predecorder)(315)를 포함한다. NOSRAM(300)의 메모리 셀 어레이는 4개로 나누어진다. 여기서, 4개의 메모리 셀 어레이는 블록(330[00] 내지 330[11])이라고 한다.
행 회로(312[XX])는 블록(330[XX](X는 0 또는 1)의 행 회로이다. 2개의 블록(330)은 1개의 열 회로(313)를 공유한다. 열 회로(313[0])는 블록(330[00] 및 330[10])에 의하여 공유된다. 열 회로(313[1])는 블록(330[01] 및 330[11])에 의하여 공유된다.
전위 VDDD, 전위 VSSS, 전위 VDHW, 전위 VDHR, 전위 VDUM, 및 전위 VBG는 NOSRAM(300)에 입력된다.
신호 CLK, 신호 CE, 신호 GW, 신호 BW, 신호 BURST, 및 신호 ADDR는 NOSRAM(300)에 입력된다. 신호 CLK는 클럭 신호이다. 신호 CE는 칩 이네이블 신호이다. 신호 GW는 글로벌 기록 이네이블 신호이다. 신호 BW는 바이트 기록 이네이블 신호이다. 신호 BURST는 버스트 동작을 제어하는 버스트 신호이다. 신호 ADDR는 어드레스 신호이다. 데이터 WDA는 외부로부터 입력된 기록 데이터이다. 데이터 RDA는 NOSRAM(300)으로부터 출력된 판독 데이터이다. 데이터 DO는 메모리 셀 어레이로부터 판독된 데이터이다. 데이터 DI는 메모리 셀 어레이에 기록된 데이터이다.
NOSRAM(300)의 회로, 신호, 및 전위는 필요에 따라 적절히 선택될 수 있다. 다른 회로 또는 신호를 더하여도 좋다. NOSRAM(300)에의 입력 신호 또는 NOSRAM(300)으로부터의 출력 신호의 구조(예를 들어 비트 길이)는 NOSRAM(300)의 동작 모드 및 메모리 셀 어레이의 구성 등에 기초하여 결정된다.
NOSRAM(300)의 더 구체적인 구성예에 대하여 도 7의 (B)를 참조하여 이하에 설명한다. 도 7의 (B)의 예에서, 블록(330)은 128행 128열의 메모리 셀 어레이이다. 데이터의 비트 길이는 32비트(1워드)이다.
(제어 회로(310))
제어 회로(310)는 NOSRAM(300)의 동작 전체를 제어하는 기능을 가지는 논리 회로이다. 제어 회로(310)는 신호 CE, 신호 GW, 신호 BW[3:0], 및 신호 BURST의 연산 처리를 수행하여 동작 모드를 결정하는 기능, 및 결정된 동작 모드가 실행되도록 열 회로(312) 및 열 회로(313)를 위한 제어 신호를 생성하는 기능을 가진다. 표 1은 제어 회로(310)의 진리표이다.
[표 1]
Figure 112019033109178-pct00001
또한 바이트 0 기록 동작은 신호 BW[0]에 할당된 1바이트(8비트)의 데이터를 기록하기 위한 동작을 뜻한다. 예를 들어, 바이트 0 기록 동작에서는, 데이터 WDA[7:0]가 기록된다. 바이트 기록 동작에서는, 신호 BW[1], 신호 BW[2], 및 신호 BW[3]이 "H"일 때, 데이터 WDA[15:8], 데이터 WDA[23:16], 및 데이터 WDA[31:24]가 기록된다.
<프리디코더(315)>
프리디코더(315)는 신호 ADDR를 디코딩하여, 액세스되는 블록(330)을 결정하는 기능을 가진다.
<행 회로(312)>
행 회로(312)는 행 어드레스를 디코딩하여 워드선(WWL, RWL, 및 DRWL)을 구동하는 기능을 가진다. 도 8은 행 회로(312)의 구성예를 나타낸다.
도 8은 프리디코더(315)의 워드선(WWL 및 RWL)의 구동 신호의 생성에 관한 회로 요소를 나타낸 것이다. 프리디코더(315)에서, 신호 ADDR[10:4]는 AND 회로, OR 회로, 및 버퍼 회로 등을 포함하는 논리 회로에 의하여 디코딩된다. 또한 도 8에서 부호가 아닌 수치(2, 8, 128)는 배선 수를 뜻한다.
행 회로(312)에서는, AND 회로(40), 레벨 시프터(LS)(41), 및 버퍼 회로(42)는 워드선(WWL)의 선택 신호를 생성하고, AND 회로(44), 레벨 시프터(45), 및 인버터 회로(46)는 워드선(RWL)의 선택 신호를 생성한다. 전위 VDHW는 레벨 시프터(41) 및 버퍼 회로(42)의 고레벨 전원 전위로서 입력된다. 전위 VDHR는 레벨 시프터(45) 및 인버터 회로(46)의 고레벨 전원 전위로서 입력된다.
신호 WWLE 및 신호 RWLE는 제어 회로(310)에 의하여 생성되는 신호이다. 신호 WWLE는 기록 워드선 이네이블 신호이다. 신호 RWLE는 판독 워드선 이네이블 신호이다.
<블록(330)>
블록(330)은 메모리 셀(30), 워드선(WWL 및 RWL), 비트선(WBL 및 RBL), 및 소스선(SL)을 포함한다. 블록(330)은 레플리카 셀 어레이(335)를 포함한다. 레플리카 셀 어레이(335)는 레플리카 셀(35) 및 워드선(DRWL)을 포함한다. 도 9는 블록(330[00] 및 330[10])의 구성예를 나타낸 것이다.
또한 블록(330[00])과 블록(330[10]) 사이에서 회로 요소 등을 구별할 때, 부호 "_T" 및 "_B"가 사용된다. 예를 들어, 비트선(RBL_T)은 블록(330[00])의 비트선(RBL)이고, 비트선(RBL_B)은 블록(330[10])의 비트선(RBL)이다.
메모리 셀(30)은 메모리 셀(10)과 같은 회로 구성을 가지고 트랜지스터(MW3 및 MR3), 용량 소자(C3), 및 노드(SN)를 포함한다. 트랜지스터(MW3)의 백 게이트는 전위 VBG를 공급하기 위한 전원선에 전기적으로 접속된다.
레플리카 셀 어레이(335)는 레플리카 셀(35)을 포함한다. 레플리카 셀(35)은 워드선(DRWL), 비트선(RBL), 소스선(SL), 및 배선(PLDUM)에 전기적으로 접속된다. 레플리카 셀(35)은 레플리카 셀(20)과 같은 회로 구성을 가지고 트랜지스터(DR3 및 DS3)를 포함한다.
본 실시형태에서는, 블록(330[00])의 레플리카 셀 어레이(335[00])는 블록(330[10])을 위한 판독 판정 전위 Vref_B의 생성 회로에 사용되고, 레플리카 셀 어레이(335[10])는 블록(330[00])을 위한 판독 판정 전위 Vref_T의 생성 회로에 사용된다. 따라서, 비트선(RBL_B)은 블록(330[00])이 판독 동작을 수행할 때 참조 비트선(REFBL_T)으로서 기능하고, 비트선(RBL_T)은 블록(330[10])이 판독 동작을 수행할 때 참조 비트선(REFBL_B)으로서 기능한다.
블록(330[01] 및 330[11])은 블록(330[00] 및 330[10])과 같은 구조를 가진다. 도 6의 (C)에 나타낸 메모리 셀 어레이(125) 및 레플리카 셀 어레이(126)처럼, 소스선(SL)은 블록(330)의 인접된 2개의 열 사이에서 공유될 수 있다.
본 실시형태에서는, 메모리 셀 어레이는 복수의 블록으로 나누어지어, 비트선(RBL)은 상이한 블록을 위한 참조 비트선으로서 기능한다. 이러한 회로 구성에 의하여, 메모리 셀 어레이에 레플리카 셀 어레이 및 참조 비트선이 제공될 때 일어나는 면적 오버헤드를 방지할 수 있다. 따라서, 본 실시형태에서의 메모리 셀 어레이의 구조는 NOSRAM의 용량의 향상에 효과적이다.
<열 회로(313)>
열 회로(313)는 블록(330)에 데이터를 기록하는 기능, 블록(330)으로부터 데이터를 판독하는 기능, 데이터를 증폭하는 기능, 및 데이터를 임시로 저장하는 기능 등을 가진다. 더 구체적으로, 열 회로(313)는 예를 들어, 비트선(WBL, RBL, 및 SL)의 전위를 제어하는 기능을 가진다. 도 7의 (B)에 나타낸 예에서의 열 회로(313)는 열 디코더(320), 프리차지 회로(321), 감지 증폭기(322), 출력 MUX(멀티플렉서)(323), 기록 드라이버(324), 및 소스선 드라이버(325)를 포함한다.
도 10은 열 회로(313[0])의 회로 구성의 예를 나타낸 것이다. 열 회로(313[0])는 열 회로(313[1])와 같은 구성을 가진다.
열 회로(313[0])에서는, 회로(340)가 열마다 제공된다. 회로(340)는 감지 증폭기(50), 트랜지스터(M1 및 M2), 아날로그 스위치(51 및 52), OR 회로(53 및 54), 및 트랜지스터(M3 내지 M7)를 포함한다.
열 회로(313)는 신호 SEN[3:0], SEP[3:0], PRE, RSEL[3:0], WSEL_T, WSEL_B, GRSEL[3:0], 및 GWSEL[15:0]에 대응하여 동작한다. 또한, 4비트 신호 SEN[3:0] 중 임의의 1비트 신호는 각 회로(340)에 입력된다. 신호 SEP[3:0] 등의 다른 신호도 마찬가지이다.
(프리차지 회로(321))
트랜지스터(M1 및 M2)는 프리차지 회로(321)에 포함된다. 비트선(RBL_T)은 트랜지스터(M1)에 의하여 전위 VSSS로 프리차지된다. 비트선(RBL_B)은 트랜지스터(M2)에 의하여 전위 VSSS로 프리차지된다. 프리차지 회로(321)는 신호 PRE에 의하여 제어된다.
(감지 증폭기(322))
감지 증폭기(50)는 감지 증폭기(322)에 포함된다. 여기서 감지 증폭기(50)는 래치 감지 증폭기이다. 감지 증폭기(50)에서의 2개의 인버터 회로의 입력 노드 및 출력 노드인, 2개의 접속부는 노드(QS) 및 노드(QSb)이다. 신호 SEN 및 SEP는 감지 증폭기(50)를 활성화하기 위한 신호이다.
열 회로(313)는 감지 증폭기(50)와 비트선(RBL_T, WBL_T, RBL_B, 및 WBL_B) 사이의 전기적 연속성을 제어하는 회로를 포함한다. 아날로그 스위치(51)는 노드(QSb)와 비트선(RBL_T) 사이의 전기적 연속성을 제어한다. 아날로그 스위치(52)는 감지 증폭기(50)와 비트선(RBL_B) 사이의 전기적 연속성을 제어한다. 아날로그 스위치(51 및 52)를 제어하는 신호 RSEL은 판독 선택 신호이다. OR 회로(53)는 감지 증폭기(50)와 비트선(WBL_T) 사이의 전기적 연속성을 제어한다. OR 회로(54)는 감지 증폭기(50)와 비트선(WBL_B) 사이의 전기적 연속성을 제어한다. OR 회로(53 및 54)를 제어하는 신호 WSEL_T 및 WSEL_B는 기록 선택 신호이다.
도 10은 비트선(WBL_T 및 RBL_B)이 감지 증폭기(50)의 노드(QS)에 전기적으로 접속되고 비트선(WBL_B 및 RBL_T)이 노드(QSb)에 전기적으로 접속되는 예를 나타낸 것이지만, 비트선(WBL_B 및 RBL_T)이 노드(QS)에 전기적으로 접속되고 비트선(WBL_T 및 RBL_B)이 노드(QSb)에 전기적으로 접속되어도 좋다.
감지 증폭기(50)는 판독 동작에서 판독 회로로서 기능한다. 데이터가 블록(330[00])으로부터 판독될 때, 감지 증폭기(50)는, 활성화 시의 노드(QS)의 전위를 전위 Vref로서 사용하여 노드(QSb)의 전위가 데이터 "0"인지 "1"인지를 판정한다. 데이터가 블록(330[10])으로부터 판독될 때, 감지 증폭기(50)는, 활성화 시의 노드(QSb)의 전위를 전위 Vref로서 사용하여 노드(QS)의 전위가 데이터 "0"인지 "1"인지를 판정한다.
감지 증폭기(50)는 기록 동작에서 래치 회로로서 기능하고 데이터를 임시로 저장한다.
<출력 MUX(323)>
트랜지스터(M3 및 M4)는 출력 MUX(323)에 포함된다. 출력 MUX(323)는 128입력 32출력의 멀티플렉서이다. 신호 GRSEL[3:0]은 글로벌 판독 선택 신호이고 출력 MUX(323)를 제어한다.
4열마다 회로(340)는 데이터 DO[j](j는 0 내지 31의 정수)를 위한 공유된 배선에 전기적으로 접속된다. 예를 들어, 회로(340[0] 내지 340[3])는 데이터 DO[0]가 기록되는 배선에 전기적으로 접속된다.
<기록 드라이버(324)>
트랜지스터(M5 내지 M7)는 기록 드라이버(324)에 포함된다. 기록 드라이버(324)는 GWSEL[15:0]에 대응하여, 바이트 단위, 하프 워드 단위, 또는 워드 단위로 데이터를 기록한다. 신호 GWSEL[15:0]는 글로벌 기록 선택 신호이다.
4열마다 회로(340)는 데이터 DI[j](j는 0 내지 31의 정수)를 위한 공유된 배선에 전기적으로 접속된다. 예를 들어, 회로(340[0] 내지 340[3])는 데이터 DI[0]가 출력되는 배선에 전기적으로 접속된다.
<<NOSRAM의 동작예>>
NOSRAM(300)의 동작예에 대하여 도 11 및 도 12에 나타내어진 타이밍 차트를 참조하여 설명한다.
<판독 동작>
도 11은 블록(330[00])이 액세스되는 판독 동작의 타이밍 차트이다. 어드레스 (Z) 및 (A)는 상이한 클럭 사이클에 입력되고, 데이터 (Z) 및 (A)는 각각 어드레스 (Z) 및 (A)에 의하여 지정되는 메모리 셀(30)로부터 판독된다. Trac는 판독 액세스 시간이다.
NOSRAM(300)의 판독 동작은 도 3의 (A) 및 (B)에 나타낸 NOSRAM(100)의 판독 동작과 비슷하다. 판독 동작에 대하여 어드레스 (A)에 주목하여 설명한다.
NOSRAM(300)은 신호 CE, GW, 및 BW[3:0]가 각각 "1", "0", 및 4'b0000인 동안 판독 동작을 수행한다(표 1).
신호 RPE가 "H"인 동안, 비트선(RBL_T 및 RBL_B)은 전위 VSSS로 프리차지된다. 그리고, 신호 RSEL을 "H"로 하여 비트선(RBL_T)과 노드(QSb) 그리고 비트선(RBL_B)과 노드(QS)를 전기적으로 접속한다. 결과적으로, 노드(QS 및 QSb)도 전위 VSSS로 프리차지된다. 신호 PRE를 "L"로 하여, 비트선(RBL_T 및 RBL_B)의 프리차지를 정지한다. 프리차지의 정지와 동시에, 소스선(SL_T 및 SL_B)는 전위 VDDD로 충전된다.
다음으로, 워드선(RWL_T 및 DRWL_B)을 "L"로 한다. 비트선(RBL_T)이 충전될지 프리차지 전위 VSSS를 유지할지는 메모리 셀(30)의 노드(SN)에 따른다. 비트선(RBL_B)은 레플리카 셀(35)에 의하여 충전된다.
신호 RSEL을 "L"로 하여 비트선(RBL_T)과 노드(QSb) 그리고 비트선(RBL_B)과 노드(QS)를 전기적으로 단절시킨다. 신호 RSEL를 "L"로 하는 것과 동시에, 신호 SEN 및 SEP를 각각 "H" 및 "L"로 하고, 감지 증폭기(50)를 활성화시켜 노드(QS 및 QSb)를 풀스윙으로 도달시킨다. 감지 증폭기(50)의 활성화에서, 노드(QS)의 전위가 노드(QSb)의 전위보다 크면, 노드(QSb)의 전위는 VSSS이다. 노드(QS)의 전위가 노드(QSb)의 전위보다 작으면, 노드(QSb)의 전위는 VDDD이다.
신호 GRSEL을 "H"로 하면, 데이터 (A)는 열 회로(313[0])로부터 제어 회로(310)로 출력된다.
워드선(RWL_T 및 DRWL_B)을 "H"로 한다. 그리고, 신호 SEN 및 SEP를 각각 "L" 및 "H"로 하여, 감지 증폭기(50)를 비활성화한다. 신호 GRSEL을 "L"로 하여 판독 동작을 종료한다.
<기록 동작>
도 12는 블록(330[00])이 액세스되는 기록 동작의 타이밍 차트이다. 상이한 어드레스 (Z) 및 (A) 그리고 데이터 (Z) 및 (A)가 클럭 사이클마다 입력되고, 데이터 (Z) 및 (A)는 각각 어드레스 (Z) 및 (A)에 의하여 지정되는 메모리 셀(30)에 기록된다. Twac는 기록 액세스 시간이다. 여기서, 기록 동작에 대하여 어드레스 (A)에 주목하여 설명한다.
신호 CE, GW, 및 BW[3:0]가 각각 "1", "1", 및 4'b1111이기 때문에, NOSRAM(300)은 기록 동작을 수행한다.
NOSRAM(300)은 부분 기록 동작(재기록(write-back) 방식)을 지원한다. 신호 WSEL_T 및 WSEL_B가 "H"인 동안, 먼저, 기록 대상의 행의 메모리 셀(30)로부터 감지 증폭기(50)로 데이터를 판독한다. 상기 판독 동작은 도 11에 나타내어진 판독 동작과 비슷하다. 노드(QSb)는 메모리 셀(30)의 데이터에 따라 충전 또는 프리차지 전위 VSSS를 유지한다. 노드(QS)는 레플리카 셀(35)에 의하여 충전된다.
다음으로, 신호 SEN 및 SEP를 각각 "H" 및 "L"로 하여, 감지 증폭기(50)를 활성화한다. 그리고, 신호 GWSEL을 "H"로 하여 노드(QS)에 데이터 "DI"를 기록한다. 신호 GWSEL에 의하여 선택된 열의 감지 증폭기(50)의 데이터를 데이터 DI에 의하여 갱신한다. 선택되지 않은 열의 감지 증폭기(50)의 데이터는 갱신되지 않는다.
다음으로, 신호 WSEL_T를 "L"로 하여 비트선(WBL_T)과 노드(QS)를 전기적으로 접속함으로써, 노드(QS)의 데이터가 비트선(WBL_T)에 입력된다. 다음으로, 워드선(WWL_T)을 "H"로 하여 비트선(WBL_T)의 데이터를 메모리 셀(30)에 기록한다. 선택된 열의 메모리 셀(30)의 데이터는 데이터 DI에 의하여 갱신되고, 저장된 데이터가 선택되지 않은 열의 메모리 셀(30)에 재기록된다.
신호 GWSEL 및 워드선(WWL_T)을 "L"로 한다. 그리고, 신호 SEN를 "L"로 하고 신호 SEP 및 WSEL_T를 "H"로 하여 기록 동작을 종료한다.
<시뮬레이션 결과>
도 13 내지 도 15는 NOSRAM(300)의 동작의 시뮬레이션 결과를 나타낸 것이다.
이 시뮬레이션에서는, 전위 VDDD 및 VSSS가 각각 1.2V 및 0V이고, 전위 VDHW 및 VDHR가 3.3V이고, 전위 VDUM이 0.12V(=VDDDХ0.1)이다. 메모리 셀(30)의 판독 트랜지스터(MP2) 및 레플리카 셀(35)의 판독 트랜지스터(DR2)는 같은 사양을 가진다.
도 13은 NOSRAM(300)의 판독 동작의 신호 파형을 나타낸 것이다. 도 14는 기록 동작의 신호 파형을 나타낸 것이다. 판독 동작 및 기록 동작은 도 3의 (A)의 타이밍 차트에 따라 수행된다.
도 13은, 데이터 "0"이 판독될 때의 비트선(RBL_T)의 전위와 데이터 "1"이 판독될 때의 비트선(RBL_T)의 전위 사이의 중간값을 가지도록, 레플리카 셀(35)이 참조 비트선(RBL_B)의 전위를 변경할 수 있는 것을 나타낸 것이다. 또한, 도 13은 신호 SEN이 "H"가 될 때, 노드(QSb)의 전위를 판독 판정 전위로서 사용하여 감지 증폭기(50)가 비트선(RBL_T)의 데이터의 0/1 판정을 수행할 수 있는 것을 나타낸 것이다.
본 실시형태의 NOSRAM과 비교예의 NOSRAM의 동작 주파수를 시뮬레이션에 의하여 평가하였다. 도 15는 평가 결과를 나타낸 것이다. 비교예의 NOSRAM의 구조는, 판독 판정 전위로서, 외부로부터 고정 전위(=0.4V)가 감지 증폭기에 입력되는 것을 제외하고 본 실시형태의 NOSRAM과 같다.
본 NOSRAM에서는, 최악의 경우의 PVT 코너의 최대 동작 주파수는 비교예보다 높다. 본 NOSRAM에서는, 메모리 셀로부터 감지 증폭기로의 데이터 판독 동작이 판독 동작 및 기록 동작과 함께 수행된다. 따라서, 판독 워드선이 선택될 때부터 감지 증폭기가 활성화될 때까지의 시간(Tact, 도 3의 (B) 참조)은 동작 주파수의 향상을 제한한다.
상기 NOSRAM에서는, 판독 판정 전위가 트랜지스터 특성 및 환경 온도에 따라 최적화될 수 있고, 이에 따라 Tact가 짧아진다. 이것은 도 15의 시뮬레이션 결과에 의하여 나타내어진다.
<NOSRAM의 용량의 증가>
NOSRAM의 용량의 증가에 대하여 도 16의 (A) 내지 (C)를 참조하여 설명한다. NOSRAM은 워드선 분할 회로 없이 부분 기록 동작을 수행할 수 있다. 워드선 분할 회로가 사용되지 않기 때문에, 칩 면적 및 소비전력의 증가가 없어, 상기 NOSRAM의 회로 구성은 용량의 증가에 있어서 매우 효과적이다.
예를 들어, NOSRAM의 용량을 도 16의 (A)에 나타낸 서브 어레이(350)를 단위로 증가시킬 수 있다. 서브 어레이(350)는 4개의 블록, 4개의 행 회로(312), 2개의 열 회로(313), 및 프리디코더(315)를 포함한다.
도 16의 (B)에 나타낸 NOSRAM(301)은 서브 어레이(350[0] 내지 350[3]), 제어 회로(360), 프리디코더(361), 및 논리 회로(363)를 포함한다. 제어 회로(310)와 같이, 제어 회로(360)는 전체적으로 NOSRAM(301)을 제어한다. 프리디코더(361)는 신호 ADDR를 디코딩하여 어느 서브 어레이(350)를 활성화할지 결정하는 기능을 가진다. 논리 회로(363)는, 서브 어레이(350[0] 내지 350[3])에의 데이터 DI의 입력 및 서브 어레이(350[0] 내지 350[3])로부터의 데이터 DO의 출력을 제어하는 기능을 가진다.
도 16의 (C)의 예에서 나타낸 바와 같이, NOSRAM의 용량은 서브 어레이(350[0] 내지 350[3]) 및 논리 회로(363)를 포함하는 기능 블록(마크로(355)라고 함)를 단위로 증가시킬 수 있다.
도 16의 (C)에 나타낸 NOSRAM(302)은 4개의 마크로(355[0] 내지 355[3]), 제어 회로(370), 및 프리디코더(371)를 포함한다. 제어 회로(310)와 같이, 제어 회로(370)는 전체적으로 NOSRAM(302)을 제어한다. 프리디코더(371)는 신호 ADDR를 디코딩하여 어느 마크로(355)를 활성화할지 결정하는 기능을 가진다.
서브 어레이(350)의 용량이 8kB(128개의 행Х128개의 열Х4개의 블록)이기 때문에, NOSRAM(301 및 302)의 용량은 각각 32kB 및 128kB이다.
(실시형태 3)
상술한 NOSRAM은 다양한 전자 부품 및 전자 기기의 기억 장치에 사용할 수 있다. 상술한 NOSRAM은 데이터를 장시간 유지할 수 있기 때문에, 이들은 비휘발성 기억 장치로서 다양한 전자 부품 및 전자 기기에 내장될 수 있다.
상술한 NOSRAM은 SRAM, DRAM, 또는 플래시 메모리의 성능과 동등한 성능을 가질 수 있다. 예를 들어, 상술한 NOSRAM은 마이크로 컨트롤러 유닛(MCU), FPGA, CPU, GPU, 및 애플리케이션 프로세서(AP) 등의 다양한 종류의 프로세서에 내장될 수 있다. NOSRAM은 무선 IC, 디스플레이 컨트롤러 IC, 소스 드라이버 IC, 및 비디오 디코더 IC 등의 다양한 종류의 IC에 내장될 수 있다. 여기서, 프로세서의 예로서 MCU를 설명한다.
<<MCU(400)>>
도 17은 마이크로 컨트롤러 유닛(MCU)의 구성예를 도시한 것이다. 도 17에 도시된 MCU(400)는 버스(405), 프로세서 코어(410)(이하에서 코어(410)라고 함), 클럭 생성 회로(412), 전원 제어 유닛(PMU)(413), 주변 회로(Peripherals)(415), 및 메모리부(430)를 포함한다. MCU(400)는 1개의 칩으로 통합된 반도체 장치이다.
코어(410)는 버스(405)를 통하여, PMU(413), 주변 회로(415), 및 메모리부(430)와 데이터를 교환한다. 코어(410)로부터의 제어 신호는 버스(405)에 입력된다. 버스(405)는 제어될 회로 블록에 제어 신호를 보낸다. 제어 신호는 이네이블 신호 및 어드레스 신호를 포함한다.
클럭 생성 회로(412)는 MCU(400)에 사용되는 클럭 신호를 생성한다.
주변 회로(415)의 기능에 특별한 한정은 없다. 주변 회로(415)에서, MCU(400)의 용도에 따라 다양한 기능 회로가 제공된다. 기능 회로의 예에는 전원 회로, 전원 제어 유닛, 타이머 장치, 인터럽트 컨트롤러, 입출력 포트, 아날로그 디지털 컨버터(ADC), 콤퍼레이터, 및 연산 증폭기가 포함된다.
메모리부(430)는 NOSRAM(432) 및 기억 장치(434)를 포함한다. 메모리부(430)는 계층화된 NOSRAM(432)을 포함하여도 좋다. 예를 들어, 고레벨 NOSRAM에 대해서 말하자면, 메모리 셀의 용량이 저감되므로, 유지 시간은 짧아지지만 기록 시간을 단축할 수 있다. 저레벨의 NOSRAM에 대해서 말하자면, 메모리 셀의 용량이 증가되고, 유지 시간이 길어지고, 용량이 증가된다.
기억 장치(434)는 재기록할 수 있기만 하면 임의의 기억 장치로 할 수 있고, 이러한 기억 장치의 예에는 DRAM, SRAM, 플래시 메모리, 강유전체 RAM(FeRAM), 자기 저항 RAM(MRAM), 저항 RAM(ReRAM), 및 상변화 RAM(PRAM)이 포함된다.
기억 장치(434)는 메모리부(430)에 반드시 제공될 필요는 없다. 또는, 메모리부(434)는 SRAM 및 플래시 메모리 등, 복수의 기억 장치(434)를 포함하여도 좋다. 판독 전용 메모리(ROM)를 메모리부(430)에 제공하여도 좋다.
PMU(413)는 파워 게이팅을 제어하는 기능을 가진다. PMU(413)는 코어(410)로부터 전송되는 슬리프 신호(SLEEP) 및 외부로부터 입력되는 인터럽트 신호 등에 기초하여 파워 게이팅 제어 신호를 생성한다. 생성된 파워 게이팅 제어 신호는 MCU(400) 내의 회로, 예를 들어 버스(405) 및 코어(410)에 전송된다. 각 회로는 파워 게이팅 제어 신호에 대응하여 파워 게이팅 시퀀스를 실행한다. 캐시 메모리(332)는 파워 게이팅 시퀀스를 실행한다. NOSRAM(432)은 비휘발성 RAM이기 때문에 백업 동작 없이 전원 오프 동작을 수행할 수 있다.
<전자 부품의 제작 방법의 예>
도 18의 (A)는 전자 부품의 제작 방법의 예를 나타내는 흐름도이다. 전자 부품은 반도체 패키지 또는 IC 패키지라고도 할 수 있다.
트랜지스터를 포함하는 반도체 장치는 조립 공정(후(後)공정)을 거쳐, 탈착 가능한 부품을 인쇄 회로 기판과 통합함으로써 완성된다. 후공정은 도 18의 (A)의 공정을 거쳐 마칠 수 있다. 전(前)공정에서, 먼저, 본 발명의 일 형태의 반도체 장치 등을 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼)에 제공한다.
후공정에서는, 먼저, 반도체 웨이퍼의 이면(裏面)(반도체 장치 등이 형성되지 않은 면)을 연삭하는 이면 연삭 단계를 수행한다(단계 ST71). 이 단계는 연삭을 통하여 반도체 웨이퍼를 얇게 함으로써 전자 부품의 크기를 줄이는 것을 목표로 한다. 단계 ST71 후에는, 반도체 웨이퍼를 복수의 칩으로 분리하는 다이싱 단계를 수행한다(단계 ST72). 다이싱 단계에서는, 반도체 웨이퍼를 다이싱 라인을 따라 자름으로써, 칩을 반도체 웨이퍼로부터 잘라낸다.
분리된 칩을 따로따로 선택하고 리드 프레임에 접합하는 다이 본딩 단계를 수행한다(단계 ST73). 다이 본딩 단계에서, 칩을 제품에 따라 적절한 방법, 예를 들어, 수지 또는 테이프에 의하여 리드 프레임에 접합하여도 좋다. 리드 프레임 대신에 칩을 인터포저 기판에 접합하여도 좋다.
다음으로, 리드 프레임의 리드와 칩 위의 전극을 금속 세선(細線)(와이어)으로 전기적으로 접속하는 와이어 본딩 단계를 수행한다(단계 ST74). 금속 세선으로서는, 은선 또는 금선 등을 사용할 수 있다. 와이어 본딩에는, 예를 들어 볼 본딩 또는 웨지 본딩(wedge bonding)을 채용할 수 있다. 와이어 본딩된 칩(7110)에, 에폭시 수지 등으로 칩을 밀봉하는 몰딩 단계를 수행한다(단계(ST75)).
리드 프레임의 리드를 리드 도금 단계에서 도금한다(단계 ST76). 그리고, 형성 단계에서, 리드를 절단하고 소정의 형상으로 가공한다(단계 ST77). 프린팅(마킹) 단계를 패키지 표면에 수행한다(단계 ST78). 예를 들어 외부 형상이 적합할지 여부 및 불량이 있는지 여부를 체크하기 위한 검사 단계(단계 ST79) 후, 전자 부품은 완성된다.
도 18의 (B)는 완성된 전자 부품의 사시 모식도이다. 이 전자 부품은 단자의 추출 방향 및 단자의 형상에 따라 복수의 규격 및 명칭을 가진다. 도 18의 (B)는 전자 부품의 예로서 QFP(quad flat package)를 도시한 것이다.
도 18의 (B)의 전자 부품(7000)은 리드(7001) 및 칩(7110)을 포함한다. 칩(7110)은 본 실시형태의 기억 장치 중 임의의 것 또는 상기 기억 장치를 포함하는 프로세서를 포함한다.
전자 부품(7000)은 복수의 칩(7110)을 포함하여도 좋다. 전자 부품(7000)은 예를 들어 인쇄 회로 기판(7002)에 탑재된다. 복수의 전자 부품(7000)은 조합되고, 인쇄 회로 기판(7002) 위에서 서로 전기적으로 접속되므로, 전자 부품이 탑재된 회로 기판(회로 기판(7004))이 완성된다. 회로 기판(7004)은 전자 기기 등에 제공된다.
전자 부품(7000)은 저전력 반도체 장치를 포함하므로, 전자 기기의 전자 부품(7000)의 내장에 의하여 전자 기기의 소비전력을 저감할 수 있다. 다음으로, 전자 부품을 포함하는 전자 기기에 대하여 설명한다.
도 19의 (A)의 정보 단말(2010)은 하우징(2011)에 제공된 표시부(2012), 조작 버튼(2013), 외부 접속 포트(2014), 스피커(2015), 및 마이크로폰(2016)을 포함한다. 여기서, 표시부(2012)의 표시 영역은 휘어져 있다. 정보 단말(2010)은 배터리로 구동되는 휴대 정보 단말이고, 태블릿 정보 단말 또는 스마트폰으로서 사용될 수 있다. 정보 단말(2010)은 이동 전화, 이메일, 수첩, 인터넷 통신, 및 음악 재생 등의 기능을 가진다. 손가락 등으로 표시부(2012)를 터치함으로써, 정보를 입력할 수 있다. 전화를 걸거나 문자를 입력하거나 표시부(2012)의 스크린을 전환하는 등의 다양한 조작을 손가락 등으로 표시부(2012)를 터치함으로써 수행할 수 있다. 마이크로폰(2016)으로부터 음성을 입력함으로써 정보 단말(2010)을 조작할 수 있다. 조작 버튼(2013)을 누름으로써 전원의 온/오프 동작, 및 표시부(2012)의 스크린 전환 등 다양한 조작을 수행할 수 있다.
도 19의 (B)의 노트북형 컴퓨터(laptop)(2050)는 하우징(2051), 표시부(2052), 키보드(2053), 및 포인팅 디바이스(2054)를 포함한다. 노트북형 컴퓨터(2050)는 표시부(2052)의 터치 조작에 의하여 조작될 수 있다.
도 19의 (C)의 비디오 카메라(2070)는 하우징(2071), 표시부(2072), 하우징(2073), 조작 키(2074), 렌즈(2075), 및 연결부(2076)를 포함한다. 표시부(2072)는 하우징(2071)에 제공된다. 조작 키(2074) 및 렌즈(2075)는 하우징(2073)에 제공된다. 하우징(2071)과 하우징(2073)은 연결부(2076)로 서로 접속되고, 하우징(2071)과 하우징(2073) 사이의 각도를 연결부(2076)에 의하여 변경할 수 있다. 표시부(2072)의 화상을 연결부(2076)에서의 하우징(2071)과 하우징(2073) 사이의 각도에 따라 전환하여도 좋다. 표시부(2072)의 터치 조작에 의하여, 영상 녹화의 개시 및 정지, 확대 및 줌 조정, 및 촬영 범위의 변경 등 다양한 조작을 수행할 수 있다.
도 19의 (D)의 휴대용 게임기(2110)는 하우징(2111), 표시부(2112), 스피커(2113), LED 램프(2114), 조작 키 버튼(2115), 접속 단자(2116), 카메라(2117), 마이크로폰(2118), 및 기록 매체 판독부(2119)를 포함한다.
도 19의 (E)의 전기 냉동 냉장고(2150)는 하우징(2151), 냉장실 도어(2152), 및 냉동실 도어(2153) 등을 포함한다.
도 19의 (F)의 자동차(2170)는 차체(2171), 차륜(2172), 대시보드(2173), 및 라이트(2174) 등을 포함한다.
(실시형태 4)
본 실시형태에서는, Si 트랜지스터 및 OS 트랜지스터를 포함하는 반도체 장치에 대하여 설명한다. 여기서, 이러한 반도체 장치의 구조에 대하여 실시형태 2의 NOSRAM(300)을 사용하여 설명한다.
<<NOSRAM의 적층 구조>>
NOSRAM(300)의 구조에 대하여 도 20을 참조하여 설명한다. 도 20은 예로서 메모리 셀(30)의 단면을 나타낸 것이다. NOSRAM(300)은 단결정 실리콘 웨이퍼(5500), 및 층(LX1 내지 LX10)을 포함하는 적층을 포함한다. 층(LX1 내지 LX10)은 트랜지스터, 배선, 전극, 및 플러그 등을 포함한다.
층(LX1)에서는, 트랜지스터(MP2) 등의, NOSRAM(300)에 포함되는 Si 트랜지스터트가 제공된다. Si 트랜지스터의 채널 형성 영역은 단결정 실리콘 웨이퍼(5500)에 제공된다.
층(LX7)은 트랜지스터(MN5) 등의 OS 트랜지스터를 포함한다. 또한, OS 트랜지스터의 백 게이트 전극은 층(LX6)에 제공된다. 여기서 OS 트랜지스터는 이하에 설명하는 OS 트랜지스터(5001)와 비슷한 구조를 가진다(도 22의 (A) 참조).
층(LX8)은 용량 소자(C1)를 포함한다. 용량 소자(C1)는, 도 21의 예에서 나타낸 바와 같이 층(LX7)의 아래에 제공될 수 있다. 용량 소자(C1)는 도 21의 층(LX4)에 제공된다.
또한 도 20 및 도 21은 NOSRAM(300)의 적층 구조를 나타낸 단면도이고, 특정의 선을 따라 취한 NOSRAM(300)의 단면도는 아니다. 다음으로, OS 트랜지스터의 구조예에 대하여 도 22의 (A) 및 (B)를 참조하여 설명한다.
<OS 트랜지스터의 구조예 1>
도 22의 (A)는 OS 트랜지스터의 구조예를 도시한 것이다. 도 22의 (A)의 OS 트랜지스터(5001)는 금속 산화물 트랜지스터이다. OS 트랜지스터(5001)의 채널 길이 방향의 단면도를 도 22의 (A)의 왼쪽 도면에 도시하고, OS 트랜지스터(5001)의 채널 폭 방향의 단면도를 도 22의 (A)의 오른쪽 도면에 도시하였다.
절연 표면 위, 여기서는 절연층(5021) 위에 OS 트랜지스터(5001)가 형성된다. OS 트랜지스터(5001)는 절연층(5028 및 5029)으로 덮인다. OS 트랜지스터(5001)는 절연층(5022 내지 5027 그리고 5030 내지 5032), 금속 산화물층(5011 내지 5013), 및 도전층(5050 내지 5054)을 포함한다.
또한, 도면의 절연층, 금속 산화물층, 및 도전체 등은 단층 구조 또는 적층 구조를 가져도 좋다. 이들 요소는, 스퍼터링, 분자선 에피택시(MBE: molecular beam epitaxy), 펄스 레이저 퇴적(PLA), CVD, 및 원자층 퇴적(ALD: atomic layer deposition) 등 다양한 퇴적 방법 중 임의의 것에 의하여 형성될 수 있다. CVD의 예에는 플라스마 CVD(plasma-enhanced CVD), 열 CVD, 및 유기 금속 CVD가 포함된다.
금속 산화물층(5011 내지 5013)을 통틀어 산화물층(5010)이라고 한다. 도 22의 (A)에 도시된 바와 같이, 산화물층(5010)은 금속 산화물층(5011), 금속 산화물층(5012), 및 금속 산화물층(5013)이 이 순서대로 적층된 부분을 포함한다. OS 트랜지스터(5001)가 온이면, 주로 산화물층(5010)의 금속 산화물층(5012)에 채널이 형성된다.
OS 트랜지스터(5001)의 게이트 전극은 도전층(5050)을 사용하여 형성된다. OS 트랜지스터(5001)의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극은 도전층(5051 및 5052)을 사용하여 형성된다. 도전층(5050 내지 5052)은 배리어층으로서 기능하는 절연층(5030 내지 5032)으로 덮여 있다. OS 트랜지스터(5001)의 백 게이트 전극은 도전층(5053 및 5054)의 적층을 사용하여 형성된다. OS 트랜지스터(5001)는 백 게이트 전극을 반드시 포함할 필요는 없다. 후술하는 OS 트랜지스터(5002)에 대해서도 마찬가지이다.
게이트(프런트 게이트) 측의 게이트 절연층은 절연층(5027)을 사용하여 형성된다. 백 게이트 측의 게이트 절연층은 절연층들(5024 내지 5026)의 적층을 사용하여 형성된다. 절연층(5028)은 층간 절연층이다. 절연층(5029)은 배리어층이다.
금속 산화물층(5013)은 금속 산화물층(5011 및 5012)과 도전층(5051 및 5052)으로 이루어지는 적층을 덮는다. 절연층(5027)은 금속 산화물층(5013)을 덮는다. 도전층(5051 및 5052) 각각은 금속 산화물층(5013) 및 절연층(5027)을 개재(介在)하여 도전층(5050)과 중첩되는 영역을 포함한다.
도전층(5050 내지 5054)에 사용되는 도전 재료의 예에는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체; 니켈 실리사이드 등의 실리사이드; 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 또는 스칸듐 등의 금속; 및 상기 금속을 그 성분으로서 포함하는 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 또는 질화 텅스텐)이 포함된다. 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전 재료를 사용할 수 있다.
예를 들어, 도전층(5050)은 질화 탄탈럼 또는 텅스텐의 단층이다. 또는, 도전층(5050)이 2층 구조 또는 3층 구조를 가지는 경우, 다음과 같은 조합을 사용할 수 있다: 알루미늄과 타이타늄; 질화 타이타늄과 타이타늄; 질화 타이타늄과 텅스텐; 질화 탄탈럼과 텅스텐; 질화 텅스텐과 텅스텐; 타이타늄, 알루미늄, 및 타이타늄; 질화 타이타늄, 알루미늄, 및 타이타늄; 그리고 질화 타이타늄, 알루미늄, 및 질화 타이타늄이다. 먼저 설명한 도전체가 절연층(5027) 측의 층에 사용된다.
도전층(5051 및 5052)은 같은 층 구조를 가진다. 예를 들어, 도전층(5051)이 단층인 경우에는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속들 중 임의의 것, 또는 이들 금속 중 임의의 것을 주성분으로서 포함하는 합금을 사용할 수 있다. 또는, 도전층(5051)이 2층 구조 또는 3층 구조의 층을 가지는 경우, 다음과 같은 조합을 사용할 수 있다: 타이타늄과 알루미늄; 텅스텐과 알루미늄; 텅스텐과 구리; 구리 마그네슘 알루미늄 합금과 구리; 타이타늄막과 구리; 타이타늄 또는 질화 타이타늄, 알루미늄 또는 구리, 및 타이타늄 또는 질화 타이타늄; 그리고 몰리브데넘 또는 질화 몰리브데넘, 알루미늄 또는 구리, 및 몰리브데넘 또는 질화 몰리브데넘 등이 있다. 먼저 설명한 도전체가 절연층(5027) 측의 층에 사용된다.
예를 들어, 도전층(5053)을 수소 배리어성을 가지는 도전층(예를 들어, 질화 탄탈럼층)으로 하고, 도전층(5054)을 도전층(5053)보다 도전율이 높은 도전층(예를 들어, 텅스텐)으로 하는 것이 바람직하다. 이러한 구조에 의하여, 도전층(5053)과 도전층(5054)의 적층은 배선으로서 기능하고 산화물층(5010)으로의 수소 확산을 억제하는 기능을 가진다.
절연층(5021 내지 5032)에 사용되는 절연 재료의 예에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 알루미늄 실리케이트가 포함된다. 절연층(5021 내지 5032)은 이들 절연 재료의 단층 구조 또는 적층 구조를 사용하여 형성한다. 절연층(5021 내지 5032)에 사용되는 층은 복수의 절연 재료를 포함하여도 좋다.
또한 본 명세서 등에서 산화질화물이란 질소보다 많은 산소를 포함하는 물질을 말하고, 질화산화물이란 산소보다 많은 질소를 포함하는 물질을 말한다.
OS 트랜지스터(5001)에서는, 산소 배리어성 및 수소 배리어성을 가지는 절연층(이하에서는, 이러한 절연층을 배리어층이라고 함)에 의하여 산화물층(5010)이 둘러싸이는 것이 바람직하다. 이러한 구조에 의하여, 산화물층(5010)으로부터의 산소 방출 및 산화물층(5010)으로의 수소 침입을 억제할 수 있으므로, OS 트랜지스터(5001)의 신뢰성 및 전기 특성을 향상시킬 수 있다.
예를 들어, 절연층(5029)은 배리어층으로서 기능하고 절연층(5021, 5022, 및 5024) 중 적어도 하나는 배리어층으로서 기능한다. 배리어층은 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 질화 실리콘 등의 재료를 사용하여 형성할 수 있다. 또한 산화물층(5010)과 도전층(5050) 사이에 배리어층이 제공되어도 좋다. 또는, 산소 배리어성 및 수소 배리어성을 가지는 금속 산화물층을 금속 산화물층(5013)으로서 제공하여도 좋다.
절연층(5030)은 도전층(5050)의 산화를 방지하는 배리어층인 것이 바람직하다. 절연층(5030)이 산소 배리어성을 가지면, 절연층(5028) 등으로부터 방출되는 산소로 인한 도전층(5050)의 산화를 억제할 수 있다. 예를 들어, 절연층(5030)은 산화 알루미늄 등의 금속 산화물을 사용하여 형성할 수 있다.
절연층(5021 내지 5032)의 구조예에 대하여 설명한다. 이 예에서는, 절연층들(5021, 5022, 5025, 5029, 및 5030 내지 5032) 각각이 배리어층으로서 기능한다. 절연층(5026 내지 5028)은 과잉 산소를 포함한 산화물층이다. 절연층(5021)은 질화 실리콘을 사용하여 형성된다. 절연층(5022)은 산화 알루미늄을 사용하여 형성된다. 절연층(5023)은 산화질화 실리콘을 사용하여 형성된다. 백 게이트 측의 게이트 절연층(5024 내지 5026)은 산화 실리콘, 산화 알루미늄, 및 산화 실리콘의 적층을 사용하여 형성된다. 프런트 게이트 측의 게이트 절연층(5027)은 산화질화 실리콘을 사용하여 형성된다. 층간 절연층(5028)은 산화 실리콘을 사용하여 형성된다. 절연층(5029 그리고 5030 내지 5032)은 산화 알루미늄을 사용하여 형성된다.
도 22의 (A)는 산화물층(5010)이 3층 구조를 가지는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 산화물층(5010)은 금속 산화물층(5011 또는 5013)이 없는 2층 구조를 가질 수 있거나, 금속 산화물층들(5011 및 5012) 중 하나로 구성되어도 좋다. 또는, 산화물층(5010)은 4층 이상의 금속 산화물층으로 구성되어도 좋다.
<<OS 트랜지스터의 구조예 2>>
도 22의 (B)는 OS 트랜지스터의 구조예를 도시한 것이다. 도 22의 (B)의 OS 트랜지스터(5002)는 OS 트랜지스터(5001)의 변형예이다. OS 트랜지스터(5002)는 게이트 전극의 구조에서 OS 트랜지스터(5001)와 주로 상이하다. OS 트랜지스터(5002)의 채널 길이 방향의 단면도를 도 22의 (B)의 왼쪽 도면에 도시하고, OS 트랜지스터(5002)의 채널 폭 방향의 단면도를 도 22의 (B)의 오른쪽 도면에 도시하였다.
금속 산화물층(5013), 절연층(5027), 및 도전층(5050)은 절연층(5028)에 형성된 개구부에 제공된다. 바꿔 말하면, 절연층(5028)의 개구부를 사용하여 자기정합적(self-aligning manner)으로 게이트 전극을 형성한다. 따라서, OS 트랜지스터(5002)에서 게이트 전극(5050)은 게이트 절연층(5017)을 개재하여 소스 전극 또는 드레인 전극(5051 또는 5052)과 중첩되는 영역을 포함하지 않는다. 그러므로, 게이트 소스 기생 용량 및 게이트 드레인 기생 용량을 저감할 수 있고 주파수 특성을 향상시킬 수 있다. 또한 절연층(5028)의 개구부에 의하여 게이트 전극 폭을 제어할 수 있어, 채널 길이가 짧은 OS 트랜지스터를 제작하는 것이 용이하다.
OS 트랜지스터의 채널 형성 영역은 CAC-OS(cloud-aligned composite oxide semiconductor)를 포함하는 것이 바람직하다.
CAC-OS는 재료의 일부에서 도전 기능을 가지고, 재료의 다른 일부에서 절연 기능을 가지고, 전체로서 CAC-OS는 반도체로서 기능한다. 또한 CAC-OS가 트랜지스터의 활성층에 사용되는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흘리게 하기 위한 것이고, 절연성 기능은 캐리어로서 기능하는 전자를 흘리지 않게 하기 위한 것이다. 도전성 기능과 절연성 기능을 상호 보완적으로 작용시킴으로써, CAC-OS는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS에서는, 기능을 분리함으로써 각 기능을 최대화시킬 수 있다.
CAC-OS는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 도전 기능을 가지고, 절연성 영역은 절연 기능을 가진다. 재료 내의 도전성 영역 및 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전성 영역 및 절연성 영역은 재료 내에서 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 있는 것이 관찰되는 경우가 있다.
또한 CAC-OS에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 가지고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS는 밴드 갭이 상이한 성분을 포함한다. 예를 들어 CAC-OS는 절연성 영역에 기인하는 와이드(wide) 갭을 가지는 성분과 도전성 영역에 기인하는 내로(narrow) 갭을 가지는 성분을 포함한다. 이러한 구성의 경우에서는 주로 내로갭을 가지는 성분에서 캐리어가 흐른다. 내로갭을 가지는 성분은 와이드갭을 가지는 성분을 보완하고, 내로갭을 가지는 성분에 연동하여 와이드갭을 가지는 성분에서도 캐리어가 흐른다. 그러므로, CAC-OS가 트랜지스터의 채널 형성 영역에 사용되는 경우에는, OS 트랜지스터의 높은 전류 구동 능력 및 높은 전계 효과 이동도를 얻을 수 있다.
금속 산화물 반도체는 결정성에 따라 단결정 금속 산화물 반도체와 비단결정 금속 산화물 반도체로 분류된다. 비단결정 금속 산화물 반도체의 예로서는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), 및 a-like OS(amorphous-like oxide semiconductor)가 포함된다.
OS 트랜지스터의 채널 형성 영역은 CAAC-OS 또는 nc-OS 등, 결정부를 포함하는 금속 산화물을 포함하는 것이 바람직하다.
CAAC-OS는 c축 배향을 가지고, 그 나노 결정들은 a-b면 방향에서 연결되어 있고, 그 결정 구조는 변형을 가진다. 또한 변형이란, 나노 결정들이 연결된 영역에서, 균일한 격자 배열을 가지는 영역과 균일한 격자 배열을 가지는 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이다. 그러나, 상기 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 오각형의 격자 배열 및 칠각형의 격자 배열 등이 변형에 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰할 수 없다. 즉, 격자 배열의 변형으로 인하여 결정립계의 형성이 억제된다. 이것은, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이하, In층이라고 함), 그리고 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층이라고 함)이 적층된 층상 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M으로 치환되는 경우, 상기 층을 (In, M)층이라고 할 수도 있다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다. a-like OS는 공동 또는 밀도가 낮은 영역을 가진다. a-like OS는 nc-OS 및 CAAC-OS보다 결정성이 낮다.
본 명세서 등에서, CAC는 금속 산화물 반도체의 기능 또는 재료를 말하고, CAAC는 금속 산화물 반도체의 결정 구조를 말한다.
(실시예 1)
본 실시예에서, 실시형태 2의 NOSRAM의 설계, 제작 공정, 및 성능 등에 대하여 설명한다. 또한 실시형태 2와 비슷한 구성 요소는 이 실시예에서 설명하지 않는다.
<<NOSRAM 메모리 셀>>
1M비트 2T1C 게인 셀 NOSRAM은 60nm OS 트랜지스터 프로세스와 파운드리 65nm CMOS 프로세스의 조합을 사용하여 제작되었다. OS 트랜지스터는 결정성 In-Ga-Zn 산화물을 사용하여 제작되었다. 도 23의 (A) 내지 (D)는 제작된 NOSRAM의 메모리 셀의 회로도, 레플리카 셀의 회로도, 노드 바이어스 조건, 및 타이밍 차트를 각각 나타낸 것이다.
전압 VDD는 논리 회로의 전원 전압이고 1.2V이다. 전압 VWL은 워드선(WWL 및 RWL)의 고레벨 전압이고 3.3V이다. 전압 VSL은 소스선의 고레벨 전압이고 1.6V이다.
메모리 셀(80)은 2T1C 게인 셀이고 OS 트랜지스터(MW), Si 트랜지스터(MR), 용량 소자(CS), 및 노드(SN)를 포함한다. 도 23의 (D)의 Vsn은 노드(SN)의 전압이다. OS 트랜지스터(MW)는 기록 트랜지스터이고 백 게이트를 포함한다. Si 트랜지스터(MR)는 판독 트랜지스터이다. 메모리 셀(80)은 워드선(WWL 및 RWL), 비트선(WBL 및 RBL), 및 소스선(SL)에 전기적으로 접속된다.
NOSRAM의 메모리 셀의 기억 노드는 OS 트랜지스터를 통하여 충전한다. OS 트랜지스터는 오프 상태 전류가 매우 작기 때문에, OS 트랜지스터는 전하를 누설하지 않는다. 한편, 65nm CMOS 로직 프로세스에서는, Si 트랜지스터의 게이트 절연물의 두께 Tox는 2nm 내지 3nm이다. 판독 트랜지스터의 게이트 절연물의 두께 때, 게이트 누설 때문에 기억 노드에 저장된 전하는 누설된다. 게이트 누설을 저감시키기 위하여, 상기 NOSRAM은 Si 트랜지스터(MR)로서 두꺼운 게이트 절연물 Si 트랜지스터를 가진다. 두꺼운 게이트 절연물 Si 트랜지스터는 파운드리의 표준 로직 플랫폼에서 입출력(I/O) 장치에 제공된다.
NOSRAM의 메모리 셀은 게인 셀이기 때문에 NOSRAM의 축적 용량(storage capacitance)을 저감할 수 있다. 따라서, 메모리 셀(80)의 용량 소자(CS)로의 3D 용량 소자(3D capacitor) 구조의 적용이 반드시 필요한 것은 아니다. 용량 소자(CS)는 0.92fF의 MIM 용량 소자이다. 축적 용량의 저감에 의하여 기록 시간을 단축할 수 있다. 또한 메모리 셀(80)의 기억 시간은 85℃에서 1시간을 넘는다. 또한, 메모리 셀(80)은 비파괴 판독을 채용하므로 판독 사이클에서 재기록이 필요 없어, 판독 시간의 단축에 이어진다.
레플리카 셀(85)은 OS 트랜지스터(DW), Si 트랜지스터(DR 및 DS), 및 용량 소자(CD)를 포함한다. OS 트랜지스터(DW)의 사양은 OS 트랜지스터(MW)의 사양과 같다. GND(접지 전위)는 OS 트랜지스터(DR)의 게이트에 입력된다. 용량 소자(CD)는 용량 소자(CS)처럼 0.92fF의 MIM 용량 소자이다.
전압 VDUM은 Si 트랜지스터(DR)의 게이트에 입력된다. Si 트랜지스터(DS)의 게이트는 워드선(DRWL)에 전기적으로 접속된다. Si 트랜지스터(DR 및 DS)는 Si 트랜지스터(MR)처럼, 두꺼운 게이트 절연물을 가지는 Si 트랜지스터이다.
OS 트랜지스터(MW 및 DW) 각각의 W(채널 폭)/L(채널 길이)은 60nm/60nm이다. Si 트랜지스터(MR 및 DR) 각각의 W/L는 320nm/240nm이다. Si 트랜지스터(DS)의 W/L는 320nm/400nm이다.
도 24는 메모리 셀(80)의 레이아웃의 분해도이다. 도 24는 64개의 메모리 셀(80)(8개의 워드선, 8개의 비트선)을 도시한 것이다. OS 트랜지스터(MW 및 DW)는 Si 트랜지스터(MR, DR, 및 DS) 위에 적층된다. 용량 소자(CS 및 CD)는 OS 트랜지스터(MW 및 DW) 위에 적층된다.
<<NOSRAM 마크로의 설계 및 특성>>
도 25는 NOSRAM 마크로의 아키텍처를 나타낸 것이다. 도 25에 나타낸 NOSRAM 마크로(800)는 4개의 서브 어레이(801[00] 내지 801[11]) 및 글로벌 미드로직 회로(803)를 포함한다. 서브 어레이(801)의 용량은 64k비트이다.
서브 어레이(801)는 4개의 메모리 셀 어레이(810_0T, 810_1T, 810_0B, 및 810_1B), 4개의 행 회로(812_0T, 812_1T, 812_0B, 및 812_1B), 2개의 열 회로(813_0 및 813_1), 및 로컬 미드로직 회로(814)를 포함한다. 메모리 셀들(810_0T 및 810_0B)은 열 회로(813_0)를 공유한다. 메모리 셀 어레이들(810_1T 및 810_1B)은 열 회로(813_1)를 공유한다. 메모리 셀 어레이(810)의 용량은 16k비트이다. 메모리 셀 어레이(810)는 2행Х2열의 더미 셀 링(811)을 포함하는 132행Х132열의 구조를 가진다.
도 26의 (A)는 서브 어레이(801)의 비트선 구조를 나타낸 것이다. 도 26의 (B)는 열 회로(813_0)의 주요부의 회로 구조를 나타낸 것이다.
메모리 셀 어레이(810_0T)는 셀 어레이(820_T) 및 레플리카 셀 어레이(821_T)를 포함한다. 더미 셀 링(811)은 도 26의 (A)에 나타내지 않았다. 셀 어레이(820_T)에서는, 각 비트선에 128개의 메모리 셀(80)이 제공되고, 각 워드선에 128개의 메모리 셀(80)이 제공된다. 소스선(SL)은 인접된 2개의 열에 의하여 공유된다.
기존의 판독 방법에서는, 데이터 0/1 판정을 위한 판독 판정 전압으로서 외부 입력 전압이 사용된다. 본 실시예의 신규 판독 방법에서는, 판독 판정 전압은 레플리카 셀에서 생성된다. 레플리카 셀의 이용에 의하여 판독 워드선을 "L"로 할 때부터 감지 증폭기가 활성화될 때까지의 시간 Tsns를 단축할 수 있다. 각 셀 어레이에서 판독 판정 전압을 생성한 결과, PVT 편차에 대하여 로버스트한 판독 동작이 된다.
비트선들(RBL_T 및 RBL_B) 각각은 하나의 레플리카 셀(85)을 가진다. 예를 들어, 메모리 셀 어레이(810_0B)의 데이터가 판독될 때, 레플리카 셀 어레이(821_T)의 워드선(DRWL_T)을 "L"로 한다. 레플리카 셀 어레이(821_T)의 128개의 레플리카 셀(85) 각각은 참조 신호를 생성한다. 참조 신호는 비트선(RBL_T0 내지 RBL_T127)에 출력된다. 감지 증폭기가 활성화될 때의 비트선(RBL_T0 내지 RBL_T127)의 전압을 판독 판정 전압으로서 사용함으로써, 열 회로(813_0)는 비트선(RBL_B0 내지 RBL_B127)에 판독된 데이터의 0/1 판정을 수행한다.
본 판독 방식과 기존의 판독 방식에 따른 판독 속도의 비교는 상이한 PVT(프로세스, 전압, 및 온도) 조건하에서 시뮬레이션을 통하여 수행되었다. 도 27은 비교 결과를 나타낸 것이다. Tsns는 64k비트 서브 어레이(801)의 테스트 벤치에서 견적되었다. 상기 결과는, 본 판독 방식이 기존의 판독 방식에 비하여 고속 동작 및 높은 로버스트성을 실현하는 것을 나타낸다. 또한, 기존의 방식의 판독 판정 전압은 0.4V이다.
<<1M비트 NOSRAM>>
1M비트 NOSRAM은 65nm OS/60nm CMOS의 하이브리드 프로세스를 사용하여 제작되었다. 도 28의 (A) 및 (B)는 각각, 제작된 NOSRAM의 다이의 현미경 사진 및 메모리 셀의 단면 현미경 사진을 나타낸 것이다. 도 28의 (C)는 NOSRAM의 사양을 나타낸 것이다.
NOSRAM에는, 클럭 생성기(CLK Gen.) 및 MBIST(memory built-in self-test) 블록이 제공되었다. 1M비트 NOSRAM 마크로는 4개의 NOSRAM 마크로(800)를 포함한다. 9개의 금속 배선층이 BEOL(Back-End-Of-Line)에 형성된다.
NOSRAM의 데이터 유지는 85℃에서 1시간을 초과한다. 최대 동작 주파수는 실온에서 140MHz이었다. 도 29의 (A) 내지 (C)는 -40℃, 25℃, 및 85℃의 온도 범위에서의 쉬무 플롯(전압 VDD, 전위 VSL, 및 전위 VWL 대 동작 주파수)을 나타낸 것이다. 1M비트 NOSRAM 마크로는 -40℃ 내지 85℃의 온도 범위에서 130MHz의 클럭 주파수를 실현한다. 바꿔 말하면, NOSRAM은 넓은 범위의 용도에 적합하다.
상기 NOSRAM의 스탠바이 전력 및 액티브 전력은 각각 31μW 및 64μW/MHz이다. 장기간 데이터 유지 특성은 파워 게이팅에 의한 누설 전류를 저감할 수 있다. 따라서, NOSRAM은 고성능 및 저전력을 요구하는 디바이스의 임베디드(embeded) 메모리로서 적합하게 사용될 수 있다.
QS, QSb, SN: 노드,
C1, C3, CD, CS: 용량 소자,
DR2, DR4, DS, DS2, DS4, DW, DW2, MN1, MN2, MN3, MN5, MP2, MP3, MR3, MW3, M1, M2, M3, M4, M5, M6, M7: 트랜지스터,
DW, MW: OS 트랜지스터,
MR: Si 트랜지스터,
BL, WBL, RBL, REFBL: 비트선,
WWL, RWL, DRWL: 워드선,
SL: 소스선,
PL, PLDUM, PLDDD, PLSSS, BGL: 배선,
10, 11, 12, 13, 14, 30, 80: 메모리 셀,
20, 21, 22, 23, 35, 85: 레플리카 셀,
25: 판독 회로, 26: 기록 회로, 27: 선택 회로,
40, 44: AND 회로, 41: 레벨 시프터, 42: 버퍼 회로, 45: 레벨 시프터, 46: 인버터 회로, 50: 감지 증폭기, 51, 52: 아날로그 스위치, 53, 54: OR 회로,
100: NOSRAM, 110: 제어 회로, 112: 행 회로, 113: 열 회로, 115, 125: 메모리 셀 어레이, 116, 126: 레플리카 셀 어레이, 123: 열 회로,
190, 191, 193: 곡선,
300, 301, 302: NOSRAM, 310: 제어 회로, 312: 행 회로, 313: 열 회로, 315: 프리디코더, 320: 열 디코더, 321: 프리차지 회로, 322: 감지 증폭기, 324: 기록 드라이버, 325: 소스선 드라이버, 330: 블록, 335: 레플리카 셀 어레이, 340: 회로, 350: 서브 어레이, 355: 마크로, 360: 제어 회로, 361: 프리디코더, 363: 논리 회로, 370: 제어 회로, 371: 프리디코더,
400: MCU(micro controller unit), 405: 버스, 410: 프로세서 코어, 412: 클럭 생성 회로, 413: PMU(power management unit), 415: 주변 회로, 430: 메모리부, 432: NOSRAM, 434: 기억 장치,
800: NOSRAM 마크로, 801: 서브 어레이, 803: 글로벌 미드로직 회로(global midlogic circuit), 810, 810_0T, 810_1T, 810_0B, 810_1B: 메모리 셀 어레이, 811: 더미 셀 링, 812_0T, 812_1T, 812_0B, 812_1B: 행 회로, 813, 813_0, 813_1: 열 회로, 814: 글로벌 미드로직 회로, 820_T: 로컬 어레이, 821_T: 레플리카 셀 어레이,
2010: 정보 단말, 2011: 하우징, 2012: 표시부, 2013: 조작 버튼, 2014: 외부 접속부, 2015: 스피커, 2016: 마이크로폰, 2051: 하우징, 2052: 표시부, 2053: 키보드, 2054: 포인팅 디바이스, 2070: 비디오 카메라, 2071: 하우징, 2072: 표시부,
2073: 하우징, 2074: 조작 키, 2075: 렌즈, 2076: 연결부,
2110: 휴대용 게임기, 2111: 하우징, 2112: 표시부, 2113: 스피커, 2114: LED 램프, 2115: 조작 키 버튼, 2116: 접속 단자, 2117: 카메라, 2118: 마이크로폰, 2119: 기록 매체 판독부, 2150: 냉동 냉장고, 2151: 하우징, 2152: 냉장실 문, 2153: 냉동실 문, 2170: 자동차, 2171: 차체, 2172: 차륜, 2173: 대시보드, 2174: 라이트,
5001, 5002: OS 트랜지스터, 5010: 산화물층, 5011, 5012, 5013: 금속 산화물층, 5021, 5022, 5023, 5024, 5025, 5026, 5027, 5028, 5029, 5030, 5031, 5032: 절연층, 5050, 5051, 5052, 5053, 5054: 도전층, 5500: 단결정 실리콘 웨이퍼, LX1, LX2, LX3, LX4, LX5, LX6, LX7, LX8, LX9, LX10: 층,
7000: 전자 부품, 7001: 납, 7002: 인쇄 회로 기판, 7004: 회로 기판, 7110: 칩
본 출원은 2016년 9월 12일에 일본 특허청에 출원된 일련 번호 2016-177842의 일본 특허 출원 및 2017년 3월 15일에 일본 특허청에 출원된 일련 번호 2017-050193의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (14)

  1. 기억 장치로서,
    제 1 셀;
    제 2 셀;
    제 3 셀;
    제 4 셀;
    판독 회로;
    제 1 워드선;
    제 2 워드선;
    제 3 워드선;
    제 1 비트선;
    제 2 비트선;
    제 3 비트선;
    제 4 비트선;
    제 5 비트선;
    제 6 비트선;
    제 1 소스선;
    제 2 소스선;
    제 1 배선; 및
    제 2 배선
    을 포함하고,
    상기 제 1 셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 3 워드선, 상기 제 3 비트선, 및 상기 제 2 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트 및 제 2 단자는 각각 상기 제 1 배선 및 상기 제 1 소스선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트 및 제 1 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 셀은 제 4 트랜지스터, 제 5 트랜지스터, 및 제 1 용량 소자를 포함하고,
    상기 제 4 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 1 워드선, 상기 제 1 비트선, 및 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 1 단자 및 제 2 단자는 각각 상기 제 5 트랜지스터의 상기 게이트 및 상기 제 2 워드선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 1 단자 및 제 2 단자는 각각 상기 제 1 소스선 및 상기 제 2 비트선에 전기적으로 접속되고,
    상기 제 3 셀은 제 6 트랜지스터 및 제 7 트랜지스터를 포함하고,
    상기 제 6 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 3 워드선, 상기 제 6 비트선, 및 상기 제 7 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트 및 제 2 단자는 각각 상기 제1 배선 및 상기 제 2 소스선에 전기적으로 접속되고,
    상기 제 4 셀은 제 8 트랜지스터, 제 9 트랜지스터, 및 제 2 용량 소자를 포함하고,
    상기 제 8 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 1 워드선, 상기 제 4 비트선, 및 상기 제 9 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 용량 소자의 제 1 단자 및 제 2 단자는 각각 상기 제 9 트랜지스터의 상기 게이트 및 상기 제 2 워드선에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 제 1 단자 및 제 2 단자는 각각 상기 제 2 소스선 및 상기 제 5 비트선에 전기적으로 접속되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 5 트랜지스터는 도전형이 같고,
    상기 판독 회로는 상기 제 3 비트선의 전위와 상기 제 2 비트선의 전위를 비교하여 상기 비교 결과에 기초한 전위를 출력하고,
    상기 판독 회로의 출력 단자는 상기 제 1 셀 및 상기 제 2 셀에 전기적으로 접속되지 않는, 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 4 트랜지스터의 채널 형성 영역은 금속 산화물을 포함하는, 기억 장치.
  3. 기억 장치로서,
    제 1 메모리 셀 어레이;
    제 2 메모리 셀 어레이; 및
    열 회로
    를 포함하고,
    상기 제 1 메모리 셀 어레이는
    제 1 셀;
    제 2 셀;
    제 1 워드선;
    제 2 워드선;
    제 3 워드선;
    제 1 비트선;
    제 2 비트선;
    제 1 소스선;
    제 1 배선; 및
    제 2 배선을 포함하고,
    상기 제 2 메모리 셀 어레이는
    제 3 셀;
    제 4 셀;
    제 4 워드선;
    제 5 워드선;
    제 6 워드선;
    제 3 비트선;
    제 4 비트선;
    제 2 소스선; 및
    제 3 배선을 포함하고,
    상기 열 회로는 상기 제 1 비트선, 상기 제 2 비트선, 상기 제 1 소스선, 상기 제 3 비트선, 상기 제 4 비트선, 및 상기 제 2 소스선에 전기적으로 접속되고,
    상기 열 회로는 감지 증폭기, 제 1 회로, 제 2 회로, 제 3 회로, 및 제 4 회로를 포함하고,
    상기 감지 증폭기는 제 1 노드 및 제 2 노드를 포함하고,
    상기 제 1 회로는 상기 제 2 비트선과 상기 제 2 노드 사이의 전기적 연속성을 제어하고,
    상기 제 2 회로는 상기 제 4 비트선과 상기 제 1 노드 사이의 전기적 연속성을 제어하고,
    상기 제 3 회로는 상기 제 1 비트선과 상기 제 1 노드 사이의 전기적 연속성을 제어하고,
    상기 제 4 회로는 상기 제 3 비트선과 상기 제 2 노드 사이의 전기적 연속성을 제어하고,
    상기 제 1 셀은 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 3 워드선, 상기 제 2 비트선, 및 상기 제 2 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트 및 제 2 단자는 각각 상기 제 1 배선 및 상기 제 1 소스선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트 및 제 1 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 3 셀은 제 4 트랜지스터 및 제 5 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 6 워드선, 상기 제 4 비트선, 및 상기 제 5 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트 및 제 2 단자는 각각 상기 제 3 배선 및 상기 제 2 소스선에 전기적으로 접속되고,
    상기 제 2 셀은 제 6 트랜지스터, 제 7 트랜지스터, 및 제 1 용량 소자를 포함하고,
    상기 제 6 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 1 워드선, 상기 제 1 비트선, 및 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 1 단자 및 제 2 단자는 각각 상기 제 7 트랜지스터의 상기 게이트 및 상기 제 2 워드선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 1 단자 및 제 2 단자는 각각 상기 제 1 소스선 및 상기 제 2 비트선에 전기적으로 접속되고,
    상기 제 4 셀은 제 8 트랜지스터, 제 9 트랜지스터, 및 제 2 용량 소자를 포함하고,
    상기 제 8 트랜지스터의 게이트, 제 1 단자, 및 제 2 단자는 각각 상기 제 4 워드선, 상기 제 3 비트선, 및 상기 제 9 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 용량 소자의 제 1 단자 및 제 2 단자는 각각 상기 제 9 트랜지스터의 상기 게이트 및 상기 제 5 워드선에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 제 1 단자 및 제 2 단자는 각각 상기 제 2 소스선 및 상기 제 4 비트선에 전기적으로 접속되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 7 트랜지스터, 및 상기 제 9 트랜지스터는 도전형이 같은, 기억 장치
  4. 제 3 항에 있어서,
    상기 제 8 트랜지스터의 채널 형성 영역은 금속 산화물을 포함하는, 기억 장치.
  5. 반도체 장치로서,
    프로세서 코어;
    메모리부; 및
    버스
    를 포함하고,
    상기 메모리부는 제 1 항 또는 제 3 항에 따른 기억 장치를 포함하고,
    신호 및 데이터가 상기 버스를 통하여 상기 프로세서 코어와 상기 메모리부 사이에 전송되는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 메모리부는 DRAM, SRAM, 플래시 메모리, 강유전체 RAM, 자기 저항 RAM, 저항 RAM, 및 상변화 RAM 중 적어도 하나를 포함하는, 반도체 장치.
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