KR101662359B1 - 메모리 셀을 포함하는 반도체 장치 - Google Patents

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Abstract

비휘발성 메모리는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 메모리 셀을 포함한다. 제1 트랜지스터는 제1 채널, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는 산화물 반도체 재료로 이루어진 제2 채널, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 소스 전극 및 제2 드레인 전극 중 하나는 제1 게이트 전극에 전기적으로 접속된다. 메모리 셀 내의 데이터 기입은 제2 소스 전극 및 제2 드레인 전극 중 하나와 제1 게이트 전극 간의 노드의 전위를 올림으로써 행해진다. 메모리 셀에서의 데이터 소거는 제2 채널을 자외선으로 조사하고 노드의 전위를 낮춤으로써 행해진다.

Description

메모리 셀을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING MEMORY CELL}
본 발명은 메모리, 특히, 비휘발성 메모리에 관한 것이다. 비휘발성 메모리는 트랜지스터를 포함하고, 트랜지스터는 산화물 반도체를 이용하여 형성된 채널을 포함한다.
도 1에 도시한 것과 같은 반도체 장치는 그 활성층이 비정질 산화물로 이루어진 TFT를 이용하는 메모리로서 제안되어 왔다. 반도체 장치는 제1트랜지스터(20) 및 제2 트랜지스터(21)를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 형성된다. 제2 트랜지스터는 산화물 반도체막을 포함한다. 또한, 특허 문헌 1은 활성층이 비정질 산화물로 이루어진 TFT를 이용하는 ROM 회로를 개시하고 있다.
일본 특개 2006-165532 공보
도 1에 도시한 것과 같은 반도체 장치에서, 데이터 소거가 요구된다.
본 발명의 한 실시형태는 채널이 산화물 반도체 내에 형성된 트랜지스터를 포함하는 비휘발성 메모리를 제공한다. 비휘발성 메모리에서, 보유된 데이터는 쉽게 소거될 수 있다.
본 발명자들은 이후에 설명되는 실험에서, 채널이 산화물 반도체 내에 형성되는 트랜지스터의 Vg(게이트 전압)과 Id(드레인 전류) 간의 관계는 트랜지스터가 자외선으로 조사되기 전과 후에 다르다는 현상을 발견하였다. 이에 따라, 이 현상은 상술한 목적을 달성할 수 있는 것으로 판명되었다.
(실험)
도 2a 및 도 2b는 채널이 산화물 반도체 내에 형성되는 트랜지스터(10)의 Vg(V(볼트)와 Id(A(암페어) 간의 관계의 측정의 예를 도시한다. 도 2a는 Vd(드레인 전압)이 1V인 경우를 도시한다. 곡선 1은 트랜지스터가 자외선으로 조사되기 전에 얻어진 Vg-Id이고, 곡선 2는 트랜지스터가 자외선으로 조사된 직후에 얻어진 Vg-Id 곡선이고, 곡선 3은 트랜지스터가 자외선으로 조사된 후 40시간 동안 트랜지스터가 실온에 방치된 이후에 얻어진 Vg-Id 곡선이다. 도 2b는 Vd(드레인 전압)이 10V인 경우를 도시한다. 곡선 4는 트랜지스터가 자외선으로 조사되기 전에 얻어진 Vg-Id 곡선이고, 곡선 5는 트랜지스터가 자외선으로 조사된 직후에 얻어진 Vg-Id 곡선이고, 곡선 6은 트랜지스터가 자외선으로 조사된 후 40시간 동안 트랜지스터가 실온에 방치된 이후에 얻어진 Vg-Id 곡선이다. 크세논 램프가 광원으로서 이용되었다. 자외선의 광 세기는 약 100,000lx이었고, 조사 시간은 30분이었다. 채널은 비정질의 In-Ga-Zn-O계 산화물 반도체 재료로 이루어진다. 트랜지스터(10)는 보텀 게이트형 트랜지스터이다(도 3 참조).
트랜지스터(10)에 대해 간단히 설명한다. 트랜지스터(10)는 기판(11) 위의 절연층(12) 위에 형성되었고, 게이트 전극(13), 게이트 절연막(14), 산화물 반도체층(15), 소스 전극(16), 드레인 전극(17), 및 패시베이션막(18)을 포함하였다. 채널의 L/W는 3㎛/50㎛이었다.
트랜지스터(10)를 제조하는 방법이 간략히 설명될 것이다. 글래스 기판(아사히 글래스사가 제조한 AN100)이 기판(11)으로서 이용되었다. 두께가 100nm인 산화 실리콘막 및 두께가 150nm인 산화 질화 실리콘막이 CVD법에 의해 기판(11) 위에 성막되어, 절연층(12)을 형성한다.
두께가 100nm인 텅스텐막이 스퍼터링법에 의해 성막되었고, 텅스텐막은 섬 형상으로 가공되어, 게이트 전극(13)을 형성하였다.
두께가 100nm인 산화 질화 실리콘막은 CVD법에 의해 성막되어 게이트 절연막(14)으로 되었다.
두께가 30nm인 In-Ga-Zn-O계 산화물 반도체막이 스퍼터링법에 의해 성막되었고, 산화물 반도체막이 섬 형상으로 가공되어, 산화물 반도체층(15)을 형성하였다.
다음 단계에서, 열처리가 60분 동안 450℃에서 질소 분위기에서, 또는 6분 동안 550℃에서 질소 분위기에서 수행되었다.
도전막을 형성하기 위해, 두께가 100nm인 Ti막이 스퍼터링법에 의해 성막되었고, 두께가 200nm인 Al막이 스퍼터링법에 의해 Ti막 위에 성막되었고, 두께가 100nm인 Ti막이 스퍼터링법에 의해 Al막 위에 성막되었다. 도전막은 소스 전극(16) 및 드레인 전극(17)을 형성하도록 가공되었다.
두께가 300nm인 패시베이션막(18)이 스퍼터링에 의해 성막된다.
다음 단계에서, 열처리가 60분 동안 250℃에서 질소 분위기에서 수행되었다. 컨택트 홀이 패시베이션막(18) 및 게이트 절연막(14) 내에 형성되었고, 다음에 소스 전극(16)과 접하는 배선, 드레인 전극(17)과 접하는 배선, 및 게이트 전극(13)과 접하는 배선이 필요에 따라 형성되었다.
곡선 1은 Vd=1V인 초기 상태에서, 임계 전압(Vth1)이 0V보다 높은(Vth1>0) 것을 보여 주었다. 또한, 트랜지스터(10)는 소위 노멀리 오프 트랜지스터로 판명되었다. 오프 전류는 측정 기구의 측정 하한 아래인 1.E-12A 이하, 즉 1×10-12A 이하로 확인되었다. 비정질 실리콘을 이용하여 채널이 형성되는 트랜지스터의 오프 전류가 10-11 내지 10-9A인 것을 고려하여, 트랜지스터(10)의 오프 전류는 극도로 낮은 것으로 판명되었다.
다음에, 채널이 채널 위로부터 나오는 자외선으로 조사되었다(도 3 참조). 다음에, Vg-Id 곡선이 곡선 1에서 곡선 2로 변화하고, 임계 전압(Vth2)은 0V보다 낮게 된다(Vth2<0). 이에 따라 트랜지스터(10)는 노멀리 온으로 판명되었다.
다음 단계에서, 트랜지스터(10)는 40시간 동안 실온에 방치되었다. 다음에, Vg-Id 곡선은 곡선 2에서 곡선 3으로 변화한다. 곡선 3은 임계 전압(Vth3)이 0V보다 높은(Vth3>0) 것을 보여 주었다. 이에 따라 트랜지스터(10)는 다시 노멀리 오프인 것으로 판명되었다.
Vd=10V일 때에도, 유사한 결과가 얻어졌다(도 2b 참조). 이것은 얻어진 Vg-Id가 Vd의 변화와 관련이 없다는 것을 보여 준다.
상술한 바와 같이, 채널이 산화물 반도체 내에 형성되는 트랜지스터는 일반적으로 노멀리 오프이지만, 트랜지스터는 자외선으로 조사될 때 노멀리 온으로 된다. 그 후 방치한 다음에, 트랜지스터는 다시 노멀리 오프로 된다. 본 발명자들은 이 현상이 데이터가 비휘발성 메모리에서 쉽게 소거되는 것을 가능하게 한다는 것을 발견하였다.
본 발명의 한 실시형태는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 메모리 셀을 포함하는 비휘발성 메모리이다. 제1 트랜지스터는 제1 채널, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는 제2 채널, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 채널은 산화물 반도체 내에 형성된다. 제2 소스 전극 및 제2 드레인 전극 중 하나는 제1 게이트 전극에 전기적으로 접속된다. 메모리 셀 내의 데이터 기입은 제2 소스 전극 및 제2 드레인 전극 중 하나와 제1 게이트 전극 간의 노드의 전위를 올리거나, 또는 노드에 전하를 축적함으로써 이루어진다. 메모리에서의 데이터 소거는 제2 채널을 자외선으로 조사하여 노드의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 이루어진다. 0V의 전압이 제2 게이트 전극에 인가된다. 제2 트랜지스터는 제2 트랜지스터가 자외선으로 조사되기 전에는 노멀리 오프 트랜지스터이다. 제2 트랜지스터는 제2 트랜지스터를 자외선으로 조사함으로써 노멀리 온 트랜지스터로 된다.
본 발명의 한 실시형태는 제1 메모리 셀, 및 제2 메모리 셀을 포함하는 비휘발성 메모리이다. 제1 메모리 셀은 제1 트랜지스터, 제2 트랜지스터, 및 제1 용량 소자를 포함한다. 제1 트랜지스터는 제1 채널, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는 제2 채널, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 채널은 산화물 반도체 내에 형성된다. 제2 소스 전극 및 제2 드레인 전극 중 하나는 제1 게이트 전극 및 제1 용량 소자의 한 전극에 전기적으로 접속된다. 제2 메모리 셀은 제3 트랜지스터, 제4 트랜지스터, 및 제2 용량 소자를 포함한다. 제3 트랜지스터는 제3 채널, 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함한다. 제4 트랜지스터는 제4 채널, 제4 게이트 전극, 제4 소스 전극, 및 제4 드레인 전극을 포함한다. 제4 채널은 산화물 반도체 내에 형성된다. 제4 소스 전극 및 제4 드레인 전극 중 하나는 제3 게이트 전극 및 제2 용량 소자의 한 전극에 전기적으로 접속된다. 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나이고, 또는 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나에 전기적으로 접속된다. 제1 메모리 셀 내의 데이터 기입은 제2 소스 전극 및 제2 드레인 전극 중 하나와 제1 게이트 전극 간의 노드의 전위 및 제 1 용량 소자의 한 전극의 전위를 올리거나, 또는 노드에 전하를 축적함으로써 이루어진다. 제1 메모리 셀에서의 데이터 소거는 제2 채널을 자외선으로 조사하고 노드의 전위 및 제1 용량 소자의 한 전극의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 이루어진다. 제2 메모리 셀 내의 데이터 기입은 제4 소스 전극과 제4 드레인 전극 중 하나와 제3 게이트 전극 간의 노드의 전위 및 제2 용량 소자의 한 전극의 전위를 올림으로써, 또는 노드에 전하를 축적함으로써 이루어진다. 제2 메모리 셀에서의 데이터 소거는 제4 채널을 자외선으로 조사하고 노드의 전위 및 제2 용량 소자의 한 전극의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 이루어진다. 0V의 전압이 제2 게이트 전극 및 제4 게이트 전극에 인가된다. 제2 트랜지스터 및 제4 트랜지스터는 자외선으로 조사되기 전에는 노멀리 오프 트랜지스터이다. 제2 트랜지스터 및 제4 트랜지스터는 제2 트랜지스터 및 제4 트랜지스터를 자외선으로 조사함으로써 노멀리 온 트랜지스터로 된다.
본 발명의 한 실시형태는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함하는 메모리 셀이다. 제1 트랜지스터는 제1 채널, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는 제2 채널, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 채널은 산화물 반도체 내에 형성된다. 제3 트랜지스터는 제3 채널, 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함한다. 제2 소스 전극 및 제2 드레인 전극 중 하나는 제1 게이트 전극에 전기적으로 접속된다. 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나이고, 또는 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나에 전기적으로 접속된다. 메모리 셀 내의 데이터 기입은 제2 소스 전극 및 제2 드레인 전극 중 하나와 제1 게이트 전극 간의 노드의 전위를 올리거나, 또는 노드에 전하를 축적함으로써 이루어진다. 메모리 셀에서의 데이터 소거는 제2 채널을 자외선으로 조사하고 노드의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 이루어진다. 0V의 전압이 제2 게이트 전극에 인가된다. 제2 트랜지스터는 자외선으로 조사되기 전에는 노멀리 오프 트랜지스터이다. 제2 트랜지스터는 제2 트랜지스터를 자외선으로 조사함으로써 노멀리 온 트랜지스터로 된다.
본 발명의 한 실시형태는 트랜지스터 및 용량 소자를 포함하는 메모리 셀을 포함하는 비휘발성 메모리이다. 트랜지스터는 채널, 게이트 전극, 소스 전극, 및 드레인 전극을 포함한다. 채널은 산화물 반도체 내에 형성된다. 소스 전극 및 드레인 전극 중 하나는 용량 소자의 한 전극에 전기적으로 접속된다. 메모리 셀 내의 데이터 기입은 소스 전극 및 드레인 전극 중 하나와 용량 소자의 한 전극 간의 노드의 전위를 올리거나, 또는 노드에 전하를 축적함으로써 이루어진다. 메모리 셀에서의 데이터 소거는 채널을 자외선으로 조사하고 노드의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 이루어진다. 0V의 전압이 게이트 전극에 인가된다. 트랜지스터는 자외선으로 조사되기 전에는 노멀리 오프 트랜지스터이다. 트랜지스터는 그 트랜지스터를 자외선으로 조사함으로써 노멀리 온 트랜지스터로 된다.
본 발명의 한 실시형태에서, 채널이 산화물 반도체 내에 형성되는 트랜지스터가 비휘발성 반도체용으로 이용된다. 0V의 전압이 트랜지스터의 게이트 전극에 인가될 때에도, 메모리 내의 데이터가 쉽게 소거된다. 비휘발성 메모리가 복수의 메모리 셀을 포함할 때, 그 안의 모든 데이터는 한 번에 쉽게 소거될 수 있다.
첨부 도면에서,
도 1은 반도체 장치를 도시한 도면.
도 2a 및 도 2b는 임계 전압의 변화를 도시한 그래프.
도 3은 트랜지스터(10)의 단면도.
도 4는 비휘발성 메모리의 등가 회로를 도시한 도면.
도 5a 내지 도 5c는 비휘발성 메모리의 동작을 도시한 도면.
도 6a 내지 도 6c는 비휘발성 메모리의 동작을 도시한 도면.
도 7a 및 도 7b는 비휘발성 메모리의 단면도 및 상면도.
도 8a 내지 도 8h는 비휘발성 메모리를 제조하는 방법을 도시한 도면.
도 9의 (a) 내지 (g)는 비휘발성 메모리를 제조하는 방법을 도시한 도면.
도 10의 (a) 내지 (d)는 비휘발성 메모리를 제조하는 방법을 도시한 도면.
도 11은 비휘발성 메모리의 단면도.
도 12a 및 도 12b는 비휘발성 메모리의 단면도.
도 13은 비휘발성 메모리의 회로를 도시한 도면.
도 14a 및 14b는 비휘발성 메모리의 동작을 도시한 도면.
도 15는 비휘발성 메모리의 동작을 도시한 도면.
도 16a 및 도 16b는 비휘발성 메모리의 동작을 도시한 도면.
도 17a 및 도 17b는 비휘발성 메모리의 동작을 도시한 도면.
도 18a 및 도 18b는 비휘발성 메모리의 동작을 도시한 도면.
도 19는 비휘발성 메모리의 동작을 도시한 도면.
도 20은 비휘발성 메모리의 회로를 도시한 도면.
도 21a 및 도 21b는 비휘발성 메모리의 동작을 도시한 도면.
도 22a 및 도 22b는 비휘발성 메모리의 동작을 도시한 도면.
도 23a 및 도 23b는 비휘발성 메모리의 동작을 도시한 도면.
도 24는 비휘발성 메모리의 동작을 도시한 도면.
도 25는 비휘발성 메모리의 회로를 도시한 도면.
도 26a 및 도 26b는 비휘발성 메모리의 동작을 도시한 도면.
도 27은 비휘발성 메모리의 동작을 도시한 도면.
도 28a 및 도 28b는 비휘발성 메모리의 동작을 도시한 도면.
도 29는 비휘발성 메모리의 동작을 도시한 도면.
도 30은 비휘발성 메모리의 단면도.
도 31a 내지 도 31f는 비휘발성 메모리를 이용하는 전자 기기를 각각 도시한 도면.
본 실시형태들이 이후에 설명될 것이다. 그러나, 본 발명은 여러 가지 다른 모드로 행해질 수 있고, 당업자라면 본 발명의 모드 및 상세가 본 발명의 취지 및 범위를 벗어나지 않고서 다양한 방식으로 변형될 수 있다는 것을 쉽게 이해할 것이다. 따라서, 본 발명은 이후에 설명되는 실시형태의 설명으로 한정되는 것으로 해석되지 않는다. 동일한 참조 번호가 다른 도면에서 동일 부분 또는 유사한 기능을 갖는 부분에 공통으로 붙여지고, 그 설명은 어떤 경우에는 생략된다.
[실시형태 1]
본 발명의 한 실시형태는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 메모리 셀을 포함하는 비휘발성 메모리이다. 제1 트랜지스터는 제1 채널, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는 제2 채널, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 채널은 산화물 반도체 내에 형성된다. 제2 소스 전극 및 제2 드레인 전극 중 하나는 제1 게이트 전극에 전기적으로 접속된다. 메모리 셀 내의 데이터 기입은 제2 소스 전극 및 제2 드레인 전극 중 하나와 제1 게이트 전극 간의 노드의 전위를 올리거나, 또는 노드에 전하를 축적함으로써 이루어진다. 메모리에서의 데이터 소거는 제2 채널을 자외선으로 조사하고 노드의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 이루어진다.
메모리 셀(22)은 제1 트랜지스터(20) 및 제2 트랜지스터(21)를 포함한다(도 4 참조). 제1 트랜지스터(20)는 제1 채널(26), 제1 게이트 전극(23), 전극(24)(제1 소스 전극 및 제1 드레인 전극 중 하나), 및 전극(25)(제1 소스 전극 및 제1 드레인 전극 중 다른 하나)을 포함한다. 제2 트랜지스터(21)는 제2 채널(28), 제2 게이트 전극(27), 전극(29)(제2 소스 전극 및 제2 드레인 전극 중 하나), 및 전극(30)(제2 소스 전극 및 제2 드레인 전극 중 다른 하나)을 포함한다. 전극(29)은 제1 게이트 전극(23)에 전기적으로 접속된다. 다르게는, 전극(29) 및 제1 게이트 전극(23)은 동일한 배선으로 이루어질 수 있다.
제2 채널(28)용의 재료는 산화물 반도체를 포함한다. 제1 채널(26)은 산화물 반도체 재료 이외의 재료, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘-탄소, 갈륨 비소 등으로부터 선택된 것으로 이루어진다. 특히, 단결정 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘-탄소, 또는 갈륨 비소인, 산화물 반도체 이외의 재료를 이용하는 제1 트랜지스터(20)는 적절히 고속 동작할 수 있으므로, 고속 데이터 판독 등이 가능하게 된다. 산화물 반도체층을 포함하는 제2 트랜지스터(21)는 극도로 낮은 오프 전류를 제공한다는 점에 유의한다. 따라서, 제2 트랜지스터(21)가 오프일 때, 제1 트랜지스터(20)의 제1 게이트 전극(23)의 전위는 매우 오랜 기간 동안 유지될 수 있다. 즉, 제2 게이트 전극(27)에 전위가 인가되지 않을 때에도(전력이 오프될 때에도), 데이터가 유지된다. 그러므로, 비휘발성 메모리가 달성된다.
제1 게이트 전극(23)의 전위가 유지될 수 있기 때문에, 데이터 기입, 데이터 유지, 및 데이터 판독이 이루어진다. 또한, 데이터는 자외선 조사에 의해 쉽게 소거될 수 있다.
(동작 방법)
메모리(22)의 동작에 대해 설명한다. 여기서, 제1 트랜지스터(20) 및 제2 트랜지스터(21)는 n형 트랜지스터이다.
1. 데이터 기입, 데이터 유지, 및 데이터 판독
초기 상태에서, 제1 트랜지스터(20) 및 제2 트랜지스터(21)는 오프이다(도 5a 참조).
전압(VG2)이 제2 게이트 전극(27)에 인가되고, 제2 트랜지스터(21)는 온된다. 이것은 VG2≥제2 트랜지스터(21)의 임계 전압(VTH2)(전압 VG2는 전압 VTH2 이상임)를 유지한다. 제2 트랜지스터(21)가 온될 때, 전극(30)의 전위(VSD2)는 전극(29)과 제2 게이트 전극(23) 간의 노드(31)에 인가되어, 노드(31)의 전위가 증가된다. 전하는 전극(30) 및 전극(29)을 통해 노드(31) 내에 축적된다. 노드(31) 및 제1 게이트 전극(23)은 동일한 전위를 갖기 때문에, VSD2가 제1 게이트 전극(23)에 인가될 때 제1 트랜지스터(20)는 온된다. 이것은 VSD2≥제1 트랜지스터(20)의 임계 전압(VTH1)(전압 VSD2은 전압 VTH1 이상임)을 유지한다. 제1 트랜지스터(20)가 온될 때, 전류는 전극(25)으로부터 전극(24)으로 흐른다(도 5b 참조, 데이터 기입).
다음 단계에서, 제2 트랜지스터(21)가 오프되는 전위, 예를 들어, 0V가 제2 게이트 전극(27)에 인가되어, 제2 트랜지스터(21)가 오프된다. 이것은 0<VTH2를 유지한다. 상술한 바와 같이, 제2 트랜지스터(21)의 오프 전류는 극도로 낮아, 노드(31)의 전위는 감소되지 않고 유지된다. 노드(31) 내에 축적된 전하가 유지된다. 노드(31) 및 제1 게이트 전극(23)이 동일한 전위를 갖기 때문에, 제1 트랜지스터(20)는 온으로 남고 전류가 계속 이를 통해 흐른다(도 5c 참조, 데이터 유지 및 데이터 판독). 용량 소자가 전하를 유지하기 위해 노드(31)에 더 제공될 수 있다.
노드(31)의 전위, 즉, 제1 게이트 전극(23)의 전위가 제1 트랜지스터(20)가 오프되고 제2 트랜지스터(21)가 오프되는 전위인 경우에, 제2 트랜지스터(21)의 오프 전류는 극도로 낮기 때문에 노드(31)의 전위는 증가되지 않고 유지된다. 전하는 노드(31) 내에 축적되지 않는다. 제1 트랜지스터(20)는 오프로 유지된다.
2. 데이터 소거
제2 트랜지스터(21)의 제2 채널(28)은 자외선으로 조사된다. 제2 트랜지스터(21)는 자외선으로 조사되지 않고는 노멀리 오프이다. 그러나, 제2 트랜지스터(21)가 자외선으로 조사될 때, 제2 트랜지스터(21)는 노멀리 온, 즉, 온 상태로 된다(도 6a 참조). 0V의 전압이 제2 게이트 전극(27)에 인가될 때에도 제2 트랜지스터(21)는 온으로 된다. 제2 트랜지스터(21)는 자외선이 중지될 때에도 온으로 유지된다.
이때, 전극(30)의 전위는 노드(31)의 전위보다 낮도록 감소된다. 제2 트랜지스터(21)가 온일 때, 제2 노드(31)의 전위는 감소된다. 제2 노드(31) 내에 축적된 전하는 방출된다. 노드(31) 및 제1 게이트 전극(23)은 동일한 전위를 갖기 때문에, 제1 트랜지스터(20)는 오프된다(도 6b 참조, 데이터 소거). 다음 단계에서, 제2 트랜지스터(21)가 그대로 방치되어, 제2 트랜지스터(21)는 노멀리 오프로 된다(도 6c 참조). 상술한 바와 같이, 0V의 전압이 제2 게이트 전극(27)에 인가될 때에도, 데이터는 자외선 조사에 의해서만 소거될 수 있다. 메모리 셀(22)에서의 데이터 소거가 여기서 설명되었지만, 메모리가 복수의 메모리 셀(22)을 포함하는 경우에, 메모리 셀(22) 내의 모든 데이터는 모든 제2 트랜지스터(21)를 자외선으로 조사함으로써 한 번에 소거될 수 있다.
자외선의 파장은 10nm 내지 400nm 범위이다. 상업용 UV 램프, 상업용 엑시머 레이저 등이 광원으로서 이용된다. 조사 세기 및 조사 시간은 파장 및 광원에 의존하고 예를 들어, 각각 약 10,000 내지 200,000lx, 및 약 1 내지 60분이다.
(메모리 셀의 구성)
다음으로, 메모리 셀(22)에서의 제1 트랜지스터(20) 및 제2 트랜지스터(21)를 설명할 것이다(도 7a 및 도 7b 참조). 도 7a는 메모리 셀(22)의 단면도이다. 도 7b는 메모리 셀(22)의 평면도이다. 도 7a는 도 7b에서의 단면 A1-A2 및 단면 B1-B2를 도시한다. 도 7a 및 도 7b에 도시된 메모리 셀(22)은 산화물 반도체 이외의 재료를 이용하여 형성되며 그 메모리 셀의 하부에 있는 제1 트랜지스터(20), 및 산화물 반도체를 이용하여 형성되며 그 메모리 셀의 상부에 있는 제2 트랜지스터(21)를 포함한다. 제1 트랜지스터(20) 및 제2 트랜지스터(21)가 여기서 n형 트랜지스터이지만, 다르게는 p형 트랜지스터일 수 있다는 점에 유의한다. 제1 트랜지스터(20)를 p형 트랜지스터로 만드는 것이 용이하다.
제1 트랜지스터(20)는 단결정 실리콘 등을 이용하여 형성된 기판(100)에 형성된 제1 채널(116), 채널 영역(116)을 사이에 두고 있는 불순물 영역(114) 및 고농도 도핑 영역(120)(총체적으로 간단히 불순물 영역이라 함), 제1 채널(116) 위의 제1 게이트 절연층(108a), 제1 게이트 절연층(108a) 위의 제1 게이트 전극(110a), 불순물 영역(114) 중 하나에 전기적으로 접속된 전극(130a)(제1 소스 전극 및 제1 드레인 전극 중 하나), 및 불순물 영역(114) 중 하나에 전기적으로 접속된 전극(130b)(제1 소스 전극 및 제1 드레인 전극 중 다른 하나)을 포함한다.
측벽 절연층(118)이 제1 게이트 전극(110a)의 측면 위에 형성된다. 또한, 고농도 도핑 영역(120)은 위에서 볼 때, 측벽 절연층(118)과 겹치지 않도록 반도체 기판(100) 내에 형성되고, 금속 화합물 영역(124)이 고농도 도핑 영역(120) 위에 존재한다. 소자 분리 절연층(106)이 제1 트랜지스터(20)를 둘러싸도록 기판(100) 위에 형성된다. 층간 절연층(126) 및 층간 절연층(128)이 제1 트랜지스터(20)를 덮도록 형성된다. 전극(130a) 및 전극(130b)은 각각 층간 절연층(126) 및 층간 절연층(128) 내의 개구를 통해 금속 화합물 영역(124)과 전기적으로 접속된다. 전극(130a) 및 전극(130b)은 각각 금속 화합물 영역(124)을 통해 고농도 도핑 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 제1 게이트 전극(110a)은 전극(130a) 또는 전극(130b)과 동시에 형성된 전극(130c)에 전기적으로 접속된다.
제2 트랜지스터(21)는 층간 절연층(128) 위의 제2 게이트 전극(136d); 제2 게이트 전극(136d) 위의 제2 게이트 절연층(138); 제2 게이트 절연층(138) 위의 산화물 반도체층(140); 및 산화물 반도체층(140) 위에 있고 산화물 반도체층(140)에 전기적으로 접속된 전극(142a)(제2 소스 전극 및 제2 드레인 전극 중 하나) 및 전극(142b)(제2 소스 전극 및 제2 드레인 전극 중 다른 하나)을 포함한다. 제2 채널(28)은 산화물 반도체층(140) 내에 형성된다. 산화물 반도체층(140)은 산화물 반도체층(140) 위로부터 나오는 자외선으로 조사된다.
여기서, 제2 게이트 전극(136d)은 층간 절연층(128) 위에 있는 절연층(132) 내에 매립되도록 형성된다. 또한, 제2 게이트 전극(136d)의 경우와 같이, 전극(136a)은 전극(130a)과 접하도록 형성되고, 전극(136b)은 전극(130b)과 접하도록 형성되고, 전극(136c)은 전극(130c)과 접하도록 형성된다.
보호 절연층(144)이 산화물 반도체층(140)의 일부와 접하도록 제2 트랜지스터(21) 위에 형성된다. 층간 절연층(146)이 보호 절연층(144) 위에 형성된다. 전극(142a) 및 전극(142b)에 이르는 개구가 보호 절연층(144) 및 층간 절연층(146) 내에 제공된다. 전극(150d) 및 전극(150e)은 각각, 개구를 통해 전극(142a) 및 전극(142b)과 접하도록 형성된다. 전극(150d) 및 전극(150e)의 경우와 같이, 전극(150a), 전극(150b), 및 전극(150c)은 각각, 제2 게이트 절연층(138), 보호 절연층(144), 및 층간 절연층(146) 내의 개구를 통해 전극(136a), 전극(136b), 및 전극(136c)과 접하도록 형성된다.
절연층(152)은 층간 절연층(146) 위에 형성된다. 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)은 절연층(152) 내에 매립되도록 형성된다. 여기서, 전극(154a)은 전극(150a)과 접하고, 전극(154b)은 전극(150b)과 접하고, 전극(154c)은 전극(150c 및 150d)과 접하고, 전극(154d)은 전극(150e)과 접한다.
제1 트랜지스터(20)의 제1 게이트 전극(110a)은 전극(130c), 전극(136c), 전극(150c), 전극(154c), 및 전극(150d)을 통해 제2 트랜지스터(21)의 전극(142a)(제2 소스 전극 및 제2 드레인 전극 중 하나)에 전기적으로 접속된다.
다음에, 상기 메모리 셀을 제조하는 방법이 설명될 것이다. 먼저, 하부에 있는 제1 트랜지스터(20)를 제조하는 방법이 도 8a 내지 도 8h를 참조하여 설명되고, 다음에, 상부에 있는 제2 트랜지스터(21)를 제조하는 방법이 도 9의 (a) 내지 (g) 및 도 10의 (a) 내지 (d)를 참조하여 설명된다.
(제1 트랜지스터(20)를 제조하는 방법)
반도체 재료를 포함하는 기판(100)이 준비된다(도 8a 참조). 실리콘, 탄소 실리콘 등의 단결정 반도체 기판; 미결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판 등이 반도체 재료를 포함하는 기판(100)으로서 이용된다. 여기서, 단결정 실리콘 기판이 반도체 재료를 포함하는 기판(100)으로서 이용되는 경우의 예가 설명된다. 일반적으로, 용어 "SOI" 기판은 그 절연면 위에 실리콘 반도체층을 갖는 반도체 기판을 의미한다. 본 명세서 등에서는, "SOI 기판"은 또한, 그 절연면 위에 실리콘 이외의 재료를 이용한 반도체층을 갖는 기판을 의미한다. 즉, "SOI 기판" 내에 포함된 반도체층은 실리콘 반도체층으로 한정되지 않는다. SOI 기판의 예는 반도체층과 절연면 사이에 절연층이 있고, 그 표면 위에 반도체층을 갖는 글래스 등의 절연 기판을 포함한다.
소자 분리 절연층을 형성하는 마스크로 되는 보호층(102)이 기판(100) 위에 형성된다(도 8a 참조). 예를 들어, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등의 절연층이 보호층(102)으로서 이용된다. 또한, 레지스트 마스크는 또한 보호층(102)으로서 이용된다. 이 단계 전후에, n형 도전성을 부여하는 불순물 원소 또는 p형 도전성을 부여하는 불순물 원소가 트랜지스터의 임계 전압을 제어하기 위해 기판(100)에 첨가될 수 있다는 점에 유의한다. 실리콘이 반도체로서 이용되는 경우에, 인, 비소 등이 n형 도전성을 부여하는 불순물로서 이용된다. 반대로, 붕소, 알루미늄, 갈륨 등이 p형 도전성을 부여하는 불순물로서 이용된다.
보호층(102)으로 덮이지 않은 기판(100)의 영역(노출된 영역)은 마스크로서 보호층(102)을 이용하여 에칭된다. 분리된 반도체 영역(104)이 형성된다(도 8b 참조). 에칭으로서 건식 에칭이 바람직하게 이용되지만, 습식 에칭도 에칭으로서 이용될 수 있다. 에칭 가스 및 에칭액은 피에칭층의 재료에 따라 적절히 선택된다.
절연층이 반도체 영역(104)을 덮도록 형성된다. 반도체 영역(104)과 겹치는 절연층의 영역은 선택적으로 에칭되어, 소자 분리 절연층(106)을 형성한다(도 8b 참조). 절연층은 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등을 이용하여 형성된다. 반도체 영역(104) 위의 절연층을 제거하는 방법은 에칭, CMP 등의 연마를 포함하고 이들 중 어느 것이 적용될 수 있다. 반도체 영역(104)이 형성된 후 또는 소자 분리 절연층(106)이 형성된 후, 보호층(102)이 제거된다는 점에 유의한다(도 8b 참조).
절연층은 반도체 영역(104) 위에 형성되고, 도전성 재료를 포함하는 층이 절연층 위에 형성된다.
제1 게이트 절연층이 될 절연층은 CVD법, 스퍼터링법 등에 의해 얻어진 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등을 포함하는 막의 단층 구조 또는 적층 구조를 갖는 것이 권장된다. 다르게는, 절연층은 반도체 영역(104)의 표면을 고밀도 플라즈마 처리 또는 열 산화 처리에 의해 산화 또는 질화함으로써 형성될 수 있다. 고밀도 플라즈마 처리는 He, Ar, Kr, 또는 Xe 등의 희가스 및 예를 들어, 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 수행된다. 절연층의 두께에는 특정한 제한은 없고; 절연층의 두께는 예를 들어, 1 내지 100nm 범위이다.
도전성 재료를 포함하는 층이 알루미늄, 구리, 티타늄, 탄탈 및 텅스텐 등의 금속 재료를 이용하여 형성된다. 다르게는, 도전성 재료를 포함하는 층은 도전성 재료를 포함하는 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수 있다. 도전성 재료를 포함하는 층을 형성하는 방법에는 특정한 제한은 없고; 증착법, CVD법, 스퍼터링법, 스핀 코팅법의 다양한 성막 방법이 적용가능하다. 본 실시형태에서는, 도전성 재료를 포함하는 층이 금속 재료를 이용하여 형성되는 경우의 예가 설명된다.
그 후, 절연층 및 도전성 재료를 포함하는 층이 선택적으로 에칭되어, 제1 게이트 절연층(108a) 및 제1 게이트 전극층(110a)을 형성한다(도 8c 참조).
제1 게이트 전극(110a)을 덮는 절연층(112)이 형성된다(도 8c 참조). 다음에, 인(P), 비소(As) 등이 반도체 영역(104)에 첨가되어, 얕은 접합 깊이를 갖는 불순물 영역(114)을 형성한다(도 8c 참조). 여기서 n형 트랜지스터를 형성하기 위해 인 또는 비소가 첨가되지만, p형 트랜지스터를 형성하는 경우에 붕소(B) 또는 알루미늄(Al) 등의 불순물이 첨가된다는 점에 유의한다. 불순물 영역(114)을 형성함으로써, 제1 채널(116)이 제1 게이트 절연층(108a) 아래인 반도체 영역(104)의 부분 내에 형성된다(도 8c 참조). 첨가된 불순물의 농도는 적절히 설정된다. 그 농도는 반도체 소자가 고집적화될 때 상승한다. 절연층(112)이 형성된 후 불순물 영역(114)이 형성되는 공정이 여기서 이용되지만, 불순물 영역(114)이 형성된 후 절연층(112)이 형성되는 공정이 대안적으로 이용될 수 있다.
측벽 절연층(118)이 형성된다(도 8d 참조). 측벽 절연층(118)은 절연층(112)을 덮는 절연층을 형성한 다음 절연층에 대해 고 이방성 에칭을 수행함으로써 자기 정합적으로 형성된다. 절연층(112)은 부분적으로 에칭되어, 제1 게이트 전극(110a)의 상면 및 불순물 영역(114)의 상면이 노출된다.
절연층은 제1 게이트 전극(110a), 불순물 영역(114), 측벽 절연층(118) 등을 덮도록 형성된다. 다음에, 인(P), 비소(As) 등이 절연층이 불순물 영역(114)과 접하는 영역에 첨가되어, 고농도 도핑 영역(120)을 형성한다(도 8e 참조). 그 후, 절연층이 제거되고, 금속층(122)이 제1 게이트 전극(110a), 측벽 절연층(118), 고농도 도핑 영역(120) 등을 덮도록 형성된다(도 8e 참조). 금속층(122)은 진공 증착법, 스퍼터링법, 및 스핀 코팅법 등의 다양한 방법에 의해 형성된다. 금속층(122)은 반도체 영역(104) 내에 포함된 반도체 재료와 반응하여 낮은 저항을 갖는 금속 화합물이 될 수 있는 금속 재료를 이용하여 형성되는 것이 바람직하다. 이러한 금속 재료의 예는 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금을 포함한다.
열처리가 수행되어, 금속층(122)은 반도체 재료와 반응한다. 고농도 도핑 영역(120)과 접하는 금속 화합물 영역(124)이 형성된다(도 8f 참조). 다결정 실리콘 등이 제1 게이트 전극(110a)용으로 이용될 때, 금속 화합물 영역이 또한 제1 게이트 전극(110a)이 금속층(122)과 접하는 부분에 형성된다는 점에 유의한다.
예를 들어, 플래시 램프로 하는 조사가 상기 열처리를 위해 이용된다. 다른 열처리가 가능하다; 금속 화합물의 형성과 관련한 화학 반응의 제어가능성을 향상시키기 위해 짧은 기간의 열처리를 실현하는 방법이 바람직하게 이용된다. 금속 화합물 영역은 그들이 금속 재료와 반도체 재료의 반응에 의해 형성되기 때문에 적절히 높은 도전성을 갖는다는 점에 유의한다. 금속 화합물 영역은 전기 저항을 적절히 저감시키고 소자 특성을 향상시킨다. 금속층(122)은 금속 화합물 영역(124)이 형성된 후 제거된다.
층간 절연층(126) 및 층간 절연층(128)은 상기 단계들에서 형성된 소자들을 덮도록 형성된다(도 8g 참조). 층간 절연층(126 및 128)은 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 및 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성된다. 다르게는, 폴리이미드 및 아크릴 등의 유기 절연 재료가 이용될 수 있다. 층간 절연층(126) 및 층간 절연층(128)이 2층 구조를 형성하지만, 층간 절연층의 구성은 이로 한정되지 않는다. 층간 절연층(128)이 형성된 후, 그 표면은 바람직하게는 CMP, 에칭 등에 의해 평탄화된다.
금속 화합물 영역(124)에 이르는 개구는 층간 절연층(126 및 128) 내에 형성되고, 전극(130a)(제1 소스 전극 및 제1 드레인 전극 중 하나) 및 전극(130b)(제1 소스 전극 및 제1 드레인 전극 중 다른 하나)이 개구 내에 형성된다(도 8h 참조). 예를 들어, 전극(130a) 및 전극(130b)이 다음의 방식으로 형성된다: 도전층은 PVD법, CVD법 등에 의해 개구를 포함하는 영역에 형성되고, 그 다음, 도전층은 에칭, CMP 등에 의해 부분적으로 제거된다.
전극(130a) 및 전극(130b)이 도전층의 일부를 제거함으로써 형성되는 경우에, 가공될 표면은 평탄한 것이 바람직하다. 예를 들어, 티타늄 박막 또는 질화 티타늄 박막이 개구를 포함하는 영역에 형성된 후에 개구 내에 매립된 텅스텐막을 형성하는 경우에, 나중에 수행되는 CMP는 텅스텐, 티타늄, 질화 티타늄 등의 불필요한 부분을 제거할 수 있고, 표면의 평탄성을 향상시킨다. 적절한 전극, 배선, 절연층, 반도체층 등이 전극(130a) 및 전극(130b)을 포함하는 표면의 평탄성의 향상에 의해 나중 단계들에서 형성될 수 있다.
금속 화합물 영역(124)과 접하는 전극(130a) 및 전극(130b)만이 여기에 도시되지만, 제1 게이트 전극(110a)(예를 들어, 도 7a 및 도 7b의 전극(130c)) 등과 접하게 될 전극이 동일한 형성 단계에서 형성된다. 다양한 도전성 재료가 전극(130a) 및 전극(130b)에 적용가능하다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 등의 도전성 재료가 이용된다.
상기 공정은 제1 트랜지스터(20)를 형성하게 한다. 상기 공정 후에, 부가 전극, 배선, 절연층 등이 형성될 수 있다. 층간 절연층 및 도전층의 적층 구조를 이용하는 다층 배선 구조는 고집적 메모리 및 비휘발성 메모리를 제공한다.
(제2 트랜지스터(21)를 제조하는 방법)
다음에, 층간 절연층(128) 위에 제2 트랜지스터(21)를 형성하는 공정이 설명된다(도 9의 (a) 내지 (g) 및 도 10의 (a) 내지 (d) 참조). 도 9의 (a) 내지 (g) 및 도 10의 (a) 내지 (d)에서, 제2 트랜지스터(21) 아래에 있는 제1 트랜지스터(20)는 생략된다.
절연층(132)은 층간 절연층(128), 전극(130a), 전극(130b), 및 전극(130c) 위에 형성된다(도 9의 (a) 참조). 절연층(132)은 PVD법, CVD법 등에 의해 형성된다. 절연층(132)은 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 및 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성된다.
전극(130a)에 이르는 개구, 전극(130b)에 이르는 개구, 및 전극(130c)에 이르는 개구는 절연층(132) 내에 형성된다. 이 때, 추가 개구가 제2 게이트 전극(136d)이 형성될 영역에 형성된다. 다음에, 도전층(134)이 개구를 채우도록 형성된다(도 9의 (b) 참조). 개구는 마스크를 이용하는 에칭 등에 의해 형성될 수 있다. 마스크는, 예를 들어, 포토마스크를 이용하는 노출에 의해 만들어진다. 습식 에칭 또는 건식 에칭이 에칭으로서 이용되고; 미세 패터닝의 관점에서, 건식 에칭이 선호된다. 도전층(134)은 PVD법 및 CVD법 등의 성막법에 의해 형성된다. 도전층(134)을 위한 재료의 예는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 등의 도전성 재료, 및 이들 재료의 합금 및 화합물(예를 들어, 질화물)을 포함한다.
예를 들어, 티타늄 박막이 개구를 포함하는 영역에 PVD법에 의해 형성되고, 질화 티타늄 박막이 CVD법에 의해 형성되고, 텅스텐막이 개구를 채우도록 형성된다. PVD법에 의해 형성된 티타늄막은 하부 전극(여기서, 전극(130a), 전극(130b), 전극(130c) 등)과의 계면의 산화물막을 저감하므로, 하부 전극과의 접촉 저항을 감소시킨다. 나중에 형성될 질화 티타늄막은 도전성 재료가 확산하는 것을 저지하는 배리어 기능을 갖는다. 티타늄, 질화 티타늄 등을 이용하여 형성된 배리어막이 형성된 후, 구리막이 도금에 의해 형성될 수 있다.
도전층(134)이 형성된 후, 도전층(134)의 일부는 에칭, 또는 CMP에 의해 제거되고, 이에 따라 절연층(132)이 노출되어, 전극(136a), 전극(136b), 전극(136c), 및제2 게이트 전극(136d)을 형성한다(도 9의 (c) 참조). 전극(136a), 전극(136b), 전극(136c), 및 제2 게이트 전극(136d)이 도전층(134)의 일부를 제거함으로써 형성될 때, 절연층(132), 전극(136a), 전극(136b), 전극(136c), 및 제2 게이트 전극(136d)의 상면은 평탄하게 처리되는 것이 바람직하다는 점에 유의한다. 적절한 전극, 배선, 절연층, 반도체층 등이 절연층(132), 전극(136a), 전극(136b), 전극(136c), 및 제2 게이트 전극(136d)의 표면의 평탄성의 향상에 의해 나중 단계에서 형성될 수 있다.
제2 게이트 절연층(138)은 절연층(132), 전극(136a), 전극(136b), 전극(136c), 및 제2 게이트 전극(136d)을 덮도록 형성된다(도 9의 (d) 참조). 제2 게이트 절연층(138)은 CVD법, 스퍼터링법 등에 의해 형성된다. 제2 게이트 절연층(138)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함한다. 제2 게이트 절연층(138)은 단층 구조 또는 적층 구조를 갖는다. 예를 들어, 산화 질화 실리콘의 제2 게이트 절연층(138)은 실란(SiH4), 산소, 및 질소를 원료 가스로서 이용하는 플라즈마 CVD법에 의해 형성될 수 있다. 제2 게이트 절연층(138)의 두께에는 특정한 제한이 없고; 두께는 예를 들어, 10 내지 500nm 범위이다. 적층 구조가 이용될 때, 제2 게이트 절연층(138)이 바람직하게는 두께가 50 내지 200nm의 범위인 게이트 절연층 A 및 게이트 절연층 A 위에 있는 두께가 5 내지 300nm인 게이트 절연층 B를 갖는다.
불순물의 제거에 의해 달성된 i형 또는 실질적으로 i형 산화물 반도체(고순도의 산화물 반도체)는 계면 상태 밀도 또는 계면 전하에 극도로 민감하다. 산화물 반도체층과 제2 게이트 절연층(138) 간의 계면은 이러한 산화물 반도체가 산화물 반도체층을 위해 이용되는 경우에 중요한 인자이다. 즉, 고순도의 산화물 반도체층과 접하는 제2 게이트 절연층(138)은 고품질이어야 한다.
예를 들어, 마이크로파(2.45GHz)를 이용하는 고밀도 플라즈마 CVD법은 높은 내압의 치밀한 고품질의 제2 게이트 절연층(138)을 생성한다. 고순도 및 고품질 게이트 절연층과의 산화물 반도체층의 밀접성은 계면 상태 밀도를 저감시키고 적절한 계면 특성을 발생한다.
스퍼터링법 및 플라즈마 CVD법 등의 다른 방법이 적절한 제2 게이트 절연층(138)이 형성될 수 있는 한 적용가능하다. 품질 또는 계면 특성이 열처리에 의해 향상될 수 있는 절연층이 이용될 수 있다.
또한, 수소, 수산기, 또는 수분이 제2 게이트 절연층(138) 내에 포함되는 것이 방지된다. 예비 처리가 다음과 같이 수행되는 것이 바람직하다: 기판(100)이 스퍼터링 장치의 예비 가열실에서 예비 가열되고 기판(100) 위에 흡수된 수소, 물, 수산기, 및 수소화물 등의 불순물이 예비 가열실로부터 제거된다. 예비 가열의 온도는 100 내지 400℃, 바람직하게는 150 내지 300℃의 범위이다. 예비 가열실을 구비한 배기 수단은 바람직하게는 저온 펌프이다. 이 예비 열처리는 생략될 수 있다는 점에 유의한다.
제2 게이트 절연층(138) 내의 할로겐(예를 들어, 불소 또는 염소)의 농도는 약 5×1018원자/cm3 내지 1×1020원자/cm3 일 수 있다. 할로겐은 산화물 반도체층(140) 내 또는 제2 게이트 절연층(138)과 산화물 반도체층(140) 간의 계면에 있을 수 있는 수소, 수분, 수산기, 및 수소화물 등의 불순물을 제거하는 것을 가능하게 한다.
산화물 반도체층은 제2 게이트 절연층(138) 위에 형성되고, 산화물 반도체층은 마스크를 이용하는 에칭 등에 의해 가공되어, 섬 형상의 산화물 반도체층(140)을 형성한다(도 9의 (e) 참조).
이러한 산화물 반도체층은 바람직하게는 산화물 반도체층이고, 특히, In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체 중 하나를 이용하는 비정질 산화물 반도체이다. 본 실시형태에서, 비정질 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여, 스퍼터링법에 의해 산화물 반도체층으로서 형성된다. 비정질 산화물 반도체층에의 실리콘의 첨가는 층의 결정화를 억제하므로, 산화물 반도체층은 SiO2를 2 내지 10 중량%로 포함하는 타겟을 이용하여 형성될 수 있다.
스퍼터링법에 의해 산화물 반도체층을 형성하는 그러한 타겟은 그 주성분이 산화 아연인 금속 산화물 타겟, 또는 In, Ga, 및 Zn(조성비가 In2O3:Ga2O3:ZnO=1:1:1[몰 비])을 포함하는 산화물 반도체 타겟일 수 있다. In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟의 조성비는 In2O3:Ga2O3:ZnO=1:1:2[몰 비] 또는 In2O3:Ga2O3:ZnO=1:1:4[몰 비]일 수 있다. 산화물 반도체 타겟의 충전율은 90 내지 100%이고, 바람직하게는 95% 이상(예를 들어, 99.9%)이다. 고충전율을 갖는 산화물 반도체 타겟은 치밀한 산화물 반도체층을 생성한다.
수소, 수산기, 또는 수분이 바람직하게 산화물 반도체층 내에 포함되는 것이 방지된다. 특히, 수소의 농도는 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 더 바람직하게는 5×1016/cm3 미만이다. 300K에서의 캐리어 농도는 5×1014/cm3 이하, 바람직하게는 1×1014/cm3 이하, 더 바람직하게는 5×1012/cm3 이하, 더욱 더 바람직하게는 1×1012/cm3 이하이다. 바꾸어 말하면, 산화물 반도체층 내의 캐리어 농도는 가능한 한 제로에 가깝다. 또한, 산화물 반도체의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는, 3eV 이상이다. 산화물 반도체층 내의 수소의 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정될 수 있다는 점에 유의한다. 캐리어 농도는 홀 효과 측정에 의해 측정될 수 있다.
수소 원자는 산화물 반도체에서 도너로서 기능하고 산화물 반도체가 n형 도전성을 갖게 하는 요인이라고 알려져 있다. 따라서, 산화물 반도체로부터 수소를 제거하고 산화물 반도체가 그 주성분을 제외하고, 불순물을 가능한 한 거의 포함하지 않도록 고순도의 산화물 반도체를 만듦으로써 i형 산화물 반도체(진성 산화물 반도체)를 제공하는 것이 가능하다. 산화물 반도체로부터 수소 및 물 등의 불순물을 가능한 한 많이 제거하고, 산화물 반도체에 불순물을 첨가하지 않음으로써 i형 산화물 반도체(진성 산화물 반도체)를 제공하는 것이 바람직하다. 불순물이 제거된 산화물 반도체의 페르미 레벨(EF)이 진성 페르미 레벨(Ei)에 극도로 가까울 수 있다.
산화물 반도체층을 포함하는 제2 트랜지스터(21)는 음의 전위가 제2 게이트 전극(136d)에 인가될 때에도(역바이어스가 제2 트랜지스터(21)에 인가될 때에도) 낮은 오프 전류를 제공한다. 음의 전위가 제2 게이트 전극(136d)에 인가될 때, 정공으로 인해 오프 전류가 흐른다. 그러나, 제2 트랜지스터(21)에서, 모든 캐리어의 농도는 낮아, 오프 전류에 기여하는 소수 캐리어 농도(정공 농도)가 낮으므로, 오프 전류는 낮다.
산화물 반도체층의 형성을 위한 분위기는 바람직하게는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기이다. 구체적으로, 수소, 물, 수산기, 및 수소화물 등의 불순물 농도가 거의 ppm(parts per million)(바람직하게는 ppb(parts per billion))이도록 감소된 고순도 가스가 바람직하다.
산화물 반도체층의 형성 시에는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판을 가열하면서 산화물 반도체층을 형성함으로써, 산화물 반도체층에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소 및 물이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 하여 산화물 반도체층을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 저온 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용할 수 있다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 부가한 것일 수도 있다. 저온 펌프를 이용하여 배기한 성막실은, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 당해 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
형성 조건으로서는, 예를 들어 기판과 타겟 간의 거리가 100mm, 압력이 0.6Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 유량 비율 100％) 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체층의 두께는 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 달라지기 때문에, 그의 두께는 사용하는 재료에 따라 적절히 선택하면 좋다.
또한, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 제2 게이트 절연층(138)의 표면에 부착되어 있는 먼지를 제거하는 것이 적합하다. 여기서, 역스퍼터링이란, 보통의 스퍼터링에 있어서는 스퍼터링 타겟에 이온을 충돌시키는 바, 반대로 처리 표면에 이온을 충돌시킴으로써 그의 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하여 기판 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용할 수도 있다.
상기 산화물 반도체층의 에칭에는 건식 에칭, 습식 에칭 중 어느 하나를 이용할 수 있다. 물론 양쪽을 조합하여 이용할 수도 있다. 원하는 형상으로 에칭할 수 있도록 재료에 맞춰 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
건식 에칭에 사용하는 에칭 가스로는, 예를 들어 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 3염화붕소(BCl3), 사염화실리콘(SiCl4), 사염화탄소(CCl4) 등) 등이 있다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)은 적절히 설정한다.
습식 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액, 암모니아과수(31중량% 과산화수소수:28중량% 암모니아수:물=5:2:2) 등을 사용할 수 있다. 또한, ITO-07N(간토 가가꾸사 제조) 등의 에칭액을 사용할 수 있다.
계속해서, 산화물 반도체층(140)에 제1 열처리를 행하는 것이 바람직하다. 이 제1 열처리에 의해 산화물 반도체층(140)의 탈수화 또는 탈수소화를 행할 수 있다. 제1 열처리의 온도는 300℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 예를 들어, 저항 발열체 등을 사용한 전기로에 기판을 도입하고, 산화물 반도체층(140)에 대하여 질소 분위기 하에 450℃에 있어서 1시간의 열처리를 행한다. 그동안 산화물 반도체층(140)은 대기에 접촉시키지 않고 물이나 수소의 재혼입이 이루어지지 않도록 한다.
또한, 열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치일 수 있다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열처리를 행하는 장치이다. 기체로서는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제1 열처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 투입하고, 수분간 가열한 후, 당해 불활성 가스 중으로부터 기판을 취출하는 GRTA 처리를 행할 수 있다. GRTA 처리를 사용하면 단시간으로의 고온 열처리가 가능해진다. 또한, 단시간의 열 처리이기 때문에, 기판의 왜곡점을 초과하는 온도 조건이더라도 적용이 가능해진다.
또한, 제1 열처리는 질소 또는 희가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기에서 행하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
제1 열처리의 조건 또는 산화물 반도체층의 재료에 따라서는 산화물 반도체층이 결정화되어 미결정 또는 다결정이 되는 경우도 있다. 예를 들어, 결정화율이 90％ 이상 또는 80％ 이상인 미결정의 산화물 반도체층이 되는 경우도 있다. 또한, 제1 열처리의 조건 또는 산화물 반도체층의 재료에 따라서는 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 되는 경우도 있다.
또한, 비정질의 산화물 반도체(예를 들어, 산화물 반도체층의 표면)에 미결정(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체층이 되는 경우도 있다.
또한, 비정질 중에 미결정을 배열시킴으로써, 산화물 반도체층의 전기적 특성을 변화시키는 것도 가능하다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 타겟을 사용하여 산화물 반도체층을 형성하는 경우에는, 전기적 이방성을 갖는 In2Ga2ZnO7의 결정립이 배향한 미결정부를 형성함으로써, 산화물 반도체층의 전기적 특성을 변화시킬 수 있다.
보다 구체적으로는, 예를 들어 In2Ga2ZnO7의 결정립의 c축이 산화물 반도체층의 표면에 수직인 방향을 취하도록 배향시킴으로써, 산화물 반도체층의 표면에 평행한 방향의 도전성을 향상시키고, 산화물 반도체층의 표면에 수직인 방향의 절연성을 향상시킬 수 있다. 또한, 이러한 미결정부는 산화물 반도체층 중으로의 물이나 수소 등의 불순물의 침입을 억제하는 기능을 갖는다.
상술한 미결정부를 갖는 산화물 반도체층은 GRTA 처리에 의한 산화물 반도체층의 표면 가열에 의해 형성할 수 있다. 또한, Zn의 함유량이 In 또는 Ga의 함유량보다 작은 스퍼터링 타겟을 사용함으로써, 보다 적합하게 형성하는 것이 가능하다.
산화물 반도체층(140)에 대한 제1 열처리는 섬 형상의 산화물 반도체층(140)으로 가공하기 전의 산화물 반도체층에 행할 수도 있다. 그 경우에는, 제1 열처리 후에 가열 장치로부터 기판을 취출하여 포토리소그래피 공정을 행하게 된다.
상기 열처리는 산화물 반도체층(140)에 대한 탈수화, 탈수소화의 효과가 있기 때문에, 탈수화 처리, 탈수소화 처리 등이라 칭할 수도 있다. 이러한 탈수화 처리, 탈수소화 처리는 산화물 반도체층의 형성 후, 산화물 반도체층(140) 위에 제 2 소스 전극 또는 제 2 드레인 전극을 적층시킨 후, 제 2 소스 전극 또는 제 2 드레인 전극 위에 보호 절연층을 형성한 후 등의 타이밍에 있어서 행하는 것이 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 1회에 한정되지 않고 복수회 행할 수 있다.
산화물 반도체층(140)에 접하도록 전극(142a) 및 전극(142b)을 형성한다(도 9의 (f) 참조). 전극(142a) 및 전극(142b)은 산화물 반도체층(140)을 덮도록 도전층을 형성한 후, 당해 도전층을 선택적으로 에칭함으로써 형성한다.
도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수의 재료를 사용할 수 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 단수 또는 복수 조합한 재료를 사용할 수 있다. 도전층은 단층 구조일 수 있고, 2층 이상의 적층 구조로 할 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다.
여기서, 에칭에 사용하는 마스크 형성시의 노광에는 자외선이나 KrF 레이저광이나 ArF 레이저광을 사용하는 것이 적합하다.
트랜지스터의 채널 길이(L)는 전극(142a)의 하단부와 전극(142b)의 하단부와의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 노광을 행하는 경우에는, 수 nm 내지 수십 nm로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 마스크 형성의 노광을 행한다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하고, 회로의 동작 속도를 고속화할 수 있다. 또한, 오프 전류 값이 매우 작으므로 소비 전력이 억제된다.
또한, 도전층의 에칭시에는 산화물 반도체층(140)이 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 또한, 재료 및 에칭 조건에 따라서는, 당해 공정에 있어서 산화물 반도체층(140)의 일부가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 될 수도 있다.
또한, 산화물 반도체층(140)과 전극(142a)(제 2 소스 전극 및 제 2 드레인 전극 중 하나)의 사이, 또는 산화물 반도체층(140)과 드레인층(142b)(제 2 소스 전극 및 제 2 드레인 전극 중 다른 하나)의 사이에는 산화물 도전층을 형성할 수 있다. 산화물 도전층과, 소스층(142a) 및 드레인층(142b)을 형성하기 위한 금속층은 연속해서 형성하는 것(연속 성막)이 가능하다. 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 이러한 산화물 도전층을 설치함으로써, 소스 영역 또는 드레인 영역의 저저항화를 도모할 수 있기 때문에, 트랜지스터의 고속 동작이 실현된다.
N2O, N2 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하는 것이 바람직하다. 당해 플라즈마 처리에 의해, 노출되어 있는 산화물 반도체층의 표면에 부착된 물 등이 제거된다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행할 수 있다.
이어서, 대기에 접촉시키지 않고, 산화물 반도체층(140)의 일부에 접하는 보호 절연층(144)을 형성한다(도 9의 (g) 참조).
보호 절연층(144)은 스퍼터링법 등, 보호 절연층(144)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성한다. 또한, 그의 두께는 적어도 1nm 이상으로 한다. 보호 절연층(144)에 사용할 수 있는 재료로서는, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 등이 있다. 또한, 그의 구조는 단층 구조로 할 수도 있고, 적층 구조로 할 수도 있다. 보호 절연층(144)을 형성할 때의 기판 온도는 실온 이상 300℃ 이하로 하는 것이 바람직하고, 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다.
보호 절연층(144)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입이나, 수소에 의한 산화물 반도체층 중의 산소의 추출 등이 발생하고, 산화물 반도체층의 백채널측이 저저항화되어 기생 채널이 형성될 우려가 있다. 따라서, 보호 절연층(144)은 가능한 한 수소를 포함하지 않도록, 형성 방법에 있어서는 수소를 사용하지 않는 것이 중요하다.
또한, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(144)을 형성하는 것이 바람직하다. 산화물 반도체층(140) 및 보호 절연층(144)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위함이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용한다. 예를 들어, 저온 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단으로서는, 터보 펌프에 콜드 트랩을 첨가한 것일 수 있다. 저온 펌프를 이용하여 배기한 성막실은, 예를 들어 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 제거되어 있기 때문에, 당해 성막실에서 형성한 보호 절연층(144)에 포함되는 불순물의 농도를 저감할 수 있다.
보호 절연층(144)을 형성할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도 ppm 정도(바람직하게는 농도 ppb 정도)로까지 제거된 고순도 가스를 사용하는 것이 바람직하다.
계속해서, 불활성 가스 분위기 하 또는 산소 가스 분위기 하에서 제2 열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행하는 것이 바람직하다. 예를 들어, 질소 분위기 하에 250℃에서 1시간의 제2 열처리를 행한다. 제2 열처리를 행하면, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다.
또한, 대기 중에 100℃ 이상 200℃ 이하에서 1시간 이상 30시간 이하의 열처리를 행할 수 있다. 이 열처리는 일정한 가열 온도를 유지하며 가열할 수도 있고, 실온으로부터 100℃ 이상 200℃의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복 수행할 수 있다. 또한, 이 열처리를 보호 절연층의 형성 전에 감압 하에서 행할 수도 있다. 감압 하에서 열처리를 행하면, 가열 시간을 단축할 수 있다. 또한, 당해 열처리는 상기 제2 열처리 대신에 행할 수도 있고, 제2 열 처리 전후 등에 행할 수도 있다.
이어서, 보호 절연층(144) 상에 층간 절연층(146)을 형성한다(도 10의 (a) 참조). 층간 절연층(146)은 PVD법이나 CVD법 등을 이용하여 형성한다. 층간 절연층(146)은 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성한다. 층간 절연층(146)의 형성 후에는, 그의 표면을 CMP나 에칭 등의 방법에 의해 평탄화해 두는 것이 바람직하다.
다음에, 전극(136a), 전극(136b), 전극(136c), 전극(142a) 및 전극(142b)에 이르는 개구는 층간 절연층(146), 보호 절연층(144), 제2 게이트 절연층(138) 내에 형성된다. 다음에, 도전층(148)이 개구 내에 매립되도록 형성된다(도 10의 (b) 참조). 개구가 마스크를 이용하는 에칭에 의해 형성된다. 마스크는, 예를 들어, 포토마스크를 이용하는 노출에 의해 만들어진다. 습식 에칭 또는 건식 에칭이 에칭으로서 이용되고; 미세 패터닝의 관점에서, 건식 에칭이 선호된다. 도전층(148)은 PVD법 및 CVD법 등의 성막법에 의해 형성된다. 도전층(134)을 위한 재료의 예는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 등의 도전성 재료, 및 이들 재료의 합금 및 화합물(예를 들어, 질화물)을 포함한다.
개구를 포함하는 영역 내에 PVD법에 의해 티타늄 박막이 형성되고, CVD법에 의해 질화 티타늄 박막이 형성되고, 개구를 채우도록 텅스텐막이 형성되는 방법을 이용할 수 있다. PVD법에 의해 형성된 티타늄막은 티타늄막과 하부 전극(여기서, 전극(136a), 전극(136b), 전극(136c), 전극(142a), 또는 전극(142b)) 사이에 개재된 산화물막을 저감하여, 티타늄막과 하부 전극 간의 접촉 저항을 저감시킨다. 나중에 형성될 질화 타타늄막은 도전성 재료의 확산을 저지하는 배리어 기능을 갖는다. 또한, 티타늄 또는 질화 티타늄막으로 만들어진 배리어막이 형성된 후, 구리막이 도금에 의해 형성될 수 있다.
도전층(148)이 형성된 후, 도전층(148)의 일부는 에칭 또는 CMP에 의해 제거되고, 이에 따라 층간 절연층(146)이 노출되어, 전극(150a), 전극(150b), 전극(150c), 전극(150d), 및 전극(150e)을 형성한다(도 10의 (c) 참조). 전극(150a), 전극(150b), 전극(150c), 전극(150d), 및 전극(150e)이 도전층(148)의 일부를 제거함으로써, 가공된 표면이 평탄하게 하는 것이 바람직하다. 적절한 전극, 배선, 절연층, 반도체층 등이 층간 절연층(146), 전극(150a), 전극(150b), 전극(150c), 전극(150d), 및 전극(150e)의 표면의 평탄성의 향상에 의해 나중 단계들에서 형성될 수 있다.
절연층(152)이 형성되고, 전극(150a), 전극(150b), 전극(150c), 전극(150d), 및 전극(150e)에 이르는 개구가 절연층(152) 내에 형성된다. 다음에, 도전층이 개구를 채우도록 형성된다. 그 후, 도전층의 일부가 에칭 또는 CMP에 의해 제거되고, 이에 따라 절연층(152)이 노출되어, 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)을 형성한다(도 10의 (d) 참조). 이 공정은 전술한 전극(150a) 등을 형성하는 것과 마찬가지이므로, 그 상세는 생략된다.
제2 트랜지스터(21)가 상기 방식으로 형성될 때, 산화물 반도체층(140) 내의 수소의 농도는 5×1018원자/cm3 이하이다. 또한, 제2 트랜지스터(21)의 채널 폭(W) 및 채널 길이(L)가 각각 1×104㎛ 및 3㎛일 때에도, 제2 트랜지스터(21)의 오프 전류 및 부임계 스윙(S 값)은 각각 10-13A 이하 및 0.1V/dec(제2 게이트 절연층(138)의 두께: 100nm)이다. 수소 농도가 적절히 저감된 고순도를 갖는 이러한 산화물 반도체층(140)의 사용은 뛰어난 특성을 갖는 제2 트랜지스터(21)를 생성하고 그 하부에 산화물 반도체 이외의 재료를 이용하는 제1 트랜지스터(20), 및 그 상부에 산화물 반도체를 이용하는 제2 트랜지스터(21)를 갖는 뛰어난 특성을 갖는 메모리 셀을 또한 생성한다.
그 구성이 앞서 설명된 메모리 셀의 것과 다른 제2 트랜지스터(21)를 갖는 메모리 셀이 변형예로서 설명된다(도 11 및 도 12a 및 도 12b 참조). 제1 트랜지스터(20)의 구성은 앞서 설명된 메모리 셀의 것과 유사하다.
도 11은 제2 게이트 트랜지스터(136d)가 산화물 반도체층(140) 아래에 있고 전극(142a)(제2 소스 전극 및 제2 드레인 전극 중 하나) 및 전극(142b)(제2 소스 전극 및 제2 드레인 전극 중 다른 하나)이 산화물 반도체층(140)의 하단부에 접하여 있는 제2 트랜지스터(21)를 포함하는 메모리 셀의 예를 도시한다. 평면 구조가 단면 구조에 따라 변화될 수 있고, 따라서, 여기서는 단면만이 도시된다.
도 11에 도시된 메모리 셀 및 도 7a 및 도 7b에 도시된 메모리 셀은 전극(142a) 또는 전극(142b)이 산화물 반도체층(140)과 접하는 위치에 있어서 크게 다르다. 바꾸어 말하면, 도 7a 및 도 7b에 도시된 메모리 셀에서, 전극(142a) 또는 전극(142b)은 산화물 반도체층(140)의 상단부와 접하는 반면, 도 11에 도시된 메모리 셀에서, 전극(142a) 또는 전극(142b)은 산화물 반도체층(140)의 하단부와 접한다. 다른 전극, 절연층 등의 위치는 또한 접촉 위치의 그러한 차이로 인해 다르다. 각 소자의 상세는 도 7a 및 도 7b의 것들과 유사하다.
구체적으로, 도 11에 도시된 메모리 셀은 층간 절연층(128) 위의 제2 게이트 전극(136d), 제2 게이트 전극(136d) 위의 제2 게이트 절연층(138), 제2 게이트 절연층(138) 위의 전극(142a) 및 전극(142b), 및 전극(142a) 및 전극(142b)의 상단부와 접하는 산화물 반도체층(140)을 포함한다.
여기서, 제2 게이트 전극(136d)은 층간 절연층(128) 위에 있는 절연층(132) 내에 매립되도록 형성된다. 또한, 제2 게이트 전극(136d)의 경우와 같이, 전극(136a)은 전극(130a)과 접하도록 형성되고, 전극(136b)은 전극(130b)에 접하도록 형성되고, 전극(136c)은 전극(130c)과 접하도록 형성된다.
보호 절연층(144)은 산화물 반도체층(140)의 일부와 접하도록 제2 트랜지스(21) 위에 형성된다. 층간 절연층(146)은 보호 절연층(144) 위에 형성된다. 여기서, 전극(142a) 및 전극(142b)에 이르는 개구는 보호 절연층(144) 및 층간 절연층(146) 내에 제공된다. 전극(150d) 및 전극(150e)은 개구를 통해 전극(142a) 및 전극(142b)와 접하도록 형성된다. 전극(150d) 및 전극(150e)의 경우와 같이, 전극(150a), 전극(150b), 및 전극(150c)은 각각 제2 게이트 절연층(138), 보호 절연층(144), 및 층간 절연층(146) 내의 개구를 통해 전극(136a), 전극(136b), 및 전극(136c)과 접하도록 형성된다.
절연층(152)은 층간 절연층(146) 위에 형성된다. 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)은 절연층(152) 내에 매립되도록 형성된다. 여기서, 전극(154a)은 전극(150a)과 접하고, 전극(154b)은 전극(150b)과 접하고, 전극(154c)은 전극(150c 및 150d)과 접하고, 전극(154d)은 전극(150e)과 접한다.
도 12a 및 도 12b는 각각 비교적 큰 크기의 소자를 갖고 산화물 반도체층(140) 아래에 게이트 전극(136d)을 포함하는 메모리 셀의 예를 도시한다. 이 경우에, 표면의 평탄성의 요구가 비교적 적고, 따라서 배선, 전극 등이 절연층 내에 매립될 필요가 없다. 예를 들어, 제2 게이트 전극(136d) 등이 도전층을 형성하고 형성된 도전층을 가공함으로써 형성될 수 있다.
도 12a에 도시된 메모리 셀은 전극(142a) 및 전극(142b)이 산화물 반도체층(140)의 하단부와 접한다는 점에서 도 12b에 도시된 메모리 셀과 크게 다르고, 도 12b에 도시된 메모리 셀은 산화물 반도체층(140)의 상단부와 접하는 전극(142a) 및 전극(142b)을 갖고 있다. 다른 전극, 절연층 등의 위치는 접촉 위치의 그러한 차이로 인해 또한 다르다. 각 소자의 상세는 도 7a 및 도 7b 등의 것들과 마찬가지이다.
구체적으로, 도 12a에 도시된 메모리 셀은 층간 절연층(128) 위의 제2 게이트 전극(136d), 제2 게이트 전극(136d) 위의 제2 게이트 절연층(138), 제2 게이트 절연층(138) 위의 전극(142a) 및 전극(142b), 및 전극(142a) 및 전극(142b)의 상단부와 접하는 산화물 반도체층(140)을 포함한다.
도 12b에 도시된 메모리 셀은 층간 절연층(128) 위의 제2 게이트 전극(136d), 제2 게이트 전극(136d) 위의 제2 게이트 절연층(138), 제2 게이트 절연층(138) 위에 있고 제2 게이트 전극(136d)과 겹치는 산화물 반도체층(140), 및 산화물 반도체층(140)의 상단부와 접하는 전극(142a) 및 전극(142b)을 포함한다.
도 12a 및 도 12b에서 또한, 도 7a 및 도 7b의 소자는 어떤 경우에는 생략된다. 이것은 또한 제조 공정을 간략화한다.
상술한 바와 같이, 산화물 반도체의 에너지 갭은 2eV 이상이다. 따라서, 산화물 반도체는 넓은 밴드갭 반도체라고 말할 수 있다. 공지된 넓은 밴드갭 반도체는 SiC 등이다. SiC 등에 비해, 저온에서 산화물 반도체를 제조하는 것이 가능하다. SiC를 제2 트랜지스터에 적용한다는 것은 고온 처리를 요구한다. 고온 처리는 제1 트랜지스터에 열 손상을 줄 수 있다. 그러나, 본 실시형태는 산화물 반도체를 이용하므로, SiC 등 보다 제1 트랜지스터에 확실히 손상을 덜 준다.
본 실시형태에서 설명된 방법 및 구성은 다른 실시형태들에서 설명된 것들과 적절히 조합될 수 있다.
[실시형태 2]
본 실시형태는 제1 메모리 셀 및 제2 메모리 셀을 포함하는 비휘발성 메모리를 도시한다. 제1 메모리 셀은 제1 트랜지스터, 제2 트랜지스터, 및 제1 용량 소자를 포함한다. 제1 트랜지스터는 제1 채널, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는 제2 채널, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 채널은 산화물 반도체 내에 형성된다. 제2 소스 전극 및 제2 드레인 전극 중 하나는 제1 게이트 전극 및 제1 용량 소자의 한 전극에 전기적으로 접속된다. 제2 메모리 셀은 제3 트랜지스터, 제4 트랜지스터, 및 제2 용량 소자를 포함한다. 제3 트랜지스터는 제3 채널, 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함한다. 제4 트랜지스터는 제4 채널, 제4 게이트 전극, 제4 소스 전극, 및 제4 드레인 전극을 포함한다. 제4 채널은 산화물 반도체 내에 형성된다. 제4 소스 전극 및 제4 드레인 전극 중 하나는 제3 게이트 전극 및 제2 용량 소자의 한 전극에 전기적으로 접속된다. 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나이고, 또는 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나에 접속된다. 제1 메모리 셀 내의 데이터 기입은 제2 소스 전극 및 제2 드레인 전극 중 하나와 제1 게이트 전극 간의 노드의 전위 및 제 1 용량 소자의 한 전극의 전위를 올리거나, 또는 노드 및 제1 용량 소자의 한 전극에 전하를 축적함으로써 이루어진다. 제1 메모리 셀에서의 데이터 소거는 제2 채널을 자외선으로 조사하고 노드의 전위 및 제1 용량 소자의 한 전극의 전위를 낮추거나, 또는 노드 및 제1 용량 소자의 한 전극으로부터 전하를 방출함으로써 이루어진다. 제2 메모리 셀 내의 데이터 기입은 제4 소스 전극과 제4 드레인 전극 중 하나와 제3 게이트 전극 간의 노드의 전위 및 제2 용량 소자의 한 전극의 전위를 올리거나, 또는 노드 및 제2 용량 소자의 한 전극에 전하를 축적함으로써 이루어진다. 제2 메모리 셀에서의 데이터 소거는 제4 채널을 자외선으로 조사하고 노드의 전위 및 제2 용량 소자의 한 전극의 전위를 낮추거나, 또는 노드 및 제2 용량 소자의 한 전극으로부터 전하를 방출함으로써 이루어진다.
비휘발성 메모리(50)는 제1 메모리 셀(95) 및 제2 메모리 셀(96)을 포함한다(도 13 참조).
제1 메모리 셀(95)은 제1 트랜지스터(51), 제2 트랜지스터(52), 및 제1 용량 소자(61)를 포함한다. 제1 트랜지스터(51)는 제1 채널(54), 제1 게이트 전극(53), 전극(56)(제1 소스 전극 및 제1 드레인 전극 중 하나), 및 전극(55)(제1 소스 전극 및 제1 드레인 전극 중 다른 하나)을 포함한다. 물론, 제1 트랜지스터(51)는 제1 게이트 절연막을 포함한다. 제2 트랜지스터(52)는 제2 채널(58), 제2 게이트 전극(57), 전극(60)(제2 소스 전극 및 제2 드레인 전극 중 하나), 및 전극(59)(제2 소스 전극 및 제2 드레인 전극 중 다른 하나)을 포함한다. 물론, 제2 트랜지스터(52)는 제2 게이트 절연막을 포함한다. 제1 용량 소자(61)는 한 전극(62), 다른 전극(63), 및 전극(62)과 전극(63) 간의 절연막을 포함한다.
전극(55)은 데이터 출력선(90)에 전기적으로 접속된다. 전극(60)은 제1 게이트 전극(53) 및 전극(62)에 전기적으로 접속된다. 전극(59)은 데이터 입출력선(91)에 전기적으로 접속되므로 데이터 신호는 전극(59)에/으로부터 입력 및 출력된다. 제2 트랜지스터(52)가 온되는 선택 신호는 제2 게이트 전극(57)에 입력된다. 전극(63)은 접지될 수 있다.
제2 메모리 셀(96)은 제3 트랜지스터(64), 제4 트랜지스터(65), 및 제2 용량 소자(74)를 포함한다. 제3 트랜지스터(64)는 제3 채널(67), 제3 게이트 전극(66), 전극(68)(제3 소스 전극 및 제3 드레인 전극 중 하나), 및 전극(69)(제3 소스 전극 및 제3 드레인 전극 중 다른 하나)을 포함한다. 물론, 제3 트랜지스터(64)는 제3 게이트 절연막을 포함한다. 제4 트랜지스터(65)는 제4 채널(71), 제4 게이트 전극(70), 전극(73)(제4 소스 전극 및 제4 드레인 전극 중 하나), 및 전극(72)(제4 소스 전극 및 제4 드레인 전극 중 다른 하나)을 포함한다. 물론, 제4 트랜지스터(65)는 제4 게이트 절연막을 포함한다. 제2 용량 소자(74)는 한 전극(75), 다른 전극(76), 및 전극(75)과 전극(76) 간의 절연막을 포함한다.
전극(68)은 전극(56)에 전기적으로 접속된다. 전극(69)은 접지된다. 전극(73)은 제3 게이트 전극(66) 및 전극(75)에 전기적으로 접속된다. 전극(72)은 데이터 입출력선(91)에 전기적으로 접속되므로 데이터 신호는 전극(72)에 입력된다. 제4 트랜지스터(65)가 온되는 선택 신호는 제4 게이트 전극(70)에 입력된다. 전극(76)은 접지될 수 있다.
제2 채널(58) 및 제4 채널(71)용의 재료는 산화물 반도체를 포함한다. 제1 채널(54) 및 제3 채널(67)은 산화물 반도체 이외의 재료, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘-탄소, 및 갈륨 비소로부터 선택된 것을 이용하여 형성된다. 산화물 반도체 이외의 재료를 이용하는 제1 트랜지스터(51) 및 제3 트랜지스터(64)는 적절히 고속 동작을 할 수 있으므로, 데이터 판독 등을 고속으로 할 수 있다. 산화물 반도체를 이용하는 제2 트랜지스터(52) 및 제4 트랜지스터(65)는 극도로 낮은 오프 전류를 특징으로 한다. 따라서, 제2 트랜지스터(52)가 오프일 때, 제1 트랜지스터(51)의 제1 게이트 전극(53)의 전위 및 전극(62)의 전위는 매우 오랜 기간 동안 유지될 수 있다. 바꾸어 말하면, 전위가 제2 게이트 전극(57)에 인가되지 않을 때에도(전력이 오프될 때에도), 데이터는 유지 상태로 된다. 그러므로, 비휘발성 메모리가 달성된다. 제4 트랜지스터(65)가 오프일 때, 제3 트랜지스터(64)의 제3 게이트 전극(66)의 전위 및 전극(75)의 전위는 매우 오랜 기간 동안 유지될 수 있다. 바꾸어 말하면, 전위가 제4 게이트 전극(70)에 인가되지 않을 때에도(전력이 오프될 때에도), 데이터는 유지 상태로 된다. 따라서, 비휘발성 메모리가 달성된다.
제1 게이트 전극(53)의 전위, 전극(62)의 전위, 제3 게이트 전극(66)의 전위, 및 전극(75)의 전위가 유지될 수 있기 때문에, 데이터 기입, 데이터 유지, 및 데이터 판독이 달성된다. 또한, 데이터는 자외선 조사에 의해 쉽게 소거된다.
(동작 방법)
비휘발성 메모리(50)의 동작에 대해 설명한다.
1. 데이터 기입, 데이터 유지, 및 데이터 판독
초기 상태에서, 제1 트랜지스터(51), 제2 트랜지스터(52), 제3 트랜지스터(64), 및 제4 트랜지스터(65)는 오프이다(도 14a 참조).
1. 제1 메모리 셀(95)에서의 데이터 기입, 데이터 유지, 및 데이터 판독
전압(VG2)이 제2 게이트 전극(57)에 인가되고, 제2 트랜지스터(52)는 온된다. 이것은 VG2≥제2 트랜지스터(52)의 임계 전압(VTH2)(전압 VG2은 VTH2 이상임)을 유지한다. 제2 트랜지스터(52)가 온될 때, 데이터 입출력선(91)의 전위(VSD2)가 전극(60)과 제1 게이트 전극(53) 간의 노드(41) 및 전극(62)에 인가된다. 노드(41) 및 전극(62)의 전위는 증가된다. 데이터 입출력선(91)으로부터의 전하가 전극(59) 및 전극(60)을 통해 노드(41) 내에 축적된다. 전하는 또한 제1 용량 소자(61)에 축적된다. 노드(41), 전극(62), 및 제1 게이트 전극(53)은 동일한 전위를 갖기 때문에, VSD2가 제1 게이트 전극(53)에 인가될 때 제1 트랜지스터(51)는 온된다. 이것은 VSD2≥제1 트랜지스터(51)의 임계 전압(VTH1)(전압 VSD2는 VTH1 이상임)을 유지한다. 제1 트랜지스터(51)가 온될 때, 전류는 전극(55)으로부터 전극(56)으로 흐른다(도 14b 참조, 데이터 기입).
다음 단계에서, 제2 트랜지스터(52)가 오프되는 전위, 예를 들어, 0V가 제2 게이트 전극(57)에 인가된다. 이것은 0<VTH2를 유지한다. 상술한 바와 같이 제2 트랜지스터(52)는 극도로 낮은 오프 전류를 제공하여, 노드(41) 및 전극(62)의 전위는 감소되지 않고 유지된다. 노드(41) 및 제1 용량 소자(61) 내에 축적된 전하가 유지된다. 노드(41), 전극(62), 및 제1 게이트 전극(53)은 동일한 전위를 갖기 때문에, 제1 트랜지스터(51)는 온으로 유지된다(도 15 참조, 데이터 유지 및 데이터 판독).
한편, 제4 트랜지스터(65) 및 제3 트랜지스터(64)는 오프로 유지된다. 전극(73)과 제3 게이트 전극(66) 간의 노드(42)의 전위는 증가되지 않고 유지된다. 이것은 제4 트랜지스터(65)가 극도로 낮은 오프 전류를 제공하기 때문이다.
2. 제2 메모리 셀(96)에서의 데이터 기입, 유지 및 데이터 판독
전압(VG4)이 제4 게이트 전극(70)에 인가되고, 제4 트랜지스터(65)는 온된다. 이것은 VG4≥제4 트랜지스터(65)의 임계 전압(VTH4)(전압 VG4는 VTH4 이상임)을 유지한다. 제4 트랜지스터(65)가 온될 때, 데이터 입출력선(91)의 전위(VSD4)가 노드(42) 및 전극(75)에 인가된다. 노드(42) 및 전극(75)의 전위는 증가된다. 데이터 입출력선(91)으로부터의 전하가 전극(72) 및 전극(73)을 통해 노드(42) 내에 축적된다. 전하는 또한 제2 용량 소자(74)에 축적된다. 노드(42), 전극(75), 및 제3 게이트 전극(66)은 동일한 전위를 갖기 때문에, VSD4가 제3 게이트 전극(66)에 인가될 때 제3 트랜지스터(64)는 온된다. 이것은 VSD4≥제3 트랜지스터(64)의 임계 전압(VTH3)(전압 VSD4는 VTH3 이상임)을 유지한다. 제3 트랜지스터(64)가 온될 때, 전극(68)의 전위가 전극(69)의 것보다 높으면, 전류는 전극(68)으로부터 전극(69)으로 흐른다(도 16a 참조, 데이터 기입).
다음 단계에서, 제4 트랜지스터(65)가 오프되는 전위, 예를 들어, 0V가 제4 게이트 전극(70)에 인가된다. 이것은 0<VTH4를 유지한다. 상술한 바와 같이 제4 트랜지스터(65)는 극도로 낮은 오프 전류를 제공하여, 노드(42) 및 전극(75)의 전위는 감소되지 않고 유지된다. 노드(42) 및 제2 용량 소자(74) 내에 축적된 전하가 유지된다. 노드(42), 전극(75), 및 제3 게이트 전극(66)은 동일한 전위를 갖기 때문에, 제3 트랜지스터(64)는 온으로 유지된다(도 16b 참조, 데이터 유지 및 데이터 판독).
한편, 제1 트랜지스터(51) 및 제2 트랜지스터(52)는 오프로 유지된다. 제2 트랜지스터(52)가 극도로 낮은 오프 전류를 제공하기 때문에, 노드(41)의 전위는 증가되지 않고 유지된다.
3. 제1 메모리 셀(95) 및 제2 메모리 셀(96)에서의 데이터 기입, 데이터 유지, 및 데이터 판독
전압(VG2)이 제2 게이트 전극(57)에 인가되고, 제2 트랜지스터(52)는 온된다. 제2 트랜지스터(52)가 온될 때, 데이터 입출력선(91)의 전위(VSD2)가 전극(60)과 제1 게이트 전극(53) 간의 노드(41) 및 전극(62)에 인가된다. 노드(41)의 전위는 증가된다. 데이터 입출력선(91)으로부터의 전하가 전극(59) 및 전극(60)을 통해 노드(41) 내에 축적된다. 전하는 또한 제1 용량 소자(61)에 축적된다. VSD2가 제1 게이트 전극(53)에 인가될 때 제1 트랜지스터(51)는 온된다.
전압(VG4)이 제4 게이트 전극(70)에 인가되고, 제4 트랜지스터(65)는 온된다. 제4 트랜지스터(65)가 온될 때, 데이터 입출력선(91)의 전위(VSD4=VSD2)가 노드(42)에 인가된다. 노드(42) 및 전극(75)의 전위는 증가된다. 데이터 입출력선(91)으로부터의 전하가 전극(72) 및 전극(73)을 통해 노드(42) 내에 축적된다. 전하는 또한 제2 용량 소자(74)에 축적된다. VSD4가 제3 게이트 전극(66)에 인가될 때 제3 트랜지스터(64)는 온된다.
제1 트랜지스터(51) 및 제3 트랜지스터(64)가 온될 때, 전류는 전극(55)으로부터 전극(56), 전극(68), 및 전극(69)으로 흐른다(도 17a 참조, 데이터 기입).
다음 단계에서, 제2 트랜지스터(52)가 오프되는 전위, 예를 들어, 0V가 제2 게이트 전극(57)에 인가된다. 또한, 제4 트랜지스터(65)가 오프되는 전위, 예를 들어, 0V가 제4 게이트 전극(70)에 인가된다. 노드(41), 전극(62), 노드(42), 및 전극(75)의 전위는 감소되지 않고 유지된다. 노드(41) 및 제1 용량 소자(61) 내에 축적된 전하 및 노드(42) 및 제2 용량 소자(74) 내에 축적된 전하가 유지된다. 제1 트랜지스터(51) 및 제3 트랜지스터(64)는 온으로 남고 전류는 이를 통해 계속 흐른다(도 17b 참조, 데이터 유지 및 데이터 판독).
2. 데이터 소거
여기서, 도 17b에 도시된 것과 같은 비휘발성 메모리(50) 내의 데이터는 한 번에 소거된다. 제2 트랜지스터(52)의 제2 채널(58) 및 제4 트랜지스터(65)의 제4 채널(71)은 자외선으로 조사된다. 제2 트랜지스터(52) 및 제4 트랜지스터(65)는, 자외선으로 조사될 때, 노멀리 온, 즉 온된다(도 18a 참조). 제2 트랜지스터(52) 및 제4 트랜지스터(65)는 또한 0V의 전압이 제2 게이트 전극(57) 및 제4 게이트 전극(70)에 인가될 때 온된다. 제2 트랜지스터(52) 및 제4 트랜지스터(65)는 자외선이 중지될 때에도 온으로 유지된다.
그 때, 데이터 입출력선(91)의 전위는 노드(41) 및 노드(42)의 전위보다 낮도록 감소한다. 제2 트랜지스터(52) 및 제4 트랜지스터(65)는 온이기 때문에, 제2 노드(41) 및 노드(42)의 전위는 감소한다. 노드(41) 및 노드(42) 내에 축적된 전하 및 제1 용량 소자(61) 및 제2 용량 소자(74) 내에 축적된 전하는 방출된다. 제1 트랜지스터(51) 및 제3 트랜지스터(64)는 오프된다(도 18b 참조, 데이터 소거). 다음 단계에서, 제2 트랜지스터(52) 및 제4 트랜지스터(65)는 그대로 방치되어, 제2 트랜지스터(52) 및 제4 트랜지스터(65)는 노멀리 오프로 된다(도 19 참조). 상술한 바와 같이, 0V의 전압이 제2 게이트 전극(57) 및 제4 게이트 전극(70)에 인가될 때에도, 데이터는 자외선 조사로만 한 번에 소거될 수 있다.
자외선은 실시형태 1에 도시된 것과 동일하다.
제1 트랜지스터(51) 및 제3 트랜지스터(64)는 실시형태 1의 제1 트랜지스터(20)과 유사한 구조 및 재료를 이용하여 형성된다. 제2 트랜지스터(52) 및 제4 트랜지스터(65)는 실시형태 1의 제2 트랜지스터(21)와 유사한 구조 및 재료를 이용하여 형성된다.
제1 용량 소자(61)는 예를 들어, 제1 트랜지스터(51)의 고농도 도핑 영역을 이용하여 형성된 전극(62); 제1 게이트 절연층과 동일한 층을 이용하여 형성된 절연층; 및 제1 게이트 전극(53)과 동일한 층을 이용하여 형성된 전극(63)을 가질 수 있다. 이것은 제2 용량 소자(74)에도 동일하다.
본 실시형태의 비휘발성 메모리(50)는 실시형태 1에 도시된 방식으로 제조될 수 있다.
[실시형태 3]
본 실시형태는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함하는 메모리 셀을 포함하는 비휘발성 메모리이다. 제1 트랜지스터는 제1 채널, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는 제2 채널, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 채널은 산화물 반도체 내에 형성된다. 제3 트랜지스터는 제3 채널, 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함한다. 제2 소스 전극 및 제2 드레인 전극 중 하나는 제1 게이트 전극에 전기적으로 접속된다. 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나이고, 또는 제1 소스 전극 및 제1 드레인 전극 중 하나는 제3 소스 전극 및 제3 드레인 전극 중 하나에 전기적으로 접속된다. 메모리 셀 내의 데이터 기입은 제2 소스 전극 및 제2 드레인 전극 중 하나와 제1 게이트 전극 간의 노드의 전위를 올리거나, 또는 노드에 전하를 축적함으로써 이루어진다. 메모리 셀 내의 데이터 기입은 제2 채널을 자외선으로 조사하고 노드의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 이루어진다.
비휘발성 메모리(200)는 제1 트랜지스터(201), 제2 트랜지스터(202), 및 제3 트랜지스터(203)를 포함하는 메모리 셀(220)을 포함한다(도 20 참조).
제1 트랜지스터(201)는 제1 채널(205), 제1 게이트 전극(204), 전극(206)(제1 소스 전극 및 제1 드레인 전극 중 하나), 및 전극(207)(제1 소스 전극 및 제1 드레인 전극 중 다른 하나)을 포함한다. 또한, 제1 트랜지스터(201)는 제1 게이트 절연막을 포함한다. 제2 트랜지스터(202)는 제2 채널(209), 제2 게이트 전극(208), 전극(211)(제2 소스 전극 및 제2 드레인 전극 중 하나), 및 전극(210)(제2 소스 전극 및 제2 드레인 전극 중 다른 하나)을 포함한다. 또한, 제2 트랜지스터(202)는 제2 게이트 절연막을 포함한다. 제3 트랜지스터(203)는 제3 채널(213), 제3 게이트 전극(212), 전극(214)(제3 소스 전극 및 제3 드레인 전극 중 하나), 및 전극(215)(제3 소스 전극 및 제3 드레인 전극 중 다른 하나)을 포함한다. 또한, 제3 트랜지스터(203)는 제3 게이트 절연막을 포함한다.
전극(207)은 접지될 수 있다. 전극(206)은 전극(214)에 전기적으로 접속된다. 제2 게이트 전극(208)은 선(221)에 전기적으로 접속되므로, 제2 트랜지스터(202)가 온되는 기입 신호가 제2 게이트 전극(208)에 입력된다. 전극(211)은 제1 게이트 전극(204)에 전기적으로 접속된다. 전극(210)은 데이터 입출력선(223)에 전기적으로 접속되고, 데이터 신호가 전극(210)에 입력된다. 제3 게이트 전극(212)은 선(222)에 전기적으로 접속되고, 제3 트랜지스터(203)가 온되는 판독 신호가 제3 게이트 전극(212)에 입력된다. 전극(215)은 데이터 출력선(224)에 전기적으로 접속된다.
제2 채널(209)용의 재료는 산화물 반도체를 포함한다. 제1 채널(205) 및 제3 채널(213)은 산화물 반도체 이외의 재료, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘-탄소, 및 갈륨 비소로부터 선택된 것을 이용하여 형성된다. 산화물 반도체 이외의 재료를 이용하는 제1 트랜지스터(201) 및 제3 트랜지스터(203)는 적절히 고속 동작을 할 수 있으므로, 데이터 판독 등을 고속으로 할 수 있다. 산화물 반도체를 이용하는 제2 트랜지스터(202)는 극도로 낮은 오프 전류를 특징으로 한다. 따라서, 제2 트랜지스터(202)가 오프일 때, 제1 트랜지스터(201)의 제1 게이트 전극(204)의 전위는 매우 오랜 기간 동안 유지될 수 있다. 바꾸어 말하면, 전위가 제2 게이트 전극(208)에 인가되지 않을 때에도(전력이 오프될 때에도), 데이터는 유지 상태로 된다. 그러므로, 비휘발성 메모리가 달성된다.
제1 게이트 전극(204)의 전위가 유지될 수 있기 때문에, 데이터 기입, 데이터 유지, 및 데이터 판독이 달성된다. 또한, 데이터는 자외선 조사에 의해 쉽게 소거된다.
(동작 방법)
비휘발성 메모리(200)의 동작에 대해 설명한다.
1. 데이터, 데이터 유지, 및 데이터 판독
초기 상태에서, 제1 트랜지스터(201), 제2 트랜지스터(202), 및 제3 트랜지스터(203)는 오프이다(도 21a 참조).
전압(VG2)이 선(221)에 인가되고 전압(VG2)이 제2 게이트 전극(208)에 인가되고, 제2 트랜지스터(202)는 온된다. 이것은 VG2≥제2 트랜지스터(202)의 임계 전압(VTH2)(전압 VG2는 VTH2 이상임)을 유지한다. 제2 트랜지스터(202)가 온될 때, 데이터 입출력선(223)의 전위(VSD2)가 전극(211)과 제1 게이트 전극(204) 간의 노드(230)에 인가된다. 노드(230)의 전위는 증가된다. 데이터 입출력선(223)으로부터의 전하가 전극(210) 및 전극(211)을 통해 노드(230) 내에 축적된다. 노드(230) 및 제1 게이트 전극(204)은 동일한 전위를 갖기 때문에, VSD2가 제1 게이트 전극(204)에 인가될 때 제1 트랜지스터(201)는 온된다. 이것은 VSD2≥제1 트랜지스터(201)의 임계 전압(VTH1)(전압 VSD2는 VTH1 이상임)을 유지한다. 제1 트랜지스터(201)가 온될 때, 전극(206)의 전위가 전극(207)의 전위보다 높으면, 전류는 전극(206)으로부터 전극(207)으로 흐른다(도 21b 참조, 데이터 기입).
다음 단계에서, 제2 트랜지스터(202)가 오프되는 전위, 예를 들어, 0V가 제2 게이트 전극(208)에 인가된다. 이것은 0<VTH2를 유지한다. 상술한 바와 같이 제2 트랜지스터(202)는 극도로 낮은 오프 전류를 제공하여, 노드(230)의 전위는 감소되지 않고 유지된다. 노드(230) 내에 축적된 전하가 유지된다. 노드(230) 및 제1 게이트 전극(204)은 동일한 전위를 갖기 때문에, 제1 트랜지스터(201)는 온으로 남고 전류가 이를 통해 계속 흐른다(도 22a 참조, 데이터 유지). 용량 소자가 실시형태 2에서와 같이, 전하를 유지하기 위해 노드(230)에 더 제공될 수 있다.
유지된 데이터를 판독하기 위해서, 전압(VG3)이 선(222)에 인가되고 전압(VG3)이 제3 게이트 전극(212)에 인가되어, 제3 트랜지스터(203)는 온된다. 이것은 VG3≥제3 트랜지스터(203)의 임계 전압(VTH3)(전압 VG3은 VTH3 이상임)을 유지한다. 제1 트랜지스터(201)는 온으로 유지된다는 점에 유의한다. 제3 트랜지스터(203)가 온될 때, 전류가 데이터 출력선(224)으로부터 전극(215), 전극(214), 전극(206), 및 전극(207)으로 흐른다(도 22b 참조, 데이터 판독).
2. 데이터 소거
여기서, 도 22a에 도시된 것과 같은 비휘발성 메모리(200) 내의 데이터는 소거된다. 제2 트랜지스터(202)의 제2 채널(209)은 자외선으로 조사된다. 제2 트랜지스터(202)는, 자외선으로 조사될 때, 노멀리 온, 즉 온된다(도 23a 참조). 제2 트랜지스터(202)는 또한 0V의 전압이 제2 게이트 전극(208)에 인가될 때에도 온된다. 제2 트랜지스터(202)는 자외선이 중지될 때에도 온으로 유지된다.
그때, 데이터 입출력선(223)의 전위는 노드(230)의 전위보다 낮도록 감소한다. 제2 트랜지스터(202)는 온이기 때문에, 노드(230)의 전위는 감소한다. 노드(230) 내에 축적된 전하는 방출된다. 제1 트랜지스터(201)는 오프된다(도 23b 참조, 데이터 소거). 다음 단계에서, 제2 트랜지스터(202)는 그대로 방치되어, 제2 트랜지스터(202)는 노멀리 오프로 된다(도 24 참조). 상술한 바와 같이, 0V의 전압이 제2 게이트 전극(208)에 인가될 때에도, 데이터는 자외선 조사로만 한 번에 소거될 수 있다. 메모리 셀(220) 내의 데이터의 소거가 여기서 설명되지만, 메모리가 복수의 메모리 셀(220)을 포함하는 경우에, 메모리 셀(220) 내의 모든 데이터는 모든 제2 트랜지스터(202)를 자외선으로 조사함으로써 한 번에 소거될 수 있다.
자외선은 실시형태 1 및 2에 도시된 것과 동일하다.
제1 트랜지스터(201) 및 제3 트랜지스터(203)는 실시형태 1의 제1 트랜지스터(20)과 유사한 구조 및 재료를 이용하여 형성된다. 제2 트랜지스터(202)는 실시형태 1의 제2 트랜지스터(21)와 유사한 구조 및 재료를 이용하여 형성된다.
본 실시형태의 메모리 셀(220)은 실시형태 1에 도시된 방식으로 제조될 수 있다.
[실시형태 4]
본 실시형태는 트랜지스터 및 용량 소자를 포함하는 메모리 셀을 포함하는 비휘발성 메모리를 도시한다. 트랜지스터는 채널, 게이트 전극, 소스 전극, 드레인 전극을 포함한다. 채널은 산화물 반도체 내에 형성된다. 소스 전극 및 드레인 전극 중 하나는 용량 소자의 한 전극에 전기적으로 접속된다. 메모리 셀 내의 데이터 기입은 소스 전극 및 드레인 전극 중 하나와 용량 소자의 한 전극 간의 노드의 전위를 올리거나, 또는 노드에 전하를 축적함으로써 이루어진다. 메모리 셀 내의 데이터는 채널을 자외선으로 조사하고 노드의 전위를 낮추거나, 또는 노드로부터 전하를 방출함으로써 소거된다.
비휘발성 메모리(262)는 트랜지스터(251) 및 용량 소자(256)를 포함하는 메모리 셀(261)을 포함한다(도 25 참조).
트랜지스터(251)는 채널(253), 게이트 전극(252), 전극(255)(소스 전극 및 드레인 전극 중 하나), 및 전극(254)(소스 전극 및 드레인 전극 중 다른 하나)을 포함한다. 용량 소자(256)는 한 전극(257), 다른 전극(258), 및 전극(257)과 전극(258) 간의 절연막을 포함한다.
게이트 전극(252)은 워드선(259)에 전기적으로 접속된다. 전극(255)은 전극(257)에 전기적으로 접속된다. 전극(254)은 비트선(260)에 전기적으로 접속된다. 전극(258)은 접지된다.
채널(253)용의 재료는 산화물 반도체를 포함한다. 산화물 반도체를 이용하는 트랜지스터(251)는 극도로 낮은 오프 전류를 특징으로 한다. 따라서, 트랜지스터(251)가 오프일 때, 용량 소자(256)의 전극(257)의 전위는 매우 오랜 기간 동안 유지될 수 있다. 바꾸어 말하면, 전위가 제2 게이트 전극(252)에 인가되지 않을 때에도(전력이 오프될 때에도), 용량 소자(256) 내에 축적된 전하는 매우 오랜 기간 동안 유지될 수 있다. 그러므로, 비휘발성 메모리가 달성된다.
전극(257)의 전위가 유지될 수 있기 때문에, 데이터 기입, 데이터 유지, 및 데이터 판독이 달성된다. 또한, 데이터는 자외선 조사에 의해 쉽게 소거된다.
(동작 방법)
비휘발성 메모리(262)의 동작에 대해 설명한다.
1. 데이터 기입 및 데이터 유지
초기 상태에서, 트랜지스터(251)는 오프이다(도 26a 참조).
전압(VG)이 워드선(259)에 인가되고, 전압(VG)이 게이트 전극(252)에 인가된다. 따라서, 트랜지스터(251)는 온된다. 이것은 VG≥트랜지스터(251)의 임계 전압(VTH)(전압 VG은 VTH 이상임)을 유지한다. 트랜지스터(251)가 온될 때, 비트선(260)의 전위(VSD)가 전극(255)과 전극(257) 간의 노드(270) 및 전극(257)에 인가된다. 노드(270) 및 전극(257)의 전위는 증가된다. 비트선(260)으로부터의 전하가 전극(254) 및 전극(255)을 통해 노드(270) 내에 축적된다. 전하는 또한 용량 소자(256)에 축적된다(도 26b 참조, 데이터 기입).
다음 단계에서, 트랜지스터(251)가 오프되는 전위, 예를 들어, 0V가 게이트 전극(252)에 인가된다. 이것은 0<VTH를 유지한다. 상술한 바와 같이 트랜지스터(251)는 극도로 낮은 오프 전류를 제공하여, 노드(270) 및 전극(257)의 전위는 감소되지 않고 유지된다. 노드(270) 및 용량 소자(256) 내에 축적된 전하가 유지된다(도 27 참조, 데이터 유지).
2. 데이터 판독 및 데이터 소거
트랜지스터(251)의 채널(253)은 자외선으로 조사된다. 트랜지스터(251)는, 자외선으로 조사될 때, 노멀리 온, 즉 온된다(도 28a 참조). 트랜지스터(251)는 0V의 전압이 게이트 전극(252)에 인가될 때에도 온된다. 트랜지스터(251)는 자외선이 중지될 때에도 온으로 유지된다.
그 때, 비트선(260)의 전위는 노드(270)의 전위보다 낮도록 감소한다. 트랜지스터(251)는 온이기 때문에, 노드(270)의 전위는 감소한다. 노드(270) 및 용량 소자(256) 내에 축적된 전하는 방출된다(도 28b 참조, 데이터 판독 및 데이터 소거). 다음 단계에서, 트랜지스터(251)는 그대로 방치되어, 트랜지스터(251)는 노멀리 오프로 된다(도 29 참조). 상술한 바와 같이, 0V의 전압이 게이트 전극(252)에 인가될 때에도, 데이터는 자외선 조사로만 한 번에 판독 및 소거될 수 있다.
자외선은 실시형태 1, 2, 및 3에 도시된 것과 동일하다.
트랜지스터(251) 및 용량 소자(256)의 구조는 도 30을 참조하여 설명된다. 트랜지스터(251) 및 용량 소자(256)는 기판(271) 위에 형성된 하지막인 절연층(272) 위에 형성된다.
트랜지스터(251)는 게이트 전극(252), 게이트 절연층(273), 채널로 되는 산화물 반도체층(253'), 전극(255), 및 전극(254)을 포함한다. 용량 소자(256)는 전극(258), 게이트 절연층(273), 전극(257), 패시베이션막으로 되는 절연층(274), 및 평탄화막으로 되는 절연층(275)을 포함한다.
기판(271)은 글래스 기판, 플라스틱 기판 등이다. 산화 실리콘막 등인 절연층(272)은 기판(271) 위에 형성된다. 게이트 전극(252) 및 전극(258)은 절연층(272) 위에 형성된다. 게이트 절연층(273)은 게이트 전극(252) 및 전극(258) 위에 형성된다. 산화물 반도체층(253')은 게이트 절연층(273) 위에 형성된다. 전극(255), 전극(254), 및 전극(257)은 산화물 반도체층(253') 및 게이트 절연층(273) 위에 형성된다. 전극(255) 및 전극(257)은 여기서 동일한 도전막을 이용하여 형성되지만, 그들은 또한 다른 도전막을 이용하여 형성될 수 있다. 절연층(274)은 산화물 반도체층(253'), 전극(255), 전극(254), 및 전극(257) 위에 형성된다. 절연층(275)은 절연층(274) 위에 형성된다.
게이트 전극(252), 전극(258), 게이트 절연층(273), 산화물 반도체층(253'), 전극(255), 전극(254), 전극(257), 절연층(274), 및 절연층(275)용의 재료는 실시형태 1에서 설명된 것과 동일하다.
트랜지스터(251) 및 용량 소자(256)를 제조하는 방법은 실시형태 1에서 설명된 것과 동일하다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에서 얻어지는 비휘발성 메모리를 탑재한 전자기기의 예에 대하여 도 31을 사용하여 설명한다. 상기 실시형태에서 얻어지는 비휘발성 메모리는 전력이 공급되지 않더라도 정보를 유지할 수 있다. 또한, 용이하게 정보를 소거할 수 있다. 또한, 그 동작도 고속이다. 따라서, 상기 비휘발성 메모리를 사용하여 새로운 구성의 전자기기를 제공할 수 있다. 또한, 상기 실시형태에 따른 비휘발성 메모리는 집적되어 회로 기판 등에 실장되어 각 전자기기 내부에 탑재된다.
도 31a는 상기 실시형태에 따른 비휘발성 메모리를 포함한 노트북형 퍼스널 컴퓨터이며, 본체(301), 하우징(302), 표시부(303), 키보드(304) 등으로 구성된다.
도 31b는 상기 실시형태에 따른 비휘발성 메모리를 포함한 휴대 정보 단말(PDA)이며, 본체(311)에는 표시부(313), 외부 인터페이스(315), 조작 버튼(314) 등이 설치되어 있다. 또한 조작용의 부속품으로서 스타일러스(312)가 있다.
도 31c는 상기 실시형태에 따른 비휘발성 메모리를 포함한 전자 페이퍼의 일례로서 전자 서적(320)을 도시하였다. 전자 서적(320)은, 하우징(321) 및 하우징(323)의 2개의 하우징으로 구성된다. 하우징(321) 및 하우징(323)는 축(軸)부(337)에 의하여 일체화되어, 상기 축부(337)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이와 같이 구성됨으로써 전자 서적(320)은 종이처럼 사용할 수 있다.
하우징(321)에는 표시부(325)가 짜넣어지고, 하우징(323)에는 표시부(327)가 짜넣어진다. 표시부(325) 및 표시부(327)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 하는 것으로, 예를 들면 오른쪽의 표시부(도 31c에서는 표시부(325))에 문장을 표시하고, 좌측의 표시부(도 31c에서는 표시부(327))에 화상을 표시할 수 있다.
또한, 도 31c에서는, 하우징(321)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(321)은 전원(331), 조작 키(333), 스피커(335) 등을 구비하고 있다. 조작 키(333)에 의하여 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(320)은 전자 사전으로서의 기능을 갖게 하는 구성으로 해도 좋다.
또한 전자 서적(320)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다.
또한, 전자 페이퍼는 정보를 표시하는 것이면 모든 분야에 적용할 수 있다. 예를 들면, 전자서적 이외에도, 포스터, 전차 등의 탈것의 차내 광고, 크레디트카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다.
도 31d는 상기 실시형태에 따른 비휘발성 메모리를 포함한 휴대 전화기다. 상기 휴대 전화기는 하우징(340) 및 하우징(341)의 2개의 하우징으로 구성되어 있다. 하우징(341)은 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 디바이스(346), 카메라용 렌즈(347), 외부 접속 단자(348) 등을 구비한다. 또한, 하우징(340)은 상기 휴대 전화기를 충전하는 태양 전지 셀(349), 외부 메모리 슬롯(350) 등을 구비한다. 또한, 안테나는 하우징(341) 내부에 내장된다.
표시 패널(342)은 터치 패널 기능을 구비하고, 도 31d에 영상 표시되는 복수의 조작 키(345)를 점선으로 도시한다. 또한, 상기 휴대 전화는 태양 전지 셀(349)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로를 실장한다. 또한, 상기 구성에 추가하여 비접촉 IC칩, 소형 기록 장치 등을 내장한 구성으로 할 수도 있다.
표시 패널(342)은 사용 형태에 따라 표시 방향이 적절히 변화한다. 또한, 표시 패널(342)과 동일 면 위에 카메라용 렌즈(347)를 구비하기 때문에, 영상 전화를 할 수 있다. 스피커(343) 및 마이크로폰(344)은 음성 통화에 한정되지 않고, 영상 전화, 녹음, 재생 등을 할 수 있다. 또한, 하우징(340)과 하우징(341)은 슬라이드하여 도 31d에 도시한 바와 같이 전개된 상태로부터 겹친 상태로 할 수 있어, 휴대하기 적합하게 소형화할 수 있다.
외부 접속 단자(348)는 AC 어댑터나, USB 케이블 등 각종 케이블과 접속할 수 있고, 충전이나 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(350)에 기록 매체를 삽입하고, 더 많은 용량의 데이터의 보존 및 이동에 대응할 수 있다. 또한, 상기 기능에 추가하여 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 31e는 상기 실시형태에 따른 비휘발성 메모리를 포함한 디지털 카메라다. 상기 디지털 카메라는 본체(361), 표시부(A)(367), 접안부(363), 조작 스위치(364), 표시부(B)(365), 배터리(366) 등으로 구성된다.
도 31f는 상기 실시형태에 따른 비휘발성 메모리를 포함한 텔레비전 장치다. 텔레비전 장치(370)에서는 하우징(371)에 표시부(373)가 내장되어 있다. 표시부(373)에 의하여 영상을 표시할 수 있다. 또한, 여기서는, 스탠드(375)에 의하여 하우징(371)를 지지하는 구성을 도시한다.
텔레비전 장치(370)의 조작은 하우징(371)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(380)에 의하여 행할 수 있다. 리모트콘트롤 조작기(380)가 구비하는 조작 키(379)에 의하여 채널이나 음량의 조작을 행할 수 있고, 표시부(373)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤 조작기(380)에 해당 리모트 컨트롤 조작기(380)로부터 출력하는 정보를 표시하는 표시부(377)를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치(370)는 수신기나 모뎀 등을 구비한 구성으로 하는 것이 적합하다. 수신기에 의해, 일반 텔레비전 방송을 수신할 수 있다. 또한, 모뎀을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보통신을 할 수 있다.
본 실시형태에 기재된 구성, 방법 등은, 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
본 출원은 그 전체 내용이 본 명세서에 참고로 원용된, 2009년 11월 24일자 일본 특허청에 제출된 일본 특허 출원 2009-266407에 기초한 것이다.
1: 곡선, 2: 곡선, 3: 곡선, 4: 곡선, 10: 트랜지스터, 11: 기판, 12: 절연막, 13: 게이트 전극, 14: 게이트 절연막, 15: 산화물 반도체막, 16: 소스 전극, 17: 드레인 전극, 18: 패시베이션막, 20: 제1 트랜지스터, 21: 제2 트랜지스터, 22: 메모리 셀, 23: 제1 게이트 전극, 24: 전극, 25: 전극, 26: 제1 채널, 27: 제2 게이트 전극, 28: 제2 채널, 29: 전극, 30: 전극, 31: 노드, 41: 노드, 42: 노드, 50: 비휘발성 메모리, 51: 제1 트랜지스터, 52: 제2 트랜지스터, 54: 제1 채널, 53: 제1 게이트 전극, 55: 전극(제1 소스 전극 및 제1 드레인 전극 중 다른 하나), 56: 전극(제1 소스 전극 및 제1 드레인 전극 중 하나), 57: 제2 게이트 전극, 58: 제2 채널, 59: 전극(제2 소스 전극 및 제2 드레인 전극 중 다른 하나), 60: 전극(제2 소스 전극 및 제2 드레인 전극 중 하나), 61: 제1 용량 소자, 62: 전극, 63: 전극, 64: 제3 트랜지스터, 65: 제4 트랜지스터, 66: 제3 게이트 전극, 68: 전극(제3 소스 전극 및 제3 드레인 전극 중 하나), 69: 전극(제3 소스 전극 및 제3 드레인 전극 중 다른 하나), 70: 제4 게이트 전극, 71: 제4 채널, 72: 전극(제4 소스 전극 및 제4 드레인 전극 중 다른 하나), 73: 전극(제4 소스 전극 및 제4 드레인 전극 중 하나), 74: 제2 용량 소자, 75: 전극, 76: 전극, 90: 데이터 출력선, 91: 데이터 입출력선, 95: 제1 메모리 셀, 96: 제2 메모리 셀, 100: 기판, 102: 보호층, 104: 반도체 영역, 106: 소자 분리 절연층, 108a: 제1 게이트 절연층, 110a: 제1 게이트 전극, 112: 절연층, 114: 불순물 영역, 116: 제1 채널, 118: 측벽 절연층, 120: 고농도 도핑 영역, 122: 금속층, 124: 금속 화합물 영역, 126: 층간 절연층, 128: 층간 절연층, 130a: 전극(제1 소스 전극 및 제1 드레인 전극 중 하나), 130b: 전극(제1 소스 전극 및 제1 드레인 전극 중 다른 하나), 130c: 전극, 132: 절연층, 134: 도전층, 136a: 전극, 136b: 전극, 136c: 전극, 136d; 제2 게이트 전극, 138: 제2 게이트 절연층, 140: 산화물 반도체층, 142a: 전극(제2 소스 전극 및 제2 드레인 전극 중 하나), 142b: 전극(제2 소스 전극 및 제2 드레인 전극 중 다른 하나), 144: 보호 절연층: 146: 층간 절연층, 148: 도전층, 150a: 전극, 150b: 전극, 150c: 전극, 150d: 전극, 150e: 전극, 152: 절연층, 154a: 전극, 154b: 전극, 154c: 전극, 154d: 전극, 200: 비휘발성 메모리, 201: 제1 트랜지스터, 202; 제2 트랜지스터, 203: 제3 트랜지스터, 205: 제1 채널, 204: 제1 게이트 전극, 206: 전극(제1 소스 전극 및 제1 드레인 전극 중 하나), 207: 전극(제1 소스 전극 및 제1 드레인 전극 중 다른 하나), 209: 제2 채널, 208: 제2 게이트 전극, 210: 전극(제2 소스 전극 및 제2 드레인 전극 중 다른 하나), 211: 전극(제2 소스 전극 및 제2 드레인 전극 중 하나), 212: 제3 게이트 전극, 213: 제3 채널, 214: 전극(제3 소스 전극 및 제3 드레인 전극 중 하나), 215: 전극(제3 소스 전극 및 제3 드레인 전극 중 다른 하나), 220: 메모리 셀, 221: 배선, 222: 배선, 223: 데이터 입출력선, 224: 데이터 출력선, 230: 노드, 251: 트랜지스터, 252: 게이트 전극, 253: 채널, 253': 산화물 반도체층, 254: 전극(소스 전극 및 드레인 전극 중 다른 하나), 255: 전극(소스 전극 및 드레인 전극 중 하나), 256: 용량 소자, 257: 전극, 258: 전극, 259: 워드선, 260: 비트선, 261: 메모리 셀, 262: 비휘발성 메모리, 270: 노드, 271: 기판, 272: 절연층, 273: 게이트 절연층, 274: 절연층, 275: 절연층, 301: 본체, 302: 하우징, 303: 표시부, 304: 키보드, 311: 본체, 312: 스타일러스, 313: 표시부, 314: 조작 버튼, 315: 외부 인터페이스, 320: 전자 서적, 321: 하우징, 323: 하우징, 325: 표시부, 327: 표시부, 331: 전원, 333: 조작 키, 335: 스피커, 337: 축부, 340: 하우징, 341: 하우징, 342: 표시 패널, 343: 스피커, 344: 마이크로폰, 345: 조작 키, 346: 포인팅 디바이스, 347: 카메라 렌즈, 348: 외부 접속 단자, 349: 태양 전지, 350: 외부 메모리 슬롯, 361: 본체, 363: 접안부, 364: 조작 스위치, 365: 표시부 B, 366: 배터리, 367: 표시부 A, 370: 텔레비전, 371: 하우징, 373: 표시부, 375: 스탠드, 377: 표시부, 379: 조작 키, 380: 리모트 컨트롤러

Claims (32)

  1. 반도체 장치로서,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 메모리 셀을 포함하고,
    상기 제1 트랜지스터는 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제2 반도체층은 산화물 반도체 재료를 포함하고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나는 상기 제1 게이트 전극에 전기적으로 접속되고,
    상기 제1 게이트 전극 내에 축적된 전하는 상기 제2 반도체층을 자외선으로 조사함으로써 방출되는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하는 메모리 셀을 포함하고,
    상기 제1 트랜지스터는 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제3 트랜지스터는 제3 반도체층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함하고,
    상기 제2 반도체층은 산화물 반도체 재료를 포함하고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나는 상기 제1 게이트 전극에 전기적으로 접속되고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 중 하나는 상기 제3 소스 전극 및 상기 제3 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제1 게이트 전극 내에 축적된 전하는 상기 제2 반도체층을 자외선으로 조사함으로써 방출되는, 반도체 장치.
  3. 반도체 장치로서,
    제1 메모리 셀 및 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀은 제1 트랜지스터, 제2 트랜지스터 및 제1 용량 소자를 포함하고,
    상기 제1 트랜지스터는 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제2 반도체층은 제1 산화물 반도체 재료를 포함하고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나는 상기 제1 게이트 전극 및 상기 제1 용량 소자의 제1 전극에 전기적으로 접속되고,
    상기 제2 메모리 셀은 제3 트랜지스터, 제4 트랜지스터 및 제2 용량 소자를 포함하고,
    상기 제3 트랜지스터는 제3 반도체층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함하고,
    상기 제4 트랜지스터는 제4 반도체층, 제4 게이트 전극, 제4 소스 전극 및 제4 드레인 전극을 포함하고,
    상기 제4 반도체층은 제2 산화물 반도체 재료를 포함하고,
    상기 제4 소스 전극 및 상기 제4 드레인 전극 중 하나는 상기 제3 게이트 전극 및 상기 제2 용량 소자의 제1 전극에 전기적으로 접속되고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 중 하나는 상기 제3 소스 전극 및 상기 제3 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제1 게이트 전극 내에 축적된 전하는 상기 제2 반도체층을 제1 자외선으로 조사함으로써 방출되고,
    상기 제3 게이트 전극 내에 축적된 전하는 상기 제4 반도체층을 제2 자외선으로 조사함으로써 방출되는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 트랜지스터의 임계 전압은 상기 제2 반도체층을 상기 제1 자외선으로 조사함으로써 변경되는, 반도체 장치.
  5. 제3항에 있어서,
    상기 제2 트랜지스터는 상기 제2 반도체층을 상기 제1 자외선으로 조사함으로써 노멀리 온 트랜지스터로 되는, 반도체 장치.
  6. 제2항 또는 제3항에 있어서,
    도전층은 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 상기 하나 및 상기 제3 소스 전극 및 상기 제3 드레인 전극 중 상기 하나를 포함하는, 반도체 장치.
  7. 제3항에 있어서,
    상기 제1 자외선 및 상기 제2 자외선은 동시에 방출되는, 반도체 장치.
  8. 제3항에 있어서,
    상기 제1 산화물 반도체 재료는 상기 제2 산화물 반도체 재료인, 반도체 장치.
  9. 반도체 장치로서,
    트랜지스터 및 용량 소자를 포함하는 메모리 셀을 포함하고,
    상기 트랜지스터는 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
    상기 반도체층은 산화물 반도체 재료를 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 용량 소자의 제1 전극에 전기적으로 접속되고,
    상기 용량 소자의 상기 제1 전극 내에 축적된 전하는 상기 반도체층을 자외선으로 조사함으로써 방출되는, 반도체 장치.
  10. 반도체 장치로서,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 메모리 셀을 포함하고,
    상기 제1 트랜지스터는 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제2 반도체층은 산화물 반도체 재료를 포함하고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나는 상기 제1 게이트 전극에 전기적으로 접속되고,
    상기 메모리 셀 내의 데이터 기입은 상기 제1 게이트 전극의 전위를 올리거나, 또는 상기 제1 게이트 전극 내에 전하를 축적함으로써 행해지고,
    상기 메모리 셀에서의 데이터 소거는 상기 제2 반도체층을 자외선으로 조사하고 상기 제1 게이트 전극의 전위를 낮추거나, 또는 상기 제1 게이트 전극으로부터 상기 전하를 방출함으로써 행해지는, 반도체 장치.
  11. 제1항, 제2항 및 제10항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 임계 전압은 상기 제2 반도체층을 상기 자외선으로 조사함으로써 변경되는, 반도체 장치.
  12. 제1항, 제2항 및 제10항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터는 상기 제2 반도체층을 상기 자외선으로 조사함으로써 노멀리 온 트랜지스터로 되는, 반도체 장치.
  13. 제1항, 제2항, 제3항 및 제10항 중 어느 한 항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층 위에 배치되는, 반도체 장치.
  14. 제1항, 제2항, 제3항 및 제10항 중 어느 한 항에 있어서,
    상기 제2 소스 전극은 상기 제2 반도체층의 하면과 접하는, 반도체 장치.
  15. 반도체 장치로서,
    트랜지스터 및 용량 소자를 포함하는 메모리 셀을 포함하고,
    상기 트랜지스터는 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
    상기 반도체층은 산화물 반도체 재료를 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 용량 소자의 제1 전극에 전기적으로 접속되고,
    상기 메모리 셀 내의 데이터 기입은 상기 용량 소자의 상기 제1 전극의 전위를 올리거나, 또는 상기 용량 소자의 상기 제1 전극에 전하를 축적함으로써 행해지고,
    상기 메모리 셀에서의 데이터 소거는 상기 반도체층을 자외선으로 조사하고 상기 용량 소자의 상기 제1 전극의 전위를 낮추거나, 또는 상기 용량 소자의 상기 제1 전극으로부터 상기 전하를 방출함으로써 행해지는, 반도체 장치.
  16. 제9항 또는 제15항에 있어서,
    상기 트랜지스터의 임계 전압은 상기 반도체층을 상기 자외선으로 조사함으로써 변경되는, 반도체 장치.
  17. 제9항 또는 제15항에 있어서,
    상기 트랜지스터는 상기 반도체층을 상기 자외선으로 조사함으로써 노멀리 온 트랜지스터로 되는, 반도체 장치.
  18. 제9항 또는 제15항에 있어서,
    상기 소스 전극은 상기 반도체층의 하면과 접하는, 반도체 장치.
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