KR101884031B1 - 반도체 기억 장치 - Google Patents

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KR101884031B1
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야스히코 다케무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

오프 상태의 소스와 드레인 간의 리크 전류가 낮은 트랜지스터를 기입 트랜지스터에 이용하여, 데이터를 보존하는 반도체 기억 장치를 제공하는 것이 목적이다. 복수의 기억 셀을 포함하는 매트릭스에서, 기입 트랜지스터의 게이트는 기입 워드선에 접속된다. 기억 셀 각각에서, 기입 트랜지스터의 드레인은 판독 트랜지스터의 게이트에 접속되고, 상기 드레인은 용량 소자의 한쪽의 전극에 접속된다. 또한, 용량 소자의 다른 쪽의 전극은 판독 워드선에 접속된다. 기억 셀을 직렬로 접속하고, NAND 구조로 한 반도체 기억 장치에서, 판독 트랜지스터의 게이트를 번갈아서 배치하고, 판독 워드선과 기입 워드선을 공용한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체를 이용한 기억 장치에 관한 것이다.
반도체를 이용한 기억 장치에는 많은 종류가 있다. 예를 들어, 다이내믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 전기적 소거 가능 프로그래머블 리드 온리 메모리(EEPROM), 및 플래시 메모리를 들 수 있다.
DRAM에서는, 기억 셀에 설치한 용량 소자에 전하를 유지함으로써 데이터를 기억한다. 그러나, 스위칭에 이용하는 트랜지스터는 오프 상태이어도, 소스와 드레인 간에 리크 전류가 조금 생기기 때문에, 데이터는 비교적 단시간(길어도 수십 초) 내에 손실된다. 그 때문에, 일정 주기(일반적으로는 수십 밀리 초) 내에 데이터를 재기입(리프레시)할 필요가 있다.
SRAM에서는, 플립 플롭 회로의 쌍안정 상태를 이용해서 데이터를 유지한다. SRAM의 플립 플롭 회로에는 통상 CMOS 인버터를 이용한다. 하나의 기억 셀에 6개의 트랜지스터를 이용하기 때문에, SRAM의 집적률이 DRAM보다 낮아진다. 또한, 전원이 공급되지 않으면 데이터가 손실된다.
한편, EEPROM이나 플래시 메모리는, 소위 플로팅 게이트를 채널과 게이트 사이에 설치하고, 플로팅 게이트에 전하를 저장하는 것에 의해, 데이터를 유지한다. 플로팅 게이트에 축적된 전하는, 트랜지스터에의 전원이 끊어진 후라도 유지되므로, 이들 메모리는 불휘발성 메모리라 한다. 플래시 메모리에 관해서는, 예를 들어, 특허 문헌 1을 참조할 수 있다.
본 명세서에서는, 특히, EEPROM이나 플래시 메모리 등, 플로팅 게이트를 갖는 메모리를, 플로팅 게이트형 불휘발성 메모리(FGNVM)라고 한다. FGNVM에서는, 다단계의 데이터를 하나의 기억 셀에 보존할 수 있으므로, 기억 용량을 크게 할 수 있다. 더구나, NAND형 플래시 메모리 콘택트 홀의 수를 대폭 줄일 수 있기 때문에, 어느 정도까지 집적도를 높일 수 있다.
그러나, 종래의 FGNVM에서는, 플로팅 게이트에의 전하의 주입이나 제거 시에 높은 전압을 필요로 한다. 이 때문에, 게이트 절연막의 열화를 피할 수 없고, 제한 없이 기입이나 소거를 되풀이할 수 없다.
일본 특개 소57-105889호 공보
상술한 바와 같이, 종래의 반도체 기억 장치는 일장 일단이 있어, 요건 전부를 충분히 만족하는 반도체 장치는 없었다. 기억 장치에서는, 저소비 전력이 요구된다. 소비 전력이 크면, 전원을 공급하기 위한 장치를 크게 하지 않으면 안되고, 또한, 배터리에서의 구동 시간이 짧아진다. 더구나, 반도체 소자가 발열될 수 있으므로, 소자의 특성이 열화하고, 또한, 회로가 파괴될 경우도 있다. 또한, 재기입 횟수의 제한이 없는 것이 바람직하고, 10억 회 이상의 재기입을 행할 수 있는 것이 요망된다. 물론, 집적도가 높은 것도 필요하다.
이런 점에서 볼 때, DRAM은 항상 리크 전류를 발생하고 리프레시를 행하고 있기 때문에 소비 전력을 줄이는 데 어려움이 있다. 한편, SRAM에서는, 1개의 기억 셀에 6개의 트랜지스터가 포함되기 때문에 집적도를 높일 수 없다는 다른 문제가 있다. 또한, FGNVM에서는, 소비 전력 및 집적도의 점에서는 문제가 없었지만, 재기입 횟수가 10만 회 이하이다.
상기를 감안하여, 기억 셀에서 기억을 유지하는 데 소모되는 전력을 DRAM보다 삭감하는 것; 1개의 기억 셀에 이용하는 트랜지스터의 수를 5개 이하로 하는 것; 및 재기입 횟수를 100만 회 이상으로 하는 것의 3개의 조건 모두를 극복하는 것이 본 발명의 제1 목적이다. 또한, 전력의 공급이 없는 상태에서 데이터를 10시간 이상, 바람직하게는, 100시간 이상 유지하는 것과, 재기입 횟수를 100만 회 이상으로 하는 것의 2개의 조건 모두를 극복하는 것이 본 발명의 제2 목적이다. 또한, 본 명세서에서는, 데이터 유지 시간이란 기억 셀에 유지된 전하량이 초기의 전하량의 90%로 되는 데 필요한 시간이라는 점에 유의한다.
본 발명의 일 실시 형태에서는, 상기의 목적 외에, 신규한 반도체 장치, 특히, 신규한 반도체 기억 장치를 제공하는 것이 또 하나의 목적이다. 또한, 신규한 반도체 장치의 구동 방법, 특히, 신규한 반도체 기억 장치의 구동 방법을 제공하는 것이 또 하나의 목적이다. 또한, 신규한 반도체 장치의 제작 방법, 특히, 반도체 기억 장치의 제작 방법을 제공하는 것이 또 하나의 목적이다.
이하, 본 발명의 실시 형태의 설명을 하기 전에, 본 명세서에서 이용하는 용어에 대해서 간단히 설명한다. 우선, 트랜지스터의 소스와 드레인은 구조나 기능이 동일하거나 또는 동등하다. 또한, 만약 구조가 상이하여도, 소스 또는 드레인에 인가되는 전위나 그 극성이 일정하지 않다는 이유로, 본 명세서에서는, 어느 한쪽을 소스라고 하였을 경우에는, 편의상, 다른 쪽을 드레인이라고 하고 특정하게 구별하지 않는다. 따라서, 본 명세서에서 소스라고 하는 것을 드레인으로 바꿔서 읽는 것도 가능하다.
본 명세서에서는, "(매트릭스에서) 서로 직교한다"는 표현은, 직각으로 서로 교차하는 것뿐만 아니라, 물리적으로는 직각이 아니어도 가장 간단한 회로도에서 서로 직교한다는 것을 의미한다. "(매트릭스에서) 서로 평행하다"는 것은, 2개의 배선이 물리적으로는 서로 교차하도록 설치되어 있어도, 가장 간단한 회로도에서 평행하다는 것을 의미한다.
또한, 명세서에서는, "접속한다"라고 표현되는 경우에도, 실제의 회로에서는, 물리적인 접속 부분이 없고 배선이 단지 연장하고 있는 경우가 있다. 예를 들어, 절연 게이트형 전계 효과 트랜지스터(MISFET)를 포함하는 회로의 경우에, 한 개의 배선이 복수의 MISFET의 게이트를 겸하고 있을 경우도 있다. 그 경우, 회로도에서는 한 개의 배선이 게이트들로 분기하는 것으로 도시될 수 있다. 본 명세서에서는, 그러한 경우라도, "배선이 게이트에 접속된다"라고 하는 표현을 이용하는 경우가 있다.
본 발명의 일 실시 형태에 따르면, 하나의 기억 셀은 오프 상태에서의 소스와 드레인 간의 리크 전류가 작은 기입 트랜지스터로서의 트랜지스터, 다른 트랜지스터(판독 트랜지스터), 및 용량 소자를 포함한다. 판독 트랜지스터의 도전형은 기입 트랜지스터의 도전형과 상이하다. 예를 들어, 기입 트랜지스터가 n형 도전성을 가지면, 판독 트랜지스터는 p형 도전성을 갖는다. 또한, 기입 트랜지스터나 판독 트랜지스터에 접속되는 배선으로서, 기입 워드선, 비트선, 및 판독 워드선인 3 종류의 배선을 준비한다.
기입 트랜지스터의 드레인을 판독 트랜지스터의 게이트 및 용량 소자의 한쪽의 전극에 접속된다. 또한, 기입 트랜지스터의 게이트를 기입 워드선에 접속하고; 기입 트랜지스터의 소스 및 판독 트랜지스터의 소스를 비트선에 접속하고; 및 용량 소자의 다른 쪽의 전극을 판독 워드선에 접속한다.
기입 트랜지스터의 오프 상태(n채널 트랜지스터에서는, 게이트의 전위가 소스 및 드레인의 어느 것보다 낮은 상태)에서, 소스와 드레인 간의 리크 전류는, 트랜지스터의 사용시의 온도(예를 들어, 25℃)에서 1×10-20A 이하, 바람직하게는, 1×10-21A 이하, 또는 85℃에서 1×10-20A 이하인 것이 바람직하다.
통상의 실리콘 반도체에서는, 리크 전류를 그러한 낮은 값으로 하는 것은 곤란하지만, 산화물 반도체를 바람직한 조건에서 가공해서 얻어진 트랜지스터에서는 이러한 값을 달성할 수 있다. 그러므로, 기입 트랜지스터의 재료로서 산화물 반도체를 이용하는 것이 바람직하다. 물론, 어떠한 방법에 의해 실리콘 반도체나 그 밖의 반도체에서, 리크 전류를 상기의 값 이하로 할 수 있는 것이라면, 그러한 반도체의 사용을 배제하는 것은 아니다.
산화물 반도체로서는 공지의 각종 재료를 이용할 수 있지만, 밴드 갭이 3eV 이상, 바람직하게는, 3eV 이상 3.6eV 미만인 재료가 바람직하다. 또한, 전자 친화력이 바람직하게는 4eV 이상, 더 바람직하게는, 4eV 이상 4.9eV 미만인 것이 바람직하다. 특히, 갈륨과 인듐을 포함하는 산화물은 본 발명의 일 실시 형태의 목적에 적합하다. 이러한 재료 중에, 도너 또는 억셉터에서 유래하는 캐리어 농도가 1×10-14cm-3 미만, 바람직하게는, 1×10-11cm-3 미만인 것이 바람직하다.
판독 트랜지스터로서는, 오프 상태에서의 소스와 드레인 간의 리크 전류에 관한 제한은 없지만, 리크 전류가 작을수록 소비 전력을 작게 할 수 있다. 또한, 판독 속도를 높게 하기 위해서는, 고속으로 동작하는 트랜지스터가 바람직하다. 구체적으로는, 스위칭 속도가 10nsec 이하인 트랜지스터를 사용하는 것이 바람직하다. 또한, 기입 트랜지스터 및 판독 트랜지스터 둘 다에서, 게이트 리크 전류(게이트와 소스 또는 게이트와 드레인 간의 리크 전류)가 지극히 낮을 필요가 있다. 또한, 용량 소자에서도, 내부 리크 전류(전극들 사이의 리크 전류)가 낮을 필요가 있다. 어느 쪽의 리크 전류도, 트랜지스터 또는 용량 소자의 사용시의 온도(예를 들어, 25℃)에서 1×10-20A 이하, 바람직하게는, 1×10-21A 이하인 것이 바람직하다.
판독 트랜지스터의 게이트의 전위는 판독 워드선의 전위에 따라서 변화된다. 그 결과, 판독 트랜지스터의 게이트 용량이 변동한다. 즉, 판독 트랜지스터가 오프 상태일 경우보다 온 상태일 경우가 판독 트랜지스터의 게이트 용량이 커진다. 게이트 용량의 변동이 용량 소자의 용량보다 클 때, 기억 셀의 동작 시에 문제가 발생할 수 있다.
따라서, 용량 소자의 용량은 판독 트랜지스터의 게이트 용량 이상, 바람직하게는 판독 트랜지스터의 게이트 용량의 2배 이상으로 하는 것이 바람직하다. 반도체 기억 장치의 동작을 고속으로 행하기 위해서는, 용량 소자의 용량을 10fF 이하로 하는 것이 바람직하다.
기입 워드선, 비트선, 및 판독 워드선은 매트릭스로 배치된다. 매트릭스 구동을 행하기 위해서는, 기입 워드선과 비트선은 서로 직교하고, 기입 워드선과 판독 워드선은 서로 평행한 것이 바람직하다.
도 1a에 상기의 구조를 갖는 기억 셀의 예를 도시한다. 도 1a에서는, 기입 트랜지스터 WTr와 판독 트랜지스터 RTr와 용량 소자 C를 포함하는 기억 셀이 도시되어 있다. 여기서, 기입 트랜지스터 WTr의 드레인은 판독 트랜지스터 RTr의 게이트 및 용량 소자 C의 한쪽의 전극에 접속되어 있다. 이 예에서는, 기입 워드선 Q, 비트선 R, 및 판독 워드선 P 외에도 바이어스 선 S을 도시한다. 기입 워드선 Q과 판독 워드선 P은 서로 평행하다. 기입 워드선 Q과 비트선 R은 서로 직교한다.
즉, 기입 트랜지스터 WTr의 게이트는 기입 워드선 Q에 접속되고; 기입 트랜지스터 WTr의 소스와 판독 트랜지스터 RTr의 소스는 비트선 R에 접속되고; 판독 트랜지스터 RTr의 드레인은 바이어스 선 S에 접속되고; 및 용량 소자 C의 다른 쪽의 전극은 판독 워드선 P에 접속되어 있다.
도 1a에 도시하는 기억 셀에서는, 기입 워드선 Q에 적절한 전위를 인가하는 것에 의해 기입 트랜지스터 WTr를 온 상태로 한다. 이때의 비트선 R의 전위에 의해, 기입 트랜지스터 WTr의 드레인에 전하가 주입된다. 이때의 전하의 주입량은 비트선 R의 전위, 판독 트랜지스터 RTr의 게이트 용량, 용량 소자 C의 용량 등에 의해 결정되므로, 동일한 조건에서 행하면, 거의 같은 결과로 되고, 변동이 작다. 이와 같이 하여, 데이터가 기입된다.
다음에, 기입 워드선 Q에 다른 적절한 전위를 인가하는 것에 의해, 기입 트랜지스터 WTr를 오프 상태로 한다. 이 경우에, 기입 트랜지스터 WTr의 드레인의 전하는 그대로 유지된다. 데이터를 판독할 때는, 판독 워드선 P에 적절한 전위를 인가하고, 판독 트랜지스터 RTr가 어떤 상태로 될지를 모니터함으로써, 기입된 데이터를 알 수 있다.
본 발명의 또 하나의 실시 형태는 기억 유닛을 포함하는 반도체 기억 장치이다. 기억 유닛은 상기한 것과 마찬가지인 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 복수 포함한다. 여기서, 기입 트랜지스터와 판독 트랜지스터의 도전형은 서로 상이한 것으로 하고, 예를 들어, 기입 트랜지스터가 n형 도전성을 가지만, 판독 트랜지스터는 p형 도전성을 갖는다.
여기에서, 제1 기입 트랜지스터의 드레인은 제1 용량 소자의 한쪽의 전극 및 제1 판독 트랜지스터의 게이트에 접속되고, 제2 기입 트랜지스터의 드레인은 제2 용량 소자의 한쪽의 전극 및 제2 판독 트랜지스터의 게이트에 접속된다.
또한, 제1 기입 트랜지스터의 드레인은 제2 기입 트랜지스터의 소스에 접속되고, 제1 판독 트랜지스터의 드레인은 제2 판독 트랜지스터의 소스에 접속된다. 또한, 제1 기입 트랜지스터의 게이트는 제1 기입 워드선에 접속되고, 제2 기입 트랜지스터의 게이트는 제2 기입 워드선에 접속되고, 제1 용량 소자의 다른 쪽의 전극은 제1 판독 워드선에 접속되고, 및 제2 용량 소자의 다른 쪽의 전극은 제2 판독 워드선에 접속된다.
제1 기입 트랜지스터의 소스와 제1 판독 트랜지스터의 소스는 비트선에 접속될 수 있다. 제1 기입 트랜지스터의 소스와 비트선 사이 및/또는 제1 판독 트랜지스터의 소스와 비트선 사이에, 1개 이상의 트랜지스터가 삽입될 수 있는 점에 유의한다.
제1 기입 워드선, 제2 기입 워드선, 제1 판독 워드선, 및 제2 판독 워드선은 서로 평행하고 비트선과 직교한다.
도 2a에 상기의 구조를 갖는 기억 유닛의 예를 도시한다. 여기에 도시된 기억 유닛은 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 1개 구비한 단위 기억 셀을 복수 포함한다. 즉, 기입 트랜지스터 WTr1와 판독 트랜지스터 RTr1와 용량 소자 C1를 포함하는 제1 기억 셀, 기입 트랜지스터 WTr2와 판독 트랜지스터 RTr2와 용량 소자 C2를 포함하는 제2 기억 셀, 및 기입 트랜지스터 WTr3와 판독 트랜지스터 RTr3와 용량 소자 C3를 포함하는 제3 기억 셀인 3개의 기억 셀을 포함하는 기억 유닛이 도시되어 있다.
각각의 기억 셀에서, 기입 트랜지스터의 드레인은 용량 소자의 한쪽의 전극과 판독 트랜지스터의 게이트에 접속되어 있다. 이들 트랜지스터와 용량 소자가 접속되는 교점의 전위는 판독 트랜지스터의 온 오프와 관련이 있으므로, 이하, 이들 교점을 노드 F1, F2, F3이라고 한다.
기입 트랜지스터 WTr1의 드레인은 기입 트랜지스터 WTr2의 소스에 접속되고, 판독 트랜지스터 RTr1의 드레인은 판독 트랜지스터 RTr2의 소스에 접속된다. 또한, 기입 트랜지스터 WTr2의 드레인은 기입 트랜지스터 WTr3의 소스에 접속되고, 판독 트랜지스터 RTr2의 드레인은 판독 트랜지스터 RTr3의 소스에 접속된다.
이 예에서는, 판독 트랜지스터 RTr3의 드레인은 바이어스 선 S에 접속된다. 판독 트랜지스터 RTr3의 드레인과 바이어스 선 S 사이에 1개 이상의 트랜지스터가 설치될 수 있다. 또한, 기입 트랜지스터 WTr1의 소스와 판독 트랜지스터 RTr1의 소스는 비트선 R과 접속한다. 기입 트랜지스터 WTr1, WTr2, WTr3의 게이트는, 각각, 기입 워드선 Q1, Q2, Q3에 접속된다. 용량 소자 C1, C2, C3의 다른 쪽의 전극은, 각각, 판독 워드선 P1, P2, P3에 접속된다.
기입 워드선 Q1, Q2, Q3과 판독 워드선 P1, P2, P3은 서로 평행하고 비트선 R과 직교한다. 또한, 바이어스 선 S을 항상 일정한 전위로 유지하는 경우에, 그 밖의 배선과 평행하게, 또는 직교시킬 필요는 없다. 집적도를 높이기 위해서는 바이어스 선 S이 비트선과 직교하는 것이 바람직하다는 점에 유의한다.
이렇게, 3개의 기억 셀은 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트를 공유함으로써, 단위 기억 셀당의 해당 부분의 콘택트의 면적을 삭감할 수 있고 집적도를 향상시킬 수 있다. 도 2a에서는 기억 유닛에 3개의 기억 셀을 설치하는 예를 나타냈지만, 하나의 기억 유닛이 4개 이상의 기억 셀을 포함할 수 있다. 예를 들어, 하나의 기억 유닛은 16개의 기억 셀, 또는 32개의 기억 셀을 포함할 수 있다.
이러한 구조는 플래시 메모리의 NAND 구조와 마찬가지이다. 도 2a와 같이 기억 셀을 직렬로 접속할 때, 보다 많은 기억 셀이 하나의 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트를 공유할 수 있어, 단위 기억 셀당의 면적을 저감할 수 있다. 예를 들어, 최소 가공 선 폭을 F로 했을 때에, 반도체 기억 장치에서의 단위 기억 셀당의 면적을 12F2 이하까지 저감할 수 있다.
도 2a에 도시하는 회로도는 반도체 기억 장치에 이용되는 기억 유닛 중 하나이다. 반도체 기억 장치는 이들 기억 유닛을 매트릭스로 배치하여 얻어진다. 도 5에 그 구조의 예를 나타낸다. 여기에서는, 제n행 제(m-1)열의 기억 유닛, 제n행 제m열의 기억 유닛, 제n행 제(m+1)열의 기억 유닛, 제n행 제(m+2)열의 기억 유닛, 제(n+1)행 제(m-1)열의 기억 유닛, 제(n+1)행 제m열의 기억 유닛, 제(n+1)행 제(m+1)열의 기억 유닛, 제(n+1)행 제(m+2)열의 기억 유닛으로 하는 8개의 기억 유닛, 총 32개의 기억 셀이 포함된 것으로 도시되어 있다.
제n행 제m열의 기억 유닛에는, 기입 워드선 Q1_n, Q2_n, Q3_n, Q4_n, 판독 워드선 P1_n, P2_n, P3_n, P4_n, 바이어스 선 S_n, 및 비트선 R_m이 설치된다. 다른 기억 유닛도 마찬가지의 배선을 구비한다.
본 발명의 다른 실시 형태는 기억 유닛을 포함하는 반도체 기억 장치이다. 기억 유닛은 상기한 것과 마찬가지인 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 복수 포함한다. 여기서, 기입 트랜지스터와 판독 트랜지스터의 도전형은 상이한 것으로 하고, 예를 들어, 기입 트랜지스터가 n형 도전성을 가지면 판독 트랜지스터는 p형 도전성을 갖는다.
여기에서, 제1 기입 트랜지스터의 드레인은 제1 용량 소자의 한쪽의 전극 및 제1 판독 트랜지스터의 게이트에 접속되고, 제2 기입 트랜지스터의 드레인은 제2 용량 소자의 한쪽의 전극 및 제2 판독 트랜지스터의 게이트에 접속되고, 제3 기입 트랜지스터의 드레인은 제3 용량 소자의 한쪽의 전극 및 제3 판독 트랜지스터의 게이트에 접속되고, 제4 기입 트랜지스터의 드레인은 제4 용량 소자의 한쪽의 전극 및 제4 판독 트랜지스터의 게이트에 접속된다.
또한, 제1 기입 트랜지스터의 드레인은 제2 기입 트랜지스터의 소스에 접속되고, 제1 판독 트랜지스터의 드레인은 제2 판독 트랜지스터의 소스에 접속된다. 마찬가지로, 제3 기입 트랜지스터의 드레인은 제4 기입 트랜지스터의 소스에 접속되고, 제3 판독 트랜지스터의 드레인은 제4 판독 트랜지스터의 소스에 접속된다.
또한, 제3 기입 트랜지스터의 게이트는 제1 기입 워드선에 접속되고, 제1 기입 트랜지스터의 게이트와 제3 용량 소자의 다른 쪽의 전극은 제2 기입 워드선에 접속되고, 제1 용량 소자의 다른 쪽의 전극과 제4 기입 트랜지스터의 게이트는 제3 기입 워드선에 접속되고, 및 제2 기입 트랜지스터의 게이트와 제4 용량 소자의 다른 쪽의 전극은 제4 기입 워드선에 접속된다.
제1 기입 트랜지스터의 소스와 제1 판독 트랜지스터의 소스는 비트선에 접속될 수 있다. 제1 기입 트랜지스터의 소스와 비트선 사이 및/또는 제1 판독 트랜지스터의 소스와 비트선 사이에, 1개 이상의 트랜지스터가 삽입될 수 있다는 점에 유의한다. 또한, 제1 기입 트랜지스터와 비트선 사이에 삽입되는 트랜지스터의 게이트는 제1 기입 워드선에 접속될 수 있다.
제1 기입 워드선, 제2 기입 워드선, 제3 기입 워드선, 및 제4 기입 워드선은 서로 평행하고 비트선과 직교한다.
도 2b에 상기의 구조를 갖는 기억 유닛의 예를 도시한다. 도 2b에 도시된 기억 유닛은 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 1개 구비한 단위 기억 셀을 복수 포함한다. 즉, 기입 트랜지스터 WTr1와 판독 트랜지스터 RTr1와 용량 소자 C1를 포함하는 제1 기억 셀, 기입 트랜지스터 WTr2와 판독 트랜지스터 RTr2와 용량 소자 C2를 포함하는 제2 기억 셀, 기입 트랜지스터 WTr3와 판독 트랜지스터 RTr3와 용량 소자 C3를 포함하는 제3 기억 셀, 및 기입 트랜지스터 WTr4와 판독 트랜지스터 RTr4와 용량 소자 C4를 포함하는 제4 기억 셀의 4개의 기억 셀을 포함하는 기억 유닛이 도시되어 있다.
각각의 기억 셀에서, 기입 트랜지스터의 드레인, 용량 소자의 한쪽의 전극, 및 판독 트랜지스터의 게이트가 서로 접속되어 있다. 이들 트랜지스터와 용량 소자가 접속되는 교점의 전위는 판독 트랜지스터의 온 오프와 관련이 있으므로, 이하, 이들 교점을 노드 F1, F2, F3, F4이라고 한다.
기입 트랜지스터 WTr1의 드레인은 기입 트랜지스터 WTr2의 소스에 접속되고, 판독 트랜지스터 RTr1의 드레인은 판독 트랜지스터 RTr2의 소스에 접속된다. 또한, 기입 트랜지스터 WTr3의 드레인은 기입 트랜지스터 WTr4의 소스에 접속되고, 판독 트랜지스터 RTr3의 드레인은 판독 트랜지스터 RTr4의 소스에 접속된다.
이 예에서는, 판독 트랜지스터 RTr2의 드레인 및 판독 트랜지스터 RTr4의 드레인은 바이어스 선 S에 접속된다. 판독 트랜지스터 RTr2의 드레인과 바이어스 선 S 사이, 및/또는 판독 트랜지스터 RTr4의 드레인과 바이어스 선 S 사이에 1개 이상의 트랜지스터가 삽입될 수 있다.
기입 트랜지스터 WTr1의 소스는 트랜지스터 Tr0의 드레인에 접속된다. 트랜지스터 Tr0는 의도적으로 설치할 필요는 없지만, 레이아웃에 따라 설치될 수 있다. 그러나, 트랜지스터 Tr0의 게이트의 전위를 기입 트랜지스터 WTr3의 게이트와 동일한 전위로 할 때, 트랜지스터 Tr0는 동작에 장해를 초래하지 않는다.
트랜지스터 Tr0의 소스와 판독 트랜지스터 RTr1의 소스는 비트선 R에 접속된다. 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4의 게이트는, 각각, 기입 워드선 Q2, Q4, Q1, Q3에 접속된다. 용량 소자 C1, C3, C4의 다른 쪽의 전극도, 각각, 기입 워드선 Q3, Q2, Q4에 접속된다. 용량 소자 C2의 다른 쪽의 전극은 판독 워드선 P에 접속된다.
또한, 상술한 대로, 트랜지스터 Tr0의 게이트를 기입 워드선 Q1에 접속될 때, 트랜지스터 Tr0의 게이트를 기입 트랜지스터 WTr3의 게이트와 동일한 전위로 할 수 있다.
기입 워드선 Q1, Q2, Q3, Q4과 판독 워드선 P은 서로 평행하고 비트선 R과 직교한다. 또한, 바이어스 선 S을 항상 일정한 전위로 유지하는 경우에, 바이어스 선 S를 그 밖의 배선에 대하여 평행하거나 또는 직교시킬 필요는 없다. 집적도를 높이기 위해서는 바이어스 선 S이 비트선과 직교하는 것이 바람직하다는 점에 유의한다.
4개의 기억 셀은 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트를 공유함으로써, 단위 기억 셀당의 해당 부분의 콘택트의 면적을 삭감할 수 있고 집적도를 향상시킬 수 있다. 보다 많은 기억 셀이 하나의 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트를 공유할 수 있어, 단위 기억 셀당의 면적을 저감할 수 있다.
또한, 이 구조에서는, 상기 구조에서 필요한 판독 워드선의 일부를 기입 워드선으로 대용함으로써 면적의 삭감 효과가 얻어질 수 있다. 이러한 효과에 의해, 예를 들어, 반도체 기억 장치에서의 단위 기억 셀당의 면적을 8F2 이하까지 저감할 수 있다.
본 발명의 일 실시 형태에 따르면, 하나의 기억 셀은 상기한 것과 마찬가지인 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 포함한다. 판독 트랜지스터의 도전형은 기입 트랜지스터의 도전형과 같은 것으로 한다. 또한, 이것들에 접속되는 배선으로서, 기입 워드선, 비트선, 판독 워드선, 및 선택 선이라고 하는 4 종류의 배선을 준비한다.
기입 트랜지스터의 드레인은 판독 트랜지스터의 게이트 및 용량 소자의 한쪽의 전극에 접속된다. 판독 트랜지스터의 드레인은 선택 트랜지스터의 소스에 접속된다. 또한, 기입 트랜지스터의 게이트는 기입 워드선에 접속되고; 기입 트랜지스터의 소스 및 판독 트랜지스터의 소스는 비트선에 접속되고; 및 용량 소자의 다른 쪽의 전극은 판독 워드선에 접속된다.
기입 워드선, 비트선, 판독 워드선, 및 선택 선은 매트릭스로 배치된다. 매트릭스 구동을 행하기 위해서는 기입 워드선과 비트선은 서로 직교하고, 기입 워드선, 판독 워드선, 및 선택 선은 서로 평행한 것이 바람직하다.
도 12a에 상기의 구조를 갖는 기억 셀의 예를 도시한다. 도 12a에는 기입 트랜지스터 WTr와 판독 트랜지스터 RTr와 선택 트랜지스터 STr와 용량 소자 C를 포함하는 기억 셀이 도시되어 있다. 여기서, 기입 트랜지스터 WTr의 드레인은 판독 트랜지스터 RTr의 게이트 및 용량 소자 C의 한쪽의 전극에 접속되어 있다. 판독 트랜지스터의 드레인은 선택 트랜지스터의 소스에 접속되어 있다.
이 예에서는, 기입 워드선 Q, 비트선 R, 판독 워드선 P, 및 선택 선 T 외에 바이어스 선 S을 도시한다. 기입 워드선 Q, 판독 워드선 P, 및 선택 선 T은 서로 평행하다. 기입 워드선 Q과 비트선 R은 서로 직교한다.
기입 트랜지스터 WTr의 게이트는 기입 워드선 Q에 접속되고; 선택 트랜지스터 STr의 게이트는 선택 선 T에 접속되고; 기입 트랜지스터 WTr의 소스와 판독 트랜지스터 RTr의 소스는 비트선 R에 접속되고; 선택 트랜지스터 STr의 드레인은 바이어스 선 S에 접속되고; 및 용량 소자 C의 다른 쪽의 전극은 판독 워드선 P에 접속되어 있다.
도 12a에 도시하는 기억 셀에서는, 기입 워드선 Q에 적절한 전위를 인가하는 것에 의해, 기입 트랜지스터 WTr를 온 상태로 한다. 그때의 비트선 R의 전위에 의해, 기입 트랜지스터 WTr의 드레인에 전하가 주입된다. 이때의 전하의 주입량은 비트선 R의 전위, 판독 트랜지스터 RTr의 게이트 용량, 용량 소자 C의 용량 등에 의해 결정되므로, 동일한 조건에서 행하면, 거의 같은 결과로 되고, 변동이 작다. 이와 같이 하여, 데이터가 기입된다.
다음에, 기입 워드선 Q에 다른 적절한 전위를 인가하는 것에 의해, 기입 트랜지스터 WTr를 오프 상태로 한다. 이 경우에서, 기입 트랜지스터 WTr의 드레인의 전하는 그대로 유지된다. 데이터를 판독할 때는, 판독 워드선 P에 적절한 전위를 인가하고 판독 트랜지스터 RTr가 어떤 상태로 될지를 모니터함으로써, 기입된 데이터를 알 수 있다.
본 발명의 일 실시 형태는 기억 유닛을 포함하는 반도체 기억 장치이다. 기억 유닛은 상기한 것과 마찬가지인 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 복수 포함한다. 여기서, 기입 트랜지스터와 판독 트랜지스터의 도전형은 같은 것으로 한다.
여기에서, 제1 기입 트랜지스터의 드레인은 제1 용량 소자의 한쪽의 전극 및 제1 판독 트랜지스터의 게이트에 접속되고, 제2 기입 트랜지스터의 드레인은 제2 용량 소자의 한쪽의 전극 및 제2 판독 트랜지스터의 게이트에 접속된다.
또한, 제1 기입 트랜지스터의 드레인은 제2 기입 트랜지스터의 소스에 접속되고, 제1 판독 트랜지스터의 드레인은 제2 판독 트랜지스터의 소스에 접속된다. 또한, 제1 기입 트랜지스터의 게이트는 제1 기입 워드선에 접속되고, 제2 기입 트랜지스터의 게이트는 제2 기입 워드선에 접속되고, 제1 용량 소자의 다른 쪽의 전극은 제1 판독 워드선에 접속되고, 및 제2 용량 소자의 다른 쪽의 전극은 제2 판독 워드선에 접속된다.
제1 기입 트랜지스터의 소스와 제1 판독 트랜지스터의 소스는 비트선에 접속될 수 있다. 제1 기입 트랜지스터의 소스와 비트선 사이 및/또는 제1 판독 트랜지스터의 소스와 비트선 사이에, 1개 이상의 트랜지스터가 삽입될 수 있다는 점에 유의한다.
제1 기입 워드선, 제2 기입 워드선, 제1 판독 워드선, 및 제2 판독 워드선은 서로 평행하고 비트선과 직교한다.
도 13a에 상기의 구조를 갖는 기억 유닛의 예를 도시한다. 여기에서는, 기억 유닛은 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 1개 구비한 단위 기억 셀을 복수 포함한다. 즉, 기입 트랜지스터 WTr1와 판독 트랜지스터 RTr1와 용량 소자 C1를 포함하는 제1 기억 셀, 기입 트랜지스터 WTr2와 판독 트랜지스터 RTr2와 용량 소자 C2를 포함하는 제2 기억 셀, 및 기입 트랜지스터 WTr3와 판독 트랜지스터 RTr3와 용량 소자 C3를 포함하는 제3 기억 셀의 3개의 기억 셀을 포함하는 기억 유닛이 도시되어 있다.
각각의 기억 셀에서, 기입 트랜지스터의 드레인은 용량 소자의 한쪽의 전극과 판독 트랜지스터의 게이트에 접속되어 있다. 이들 트랜지스터와 용량 소자가 접속되는 교점의 전위는, 판독 트랜지스터의 온 오프와 관련이 있으므로, 이하, 이들 교점을 노드 F1, F2, F3이라고 한다.
기입 트랜지스터 WTr1의 드레인은 기입 트랜지스터 WTr2의 소스에 접속되고, 판독 트랜지스터 RTr1의 드레인은 판독 트랜지스터 RTr2의 소스에 접속된다. 또한, 기입 트랜지스터 WTr2의 드레인은 기입 트랜지스터 WTr3의 소스에 접속되고, 판독 트랜지스터 RTr2의 드레인은 판독 트랜지스터 RTr3의 소스에 접속된다.
또한, 판독 트랜지스터 RTr3의 드레인은 선택 트랜지스터 STr1의 소스에 접속된다. 이 예에서는, 선택 트랜지스터 STr1의 드레인은 바이어스 선 S에 접속된다. 또한, 기입 트랜지스터 WTr1의 소스와 판독 트랜지스터 RTr1의 소스는 비트선 R에 접속된다. 기입 트랜지스터 WTr1, WTr2, WTr3의 게이트는, 각각, 기입 워드선 Q1, Q2, Q3에 접속된다. 용량 소자 C1, C2, C3의 다른 쪽의 전극은, 각각, 판독 워드선 P1, P2, P3에 접속된다.
기입 워드선 Q1, Q2, Q3과 판독 워드선 P1, P2, P3은 서로 평행하고 비트선 R과 직교한다. 또한, 선택 트랜지스터 STr1의 게이트는 선택 선 T에 접속되고, 선택 선 T은 기입 워드선 Q1, Q2, Q3 및 판독 워드선 P1, P2, P3과 평행하다. 또한, 바이어스 선 S을 항상 일정한 전위로 유지하는 경우에, 바이어스 선 S를 그 밖의 배선에 대하여 평행하거나 또는 직교시킬 필요는 없다. 집적도를 높이기 위해서는, 바이어스 선 S이 비트선과 직교하는 것이 바람직하다.
따라서, 3개의 기억 셀이 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트를 공유하여, 단위 기억 셀당의 해당 부분의 콘택트의 면적을 삭감할 수 있고 집적도를 향상시킬 수 있다. 도 13a에는 기억 유닛에 3개의 기억 셀을 설치하는 예를 나타냈지만, 하나의 기억 유닛이 4개 이상의 기억 셀을 포함할 수 있다. 예를 들어, 하나의 기억 유닛은 16개의 기억 셀, 또는 32의 기억 셀을 포함할 수 있다.
도 13a에 도시하는 것 같이, 기억 셀을 직렬로 접속할 때, 보다 많은 기억 셀이 하나의 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트를 공유할 수 있어, 단위 기억 셀당의 면적을 저감할 수 있다. 예를 들어, 최소 가공 선 폭을 F로 했을 때에, 반도체 기억 장치에서의 단위 기억 셀당의 면적을 12F2 이하까지 저감할 수 있다.
도 13a에 도시하는 회로도는 반도체 기억 장치에 사용된 기억 유닛 중 하나이다. 반도체 기억 장치는 이들 기억 유닛을 매트릭스로 배치하여 얻어진다. 도 16에 그 구조의 예를 나타낸다. 여기에서는, 제n행 제(m-1)열의 기억 유닛, 제n행 제m열의 기억 유닛, 제n행 제(m+1)열의 기억 유닛, 제n행 제(m+2)열의 기억 유닛, 제(n+1)행 제(m-1)열의 기억 유닛, 제(n+1)행 제m열의 기억 유닛, 제(n+1)행 제(m+1)열의 기억 유닛, 및 제(n+1)행 제(m+2)열의 기억 유닛으로 하는 8개의 기억 유닛, 총 24개의 기억 셀이 포함되는 것으로 도시되어 있다.
제n행 제m열의 기억 유닛에는, 기입 워드선 Q1_n, Q2_n, Q3_n, 판독 워드선 P1_n, P2_n, P3_n, 선택 선 T_n, 바이어스 선 S_n, 및 비트선 R_m이 설치된다. 다른 기억 유닛도 마찬가지의 배선을 구비한다.
도 13b에 도시하는 것 같이, 판독 트랜지스터 RTr1의 소스와 비트선 R 사이에 제2 선택 트랜지스터 STr2가 설치될 수 있다는 점에 유의한다. 선택 트랜지스터 STr2의 게이트는 선택 선 T'에 접속된다. 이 경우에는, 선택 트랜지스터 STr2의 게이트에 인가되는 신호를 선택 트랜지스터 STr1의 게이트에 인가되는 신호와 동일하게 하거나 동기시키는 것이 바람직하다. 따라서, 선택 선 T과 선택 선 T'은 같은 배선으로 형성할 수 있다.
또한, 도 13c에 도시하는 것 같이, 선택 트랜지스터를 설치하지 않는 구조가 채용될 수 있다.
본 발명의 일 실시 형태는 기억 유닛을 포함하는 반도체 기억 장치이다. 기억 유닛은 상기한 것과 마찬가지인 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 복수 포함한다. 여기서, 기입 트랜지스터와 판독 트랜지스터의 도전형은 동일한 것으로 한다.
즉, 제1 기입 트랜지스터의 드레인은 제1 용량 소자의 한쪽의 전극 및 제1 판독 트랜지스터의 게이트에 접속되고, 제2 기입 트랜지스터의 드레인은 제2 용량 소자의 한쪽의 전극 및 제2 판독 트랜지스터의 게이트에 접속되고, 제3 기입 트랜지스터의 드레인은 제3 용량 소자의 한쪽의 전극 및 제3 판독 트랜지스터의 게이트에 접속되고, 제4 기입 트랜지스터의 드레인은 제4 용량 소자의 한쪽의 전극 및 제4 판독 트랜지스터의 게이트에 접속된다.
또한, 제1 기입 트랜지스터의 드레인은 제2 기입 트랜지스터의 소스에 접속되고, 제1 판독 트랜지스터의 드레인은 제2 판독 트랜지스터의 소스에 접속된다. 마찬가지로, 제3 기입 트랜지스터의 드레인은 제4 기입 트랜지스터의 소스에 접속되고, 제3 판독 트랜지스터의 드레인은 제4 판독 트랜지스터의 소스에 접속된다.
또한, 제1 기입 트랜지스터의 게이트와 제3 용량 소자의 다른 쪽의 전극은 제1 기입 워드선에 접속되고, 제1 용량 소자의 다른 쪽의 전극과 제4 기입 트랜지스터의 게이트는 제2 기입 워드선에 접속되고, 제2 기입 트랜지스터의 게이트와 제4 용량 소자의 다른 쪽의 전극은 제3 기입 워드선에 접속되고, 및 제2 용량 소자의 다른 쪽의 전극은 판독 워드선에 접속된다.
제2 판독 트랜지스터의 드레인은 제1 선택 트랜지스터의 소스에 접속되고, 및 제4 판독 트랜지스터의 드레인은 제2 선택 트랜지스터의 소스에 접속될 수 있다. 제1 선택 트랜지스터의 게이트 및 제2 선택 트랜지스터의 게이트는 모두 동일한 선택 선에 접속될 수 있다.
제1 기입 트랜지스터의 소스와 비트선 사이 및/또는 제1 판독 트랜지스터의 소스와 비트선 사이에 1개 이상의 트랜지스터가 삽입될 수 있다는 점에 유의한다.
제1 기입 워드선, 제2 기입 워드선, 제3 기입 워드선, 판독 워드선, 및 선택 선은 서로 평행하고 비트선과 직교한다.
도 17a 및 17b에 상기의 구조를 갖는 기억 유닛의 예를 도시한다. 도 17a에서는, 기억 유닛은 기입 트랜지스터, 판독 트랜지스터, 및 용량 소자를 각각 1개 구비한 단위 기억 셀을 복수 포함한다. 즉, 기입 트랜지스터 WTr1와 판독 트랜지스터 RTr1와 용량 소자 C1를 포함하는 제1 기억 셀, 기입 트랜지스터 WTr2와 판독 트랜지스터 RTr2와 용량 소자 C2를 포함하는 제2 기억 셀, 기입 트랜지스터 WTr3와 판독 트랜지스터 RTr3와 용량 소자 C3를 포함하는 제3 기억 셀, 기입 트랜지스터 WTr4와 판독 트랜지스터 RTr4와 용량 소자 C4를 포함하는 제4 기억 셀로 하는 4개의 기억 셀을 포함하는 기억 유닛이 도시되어 있다.
각각의 기억 셀에서, 기입 트랜지스터의 드레인, 용량 소자의 한쪽의 전극, 및 판독 트랜지스터의 게이트는 서로 접속되어 있다. 이들 트랜지스터와 용량 소자가 접속되는 교점의 전위는 판독 트랜지스터의 온 오프와 관련이 있으므로, 이하, 이들 교점을 노드 F1, F2, F3, F4이라고 한다.
기입 트랜지스터 WTr1의 드레인은 기입 트랜지스터 WTr2의 소스에 접속되고, 판독 트랜지스터 RTr1의 드레인은 판독 트랜지스터 RTr2의 소스에 접속된다. 또한, 기입 트랜지스터 WTr3의 드레인은 기입 트랜지스터 WTr4의 소스에 접속되고, 판독 트랜지스터 RTr3의 드레인은 판독 트랜지스터 RTr4의 소스에 접속된다.
또한, 판독 트랜지스터 RTr2의 드레인은 제1 선택 트랜지스터 STr1의 소스에, 판독 트랜지스터 RTr4의 드레인은 제2 선택 트랜지스터 STr2의 소스에 접속된다. 선택 트랜지스터 STr1 및 STr2의 게이트는 둘 다, 선택 선 T에 접속된다. 또한, 이 예에서는, 선택 트랜지스터 STr1 및 STr2의 드레인은 바이어스 선 S에 접속된다.
도 17a에 도시된 예에서는, 기입 트랜지스터 WTr1의 소스는 트랜지스터 Tr0의 드레인에 접속된다. 트랜지스터 Tr0는 의도적으로 설치할 필요는 없지만, 레이아웃에 따라 설치될 수 있다. 그러나, 트랜지스터 Tr0의 게이트의 전위를 기입 트랜지스터 WTr3의 게이트와 같은 전위로 할 때, 트랜지스터 Tr0는 동작에 장해를 초래하지 않는다.
트랜지스터 Tr0의 소스와 판독 트랜지스터 RTr1의 소스는 비트선 R에 접속된다. 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4의 게이트는, 각각, 기입 워드선 Q2, Q4, Q1, Q3에 접속된다. 용량 소자 C1, C3, C4의 다른 쪽의 전극도, 각각, 기입 워드선 Q3, Q2, Q4에 접속된다. 용량 소자 C2의 다른 쪽의 전극은 판독 워드선 P에 접속된다.
또한, 상술한 대로, 트랜지스터 Tr0의 게이트를 기입 워드선 Q1에 접속함으로써, 트랜지스터 Tr0의 게이트를 기입 트랜지스터 WTr3의 게이트와 같은 전위로 할 수 있다.
기입 워드선 Q1, Q2, Q3, Q4, 판독 워드선 P, 및 선택 선 T은 서로 평행하고 비트선 R과 직교한다. 또한, 바이어스 선 S을 항상 일정한 전위로 유지하는 경우에, 바이어스 선 S을 그 밖의 배선에 대하여 평행하게 하거나 또는 직교시킬 필요는 없다. 집적도를 높이기 위해서는, 바이어스 선 S이 비트선과 직교하는 것이 바람직하다는 점에 유의한다.
도 17a에서는, 1개의 기억 유닛에 2개의 선택 트랜지스터가 설치되지만, 1개의 선택 트랜지스터가 설치될 수도 있다. 도 17b은 그 경우의 회로도이다. 도 17b에서는, 제2 판독 트랜지스터의 드레인과 제4 판독 트랜지스터의 드레인을 선택 트랜지스터 STr1의 소스에 접속하고, 도 17a에서의 제2 선택 트랜지스터 STr2를 생략했다. 이러한 구조로, 트랜지스터의 레이아웃에 여유를 줄 수 있으므로, 콘택트 홀이나 접속 전극을 추가로 설치할 수 있다.
4개의 기억 셀이 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트와 선택 트랜지스터를 공유함으로써, 단위 기억 셀당의 해당 부분의 콘택트의 면적을 삭감할 수 있고 집적도를 향상시킬 수 있다. 보다 많은 기억 셀이 하나의 비트선과 기억 셀들 사이에 설치되는 하나의 콘택트를 공유할 수 있어, 단위 기억 셀당의 면적을 저감할 수 있다.
또한, 이 구조에서는, 상기 구조에서의 판독 워드선의 일부를 기입 워드선으로 대용함으로써 면적의 삭감 효과가 얻어질 수 있다. 이상과 같은 효과에 의해, 예를 들어, 반도체 기억 장치에서의 단위 기억 셀당의 면적을 8F2 이하까지 저감할 수 있다.
상기의 구조들 중 어느 하나를 채용함으로써, 상기 목적들 중 적어도 하나를 달성할 수 있다. 상기의 구조 각각에서, 기입 동작이 통상의 트랜지스터의 온 오프에 의해 이루어지기 때문에, 절연막의 열화의 문제는 일어날 수 없다. 그러므로, 상기한 반도체 기억 장치는 실질적으로 기입 횟수의 제한이 없다.
데이터를 보존할 수 있는 기간에 관해서도 본 발명의 일 실시 형태는 또한 우수한 특성을 나타낸다. 트랜지스터의 소스와 드레인 간의 오프 상태에서의 리크 전류나 게이트 리크 전류, 용량 소자의 내부 리크 전류를 상기의 조건으로 함으로써, 전하를 10시간 이상, 나아가 100시간 이상 보유할 수 있다. 또한, 조건을 개선함으로써, 전하를 1개월 이상, 또는 1년 이상 보유할 수 있다.
리크 전류로 인해 전하가 감소한 경우에는, 종래의 DRAM과 마찬가지로 리프레시를 행할 수 있지만, 리프레싱 동작 간의 간격은, 상기의 전하를 보유할 수 있는 기간에 따라 정해진다. 상기한 바와 같이 그러한 장기간 동안 전하가 유지되는 경우에, 리프레시의 간격은, 예를 들어, 1개월에 1번만이라든가 1년에 1번만이 된다. 종래의 DRAM에서 필요했던 빈번한 리프레시는 불필요하므로, 보다 소비 전력이 적은 반도체 기억 장치가 된다.
종래의 DRAM에서는, 데이터를 판독할 때마다, 다시, 데이터를 기입하는 조작이 필요했지만, 상기한 반도체 기억 장치로는, 데이터를 판독하는 동작에 의해, 데이터가 손실되는 일이 없기 때문에, 그러한 동작은 불필요하다는 점에 유의한다. 이러한 특징은 SRAM에서만 실현될 수 있었다. 상기한 반도체 기억 장치는, 하나의 기억 셀에 이용되는 트랜지스터의 수는 종래의 SRAM보다 적고, 5개 이하, 통상적으로는 2개이다. 게다가, 트랜지스터들 중 하나를 박막 형상의 산화물 반도체를 이용해서 형성하면, 종래의 실리콘 반도체 위에 적층될 수 있기 때문에 집적도를 향상할 수 있다.
집적도에 관해서는, 본 발명의 일 실시 형태에 따르면, 기억 셀에 필요한 용량의 절대값을 저감시킬 수 있다. 예를 들어, DRAM에서는, 기억 셀의 용량은 배선 용량과 동일한 정도 이상이 아니면 동작에 지장을 초래하기 때문에, 적어도 30fF의 용량이 필요하다. 그러나, 용량은 면적에 비례한다. 집적도를 높이는 경우에, 1개의 기억 셀의 면적이 작아지므로, 필요한 용량을 확보할 수 없게 된다. 그 때문에, DRAM에서는 특수한 형상이나 특수한 재료를 이용해서 큰 용량을 형성할 필요가 있다.
이것에 대하여, 본 발명의 일 실시 형태에 따르면, 용량 소자의 용량은 판독 트랜지스터의 게이트 용량과의 상대비에 의해 정할 수 있다. 즉, 집적도가 높아질수록, 판독 트랜지스터의 게이트 용량이 낮아지므로, 용량 소자에 필요한 용량도 같은 비율로 감소된다. 따라서, 집적도가 높아져도, 기본적으로 동일한 구조의 용량 소자를 이용할 수 있다.
또한, 상기 구조를 갖는 반도체 기억 장치는, FGNVM에서 기입이나 소거 시에 필요한 높은 전압을 필요로 하지 않는다. 또한, FGNVM에서는, 기입 시의 플로팅 게이트에의 전하의 주입은 일방 통행이며, 비 평형 상태에서 이루어지기 때문에, 전하량의 변동이 크다. 플로팅 게이트에서 유지되는 전하량에 따른, 복수 단계의 데이터를 기억할 수 있다. 그러나, 전하량의 변동을 고려하면, 4 단계(2비트) 정도의 데이터가 일반적이다. 보다 고 비트의 데이터를 기억하기 위해서는 보다 높은 전압을 이용할 필요가 있다.
이것에 대하여, 상기한 구조들에서는 용량 소자에의 전하의 축적이 가역적으로 행해지기 때문에, 변동이 작고, 예를 들어, 전하의 주입에 의한 판독 트랜지스터의 임계 전압의 변동을 0.5V 이하로 할 수 있다. 그러므로, 보다 좁은 전압 범위 내에, 보다 많은 데이터를 1개의 기억 셀에 보유할 수 있고, 결과적으로, 그 기입이나 판독의 전압도 낮게 할 수 있다. 예를 들어, 4 비트(16 단계)의 데이터의 기입이나 판독에 사용되는 전압을 10V 이하로 할 수 있다.
도 1a는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 예를 도시하고 도 1b 내지 1e는 그 구동 방법의 예를 도시하는 도면이다.
도 2a 및 2b는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 예를 도시하는 도면이다.
도 3a 내지 3d는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(기입)의 예를 도시하는 도면이다.
도 4a 내지 4e는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(판독)의 예를 도시하는 도면이다.
도 5는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 예를 도시하는 도면이다.
도 6a 내지 6d는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(기입)의 예를 도시하는 도면이다.
도 7a 내지 7e는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(판독)의 예를 도시하는 도면이다.
도 8a 내지 8c는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 배선의 레이아웃의 예를 도시하는 도면이다.
도 9a 내지 9d는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 제작 공정의 예를 도시하는 도면이다.
도 10a 내지 10d는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 제작 공정의 예를 도시하는 도면이다.
도 11a 내지 11c는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 배선의 레이아웃의 예를 도시하는 도면이다.
도 12a는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 예를 도시하고 도 12b 내지 12e는 그 구동 방법의 예를 도시하는 도면이다.
도 13a 내지 13c는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 예를 도시하는 도면이다.
도 14a 내지 14d는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(기입)의 예를 도시하는 도면이다.
도 15a 내지 15d는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(판독)의 예를 도시하는 도면이다.
도 16은 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 예를 도시하는 도면이다.
도 17a 및 17b는 각각 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 예를 도시하는 도면이다.
도 18a 내지 18c는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(기입)의 예를 도시하는 도면이다.
도 19a 내지 19c는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 구동 방법(판독)의 예를 도시하는 도면이다.
도 20a 내지 20c는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 배선의 레이아웃의 예를 도시하는 도면이다.
도 21a 내지 21c은 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 배선의 레이아웃의 예를 도시하는 도면이다.
도 22는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 배선의 레이아웃의 예를 도시하는 도면이다.
이하, 실시 형태들에 대해서 도면을 참조하면서 설명한다. 단, 실시 형태들은 많은 다른 형태로 실시하는 것이 가능하다는 점에 유의한다. 본 발명의 취지 및 범위로부터 이탈하지 않고 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해할 것이다. 따라서, 본 발명은 이하의 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
또한, 이하의 실시 형태들에서 개시된 구조나 조건 등은, 다른 실시 형태들에서 개시된 것들과 적절히 조합할 수 있다. 또한, 이하에 설명하는 구조에서, 동일 부분 또는 유사한 기능을 갖는 부분을 가리키는 부호는 다른 도면에서 공통인 부호를 이용해서 도시하고, 이들에 대한 상세한 설명은 생략하는 점에 유의한다.
(실시 형태 1)
본 실시 형태에서는, 도 1a에 도시하는 반도체 메모리 회로의 동작의 예에 대해서 도 1b 내지 도 1e를 이용하여 설명한다. 전위의 구체적인 수치가 본 발명의 기술사상의 이해를 돕기 위해 예로서 주어진다는 점에 유의한다. 물론, 이러한 값들은 트랜지스터나 용량 소자의 여러가지 특성에 의해, 또는 실시자의 편의에 따라 변경된다. 도 1a에 도시되는 반도체 메모리 회로는, 이하의 방법 이외의 방법에 의해서, 데이터를 기입하고 판독할 수 있다.
여기에서는, 기입 트랜지스터 WTr를 n채널 트랜지스터, 판독 트랜지스터 RTr를 p채널 트랜지스터로 한다. 기입 트랜지스터 WTr는 게이트의 전위가 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 높아지면 온으로 되고(전류가 흐르고), 그 이외는 오프이다(전류가 흐르지 않는다). 또한, 판독 트랜지스터 RTr는 게이트의 전위가 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 낮아지면 온으로 되고(전류가 흐르고), 그 이외는 오프이다(전류가 흐르지 않는다).
판독 트랜지스터 RTr의 게이트 용량 중, 게이트 바이어스에 의한 변동은 용량 소자 C의 용량에 비해 무시할만하다. 또한, 기입 트랜지스터 WTr의 기생 용량이나 판독 트랜지스터 RTr의 기생 용량, 그 외, 배선 간의 기생 용량 등, 도면에 도시되지 않은 용량은 전부 0으로 간주한다. 또한, 도 1b 내지 1e에서는, 온 상태인 트랜지스터에는 원을, 오프 상태인 트랜지스터에는 ×를 표기한다. 특정한 조건에서 트랜지스터가 온으로 되는 것에 대해서는, 별도 기재한다. 이하의 예에서는, 바이어스 선 S의 전위는 항상 0V로 한다.
우선, 기억 셀에의 기입에 대해서 설명한다. 기입 시에는, 도 1b에 도시하는 것 같이, 판독 워드선 P의 전위를 0V로 한다. 또한, 비트선 R의 전위는, 기입하는 데이터에 따라 0V, +1V, +2V, +3V의 4 단계 중 하나에서의 값을 취하는 것이라고 한다. 기입 워드선 Q의 전위를 +4V로 하면, 기입 트랜지스터 WTr가 온으로 되고 기입 트랜지스터 WTr의 드레인의 전위는 기입 트랜지스터의 소스의 전위(즉, 비트선 R의 전위)에 근접한다. 여기에서는, 기입 트랜지스터 WTr의 드레인의 전위는 비트선 R의 전위와 동등하게 되는 것으로 한다.
한편, 이 단계에서는 판독 트랜지스터 RTr의 게이트의 전위는 기입 트랜지스터 WTr의 드레인의 전위와 동일하다. 즉, 판독 트랜지스터 RTr의 게이트의 전위는 0V 이상이며 판독 트랜지스터 RTr의 소스의 전위(즉, 비트선 R의 전위)와 같다.
판독 트랜지스터 RTr의 드레인의 전위(즉, 바이어스 선 S의 전위)는 0V이다. 따라서, 판독 트랜지스터 RTr의 게이트의 전위는 소스나 드레인의 전위와 같거나 높으므로, 판독 트랜지스터 RTr는 오프 상태이다. 이와 같이 하여, 데이터를 기입할 수 있다.
기입 시에도 가능한 한, 판독 트랜지스터 RTr를 오프 상태로 유지하는 것은 판독 트랜지스터 RTr의 게이트로부터 소스 또는 게이트로부터 드레인에 흐르는 리크 전류를 저감하는 데 효과적이다는 점에 유의한다. 일반적으로, 이와 같은 리크 전류는 트랜지스터가 온 상태에서 증가하고 트랜지스터가 오프 상태에서는 매우 감소된다.
이러한 리크 전류는 용량 소자 C에 유지된 전하의 누설이기 때문에, 리크 전류가 많이 흐를수록, 데이터 유지 시간이 더 많이 감소된다. 본 실시 형태에서, 판독 트랜지스터 RTr가 판독 시에만 온으로 되어, 데이터 유지 면에서 우수하다.
다음에, 해당 행 이외의 행의 기입을 행할 경우에는, 도 1c에 도시하는 것 같이, 기입 워드선 Q의 전위를 0V로 한다. 또한, 판독 워드선 P의 전위를 +3V로 한다. 비트선 R의 전위는 기입이 행해지는 행에 기입하는 데이터에 따라 0V, +1V, +2V, +3V의 4 단계 중 하나에서의 값을 취한다.
기입 트랜지스터 WTr의 드레인이 용량 소자 C를 통해 판독 워드선 P에 접속되어 있기 때문에, 기입 트랜지스터 WTr의 드레인의 전위는, 판독 워드선 P의 전위의 변동(즉, 도 1b에 도시된 상태인 0V로부터 도 1c에 도시된 상태인 +3V로의 상승)에 따라, 3V만큼 상승한다. 즉, 기입 트랜지스터 WTr의 드레인의 전위는 기입된 데이터에 따라 +3V, +4V, +5V, 또는 +6V로 설정된다.
이 상태에서, 기입 트랜지스터 WTr의 소스의 전위(0V 내지 +3V)(비트선 R의 전위)와 기입 트랜지스터 WTr의 드레인의 전위(+3V 내지 +6V)보다 기입 트랜지스터 WTr의 게이트의 전위(0V)가 낮기 때문에, 기입 트랜지스터 WTr는 오프로 된다.
또한, 판독 트랜지스터 RTr의 소스의 전위(0V 내지 +3V)(즉, 비트선 R의 전위)와 판독 트랜지스터 RTr의 드레인의 전위(0V)(즉, 바이어스 선 S의 전위)보다 판독 트랜지스터 RTr의 게이트의 전위(+3V 내지 +6V)가 높기 때문에, 판독 트랜지스터 RTr는 오프로 된다.
다음에, 판독에 대해서 설명한다. 도 1d에 도시하는 것 같이, 기입 워드선 Q의 전위를 0V로 하고; 판독 워드선 P의 전위를 +2V로 하고; 비트선 R의 전위를 +3V로 한다. 이 상태에서는, 기입 트랜지스터 WTr의 드레인의 전위는 기입된 데이터에 따라 +2V, +3V, +4V, 또는 +5V로 설정된다. 판독 트랜지스터 RTr의 게이트의 전위가 +2V이면 판독 트랜지스터 RTr는 온으로 되고, 그 이외의 경우에는 오프로 된다.
이 단계에서, 기입 시에 비트선 R의 전위가 0V인 경우에, 판독 트랜지스터 RTr의 게이트의 전위는 +2V이다. 즉, 판독 워드선 P의 전위를 +2V로 할 때에, 판독 트랜지스터 RTr가 온으로 되는데, 이는 기입 시에 비트선 R의 전위가 0V라는 것을 의미한다.
판독 트랜지스터 RTr가 온으로 되면, 비트선 R에 전류가 흐르므로, 이 전류를 검지함으로써, 판독 트랜지스터 RTr가 온 상태인 것을 알 수 있다. 다르게는, 비트선 R의 일단부에 용량 소자가 설치되면, 초기 전위(+3V)는 바이어스 선 S의 전위(0V)에 근접한다. 이 경우에도 역시, 판독 트랜지스터 RTr가 온 상태인 것을 알 수 있다.
마찬가지로, 도 1e에 도시하는 것 같이 판독 워드선 P의 전위가 0V로 되면, 판독 트랜지스터 RTr의 게이트의 전위는 0V, +1V, +2V, 또는 +3V이다. 판독 트랜지스터 RTr의 게이트의 전위가 +3V의 경우에만 판독 트랜지스터 RTr는 오프로 되고, 그 이외의 경우는 온으로 된다.
이 단계에서, 기입 시에 비트선 R의 전위가 +3V인 경우에, 판독 트랜지스터 RTr의 게이트의 전위는 +3V이다. 즉, 판독 워드선 P의 전위를 0V로 할 때에, 판독 트랜지스터 RTr가 오프로 되는데, 이는 기입 시에 비트선 R의 전위가 +3V라는 것을 의미한다.
비트선 R에 용량 소자를 접속하고 비트선 R의 전위를 측정함으로써, 데이터를 판독할 수 있다는 점에 유의한다. 예를 들어, 도 1e에서, 판독 트랜지스터 RTr의 게이트의 전위를 +2V로 하면, 판독 트랜지스터 RTr는 온으로 되고 비트선 R의 전위는 바이어스 선 S의 전위에 근접하고, 비트선 R의 전위를 +2V로 하면, 이는 판독 트랜지스터 RTr의 게이트의 전위와 같고, 판독 트랜지스터 RTr는 오프로 된다. 즉, 비트선 R의 전위는 +2V 이상 +3V 미만이 된다.
마찬가지로, 판독 트랜지스터 RTr의 게이트의 전위가 +1V이면, 비트선 R의 전위는 +1V 이상 +2V 미만이 되고, 판독 트랜지스터 RTr의 게이트의 전위가 0V이면, 비트선 R의 전위는 0V 이상 +1V 미만이 된다. 판독 트랜지스터 RTr의 게이트의 전위가 +3V이면, 판독 트랜지스터 RTr는 오프로 되기 때문에, 비트선의 전위는 초기의 값(+3V)으로 유지된다.
이와 같이 하여, 4 단계의 데이터(2 비트)를 기입 및 판독할 수 있다. 물론, 마찬가지로 하여, 더 많은 데이터, 예를 들어, 8 단계의 데이터(3비트), 16 단계의 데이터(4 비트)를 기입 및 판독할 수 있다.
상기의 설명에서는, 기생 용량이나 판독 트랜지스터 RTr의 게이트 용량을 용량 소자 C의 용량에 비해 무시할 만하지만, 실제의 기억 셀에서는 그러한 용량을 고려하여, 인가 전위를 결정할 필요가 있다.
판독 트랜지스터 RTr의 게이트 용량은 온 상태와 오프 상태에서 크게 변동하므로, 판독 트랜지스터 RTr의 게이트의 전위는 그 영향을 받는다. 판독 트랜지스터 RTr의 게이트 용량의 용량 소자 C의 용량에 대한 비율이 클수록, 그 영향이 커진다. 따라서, 바람직하게는, 용량 소자 C의 용량은 판독 트랜지스터 RTr의 게이트 용량의 2배 이상으로 한다.
기억 셀에 유지되는 전하량을 복수 단계로 함으로써 다단계의 데이터(다치의 데이터)를 기억하기 위해서는, 유지되는 전하량의 변동이 작을 필요가 있다는 점에 유의한다. 본 실시 형태에서 설명한 반도체 메모리 회로 및 반도체 기억 장치는, 유지되는 전하량의 변동이 작기 때문에, 이에 적합하다.
(실시 형태 2)
본 실시 형태에서는, 도 2a에 도시하는 반도체 메모리 회로의 동작의 예에 대해서, 도 3a 내지 3d 및 도 4a 내지 4e를 이용하여 설명한다. 전위의 구체적인 수치가 본 발명의 기술사상의 이해를 돕기 위해 예로서 주어진다는 점에 유의한다. 물론, 이러한 값들은 트랜지스터나 용량 소자의 여러가지 특성에 의해, 또는 실시자의 편의에 따라 변경된다. 도 2a에 도시되는 반도체 메모리 회로는, 이하의 방법 이외의 방법에 의해서도, 데이터를 기입하고 판독할 수 있다.
여기에서는, 기입 트랜지스터 WTr1, WTr2, WTr3를 n채널 트랜지스터, 판독 트랜지스터 RTr1, RTr2, RTr3를 p채널 트랜지스터로 한다. 기입 트랜지스터는, 게이트의 전위가 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 높아지면 온으로 되고, 그 이외는 오프로 된다. 판독 트랜지스터는 게이트의 전위가 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 낮아지면 온으로 되고, 그 이외는 오프로 된다.
판독 트랜지스터 RTr1, RTr2, RTr3의 게이트 용량 중, 게이트 바이어스에 의한 변동은 용량 소자 C1, C2, C3의 용량에 비해 무시할만하다. 또한, 기입 트랜지스터 WTr의 기생 용량이나 판독 트랜지스터 RTr의 기생 용량, 그 외 배선 간의 기생 용량 등, 도면에 도시되지 않은 용량은 전부 0으로 간주한다. 도 3a 내지 3d 및 도 4a 내지 4e에서는, 온 상태인 트랜지스터에는 원을, 오프 상태인 트랜지스터에는 ×를 표기한다. 트랜지스터가 특정한 조건에서 온으로 되는 것에 대해서는, 별도 기재한다. 이하의 예에서는, 바이어스 선 S의 전위는 항상 0V로 한다.
우선, 기억 유닛에의 기입에 대해서 설명한다. 기입은 가장 우측의 기억 셀부터 시작한다. 기입 시에는, 도 3a에 도시하는 것 같이, 판독 워드선 P1, P2, P3의 전위를 0V로 한다. 비트선 R의 전위는 기입하는 데이터에 따라 0V, +1V, +2V, +3V의 4 단계 중 하나에서의 값을 취하는 것으로 한다.
다음에, 기입 워드선 Q1, Q2, Q3의 전위를 +4V로 하면, 기입 트랜지스터 WTr1, WTr2, WTr3는 온으로 되고 기입 트랜지스터 WTr3의 드레인의 전위(즉, 노드 F3의 전위)는 비트선 R의 전위에 근접한다. 여기에서는, 기입 트랜지스터 WTr3의 드레인의 전위가 비트선 R의 전위와 동등하게 되는 것이라고 한다.
한편, 이 단계에서는, 판독 트랜지스터 RTr1, RTr2, RTr3는 오프 상태이다. 다음에, 도 3b에 도시하는 것 같이, 기입 워드선 Q3의 전위를 0V로 한다. 따라서, 기입 트랜지스터 WTr3는 오프로 되고, 노드 F3에는 기입 트랜지스터 WTr3가 오프로 되기 직전의 비트선 R의 전위가 유지된다. 이와 같이 하여, 가장 우측의 기억 셀에 데이터를 기입할 수 있다.
다음에, 중앙의 기억 셀에 데이터를 기입한다. 도 3b에 도시된 상태에서는, 노드 F2의 전위가 비트선 R의 전위와 동등하게 된다. 다음에, 기입 워드선 Q2의 전위를 0V로 할 때(도 3c 참조), 기입 트랜지스터 WTr2는 오프로 되고, 노드 F2에는 기입 트랜지스터 WTr2가 오프로 되기 직전의 비트선 R의 전위가 유지된다. 이와 같이 하여, 중앙의 기억 셀에 데이터를 기입할 수 있다.
이와 같이 하여, 모든 기억 셀에 데이터를 기입할 수 있다. 해당 기억 유닛 내에 기입하는 동작을 필요로 하지 않는 경우에는, 도 3d에 도시하는 것 같이 판독 워드선 P1의 전위를 +3V로 할 수 있다. 이때, 노드 F1의 전위는 +3V 이상 +6V 이하가 된다. 비트선 R의 전위는 0V 이상 +3V 이하이므로, 판독 트랜지스터 RTr1는 오프 상태를 유지할 수 있다.
다음에, 판독에 대해서 도 4a 내지 4e를 이용하여 설명한다. 우선, 해당 기억 유닛 이외의 행의 판독을 행할 경우에는, 도 4a에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3의 전위를 0V, 판독 워드선 P1, P2, P3의 전위를 +4V로 한다. 따라서, 기입 트랜지스터 WTr1, WTr2, WTr3는 오프로 된다. 또한, 노드 F1, F2, F3의 전위는 +4V 이상 +7V 이하이다. 비트선 R의 전위는 나중에 설명하는 바와 같이 0V 이상 +4V 이하이므로, 판독 트랜지스터 RTr1, RTr2, RTr3는 오프를 유지할 수 있다.
해당 기억 유닛의 판독을 행하는 경우에, 도 4b에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3의 전위를 0V, 판독 워드선 P1, P2, P3의 전위를 0V로 한다. 비트선의 전위를 +4V로 한다. 이때에는, 기입 트랜지스터 WTr1, WTr2, WTr3는 오프로 된다. 노드 F1, F2, F3의 전위가 0V 이상 +3V 이하이므로, 판독 트랜지스터 RTr1, RTr2, RTr3는 온으로 된다. 그러므로, 비트선 R과 바이어스 선 S 사이에 전류가 흐른다.
비트선 R의 일단부에 용량 소자가 설치되는 경우에, 비트선 R과 바이어스 선 S 사이에 전류가 흐르면, 비트선 R의 초기 전위(+4V)는 바이어스 선 S의 전위(0V)에 근접한다. 비트선 R의 전위는 최종적으로 노드 F1, F2, F3의 전위의 최소값에 따라 결정된다. 어떻든, 비트선 R의 전위는 0V 이상 +4V 이하의 범위 내에서 변동하게 된다.
이하에서는 기억 유닛 중, 중앙의 기억 셀의 데이터를 판독하는 것으로 한다. 도 4c에 도시하는 것 같이, 판독 워드선 P2의 전위를 +1V로 상승시키면, 노드 F2의 전위는 기입된 데이터에 따라 +1V, +2V, +3V, 또는 +4V로 된다. 여기서, 노드 F2의 전위가 +4V이면, 판독 트랜지스터 RTr2는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다.
이 단계에서, 노드 F2의 전위는 기입 시에 비트선의 전위가 +3V인 경우에만, +4V이다. 즉, 판독 워드선 P2의 전위를 +1V로 하고 판독 트랜지스터 RTr2가 오프일 때, 기입 시에 비트선 R의 전위가 +3V인 것을 안다. 그러므로, 유지되고 있는 데이터의 값을 알 수 있다.
또한, 도 4d에 도시하는 것 같이, 판독 워드선 P2의 전위를 +2V로 상승시키면, 노드 F2의 전위는 기입된 데이터에 따라 +2V, +3V, +4V, 또는 +5V로 된다. 여기서, 노드 F2의 전위가 +4V 또는 +5V이면, 판독 트랜지스터 RTr2는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다.
이것을 검지해서, 데이터의 값을 알 수 있다. 즉, 이 단계에서 판독 트랜지스터 RTr2의 게이트의 전위는 기입 시에 비트선 R의 전위가 +2V 또는 +3V인 경우에만, +4V 또는 +5V이다. 판독 워드선 P2의 전위가 +1V인 상태(즉, 도 4c에 도시된 상태)에서는 판독 트랜지스터 RTr2가 온 상태이지만, 판독 워드선 P2의 전위가 +2V로 되는 오프 상태로 되는 경우에는, 기입 시에 비트선 R의 전위는 +2V이다.
마찬가지로, 도 4e에 도시하는 것 같이, 판독 워드선 P2의 전위를 +3V로 상승시키면, 노드 F2의 전위는 기입된 데이터에 따라 +3V, +4V, +5V, 또는 +6V로 설정된다. 여기서, 노드 F2의 전위가 +4V, +5V, 또는 +6V이면, 판독 트랜지스터 RTr2는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다. 즉, 기입 시에 비트선의 전위가 +1V, +2V, +3V 중 어느 것이다.
기입 시에 비트선의 전위가 0V인 경우에는, 판독 워드선 P2의 전위를 +3V로 할 때, 노드 F2의 전위는 +3V이며, 판독 트랜지스터 RTr2는 여전히 온이다. 즉, 판독 워드선 P2의 전위가 +3V라도 비트선 R과 바이어스 선 S 사이에 전류가 흐르는 경우에는, 기입 시에 비트선의 전위가 0V인 것을 안다.
이상은 판독 워드선 P2의 전위를 단계적으로 변화시켜서 데이터의 값을 아는 방법이지만, 전위를 측정함으로써 데이터의 값을 알 수 있다. 예를 들어, 비트선의 단부에 용량 소자를 설치하고 기억 셀 측의 전위를 +4V로 한다.
또한, 기입 워드선 Q1, Q2, Q3의 전위와 판독 워드선 P1, P3의 전위를 -3V로 한다. 이 상태에서는, 노드 F1, F3의 전위가 -3V 이상 0V 이하이기 때문에, 판독 트랜지스터 RTr1과 RTr3에서는, 비트선 R의 전위를 바이어스 선 S의 전위(0V)와 동일하게 할 수 있다. 정확하게는, 노드 F2의 전위가 0V 이하이면, 비트선 R의 용량 소자의 전위는 0V 이상 +1V 미만이 된다.
한편, 판독 워드선 P2을 +3V로 하면, 노드 F2의 전위는 +3V 이상 +6V 이하이므로, 이 단계에서는 판독 트랜지스터 RTr2는 오프 상태에 있다. 그 후, 판독 워드선 P2의 전위를 0V로 감소시키면, 노드 F2의 전위는 0V 이상 +3V 이하가 되어, 판독 트랜지스터 RTr2는 온으로 된다.
앞에서 설명한 바와 같이, 노드 F2의 전위가 0V일 때, 비트선 R의 용량 소자의 전위는 0V 이상 +1V 미만이 된다. 여기서, 노드 F2의 전위는, 기입 시에 비트선의 전위가 0V인 경우에, 0V가 된다.
마찬가지로, 노드 F2의 전위가 +1V이면, 비트선 R의 용량 소자의 전위는 +1V이상 +2V 미만이다. 노드 F2의 전위가 +2V이면, 비트선 R의 용량 소자의 전위는 +2V 이상 +3V 미만이다. 노드 F2의 전위가 +3V이면, 비트선 R의 용량 소자의 전위는 +3V 이상 +4V 미만이다. 각각의 경우에서, 기입 시의 비트선의 전위를 검지할 수 있다. 즉, 비트선 R의 용량 소자의 전위를 측정함으로써, 노드 F2의 전위를 알 수 있고, 나아가, 기입 시의 비트선의 전위를 알 수 있다.
이와 같이 하여, 4 단계의 데이터(2 비트)를 기입 및 판독할 수 있다. 물론, 마찬가지로 하여, 더 많은 데이터, 예를 들어, 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 기입 및 판독할 수 있다.
상기의 설명에서는, 기생 용량이나 판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량이 용량 소자 C1 내지 C3의 각각의 용량에 비해 무시할 만하지만, 실제의 기억 셀에서는 그러한 용량을 고려하여, 인가 전위를 결정할 필요가 있다.
판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량은, 온 상태와 오프 상태에서 크게 변동하므로, 판독 트랜지스터 RTr1, RTr2, RTr3의 게이트의 전위는 그 변동에 의한 영향을 받는다. 판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량의 용량 소자 C1, C2, C3의 각각의 용량에 대한 비율이 클수록, 그 영향이 커진다. 따라서, 바람직하게는, 용량 소자 C1, C2, C3의 각각의 용량은 판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량의 2배 이상으로 한다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 2에서 설명한 반도체 기억 장치의 형상이나 제작 방법의 예에 대해서 설명한다. 본 실시 형태에서는, 기입 트랜지스터로서는, 갈륨과 인듐을 함유하는 산화물 반도체를 이용하고, 판독 트랜지스터로서는, 단결정 실리콘 반도체를 이용한다. 그러므로, 기입 트랜지스터는 판독 트랜지스터 위에 적층된다.
즉, 단결정 실리콘 기판 위에 설치된 단결정 실리콘 반도체를 포함하는 절연 게이트형 트랜지스터를 판독 트랜지스터로서 이용하고 그 위에 산화물 반도체를 포함하는 트랜지스터를 형성하고, 이것을 기입 트랜지스터로 한다. 본 실시 형태는 단결정 실리콘 기판 위에 반도체 기억 장치를 형성하는 예에 대해서 설명하지만, 그 이외의 기판 위에 반도체 기억 장치를 설치하는 것도 가능하다는 점에 유의한다.
도 8a 내지 8c에 본 실시 형태의 반도체 기억 장치의 기억 유닛의 레이아웃의 예를 도시한다. 본 실시 형태에서는, 단위 기억 유닛은 4개의 기억 셀을 포함한다.
도 8a는 단결정 실리콘 기판 위에 설치된 주요 배선, 주요 전극 등을 도시한다. 기판 위에 소자 분리 영역(102)을 형성한다. 기판 위에는, 도전성의 재료나 도핑된 실리콘을 이용하여 도전성 영역(106)을 형성한다. 도전성 영역(106)의 일부는 판독 트랜지스터의 소스 및 드레인이 된다. 또한, 도전성 영역(106)의 다른 일부는 바이어스 선 S의 일부가 된다. 도전성 영역(106)의 몇몇 부분은 판독 트랜지스터의 게이트 전극(111)에 의해 서로 분리된다. 도전성 영역(106)의 일부에는 접속 전극(110)이 설치된다.
도전성 영역(106)을 이용하여 바이어스 선 S을 형성하면, 집적도를 높일 수 있다. 그 경우에는, 바이어스 선 S은 기입 워드선 및 판독 워드선과 평행할(즉, 비트선과 직교할) 필요가 있다. 도면에 도시한 바와 같이, 기억 유닛이 하나의 바이어스 선 S을 인접하는 기억 유닛과 공유함으로써 집적도를 높일 수 있다는 점에 유의한다.
게이트 전극(111)의 재료 및 접속 전극(110)의 재료로서는 후에 형성하는 산화물 반도체와 오믹 접촉을 형성하는 재료가 바람직하다. 그러한 재료로서는, 그 일함수 W가 산화물 반도체의 전자 친화력 φ(산화물 반도체의 전도대의 하한과 진공 준위 사이의 에너지 차)와 거의 동일하거나 작은 재료를 들 수 있다. 즉, W <φ + 0.3eV의 관계가 충족된다. 예를 들어, 티타늄, 몰리브덴, 및 질화 티타늄이다.
도 8b는 도 8a의 회로 위에 형성되는 산화물 반도체를 포함하는 트랜지스터를 중심으로 한 주요 배선, 주요 전극 등을 도시한다. 복수의 섬 형상의 산화물 반도체 영역(112)과 복수의 배선(114)을 형성한다. 배선(114)은 기입 워드선 Q1, Q2, Q3, Q4, 및 판독 워드선 P1, P2, P3, P4이 된다.
배선(114)의 일부는 산화물 반도체와 중첩되고 기입 트랜지스터의 게이트 전극이 된다. 또한, 산화물 반도체 영역(112)은 하층의 게이트 전극(111)과 접촉한다. 또한, 배선(114)의 일부가 게이트 전극(111)과 중첩되는 부분에 용량 소자를 형성한다. 산화물 반도체 영역(112)의 일부에는 상층(예를 들어, 비트선 R)과의 접속을 위한 접속 전극(117)이 설치되어 있다.
도 8a에 도시한 구조와 도 8b에 도시한 구조를 서로 중첩한 구조를 도 8c에 도시한다. 도 8c에서는, 중첩을 알 수 있도록 구조를 의도적으로 조금 어긋나게 해서 중첩하고 있다. 또한, 산화물 반도체를 포함하는 트랜지스터 위에 형성되는 배선(118)도 도시되어 있다. 배선(118)은 비트선 R로 된다.
도 8a 내지 8c의 점 A 및 점 B는 같은 위치를 나타낸다는 점에 유의한다.
도 8a 내지 8c에서, 도전성 영역(106)의 폭 및 배선(114)은 최소 가공 선 폭 F를 갖도록 가공된다. 즉, 선 폭 및 선 간격은 F이다. 그 경우, 단위 기억 셀의 면적은 12F2이다. 기억 유닛은 기억 셀들에 의해 공유되는 부분을 포함하여, 실제로는, 기억 셀당의 면적은 12F2보다 크다. 도 8a 내지 8c에 도시하는 기억 유닛에는 4개의 기억 셀이 설치되어 있지만, 기억 유닛 내의 기억 셀의 수를 늘리면, 기억 셀당의 면적은 12F2에 근접한다.
이하, 상기의 구조의 반도체 기억 장치의 제작 방법에 대해서 설명한다. 도 9a 내지 9d 및 도 10a 내지 10d는 도 8a 내지 8c의 점 A와 점 B을 연결하는 선을 따라 절취한 단면을 도시한다. 본 실시 형태에서는, 기판으로서 n형의 단결정 실리콘 기판을 이용하지만, p형의 단결정 실리콘 기판에 n형의 웰을 형성하고 그 위에 본 실시 형태의 트랜지스터를 설치할 수 있다. 이하, 단면도의 번호에 따라서, 제작 공정을 설명한다.
<도 9a>
우선, 공지의 반도체 제조 기술을 이용하여, n형의 단결정 실리콘 기판(101) 위에, 도 9a에 도시하는 것 같이, 소자 분리 영역(102), p형으로 도핑된 실리콘을 이용하여 형성된 도전성 영역(106), 게이트 절연막(103), 더미 게이트(104), 및 층간 절연체(107)를 형성한다. 더미 게이트(104)의 측면에는, 도 9a에 도시한 바와 같이 측벽을 설치할 수 있다.
더미 게이트(104)로서는 다결정 실리콘을 이용할 수 있다. 게이트 절연막(103)의 두께는 리크 전류의 발생을 억제하기 위해서 두께가 10nm 이상인 것이 바람직하다. 게이트 용량을, 그 후에 형성하는 용량 소자의 용량보다 작게 하기 위해서, 게이트 절연막(103)의 유전체로서 산화 실리콘 등의 비유전율이 낮은 재료를 이용하는 것이 바람직하다.
도전성 영역(106)의 표면에 실리사이드 영역(105)을 설치해서 도전성을 높일 수 있다. 또한, 도 8a를 참조하여 설명한 바와 같이, 도전성 영역(106)은 바이어스 선 S의 일부가 되므로, 도전성 영역(106)은 도전성이 높은 것이 바람직하다.
층간 절연체(107)는 단층 또는 다층으로서 형성될 수 있고 트랜지스터의 채널에 왜곡을 부여하기 위한 스트레스 라이너(liner)를 포함할 수 있다. 최상층의 막은 스핀 코팅법에 의해 평탄한 막으로 하면 그 후의 공정에서 유리하다. 예를 들어, 층간 절연체(107)로서, 플라즈마 CVD 법에 의해 질화 실리콘막을 형성하고, 그 위에 스핀 코팅법에 의해 형성되는 평탄한 산화 실리콘막을 형성한 다층막을 이용할 수 있다.
<도 9b>
층간 절연체(107)의 표면이 충분히 평탄한 경우에는, 드라이 에칭법에 의해, 층간 절연체(107)를 에칭하고, 더미 게이트(104)의 상면이 나타난 시점에서 드라이에칭을 중지한다. 드라이 에칭법 대신에 화학적 기계적 연마(CMP)법을 이용할 수 있다. 우선, CMP법으로 층간 절연체(107)의 표면을 평탄하게 한 후, 드라이 에칭법으로 더욱 에칭을 진행시킬 수 있다. 다르게는, 드라이 에칭법에 의해 어느 정도, 층간 절연체를 에칭한 후, CMP법으로 평탄화 처리를 행할 수 있다. 이렇게 하여, 층간 절연체(107)를 가공하여 평탄한 표면을 갖는 층간 절연체(107a)를 얻는 동시에, 더미 게이트(104)의 표면을 노출되게 한다.
<도 9c>
다음에, 층간 절연체(107a)를 선택적으로 에칭하여 실리사이드 영역(105)에 도달하는 개구부(108)를 형성한다.
<도 9d>
다음에, 더미 게이트(104)를 선택적으로 에칭하고 개구부(109)를 형성한다. 더미 게이트(104)의 재료로서 다결정 실리콘을 사용하는 경우에, 2% 내지 40%의 TMAH(수산화 테트라메틸 암모늄), 바람직하게는, 20% 내지 25%의 TMAH을 이용할 수 있다.
개구부(108, 109)의 형성 순서는 역으로 할 수 있다는 점에 유의한다. 상기와 같이, 개구부(108)를 형성하고 나서, 개구부(109)를 형성하면, 게이트 절연막(103)이 레지스트 등과 접하지 않기 때문에, 보다 바람직하다. 그 경우에, 단결정 실리콘 기판(101)이 TMAH에 의해 침식되는 것을 방지하기 위해서, 도전 영역(106)의 표면에 실리사이드 영역(105)이 형성되는 것이 바람직하다.
<도 10a>
단층 또는 다층의 도전성 재료의 막을 퇴적한다. 도전성 재료로서는, 후에 형성하는 산화물 반도체와 오믹 접촉을 형성하는 재료가 바람직하다. 또한, 이 도전막은 판독 트랜지스터(여기서는 p채널 트랜지스터)의 게이트 전극이기도 하므로, 트랜지스터의 임계 전압을 결정하기 위해서, 일함수 등의 적절한 물성 값을 갖는 도전성 재료가 바람직하다. 하나의 재료에 의해 이들 2개의 요건을 만족시킬 수 없는 경우에는, 복수의 막을 형성하여, 각각의 조건을 만족하도록 한다. 예를 들어, 도전성 재료로서 질화 티타늄과 질화 탄탈막의 다층막을 이용할 수 있다.
다음에, 도전성 재료의 막을 CMP법으로 평탄화하면서 에칭한다. 이 단계는 층간 절연체(107a)의 노출시 또는 잠시 동안 정지할 수 있다. 그러므로, 도 10a에 도시하는 것 같이, 판독 트랜지스터의 게이트 전극(111) 및 접속 전극(110)이 형성된다. 그 후, 층간 절연체(107a)의 표면 부근에 포함되는 수소를 저감시키기 위해서, 불소를 포함하는 플라즈마에 의한 표면 처리를 행할 수 있다. 층간 절연체(107a)의 수소 농도가 충분히 낮으면, 그 처리는 행할 필요가 없다. 층간 절연체(107a)의 표면으로부터 100nm 깊이의 영역에서의 수소 농도는 1×1018cm-3 미만, 바람직하게는, 1×1016cm-3 미만이다.
<도 10b>
다음에, 두께 3nm 내지 20nm의 산화물 반도체막을 스퍼터링법에 의해 형성한다. 산화물 반도체막의 제작 방법으로서 스퍼터링법 이외의 방법을 이용할 수 있다. 산화물 반도체는 갈륨과 인듐을 포함하는 것이 바람직하다. 반도체 기억 장치의 신뢰성을 높이기 위해서는, 산화물 반도체막 중의 수소 농도는, 1×1018cm-3 미만, 바람직하게는 1×1016cm-3 미만일 수 있다. 갈륨/인듐의 조성비는 0.5 이상 2 미만, 바람직하게는, 0.9 이상 1.2 미만이다. 갈륨 및 인듐 이외에, 산화물 반도체는 아연을 포함할 수 있다.
산화물 반도체막을 에칭해서 섬 형상의 산화물 반도체 영역(112)을 형성한다. 반도체 특성을 개선하기 위해서 산화물 반도체 영역(112)에 열처리를 실시할 수 있다. 따라서, 게이트 전극(111)과 산화물 반도체 영역(112)이 서로 접촉하고 접속 전극(110)과 산화물 반도체 영역(112)이 서로 접촉하는 구조가 얻어질 수 있다.
그 후, 게이트 절연막(113)을 스퍼터링법 등의 공지의 성막 방법으로 형성한다. 생성되는 리크 전류를 줄이기 위해서, 게이트 절연막(113)의 두께는 10nm 이상이 바람직하고, 게이트 절연막 중의 수소 농도는, 1×1018cm-3 미만이 바람직하고, 1×1016cm-3 미만이 더 바람직하다.
게이트 절연막으로서는 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 란탄, 질화 알루미늄 등을 이용할 수 있다. 이것들의 단층막 뿐만 아니라 다층막을 이용할 수 있다. 게이트 절연막(113)은, 나중에 형성되는 용량 소자의 유전체이고, 용량 소자의 용량을 판독 트랜지스터의 게이트 용량보다 크게 하기 위해서, 비유전율이 10 이상인 재료를 이용하여 형성되는 것이 바람직하다. 게이트 절연막의 형성 후에도 산화물 반도체 영역(112)의 특성을 개선하기 위해서 열처리를 실시할 수 있다.
<도 10c>
도전성 재료를 이용하여 복수의 배선(114)을 형성한다. 배선(114)은 기입 워드선 Q1, 기입 워드선 Q2, 및 판독 워드선 P1이 된다. 기입 워드선 Q1 또는 기입 워드선 Q2의 일부는 산화물 반도체를 포함하는 트랜지스터의 게이트 전극이 된다. 배선(114)의 재료로서는, 그 일함수가 산화물 반도체의 전자 친화력보다 0.5eV 이상 높은 재료가 바람직하다. 예를 들어, 텅스텐, 금, 백금, 및 p형 실리콘이다.
게이트 전극(111)과 판독 워드선 P1 사이에는 게이트 절연막(113)을 유전체로 하는 용량 소자가 형성된다. 이 용량 소자의 용량은 게이트 전극(111)과 판독 워드선 P1의 중첩 부분의 크기에 의해 정의된다. 그 중첩 부분의 면적은 100nm2 이상 0.01μm2 이하로 하는 것이 바람직하다.
다음에, 공지의 이온 주입법에 의해 산화물 반도체보다 산화되기 쉬운 원소의 이온을 주입한다. 그러한 원소로서는, 티타늄, 아연, 마그네슘, 실리콘, 인, 붕소 등을 들 수 있다. 일반적으로, 붕소나 인은 종래의 반도체 공정에서 사용되고 있기 때문에 이용하기 쉽고, 특히, 상기한 바와 같은 얇은 게이트 절연막(113) 또는 산화물 반도체 영역(112)에 주입할 이온으로는, 붕소의 원자량보다 원자량이 큰 인 이온이 바람직하다.
이들의 이온에는 수소가 가능한 한 혼합되지 않도록 하는 것이 요망된다. 이온 중의 수소의 농도는 바람직하게는 0.1% 이하이다. 수소는 산화물 반도체의 도너가 되는 것으로 알려져 있다. 이온 중에 수소가 혼합되어 있으면, 산화물 반도체에 바람직하지 않게 주입된 수소가 산화물 반도체에서 이동하고 반도체 장치의 신뢰성을 저하시킨다.
산화물 반도체에서, 주입된 이온이 산소와 결합하고 산소 결손이 발생하므로, 산화물 반도체는 n형의 도전성을 나타낸다. 산화물 반도체가 실리콘 반도체와 상이한 점은, 실리콘 반도체에서는 이온 주입 후에 결정성을 회복하기 위해서 고온에서의 열처리가 필요하지만, 많은 산화물 반도체에서는, 그러한 고온 열처리를 행하지 않아도 필요로 하는 도전성을 얻을 수 있다는 것이다.
이런 방식으로, 산화물 반도체 영역(112) 중에 n형 도전성 표시 영역(115)이 형성된다. 이것들의 영역의 캐리어(전자) 농도가 1×10-19cm-3 이상, 바람직하게는 1×10-20cm-3 이상이 되도록 이온 주입 조건을 설정하는 것이 바람직하다. n형 도전성 표시 영역(115)은 배선(114)을 마스크로 하여 자기 정합적으로 형성된다. 고온에서의 열처리가 필요 없기 때문에, 도너의 재확산도 거의 일어나지 않고, n형 도전성 표시 영역(115)과 배선(114)이 서로 중첩되는 영역은 매우 작다.
산화물 반도체는 도너 또는 억셉터의 농도가 지극히 낮은 진성에 가까운 상태이어도, 오믹 접촉을 형성하도록 금속 재료와 접한 부분에서는, 금속 재료로부터 전자가 주입되므로, 금속 재료로부터 수십 나노미터 반경 이내의 부분은 양호한 도전성을 나타낸다는 점에 유의한다. 따라서, 도 10b의 게이트 전극(111) 위의 산화물 반도체 영역은 도핑되지 않지만, 산화물 반도체 영역은 도전성 영역으로 간주할 수 있다.
<도 10d>
그 후, 단층 또는 다층의 박막으로 되는 층간 절연체(116)를 형성한다. 층간 절연체(116)의 표면을 평탄화하고 선택적으로 에칭하여, n형 도전성 표시 영역(115)에 도달하는 콘택트 홀을 형성하고, 접속 전극(117)을 그 안에 매립한다. 그 후, 배선(118)을 형성한다. 배선(118)은 비트선이다. 마찬가지인 배선을 배선(114) 또는 바이어스 선 S과 평행하게 형성할 수 있다. 그러므로, 도 10d에 도시된 바와 같이, 기입 트랜지스터(119), 판독 트랜지스터(120), 및 용량 소자(121)를 포함하는 반도체 기억 장치의 기억 셀 및 그러한 기억 셀을 포함하는 기억 유닛이 제작된다.
(실시 형태 4)
본 실시 형태에서는, 도 2b에 도시하는 반도체 메모리 회로의 동작의 예에 대해서, 도 6a 내지 6d 및 도 7a 내지 7e를 이용하여 설명한다. 구체적인 수치가 본 발명의 기술사상의 이해를 돕기 위한 전위로서 아래에 예로서 주어진다는 점에 유의한다. 물론, 이러한 값들은 트랜지스터나 용량 소자 등의 여러가지 특성에 의해, 또는 실시자의 편의에 따라 변경된다. 도 2b에 도시되는 반도체 메모리 회로는, 이하의 방법 이외의 방법에 의해서도 데이터를 기입하고 판독할 수 있다.
여기에서는, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4를 n채널 트랜지스터, 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4를 p채널 트랜지스터로 한다. n채널 트랜지스터는 게이트의 전위가 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 높아지면 온으로 되고 그 이외는 오프로 된다. p채널 트랜지스터는, 게이트의 전위가 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 낮아지면 온으로 되고 그 이외는 오프로 된다.
판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 게이트 용량 중, 게이트 바이어스에 의한 변동은 용량 소자 C1, C2, C3, C4의 용량에 비해 무시할만하다. 또한, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4의 기생 용량이나 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 기생 용량, 그 외, 배선 간의 기생 용량 등, 도면에 도시되지 않는 용량은 전부 0으로 간주한다. 또한, 도 6a 내지 6d 및 도 7a 내지 7e에서는, 온 상태인 트랜지스터에는 원을, 오프 상태인 트랜지스터에는 ×를 표기한다. 특정한 조건에서 트랜지스터가 온으로 되는 것에 대해서는, 별도 기재한다. 이하의 예에서는, 바이어스 선 S의 전위는 항상 0V이다.
기입은 가장 우측의 기억 셀부터 시작한다. 기입 시에는, 도 6a에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3, Q4의 전위를 +4V, 판독 워드선 P의 전위를 -4V로 한다. 또한, 비트선 R의 전위는, 기입하는 데이터에 따라 0V, +1V, +2V, +3V의 4 단계 중 하나에서의 값을 취하는 것으로 한다.
이 상태에서, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4가 온으로 되고, 노드 F2의 전위는 비트선 R의 전위에 근접한다. 여기에서는, 노드 F2의 전위가 비트선 R의 전위와 동등하게 된다.
한편, 이 단계에서, 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4는 오프 상태이다. 다음에, 도 6b에 도시하는 것 같이, 기입 워드선 Q4의 전위를 -4V로 한다. 따라서, 기입 트랜지스터 WTr2는 오프로 되고, 노드 F2에서는 기입 트랜지스터 WTr2가 오프로 되기 직전의 비트선 R의 전위가 유지된다. 이와 같이 하여, 가장 우측의 기억 셀에 데이터를 기입할 수 있다.
다음에, 오른쪽에서 2번째의 기억 셀(노드 F4)에 데이터를 기입한다. 도 6b에 도시된 상태에서, 노드 F4의 전위가 비트선 R의 전위와 동등하게 된다. 다음에, 기입 워드선 Q3의 전위를 -4V로 하고(도 6c 참조), 기입 트랜지스터 WTr4는 오프로 되고, 노드 F4에서는 기입 트랜지스터 WTr4가 오프로 되기 직전의 비트선 R의 전위가 유지된다. 이와 같이 하여, 오른쪽에서 2번째의 기억 셀에 데이터를 기입할 수 있다. 이하 마찬가지로 순서대로 다른 기억 셀에 데이터를 기입하므로, 모든 기억 셀에 데이터를 기입할 수 있다.
해당 기억 유닛 내의 기입 동작을 필요로 하지 않는 경우에는, 도 6d에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3, Q4의 전위를 0V, 판독 워드선 P의 전위를 0V로 할 수 있다. 이때, 노드 F1, F2, F3, F4의 전위는 +4V 이상 +7V 이하가 된다. 비트선 R의 전위는 0V 이상 +3V 이하이므로, 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4는 오프 상태를 유지할 수 있다.
다음에, 판독에 대해서 도 7a 내지 7e를 이용하여 설명한다. 우선, 해당 기억 유닛 이외의 행의 판독을 행할 경우에는, 도 7a에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3, Q4의 전위를 0V, 판독 워드선 P의 전위를 0V로 한다. 따라서, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4는 오프로 된다. 또한, 노드 F1, F2, F3, F4의 전위는, +4V 이상 +7V 이하이다. 비트선 R의 전위는 나중에 설명하는 바와 같이 0V 이상 +4V 이하이므로, 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4는 오프 상태를 유지할 수 있다.
해당 기억 유닛의 판독을 행하는 경우에, 도 7b에 도시하는 것 같이, 기입 워드선 Q2, Q4의 전위를 -4V, 기입 워드선 Q1, Q3의 전위를 0V, 판독 워드선 P의 전위를 0V로 한다. 비트선의 전위를 +4V로 한다. 이때에는, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4는 오프로 된다. 노드 F1, F2의 전위가 +4V 이상 +7V 이하이므로, 판독 트랜지스터 RTr1, RTr2는 오프로 된다. 한편, 노드 F3, F4의 전위는 0V 이상 +3V 이하이므로, 판독 트랜지스터 RTr3, RTr4는 온으로 된다. 이로 인해, 비트선 R과 바이어스 선 S 사이에 전류가 흐른다.
비트선 R의 일단부에 용량 소자가 설치되는 경우에, 비트선 R과 바이어스 선 S 사이에 전류가 흐르면, 비트선 R의 초기 전위(+4V)는 바이어스 선 S의 전위(0V)에 근접한다. 비트 선 R의 전위는 노드 F3, F4의 전위의 최소값에 따라 최종적으로 결정된다. 어떻든, 비트선 R의 전위는 0V 이상 +4V 이하의 범위 내에서 변동하게 된다.
이하에서는, 기억 유닛 중, 오른쪽에서 2번째의 기억 셀(노드 F4)의 데이터를 판독하는 것으로 한다. 도 7c에 도시하는 것 같이, 기입 워드선 Q4의 전위를 -3V로 상승시키면, 노드 F4의 전위는 기입된 데이터에 따라 +1V, +2V, +3V, 또는 +4V로 설정된다. 여기서, 노드 F4의 전위가 +4V이면, 판독 트랜지스터 RTr4는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다.
이 단계에서, 노드 F4의 전위는 기입 시에 비트선의 전위가 +3V인 경우에만 +4V이다. 즉, 기입 워드선 Q4의 전위를 +1V로 하고 판독 트랜지스터 RTr4가 오프이면, 기입 시에 비트선 R의 전위가 +3V인 것을 안다. 이와 같이 하여, 데이터의 값을 알 수 있다.
또한, 도 7d에 도시하는 것 같이, 기입 워드선 Q4의 전위를 -2V로 상승시키면, 노드 F4의 전위는, 기입된 데이터에 따라 +2V, +3V, +4V, 또는 +5V로 설정된다. 여기서, 노드 F4의 전위가 +4V 또는 +5V이면, 판독 트랜지스터 RTr4는 오프로 되고 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다. 노드 F4의 전위는, 기입 시에 비트선 R의 전위가 +2V 또는 +3V인 경우에만 +4V 또는 +5V가 된다.
마찬가지로, 도 7e에 도시하는 것 같이, 기입 워드선 Q4의 전위를 -1V로 상승시키면, 노드 F4의 전위는, 기입된 데이터에 따라 +3V, +4V, +5V, 또는 +6V로 설정된다. 여기서, 노드 F4의 전위가 +4V, +5V, 또는 +6V이면, 판독 트랜지스터 RTr4는 오프로 되고 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다. 즉, 기입 시에 비트선 R의 전위는 +1V, +2V, 또는 +3V이다.
기입 시에 비트선의 전위가 0V인 경우에는, 기입 워드선 Q4의 전위를 -1V로 할 경우, 노드 F4의 전위는 +3V이며, 판독 트랜지스터 RTr4는 여전히 온인 채로 남는다. 즉, 기입 워드선 Q4의 전위가 +3V라도 비트선 R과 바이어스 선 S 사이에 전류가 흐르는 경우에는, 기입 시에 비트선 R의 전위가 0V인 것을 안다.
또한, 실시 형태 1에서 설명한 바와 같이, 비트선 R에 용량 소자를 접속하고, 비트 선 R의 전위를 측정함으로써 다치의 데이터를 판독할 수 있다는 점에 유의한다.
이와 같이 하여, 4 단계의 데이터(2 비트)를 기입 및 판독할 수 있다. 물론, 마찬가지로 하여, 더 많은 데이터, 예를 들어, 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 기입 및 판독할 수 있다.
상기의 설명에서는, 기생 용량이나 판독 트랜지스터 RTr1 내지 RTr4의 게이트 용량이 용량 소자 C1 내지 C4의 용량에 비해 무시할 만하지만, 실제의 기억 셀에서는 그러한 용량을 고려하여, 인가 전위를 결정할 필요가 있다.
판독 트랜지스터 RTr1 내지 RTr4의 각각의 게이트 용량은 온 상태와 오프 상태에서 크게 변동하므로, 판독 트랜지스터 RTr1 내지 RTr4의 게이트의 전위는 그 변동의 영향을 받는다. 판독 트랜지스터 RTr1 내지 RTr4의 각각의 게이트 용량의 용량 소자 C1 내지 C4의 각각의 용량에 대한 비율이 클수록, 그 영향이 커진다. 따라서, 바람직하게는, 용량 소자 C1 내지 C4의 각각의 용량은 판독 트랜지스터 RTr1 내지 RTr4의 각각의 게이트 용량의 2배 이상으로 한다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 4에서 설명한 반도체 기억 장치의 형상에 대해서 설명한다. 도 11a 내지 11c에 본 실시 형태의 반도체 기억 장치의 기억 유닛의 레이아웃의 예를 도시한다. 본 실시 형태에서는, 단위 기억 유닛은 6개의 기억 셀을 포함한다. 본 실시 형태의 반도체 기억 장치의 배선의 패턴은 실시 형태 3과 상이하나, 본 실시 형태의 반도체 기억 장치는 실시 형태 3에서 설명한 방법에 의해 제작할 수 있다.
도 11a는 단결정 실리콘 기판 위에 설치된 주요 배선, 주요 전극 등을 도시한다. 기판 위에는 소자 분리 영역(102)을 형성한다. 또한, 도전성의 재료나 도핑된 실리콘을 이용하여 도전성 영역(106)을 형성한다. 도전성 영역(106)의 일부는, 판독 트랜지스터의 소스 및 드레인이 된다. 또한, 도전성 영역(106)의 다른 일부는 바이어스 선 S의 일부가 된다. 도전성 영역(106)의 몇몇 부분은 판독 트랜지스터의 게이트 전극(111)에 의해 서로 분리된다.
도전성 영역(106)의 일부에는 접속 전극(110)이 설치된다. 게이트 전극(111)이나 접속 전극(110)의 재료로서는, 실시 형태 3에서 설명한 게이트 전극(111)이나 접속 전극(110)의 조건을 충족시키는 재료를 이용할 수 있다.
본 실시 형태로 특징적인 것은 게이트 전극(111)을 번갈아서 배치한 것이다. 즉, 도 22에 도시하는 것 같이, 게이트 전극(111) 중, 제1 도전성 영역(106a)에 가장 가까운 4개의 게이트 전극, 즉 제1 내지 제4 게이트 전극(111b, 111c, 111d, 111e)에서, 제1 게이트 전극(111b)과 제3 게이트 전극(111d)은 채널 길이 방향에 수직하는 방향(즉, 도 22 중에 Y 방향)으로 서로 중첩되고, 제1 게이트 전극(111b)과 제3 게이트 전극(111d) 사이에는 제1 도전성 영역(106a)이 설치된다. 또한, 제2 게이트 전극(111c)과 제4 게이트 전극(111e)은 채널 길이 방향(즉, 도 22 중에 X 방향)으로 서로 중첩되고, 제2 게이트 전극(111c)과 제4 게이트 전극(111e) 사이에는 제1 도전성 영역(106a)이 설치된다.
그 결과, 도 8a에 비하여, 보다 고 밀도로 게이트 전극(111)을 배치할 수 있다. 도 8a에서는 게이트 전극(111)을 동일 직선 위에 배치하기 때문에, 도 8a에서 a로 표시하는 간격을, 최소 가공 선 폭의 2배(2F)로 할 필요가 있다. 그러나, 본 실시 형태에서는, 그 간격이 최소 가공 선 폭(F)일 수 있다. 따라서, 단위 기억 셀당의 폭을, 도 8a의 3F로부터 본 실시 형태의 2F로 삭감할 수 있다. 그러므로, 단위 기억 셀당의 면적을 8F2로 할 수 있다.
도 11b는 도 11a의 회로 위에 형성되는 산화물 반도체를 포함하는 트랜지스터를 중심으로 한 주요 배선, 주요 전극 등을 도시한다. 복수의 섬 형상의 산화물 반도체 영역(112)과 복수의 배선(114)을 형성한다. 배선(114)은 기입 워드선 Q1, Q2, Q3, Q4, Q5, Q6 및 판독 워드선 P이 된다.
배선(114)의 일부는 산화물 반도체와 중첩되고 기입 트랜지스터의 게이트 전극이 된다. 산화물 반도체 영역(112)은 하층의 게이트 전극(111)과 접한다. 또한, 배선(114)의 일부가 게이트 전극(111)과 중첩되는 부분에 용량 소자를 형성한다. 또한, 산화물 반도체 영역(112)에는 상층(예를 들어, 비트선 R)과의 접속을 위한 접속 전극(117)이 설치된다.
도 11a에 도시한 구조와 도 11b에 도시한 구조를 서로 중첩하게 하면, 구조가 도 11c에 도시된 바와 같다. 도 11c에서는 중첩을 알 수 있도록 구조를 의도적으로 조금 어긋나게 해서 중첩하고 있다. 또한, 산화물 반도체를 포함하는 트랜지스터 위에 형성되는 배선(118)도 도시되어 있다. 배선(118)은 비트선 R로 된다.
상술한 바와 같이, 단위 기억 셀당의 면적은 8F2이 된다. 기억 유닛은 기억 셀들에 의해 공유되는 부분을 포함하기 때문에, 실제로는 기억 셀당의 면적은 8F2보다 커진다. 도 11a 내지 11c에 도시하는 기억 유닛에는 6개의 기억 셀이 설치되어 있지만, 기억 유닛 내의 기억 셀의 수를 늘리면, 기억 셀당의 면적은 8F2에 근접한다.
(실시 형태 6)
본 실시 형태에서는, 도 12a에 도시하는 반도체 메모리 회로의 동작 예에 대해서, 도 12b 내지 12e을 이용하여 설명한다. 전위의 구체적인 수치가 본 발명의 기술사상의 이해를 돕기 위해 아래에 주어진다는 점에 유의한다. 물론, 이러한 값들은 트랜지스터나 용량 소자의 여러가지 특성에 의해, 또는 실시자의 편의에 따라 변경된다. 도 12a에 도시되는 반도체 메모리 회로는, 이하의 방법 이외의 방법에 의해서도, 데이터를 기입하고 판독할 수 있다.
여기에서는, 기입 트랜지스터 WTr 및 판독 트랜지스터 RTr 둘 다 p채널 트랜지스터이다. 기입 트랜지스터 WTr 및 판독 트랜지스터 RTr의 각각은, 게이트의 전위가, 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 높아지면 온으로 되고(전류가 흐르고), 그 이외는 오프이다(전류가 흐르지 않는다).
판독 트랜지스터 RTr의 게이트 용량 중, 게이트 바이어스에 의한 변동은 용량 소자 C의 용량에 비해 무시할만하다. 또한, 기입 트랜지스터 WTr의 기생 용량이나 판독 트랜지스터 RTr의 기생 용량, 그 외, 배선 간의 기생 용량 등, 도면에 도시되지 않은 용량은 전부 0으로 간주한다. 도 12b 내지 도 12e에서는, 온 상태인 트랜지스터에는 원을, 오프 상태인 트랜지스터에는 ×를 표기한다. 특정한 조건에서 트랜지스터가 온으로 되는 것에 대해서는, 별도 기재한다. 이하의 예에서는, 바이어스 선 S의 전위는 항상 0V이다.
우선, 기억 셀에의 기입에 대해서 설명한다. 기입 시에는, 도 12b에 도시하는 것 같이, 판독 워드선 P과 선택 선 T의 전위를 0V로 한다. 또한, 비트선 R의 전위는, 기입하는 데이터에 따라 +1V, +2V, +3V, +4V의 4 단계 중 하나에서의 값을 취하는 것으로 한다. 기입 워드선 Q의 전위를 +5V로 하면, 기입 트랜지스터 WTr가 온으로 되고, 기입 트랜지스터 WTr의 드레인의 전위는 기입 트랜지스터의 소스의 전위(즉, 비트선 R의 전위)에 근접한다. 여기에서는, 기입 트랜지스터 WTr의 드레인의 전위가 비트선 R의 전위와 동등하게 된다.
한편, 이 단계에서는 판독 트랜지스터 RTr는 온 상태로 되지만, 바이어스 선 S과 판독 트랜지스터 RTr 사이에 설치된 선택 트랜지스터 STr가 오프이기 때문에, 바이어스 선 S과 비트선 R 사이에는 전류가 흐르지 않는다. 이와 같이 하여, 데이터를 기입할 수 있다.
다음에, 해당 행 이외의 행의 기입을 행할 경우에는, 도 12c에 도시하는 것 같이, 기입 워드선 Q의 전위를 -3V로 한다. 또한, 판독 워드선 P의 전위를 -4V로 한다. 비트선 R의 전위는 기입이 행해지는 행에 기입하는 데이터에 따라 +1V, +2V, +3V, +4V의 4 단계 중 하나에서의 값을 취한다.
기입 트랜지스터 WTr의 드레인이 용량 소자 C를 통해 판독 워드선 P에 접속되어 있기 때문에, 기입 트랜지스터 WTr의 드레인의 전위는, 판독 워드선 P의 전위의 변동(즉, 도 12b에 도시된 상태인 0V로부터 도 12c에 도시된 상태인 -4V로의 감소)에 따라, 4V만큼 감소된다. 즉, 기입 트랜지스터 WTr의 드레인의 전위는 기입된 데이터에 따라 -3V, -2V, -1V, 또는 0V로 설정된다.
이 상태에서는, 기입 트랜지스터 WTr의 소스의 전위(0V 내지 +3V)(비트선 R의 전위)이나 기입 트랜지스터 WTr의 드레인의 전위(-3V 내지 0V)와 기입 트랜지스터 WTr의 게이트의 전위(-3V) 간의 관계로부터, 기입 트랜지스터 WTr는 오프로 된다.
또한, 판독 트랜지스터 RTr의 소스의 전위(0V 내지 +3V)(즉, 비트선 R의 전위)나 판독 트랜지스터 RTr의 드레인의 전위(0V)(즉, 바이어스 선 S의 전위)와 판독 트랜지스터 RTr의 게이트의 전위(-3V 내지 0V)의 관계로부터, 판독 트랜지스터 RTr는 오프로 된다. 또한, 선택 트랜지스터 STr가 오프이므로, 바이어스 선 S과 비트선 R 사이에는 전류가 흐르지 않는다.
다음에, 판독에 대해서 설명한다. 도 12d에 도시하는 것 같이, 기입 워드선 Q의 전위를 -3V, 선택 선 T의 전위를 +1V로 한다. 그러므로, 기입 트랜지스터 WTr는 오프로 되고 선택 트랜지스터 STr는 온으로 된다. 판독 워드선 P의 전위를 0V, 비트선 R의 전위를 +4V로 한다. 이 상태에서는, 판독 트랜지스터 RTr의 게이트의 전위는, 기입된 데이터에 따라 +1V, +2V, +3V, 또는 +4V로 설정된다. 판독 트랜지스터 RTr의 게이트의 전위가 이들 전위 중 어느 것이 될 때, 판독 트랜지스터 RTr는 온으로 된다.
판독 워드선 P의 전위에 의해 판독 트랜지스터 RTr의 게이트의 전위가 변동하므로, 판독 트랜지스터는 온으로 되고 오프로 된다. 예를 들어, 도 12e와 같이, 판독 워드선 P의 전위를 -2V로 하면, 판독 트랜지스터 RTr의 게이트의 전위는 -1V, 0V, +1V, 또는 +2V로 설정된다. 판독 트랜지스터 RTr의 게이트의 전위가 -1V 또는 0V의 경우에는, 판독 트랜지스터 RTr는 오프로 된다.
판독 트랜지스터 RTr가 오프로 될 경우에는, 바이어스 선 S과 비트선 R 사이에 전류가 흐르지 않는다. 이를 검지함으로써, 판독 트랜지스터 RTr의 게이트의 전위를 알 수 있다. 다르게는, 비트선 R의 일단부에 용량 소자가 설치되고 바이어스 선 S과 비트선 R 사이에 전류가 흐르지 않으면, 초기 전위(+4V)가 변동하지 않으므로, 판독 트랜지스터 RTr가 오프인 것을 알 수 있다.
기입 시에 비트선 R의 전위가 +1V 또는 +2V인 경우에, 판독 트랜지스터 RTr의 게이트의 전위는 -1V 또는 0V이다. 즉, 판독 워드선 P의 전위를 -2V로 할 때, 바이어스 선 S과 비트선 R 사이에 전류가 흐르는데, 이는 기입 시에 비트선 R의 전위가 +1V 또는 +2V인 것을 의미한다.
마찬가지로, 판독 워드선 P의 전위를 -1V로 하면, 판독 트랜지스터 RTr의 게이트의 전위는 0V, +1V, +2V, 또는 +3V이다. 판독 트랜지스터 RTr의 게이트의 전위가 0V인 경우에는, 판독 트랜지스터 RTr는 오프로 된다. 판독 워드선 P의 전위를 -3V로 하면, 판독 트랜지스터 RTr의 게이트의 전위는, -2V, -1V, 0V, 또는 +1V이다. 판독 트랜지스터 RTr의 게이트의 전위가 -2V, -1V, 또는 0V인 경우에는, 판독 트랜지스터 RTr는 오프로 된다. 따라서, 기입 시에 어떤 전위 값이 인가되는지, 즉, 어떤 데이터가 부여되는지를 알 수 있다.
이와 같이 하여, 4 단계의 데이터(2 비트)를 기입 및 판독할 수 있다. 물론, 마찬가지로 하여, 더 많은 데이터, 예를 들어, 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 기입 및 판독할 수 있다. 다르게는, 2 단계의 데이터(1 비트)를 기입 및 판독할 수 있다.
상기의 설명에서는, 기생 용량이나 판독 트랜지스터 RTr의 게이트 용량은 용량 소자 C의 용량에 비해 무시할만하지만, 실제의 기억 셀에서는 그러한 용량을 고려하여, 인가 전위를 결정할 필요가 있다.
판독 트랜지스터 RTr의 게이트 용량은 온 상태와 오프 상태에서 크게 변동하므로, 판독 트랜지스터 RTr의 게이트의 전위는 그 변동의 영향을 받는다. 판독 트랜지스터 RTr의 게이트 용량의 용량 소자 C의 용량에 대한 비율이 클수록, 그 영향이 커진다. 따라서, 바람직하게는, 용량 소자 C의 용량은 판독 트랜지스터 RTr의 게이트 용량의 2배 이상으로 한다.
기억 셀에 유지되는 전하량을 복수 단계로 함으로써 다단계의 데이터(다치 데이터)를 기억하기 위해서는, 유지되는 전하량의 변동이 작은 것이 필요하다는 점에 유의한다. 본 실시 형태에서 설명한 반도체 메모리 회로 및 반도체 기억 장치는, 유지되는 전하량의 변동이 작기 때문에, 이에 적합하다.
(실시 형태 7)
본 실시 형태에서는, 도 13a에 도시하는 반도체 메모리 회로의 동작의 예에 대해서, 도 14a 내지 14d 및 도 15a 내지 15d를 이용하여 설명한다. 전위의 구체적인 수치가 본 발명의 기술사상의 이해를 돕기 위해 아래에 주어진다는 점에 유의한다. 물론, 이러한 값들은 트랜지스터나 용량 소자의 여러가지 특성에 의해, 또는 실시자의 편의에 따라 변경된다. 도 13a에 도시되는 반도체 기억 장치는, 이하의 방법 이외의 방법에 의해서도, 데이터를 기입하고 판독할 수 있다.
여기에서, 기입 트랜지스터 WTr1, WTr2, WTr3 및 판독 트랜지스터 RTr1, RTr2, RTr3는 n채널 트랜지스터이다. 기입 트랜지스터 WTr1, WTr2, WTr3 및 판독 트랜지스터 RTr1, RTr2, RTr3 각각은, 게이트의 전위가, 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 높아지면 온으로 되고 그 이외는 오프로 된다.
판독 트랜지스터 RTr1, RTr2, RTr3의 게이트 용량 중, 게이트 바이어스에 의한 변동은 용량 소자 C1, C2, C3의 용량에 비해 무시할만하다. 또한, 기입 트랜지스터 WTr1, WTr2, WTr3의 기생 용량이나 판독 트랜지스터 RTr1, RTr2, RTr3의 기생 용량, 그 외, 배선 간의 기생 용량 등, 도면에 도시되지 않은 용량은 전부 0으로 간주한다.
도 14a 내지 14d 및 도 15a 내지 15d에서는, 온 상태인 트랜지스터에는 원을, 오프 상태인 트랜지스터에는 ×를 표기한다. 특정한 조건에서 트랜지스터가 온으로 되는 것에 대해서는, 별도 기재한다. 이하의 예에서는, 바이어스 선 S의 전위는 항상 0V로 한다.
우선, 기억 셀에의 기입에 대해서 설명한다. 기입은 가장 우측의 기억 셀부터 시작한다. 기입 시에는, 도 14a에 도시하는 것 같이, 판독 워드선 P1, P2, P3, 및 선택 선 T의 전위를 0V로 한다. 비트선 R의 전위는 기입하는 데이터에 따라 +1V, +2V, +3V, +4V의 4 단계 중 하나에서의 값을 취하는 것으로 한다.
다음에, 기입 워드선 Q1, Q2, Q3의 전위를 +5V로 하면, 기입 트랜지스터 WTr1, WTr2, WTr3는 온으로 되고 기입 트랜지스터 WTr3의 드레인의 전위(즉, 노드 F3의 전위)는 비트선 R의 전위에 근접한다. 여기에서, 기입 트랜지스터 WTr3의 드레인의 전위는 노드 F3의 전위가 비트선 R의 전위와 동등하게 된다.
한편, 이 단계에서는, 판독 트랜지스터 RTr1, RTr2, RTr3는 온 상태이며, 선택 트랜지스터 STr1는 오프 상태이다. 그러므로, 비트선 R과 바이어스 선 S 사이에는 전류가 흐르지 않는다.
다음에, 도 14b에 도시하는 것 같이, 기입 워드선 Q3의 전위를 -3V로 한다. 따라서, 기입 트랜지스터 WTr3는 오프로 되고, 노드 F3에서는 기입 트랜지스터 WTr3가 오프로 되기 직전의 비트선 R의 전위가 유지된다. 또한, 판독 워드선 P3의 전위를 -4V로 한다. 이 결과, 노드 F3의 전위는, 기입된 데이터에 따라 -3V, -2V, -1V, 또는 0V로 설정된다. 따라서, 판독 트랜지스터 RTr3는 오프로 된다. 이와 같이 하여, 가장 우측의 기억 셀에 데이터를 기입할 수 있다.
다음에, 중앙의 기억 셀에 데이터를 기입한다. 도 14b에 도시된 상태에서는, 노드 F2의 전위가 비트선 R의 전위와 동등하게 된다. 다음에, 기입 워드선 Q2의 전위를 -3V로 하고(도 14c 참조), 기입 트랜지스터 WTr2는 오프로 되고, 노드 F2에서는 기입 트랜지스터 WTr2가 오프로 되기 직전의 비트선 R의 전위가 유지된다. 또한, 판독 워드선 P2의 전위를 -4V로 한다. 이 결과, 노드 F2의 전위는, 기입된 데이터에 따라 -3V, -2V, -1V, 또는 0V로 설정된다. 판독 트랜지스터 RTr2는 오프로 된다. 이와 같이 하여, 중앙의 기억 셀에 데이터를 기입할 수 있다.
이와 같이 하여, 모든 기억 셀에 데이터를 기입할 수 있다. 기입이 종료된 후는, 도 14d에 도시하는 것 같이, 기입 트랜지스터 WTr1, WTr2, WTr3 및 판독 트랜지스터 RTr1, RTr2, RTr3 모두가 오프로 된다.
다음에, 판독에 대해서 설명한다. 우선, 해당 기억 유닛 이외의 행의 판독을 행할 경우에는, 도 14d에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3의 전위를 -3V, 판독 워드선 P1, P2, P3의 전위를 -4V로 한다. 따라서, 기입 트랜지스터 WTr1, WTr2, WTr3는 오프로 된다. 또한, 노드 F1, F2, F3의 전위는, -3V 이상 0V 이하이다. 비트선 R의 전위는 나중에 설명하는 바와 같이 0V 이상 +4V 이하이므로, 판독 트랜지스터 RTr1, RTr2, RTr3는 오프를 유지할 수 있다.
해당 기억 유닛의 판독을 행하는 경우에, 도 15a에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3의 전위를 -3V, 판독 워드선 P1, P2, P3의 전위를 0V로 한다. 비트선의 전위를 +4V로 한다. 이 때에는, 기입 트랜지스터 WTr1, WTr2, WTr3는 오프로 된다. 노드 F1, F2, F3의 전위가 +1V 이상 +4V 이하이므로, 판독 트랜지스터 RTr1, RTr2, RTr3는 온으로 된다. 그러므로, 비트선 R과 바이어스 선 S 사이에 전류가 흐른다.
비트선 R의 일단부에 용량 소자가 설치되는 경우에, 비트선 R과 바이어스 선 S 사이에 전류가 흐르면, 비트선 R의 초기 전위(+4V)는, 바이어스 선 S의 전위(0V)에 근접한다. 즉, 비트선 R의 전위는 0V 이상 +4V 이하의 범위 내에서 변동하게 된다.
이하에서는 기억 유닛 중, 중앙의 기억 셀의 데이터를 판독하는 것으로 한다. 도 15b에 도시하는 것 같이, 판독 워드선 P2의 전위를 -1V로 감소시키면, 노드 F2의 전위는, 기입된 데이터에 따라 0V, +1V, +2V, 또는 +3V로 설정된다. 여기서, 노드 F2의 전위가 0V이면, 판독 트랜지스터 RTr2는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다.
이 단계에서, 노드 F2의 전위는 기입 시에 비트선의 전위가 +1V인 경우에만+4V이다. 즉, 판독 워드선 P2의 전위를 +1V로 하고 판독 트랜지스터 RTr2가 오프이면, 기입 시에 비트선 R의 전위가 +1V인 것을 안다. 이와 같이 하여, 유지되고 있는 데이터의 값을 알 수 있다.
도 15c에 도시하는 것 같이, 판독 워드선 P2의 전위를 -2V로 감소시키면, 노드 F2의 전위는, 기입된 데이터에 따라 -1V, 0V, +1V, 또는 +2V로 설정된다. 여기서, 노드 F2의 전위가 -1V 또는 0V이면, 판독 트랜지스터 RTr2는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다.
이것을 검지해서, 데이터의 값을 알 수 있다. 즉, 이 단계에서, 판독 트랜지스터 RTr2의 게이트의 전위는 기입 시에 비트선 R의 전위가 +1V 또는 +2V인 경우에만 -1V 또는 0V이다. 판독 워드선 P2의 전위가 -1V(즉, 도 15b에 도시된 상태)에서는 판독 트랜지스터 RTr2는 온 상태이지만, 판독 워드선 P2의 전위가 -2V에서는 오프 상태인 경우에, 기입 시에 비트선 R의 전위는 +2V이다.
마찬가지로, 도 15d에 도시하는 것 같이, 판독 워드선 P2의 전위를 -3V로 감소시키면, 노드 F2의 전위는, 기입된 데이터에 따라 -2V, -1V, 0V, 또는 +1V로 설정된다. 여기서, 노드 F2의 전위가 -2V, -1V, 또는 0V이면, 판독 트랜지스터 RTr2는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다. 즉, 기입 시에 비트선의 전위는 +1V, +2V, +3V 중 어느 것이다.
기입 시에 비트선의 전위가 +4V인 경우에는, 판독 워드선 P2의 전위를 -3V로 할 때, 노드 F2의 전위는 +1V이며, 판독 트랜지스터 RTr2는 여전히 온이다. 즉, 판독 워드선 P2의 전위가 -3V라도 비트선 R과 바이어스 선 S 사이에 전류가 흐르는 경우에는, 기입 시에 비트선의 전위가 +4V인 것을 안다.
이와 같이 하여, 4 단계의 데이터(2 비트)를 기입 및 판독할 수 있다. 물론, 마찬가지로 하여, 더 많은 데이터, 예를 들어, 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 기입 및 판독할 수 있다. 다르게는, 2 단계의 데이터(1 비트)를 기입 및 판독할 수 있다.
상기의 설명에서는, 기생 용량이나 판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량이 용량 소자 C1, C2, C3의 각각의 용량에 비해 무시할만하지만, 실제의 기억 셀에서는 그러한 용량을 고려하여, 인가 전위를 결정할 필요가 있다.
판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량은 온 상태와 오프 상태에서 크게 변동하므로, 판독 트랜지스터 RTr1, RTr2, RTr3의 게이트의 전위는 그 변동의 영향을 받는다. 판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량의 용량 소자 C1, C2, C3의 각각의 용량에 대한 비율이 클수록, 그 영향이 커진다. 따라서, 바람직하게는, 용량 소자 C1, C2, C3의 각각의 용량은 판독 트랜지스터 RTr1, RTr2, RTr3의 각각의 게이트 용량의 2배 이상으로 한다.
(실시 형태 8)
본 실시 형태에서는, 실시 형태 7에서 설명한 반도체 기억 장치의 형상의 예에 대해서 설명한다. 본 실시 형태에서는, 기입 트랜지스터로서는, 갈륨과 인듐을 함유하는 산화물 반도체를 이용하고, 판독 트랜지스터로서는, 단결정 실리콘 반도체를 이용한다. 그러므로, 실시 형태 3과 마찬가지로 기입 트랜지스터는 판독 트랜지스터 위에 적층된다.
도 20a 내지 20c에 본 실시 형태의 반도체 기억 장치의 기억 유닛의 레이아웃의 예를 도시한다. 본 실시 형태에서는, 단위 기억 유닛은 4개의 기억 셀을 포함한다.
도 20a은 단결정 실리콘 기판 위에 설치된 주요 배선, 주요 전극 등을 도시한다. 기판 위에 소자 분리 영역(102)을 형성한다. 기판 위에는, 도전성의 재료나 도핑된 실리콘을 이용하여 도전성 영역(106)을 형성한다. 도전성 영역(106)의 일부는 판독 트랜지스터의 소스 및 드레인이 된다. 또한, 도전성 영역(106)의 다른 일부는 바이어스 선 S의 일부가 된다. 도전성 영역(106)의 몇몇 부분은 판독 트랜지스터의 게이트 전극(111) 또는 게이트 전극(111a)에 의해 서로 분리된다. 도전성 영역(106)의 일부에는 접속 전극(110)이 설치된다.
게이트 전극(111a)은 선택 트랜지스터의 게이트 전극이 되고 선택 선 T을 형성한다는 점에 유의한다. 게이트 전극(111)과 게이트 전극(111a)은 바람직하게는 같은 재료를 이용하여 동시에 형성된다.
도전성 영역(106)을 이용하여 바이어스 선 S을 형성하면, 집적도를 높일 수 있다. 그 경우에는, 바이어스 선 S은 기입 워드선 및 판독 워드선과 평행할(즉, 비트선과 직교할) 필요가 있다. 또한, 도면에 도시한 바와 같이, 기억 유닛이 하나의 바이어스 선 S을 인접하는 기억 유닛과 공유함으로써 집적도를 높일 수 있다는 점에 유의한다.
도 20b는 도 20a에 도시된 회로 위에 형성되는 산화물 반도체를 포함하는 트랜지스터를 중심으로 한 주요 배선, 주요 전극 등을 도시한다. 복수의 섬 형상의 산화물 반도체 영역(112)과 복수의 배선(114)을 형성한다. 배선(114)은 기입 워드선 Q1, Q2, Q3, Q4 및 판독 워드선 P1, P2, P3, P4이 된다.
배선(114)의 일부는 산화물 반도체와 중첩되고 기입 트랜지스터의 게이트 전극이 된다. 산화물 반도체 영역(112)은 하층의 게이트 전극(111)과 접촉한다. 또한, 배선(114)의 일부가 게이트 전극(111)과 중첩되는 부분에 용량 소자를 형성한다. 산화물 반도체 영역(112)의 일부에는, 상층(예를 들어, 비트선 R)과의 접속을 위한 접속 전극(117)이 설치되어 있다.
도 20a에 도시한 구조와 도 20b에 도시한 구조를 서로 중첩하게 하면, 구조가 도 20c에 도시된 바와 같다. 도 20c에서는, 중첩을 알 수 있도록 구조를 의도적으로 조금 어긋나게 해서 중첩하고 있다. 또한, 산화물 반도체를 포함하는 트랜지스터 위에 형성되는 배선(118)도 도시되어 있다. 배선(118)은 비트선 R이 된다.
도 20a 내지 20c의 점 A 및 점 B는 같은 위치를 나타낸다는 점에 유의한다. 도 20a 내지 20c에서는, 도전성 영역(106)의 폭 및 배선(114)은 최소 가공 선 폭 F를 갖도록 가공된다. 즉, 선 폭 및 선 간격은 F이다. 그 경우에, 단위 기억 셀의 면적은 12F2이 된다. 상기의 구조의 반도체 기억 장치의 제작 방법에 대해서는, 실시 형태 3을 참고할 수 있다.
(실시 형태 9)
본 실시 형태에서는, 도 17a에 도시하는 반도체 메모리 회로의 동작의 예에 대해서, 도 18a 내지 18c 및 도 19a 내지 19c를 이용하여 설명한다. 도 17a의 회로와 도 17b의 회로 간의 차이는, 같은 동작을 하는 선택 트랜지스터를 도 17a의 회로에서는 2개 설치하는 것과, 이 선택 트랜지스터를 도 17b의 회로에서는 1개 설치한 것이다. 그러므로, 도 17b의 회로에서도, 이하의 방법과 마찬가지로 데이터의 기입 및 판독을 행할 수 있다.
전위의 구체적인 수치가 본 발명의 기술사상의 이해를 돕기 위해 아래에 주어진다는 점에 유의한다. 물론, 이러한 값들은 트랜지스터나 용량 소자의 여러가지 특성에 의해, 또는 실시자의 편의에 따라 변경된다. 또한, 도 17a(또는 도 17b)에 도시되는 반도체 메모리 회로는, 이하의 방법 이외의 방법에 의해서, 데이터를 기입하고 판독할 수 있다.
여기에서는, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4 및 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4는 n채널 트랜지스터이다. n채널 트랜지스터 각각은, 게이트의 전위가, 소스 및 드레인의 어느 한쪽의 전위보다 1V 이상 높아지면 온으로 되고 그 이외는 오프로 된다.
판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 각각의 게이트 용량 중, 게이트 바이어스에 의한 변동은 용량 소자 C1, C2, C3, C4의 각각의 용량에 비해 무시할만하다. 또한, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4의 기생 용량이나 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 기생 용량, 그 외, 배선 간의 기생 용량 등, 도면에 도시되지 않은 용량은 전부 0으로 간주한다.
도 18a 내지 18c 및 도 19a 내지 19c에서는, 온 상태인 트랜지스터에는 원을, 오프 상태인 트랜지스터에는 ×를 표기한다. 특정한 조건에서 트랜지스터가 온으로 되는 것에 대해서는, 별도 기재한다. 이하의 예에서는, 바이어스 선 S의 전위는 항상 0V로 한다.
기입은 가장 우측의 기억 셀부터 시작한다. 기입 시에는, 도 18a에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q3, Q4의 전위를 +5V, 판독 워드선 P의 전위를 -3V, 선택 선 T의 전위를 0V로 한다. 비트선 R의 전위는, 기입하는 데이터에 따라 +1V, +2V, +3V, +4V의 4 단계 중 하나에서의 값을 취하는 것으로 한다.
이 상태에서는, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4, 및 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4가 온으로 되고, 노드 F2의 전위는 비트선 R의 전위에 근접한다. 여기에서는, 노드 F2의 전위가 비트선 R의 전위와 동등하게 된다. 한편, 기입 시에는, 선택 트랜지스터 STr1, STr2는 항시 오프이므로, 바이어스 선 S과 비트선 R 사이에 전류가 흐르지 않는다.
다음에, 도 18b에 도시하는 것 같이, 기입 워드선 Q4의 전위를 -3V로 한다. 따라서, 기입 트랜지스터 WTr2는 오프로 되고, 노드 F2에서는 기입 트랜지스터 WTr2가 오프로 되기 직전의 비트선 R의 전위가 유지된다. 또한, 판독 워드선 P의 전위를 -7V로 감소시키면, 노드 F2의 전위는, 기입된 데이터에 따라 -3V, -2V, -1V, 또는 0V로 설정된다. 그러므로, 기입 트랜지스터 WTr2와 판독 트랜지스터 RTr2는 오프로 된다. 이와 같이 하여, 가장 우측의 기억 셀에 데이터를 기입할 수 있다.
다음에, 오른쪽에서 2번째의 기억 셀(노드 F4)에 데이터를 기입한다. 도 18b에 도시된 상태에서, 노드 F4의 전위는 비트선 R의 전위와 동등하게 된다. 다음에, 기입 워드선 Q3의 전위를 -3V로 하고(도 18c 참조), 기입 트랜지스터 WTr4는 오프로 되고, 노드 F4에서는 기입 트랜지스터 WTr4가 오프로 되기 직전의 비트선 R의 전위가 유지된다.
또한, 기입 워드선 Q4의 전위를 -7V로 감소시키면, 노드 F4의 전위는, 기입된 데이터에 따라 -3V, -2V, -1V, 또는 0V로 설정된다. 그러므로, 기입 트랜지스터 WTr4와 판독 트랜지스터 RTr4는 오프로 된다. 이와 같이 하여, 오른쪽에서 2번째의 기억 셀에 데이터를 기입할 수 있다. 순서대로 데이터를 다른 기억 셀에 기입하므로, 모든 기억 셀에 데이터를 기입할 수 있다.
해당 기억 유닛 내에 기입하는 동작을 필요로 하지 않는 경우에는, 기입 워드선 Q1, Q2, Q3, Q4의 전위를 -7V, 판독 워드선 P의 전위를 -7V로 할 수 있다. 이 때, 노드 F1, F2, F3, F4의 전위는, -3V 이상 0V 이하가 된다. 비트선 R의 전위는 +1V 이상 +4V 이하이므로, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4 및 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4는 오프 상태를 유지할 수 있다.
다음에, 판독에 대해서 도 19a 내지 19c을 이용하여 설명한다. 우선, 해당 기억 유닛 이외의 행의 판독을 행할 경우에는, 기입 워드선 Q1, Q2, Q3, Q4의 전위를 -7V, 판독 워드선 P의 전위를 -7V로 한다. 따라서, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4는 오프로 된다. 또한, 노드 F1, F2, F3, F4의 전위는 -3V 이상 0V 이하이다. 비트선 R의 전위는, 나중에 설명하는 바와 같이 0V 이상 +4V 이하이므로, 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4는 오프를 유지할 수 있다.
해당 기억 유닛의 판독을 행하는 경우에, 도 19a에 도시하는 것 같이, 기입 워드선 Q1, Q2, Q4의 전위를 -3V, 기입 워드선 Q3의 전위를 -7V, 판독 워드선 P의 전위를 -7V, 선택 선 T의 전위를 +1V로 한다. 또한, 비트선의 전위를 +4V로 한다.
이때, 트랜지스터 Tr0, 기입 트랜지스터 WTr1, WTr2, WTr3, WTr4는 오프이다. 또한, 노드 F1, F2의 전위가 -3V 이상 0V 이하이므로, 판독 트랜지스터 RTr1, RTr2는 오프로 된다. 한편, 노드 F3, F4의 전위는 +1V 이상 +4V 이하이므로, 판독 트랜지스터 RTr3, RTr4는 온으로 된다. 그러므로, 비트선 R과 바이어스 선 S 사이에 전류가 흐른다.
비트선 R의 일단부에 용량 소자가 설치되는 경우에, 비트선 R과 바이어스 선 S 사이에 전류가 흐르면, 비트선 R의 초기 전위(+4V)는 바이어스 선 S의 전위(0V)에 근접한다. 그러므로, 비트선 R의 전위는 0V 이상 +4V 이하의 범위 내에서 변동하게 된다.
이하에서는 기억 유닛 중, 오른쪽에서 2번째의 기억 셀(노드 F4)의 데이터를 판독하는 것으로 한다. 도 19b에 도시하는 것 같이, 기입 워드선 Q4의 전위를 -4V로 감소시키면, 노드 F4의 전위는, 기입된 데이터에 따라 0V, +1V, +2V, 또는 +3V로 설정된다. 여기서, 노드 F4의 전위가 0V이면, 판독 트랜지스터 RTr4는 오프로 되고 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다.
이 단계에서, 노드 F4의 전위는 기입 시에 비트선의 전위가 +1V인 경우에만 0V이다. 즉, 기입 워드선 Q4의 전위를 +1V로 하고 판독 트랜지스터 RTr4가 오프이면, 기입 시에 비트선 R의 전위가 +1V인 것을 안다. 이와 같이 하여, 유지되고 있는는 데이터 값을 알 수 있다.
도 19c에 도시하는 것 같이, 기입 워드선 Q4의 전위를 -5V로 감소시키면, 노드 F4의 전위는, 기입된 데이터에 따라 -1V, 0V, +1V, 또는 +2V로 설정된다. 여기서, 노드 F4의 전위가 -1V 또는 0V이면, 판독 트랜지스터 RTr4는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다. 노드 F4의 전위는, 기입 시에 비트선 R의 전위가 +1V 또는 +2V일 때 -1V 또는 0V이다.
마찬가지로, 기입 워드선 Q4의 전위를 -6V로 감소시키면, 노드 F4의 전위는, 기입된 데이터에 따라 -2V, -1V, 0V, 또는 +1V로 설정된다. 여기서, 노드 F4의 전위가 -2V, -1V, 또는 0V이면, 판독 트랜지스터 RTr4는 오프로 되고, 비트선 R과 바이어스 선 S 사이에 전류가 흐르지 않게 된다. 즉, 기입 시에 비트선 R의 전위가 +1V, +2V, 또는 +3V이다.
기입 시에 비트선의 전위가 +4V인 경우에, 기입 워드선 Q4의 전위를 -6V로 할 경우, 노드 F4의 전위는 +1V이며, 판독 트랜지스터 RTr4는 여전히 온인 채로 남는다. 즉, 기입 워드선 Q4의 전위가 -6V라도 비트선 R과 바이어스 선 S 사이에 전류가 흐르는 경우에는, 기입 시에 비트선 R의 전위가 +4V인 것을 안다.
이와 같이 하여, 4 단계의 데이터(2 비트)를 기입 및 판독할 수 있다. 물론, 마찬가지로 하여, 더 많은 데이터, 예를 들어, 8 단계의 데이터(3 비트), 16 단계의 데이터(4 비트)를 기입 및 판독할 수 있다. 다르게는, 2 단계의 데이터(1 비트)를 기입 및 판독할 수 있다.
상기의 설명에서는, 기생 용량이나 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 각각의 게이트 용량이 용량 소자 C1, C2, C3, C4의 각각의 용량에 비해 무시할만하지만, 실제의 기억 셀에서는 그러한 용량을 고려하여, 인가 전위를 결정할 필요가 있다.
판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 각각의 게이트 용량은 온 상태와 오프 상태에서 크게 변동하므로, 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 게이트의 전위는 그 변동의 영향을 받는다. 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 각각의 게이트 용량의 용량 소자 C1, C2, C3, C4의 각각의 용량에 대한 비율이 클수록, 그 영향이 커진다. 따라서, 바람직하게는, 용량 소자 C1, C2, C3, C4의 각각의 용량은 판독 트랜지스터 RTr1, RTr2, RTr3, RTr4의 각각의 게이트 용량의 2배 이상으로 한다.
(실시 형태 10)
본 실시 형태에서는, 실시 형태 9에서 동작을 설명한 반도체 기억 장치의 형상에 대해서 설명한다. 도 21a 내지 21c에 본 실시 형태의 반도체 기억 장치의 기억 유닛의 레이아웃의 예를 도시한다. 본 실시 형태에서는, 단위 기억 유닛은 6개의 기억 셀을 포함한다. 본 실시 형태의 반도체 기억 장치의 배선의 패턴은 실시 형태 3과 상이하나, 본 실시 형태의 반도체 기억 장치는 실시 형태 3에서 설명한 방법에 의해 제작할 수 있다.
도 21a는 단결정 실리콘 기판 위에 설치된 주요 배선, 주요 전극 등을 도시한다. 기판 위에는 소자 분리 영역(102)을 형성한다. 또한, 도전성의 재료나 도핑된 실리콘을 이용하여 도전성 영역(106)을 형성한다. 도전성 영역(106)의 일부는 판독 트랜지스터의 소스 및 드레인이 된다. 또한, 도전성 영역(106)의 다른 일부는 바이어스 선 S의 일부가 된다. 도전성 영역(106)의 몇몇 부분은 판독 트랜지스터의 게이트 전극(111) 또는 게이트 전극(111a)에 의해 서로 분리된다.
게이트 전극(111a)은 선택 트랜지스터의 게이트 전극이 되고 선택 선 T를 형성한다는 점에 유의한다. 게이트 전극(111)과 게이트 전극(111a)은 바람직하게는 같은 재료를 이용하여 동시에 형성된다.
도전성 영역(106)의 일부에는 접속 전극(110) 및 접속 전극(110a)이 설치된다. 게이트 전극(111 및 111a)이나 접속 전극(110, 110a)의 재료로서는, 실시 형태 3에서 설명한 게이트 전극(111 및 111a)이나 접속 전극(110 및 110a)의 조건을 충족시키는 재료를 이용할 수 있다. 본 실시 형태에서는, 실시 형태 5와 마찬가지로 게이트 전극(111)을 번갈아서 배치한다. 그 결과, 도 20a에 비해, 보다 고 밀도로 게이트 전극(111)을 배치할 수 있다. 따라서, 단위 기억 셀당의 면적을 8F2로 할 수 있다.
선택 트랜지스터는 도 17b에 도시한 것과 마찬가지로, 1개의 기억 유닛이 1개의 선택 트랜지스터를 포함하는 구조로 한다. 이로 인해, 선택 트랜지스터 부근의 도전성 영역(106)의 폭을 넓게 할 수 있고, 접속 전극(110a)을 도전성 영역(106)에 설치할 수 있다.
도 21b는 도 21a에 도시된 회로 위에 형성되는 산화물 반도체를 포함하는 트랜지스터를 중심으로 한 주요 배선, 주요 전극 등을 도시한다. 복수의 섬 형상의 산화물 반도체 영역(112)과 복수의 배선(114) 및 배선(114a)을 형성한다. 배선(114)은 기입 워드선 Q1, Q2, Q3, Q4, Q5, Q6 및 판독 워드선 P이 된다. 배선(114a)은 배선(114)과 같은 재료를 이용하여 동시에 형성된다. 배선(114a)은 바이어스 선 S의 일부이고, 접속 전극(110a)을 통하여 도전성 영역(106)에 접속된다.
도 20b에서 분명한 바와 같이, 이 층의 선택 선 T의 근방에는, 특별히 필요한 배선 등이 없다. 한편, 실시 형태 8에서는 바이어스 선 S은 도전성 영역(106)을 이용해서 형성되나, 그 도전율은 금속 배선보다 뒤떨어진다. 따라서, 바이어스 선 S을 도전성 영역(106) 뿐만 아니라 금속 배선을 이용해서 형성하는 것이 바람직하다.
그러나, 도 20a에서는, 도전성 영역(106)과 도전성 영역(106) 위에 형성되는 금속 배선을 접속하기 위한 접속 전극을 설치하기 위해서는, 도전성 영역의 폭(채널 길이 방향의 길이)을 더욱 넓게 하는 것이 요구된다. 결과적으로 집적도가 감소된다.
본 실시 형태에서는, 선택 트랜지스터를 각 기억 유닛에 1개 설치하는 구조로 한 결과 선택 트랜지스터 근방의 도전성 영역(106)의 폭을 충분히 넓게 할 수 있으므로, 도전성 영역(106)에 접속 전극(110a)을 설치할 수 있다. 그러면, 접속 전극(110a)과 접속하는 배선(114a)을 설치할 수 있다.
상술한 바와 같이, 이 부분에서는 특별히 필요한 배선 등이 없으므로, 배선(114a)의 폭을 넓게 할 수 있다. 예를 들어, 그 폭은 최소 가공 선 폭의 2배일 수 있다. 선 폭을 넓게 하면, 배선의 저항을 저감할 수 있다. 그 폭은 더 넓어질 수 있지만, 그 경우에는, 배선(114a)이 하층의 선택 트랜지스터의 게이트 전극(111a)과 중첩되므로, 양자 간의 기생 용량이 커진다.
배선(114)의 일부는 산화물 반도체와 중첩되고 기입 트랜지스터의 게이트 전극이 된다. 산화물 반도체 영역(112)은 하층의 게이트 전극(111)과 접한다. 또한, 배선(114)의 일부가 게이트 전극(111)과 중첩되는 부분에 용량 소자를 형성한다. 산화물 반도체 영역(112)에는 상층(예를 들어, 비트선 R)과의 접속을 위한 접속 전극(117)이 설치된다.
도 21a에 도시한 구조와 도 21b에 도시한 구조를 서로 중첩하면, 구조가 도 21c에 도시된 바와 같다. 도 21c에서는, 중첩을 알 수 있도록 구조를 의도적으로 조금 어긋나게 해서 중첩하고 있다. 또한, 산화물 반도체를 포함하는 트랜지스터 위에 형성된 배선(118)도 도시되어 있다. 배선(118)은 비트선 R로 된다.
상술한 바와 같이 단위 기억 셀의 면적은 8F2이 된다. 기억 유닛은 기억 셀들에 의해 공유되는 부분을 포함하기 때문에, 실제로는, 기억 셀당의 면적은 8F2보다 커진다. 도 21a 내지 21c에 도시하는 기억 유닛에는 6개의 기억 셀이 설치되어 있지만, 기억 유닛 내의 기억 셀의 수를 늘리면, 기억 셀당의 면적은 8F2에 근접한다.
(실시 형태 11)
본 실시 형태에서는, 실시 형태 1 내지 5에서 설명한 반도체 기억 장치를 이용한 전자 기기에 대해서 설명한다. 이러한 반도체 기억 장치는 퍼스널 컴퓨터, 휴대 통신 기기, 영상 표시 장치, 전자 서적 등의 기기에 이용할 수 있다.
본 출원은, 그 전체 내용이 본 명세서에 참고로 원용되는, 2010년 4월 7일자 일본 특허청에 출원된 일본 특허 출원 제2010-088240호 및 2010년 4월 14일자 일본 특허청에 출원된 일본 특허 출원 제2010-092709호에 기초한 것이다.
101: 단결정 실리콘 기판, 102: 소자 분리 영역, 103: 게이트 절연막, 104: 더미 게이트, 105: 실리사이드 영역, 106: 도전성 영역, 106a: 도전성 영역, 107: 층간 절연체, 107a: 층간 절연체, 108: 개구부, 109: 개구부, 110: 접속 전극, 110a: 접속 전극, 111: 게이트 전극, 111a: 게이트 전극, 111b: 제1 게이트 전극, 111c: 제2 게이트 전극, 111d: 제3 게이트 전극, 111e: 제4 게이트 전극, 112: 산화물 반도체 영역, 113: 게이트 절연막, 114: 배선, 114a: 배선, 115: n형 도전성 표시 영역, 116: 층간 절연체, 117: 접속 전극, 118: 배선, 119: 기입 트랜지스터, 120: 판독 트랜지스터, 121: 용량 소자, WTr: 기입 트랜지스터, WTr1: 기입 트랜지스터, WTr2: 기입 트랜지스터, WTr3: 기입 트랜지스터, WTr4: 기입 트랜지스터, RTr: 판독 트랜지스터, RTr1: 판독 트랜지스터, RTr2: 판독 트랜지스터, RTr3: 판독 트랜지스터, RTr4: 판독 트랜지스터, STr: 선택 트랜지스터, STr1: 선택 트랜지스터, STr2: 선택 트랜지스터, C: 용량 소자, C1: 용량 소자, C2: 용량 소자, C3: 용량 소자, C4: 용량 소자, Tr0: 트랜지스터, F1: 노드, F2: 노드, F3: 노드, F4: 노드, P: 판독 워드선, P1: 판독 워드선, P2: 판독 워드선, P3: 판독 워드선, Q: 기입 워드선, Q1: 기입 워드선, Q2: 기입 워드선, Q3: 기입 워드선, Q4: 기입 워드선, Q5: 기입 워드선, Q6: 기입 워드선, R: 비트선, S: 바이어스 선, T: 선택선

Claims (12)

  1. 반도체 기억 장치로서,
    제1 배선;
    제2 배선;
    제3 배선;
    제4 배선;
    제5 배선; 및
    제1 기억 셀, 제2 기억 셀, 제3 기억 셀 및 제4 기억 셀을 포함하는 기억 유닛을 포함하고,
    상기 제1 배선 내지 상기 제4 배선은 서로 평행하고,
    상기 제1 배선과 상기 제5 배선은 서로 직교하고,
    상기 제1 기억 셀은 제1 트랜지스터, 제2 트랜지스터 및 제1 용량 소자를 포함하고,
    상기 제2 기억 셀은 제3 트랜지스터, 제4 트랜지스터 및 제2 용량 소자를 포함하고,
    상기 제3 기억 셀은 제5 트랜지스터, 제6 트랜지스터 및 제3 용량 소자를 포함하고,
    상기 제4 기억 셀은 제7 트랜지스터, 제8 트랜지스터 및 제4 용량 소자를 포함하고,
    상기 제1 트랜지스터의 드레인은 상기 제2 트랜지스터의 게이트 및 상기 제1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제3 트랜지스터의 드레인은 상기 제4 트랜지스터의 게이트 및 상기 제2 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제5 트랜지스터의 드레인은 상기 제6 트랜지스터의 게이트 및 상기 제3 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제7 트랜지스터의 드레인은 상기 제8 트랜지스터의 게이트 및 상기 제4 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는 상기 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트와 상기 제3 용량 소자의 다른 쪽의 전극은 상기 제2 배선에 전기적으로 접속되고,
    상기 제1 용량 소자의 다른 쪽의 전극과 상기 제7 트랜지스터의 게이트는 상기 제3 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트와 상기 제4 용량 소자의 다른 쪽의 전극은 상기 제4 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 드레인은 상기 제3 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제2 트랜지스터의 드레인은 상기 제4 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 드레인은 상기 제7 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제6 트랜지스터의 드레인은 상기 제8 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터 및 상기 제7 트랜지스터는 동일한 도전형을 갖고,
    상기 제2 트랜지스터, 상기 제4 트랜지스터, 제6 트랜지스터 및 상기 제8 트랜지스터는 동일한 도전형을 갖고,
    상기 제1 트랜지스터의 도전형은 상기 제2 트랜지스터의 도전형과 상이한, 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터의 상기 도전형은 p형인, 반도체 기억 장치.
  3. 제1항에 있어서,
    제9 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터의 소스는 상기 제9 트랜지스터의 드레인에 전기적으로 접속되고,
    상기 제9 트랜지스터의 소스는 상기 제5 배선에 전기적으로 접속되고,
    상기 제9 트랜지스터의 게이트는 상기 제1 배선에 전기적으로 접속되는, 반도체 기억 장치.
  4. 반도체 기억 장치로서,
    제1 배선;
    제2 배선;
    제3 배선;
    제4 배선;
    제5 배선; 및
    제1 기억 셀, 제2 기억 셀, 제3 기억 셀 및 제4 기억 셀을 포함하는 기억 유닛을 포함하고,
    상기 제1 배선 내지 상기 제4 배선은 서로 평행하고,
    상기 제1 배선과 상기 제5 배선은 서로 직교하고,
    상기 제1 기억 셀은 제1 트랜지스터, 제2 트랜지스터 및 제1 용량 소자를 포함하고,
    상기 제2 기억 셀은 제3 트랜지스터, 제4 트랜지스터 및 제2 용량 소자를 포함하고,
    상기 제3 기억 셀은 제5 트랜지스터, 제6 트랜지스터 및 제3 용량 소자를 포함하고,
    상기 제4 기억 셀은 제7 트랜지스터, 제8 트랜지스터 및 제4 용량 소자를 포함하고,
    상기 제1 트랜지스터의 드레인은 상기 제2 트랜지스터의 게이트 및 상기 제1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제3 트랜지스터의 드레인은 상기 제4 트랜지스터의 게이트 및 상기 제2 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제5 트랜지스터의 드레인은 상기 제6 트랜지스터의 게이트 및 상기 제3 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제7 트랜지스터의 드레인은 상기 제8 트랜지스터의 게이트 및 상기 제4 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트와 상기 제3 용량 소자의 다른 쪽의 전극은 상기 제1 배선에 전기적으로 접속되고,
    상기 제1 용량 소자의 다른 쪽의 전극과 상기 제7 트랜지스터의 게이트는 상기 제2 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트와 상기 제4 용량 소자의 다른 쪽의 전극은 상기 제3 배선에 전기적으로 접속되고,
    상기 제2 용량 소자의 다른 쪽의 전극은 상기 제4 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 드레인은 상기 제3 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제2 트랜지스터의 드레인은 상기 제4 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 드레인은 상기 제7 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제6 트랜지스터의 드레인은 상기 제8 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제1 트랜지스터 내지 상기 제8 트랜지스터는 동일한 도전형을 갖는, 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제2 트랜지스터의 상기 도전형은 n형인, 반도체 기억 장치.
  6. 제4항에 있어서,
    제9 트랜지스터, 제10 트랜지스터 및 제6 배선을 더 포함하고,
    상기 제4 트랜지스터의 드레인은 상기 제9 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제8 트랜지스터의 드레인은 상기 제10 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제9 트랜지스터의 게이트와 상기 제10 트랜지스터의 게이트는 상기 제6 배선에 전기적으로 접속되고,
    상기 제6 배선은 상기 제1 배선과 평행한, 반도체 기억 장치.
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