JP2007250044A - 半導体メモリデバイスおよびその動作方法 - Google Patents
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Abstract
【課題】書き込みデータ論理に応じたストレージノード電圧の読み出し時のマージンを拡大する。
【解決手段】メモリセルアレイを構成する各メモリセルMCbが、書き込みトランジスタWT、読み出しトランジスタ(アンプトランジスタATおよびセレクトトランジスタST)、MOSトランジスタからなるキャパシタC、および、ストレージノードSNを有し、キャパシタCを構成するMOSトランジスタのゲートがストレージノードSNに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線(SC信号線)に接続され、SC信号線に接続され、その電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の3値に制御可能な電圧制御回路(不図示)をさらに有する。
【選択図】図9
【解決手段】メモリセルアレイを構成する各メモリセルMCbが、書き込みトランジスタWT、読み出しトランジスタ(アンプトランジスタATおよびセレクトトランジスタST)、MOSトランジスタからなるキャパシタC、および、ストレージノードSNを有し、キャパシタCを構成するMOSトランジスタのゲートがストレージノードSNに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線(SC信号線)に接続され、SC信号線に接続され、その電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の3値に制御可能な電圧制御回路(不図示)をさらに有する。
【選択図】図9
Description
本発明は、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、MOSトランジスタからなるキャパシタ、および、ストレージノードを有し、当該キャパシタによってストレージノード電圧の昇圧が可能な半導体メモリデバイスと、その動作方法とに関する。
図1に、3トランジスタ(3T)型メモリセル(ゲインセル)の等価回路を示す。
図示のメモリセルMCaは、1つの書き込みトランジスタWTと、2つの読み出しトランジスタ、すなわちセレクトトランジスタSTおよびアンプトランジスタATとを有する。
図示のメモリセルMCaは、1つの書き込みトランジスタWTと、2つの読み出しトランジスタ、すなわちセレクトトランジスタSTおよびアンプトランジスタATとを有する。
書き込みトランジスタWTのソース・ドレイン領域の一方が書き込みビット線WBLに接続され、他方がストレージノードSNに接続され、ゲートが書き込みワード線WWLに接続されている。
アンプトランジスタATのソースが接地電圧(コモンソース線CSL)に接続され、ドレインがセレクトトランジスタSTのソースに接続され、ゲートがストレージノードSNに接続されている。
セレクトトランジスタSTのドレインが読み出しビット線RBLに接続され、ゲートが読み出しワード線RWLに接続されている。
アンプトランジスタATのソースが接地電圧(コモンソース線CSL)に接続され、ドレインがセレクトトランジスタSTのソースに接続され、ゲートがストレージノードSNに接続されている。
セレクトトランジスタSTのドレインが読み出しビット線RBLに接続され、ゲートが読み出しワード線RWLに接続されている。
この3T型メモリセルの動作について、説明する。
図2(A)〜図2(C)に、ストレージノードSNにロー(“L”)レベルの電圧を書き込むときのタイミングチャートを示す。
ストレージノードSNに“L”レベルの電圧を書き込むときは、書き込みビット線WBLに0[V]を印加した状態(図2(B))で、図2(A)に示すように書き込みワード線WWLに、たとえば電源電圧Vddのパルスを印加する。これにより書き込みトランジスタWTがオンし、図2(C)のように書き込み前のストレージノードSNの電圧がハイ(“H”)レベルの場合、ストレージノードSNから電荷が書き込みビット線WBLに引き抜かれて、ストレージノードSNの電圧が書き込みビット線WBLの設定電圧(0[V])と略等しくなる。たとえば、書き込み前のストレージノードSNの電圧が電源電圧Vddの場合、“L”レベル電圧の書き込み時は、書き込みトランジスタWTのソース−ドレイン間電圧Vgsが電源電圧Vddとなるため、書き込みトランジスタWTが十分オンする。このため、ストレージノードSNの電圧には0[V](“L”レベル電圧)が書き込まれる。
図2(A)〜図2(C)に、ストレージノードSNにロー(“L”)レベルの電圧を書き込むときのタイミングチャートを示す。
ストレージノードSNに“L”レベルの電圧を書き込むときは、書き込みビット線WBLに0[V]を印加した状態(図2(B))で、図2(A)に示すように書き込みワード線WWLに、たとえば電源電圧Vddのパルスを印加する。これにより書き込みトランジスタWTがオンし、図2(C)のように書き込み前のストレージノードSNの電圧がハイ(“H”)レベルの場合、ストレージノードSNから電荷が書き込みビット線WBLに引き抜かれて、ストレージノードSNの電圧が書き込みビット線WBLの設定電圧(0[V])と略等しくなる。たとえば、書き込み前のストレージノードSNの電圧が電源電圧Vddの場合、“L”レベル電圧の書き込み時は、書き込みトランジスタWTのソース−ドレイン間電圧Vgsが電源電圧Vddとなるため、書き込みトランジスタWTが十分オンする。このため、ストレージノードSNの電圧には0[V](“L”レベル電圧)が書き込まれる。
図3(A)〜図3(C)にストレージノードSNに“H”レベル電圧を書き込むときのタイミングチャートを示す。
ストレージノードSNに“H”レベル電圧を書き込むときは、書き込みビット線WBLに電源電圧Vddを印加した状態で(図3(B))、図3(A)に示すように書き込みワード線WWLにハイレベル(電源電圧Vddレベル)のパルスを印加する。これにより書き込みトランジスタWTがオンし、図3(C)のように書き込み前のストレージノードSNの電圧が“L”レベルの場合、ストレージノードSNに電荷が書き込みビット線WBLから供給されて、ストレージノードSNの電圧が上昇する。このとき書き込みトランジスタWTのソース−ドレイン間電圧Vgsは、ストレージノードSNの電圧の上昇とともに小さくなる。そして、ストレージノードSNの電圧が電源電圧Vddから書き込みトランジスタWTの閾値電圧Vthnだけ低い電圧「Vdd−Vthn」に達したときに、書き込みトランジスタWTがカットオフする。このため、ストレージノードSNには「Vdd−Vthn」までしか電圧を書き込めない。
一方、ストレージノードSNに電源電圧Vdd以上の電圧を書き込むには、電源電圧Vddを「Vdd+Vthn」以上に昇圧し、この昇圧電圧VPPのパルスを、図4(A)に示すように書き込みワード線WWLに設定する必要がある。書き込みワード線WWLの設定電圧を昇圧電圧VPP(=Vdd+Vthn)とした場合、図4(C)に示すように、ストレージノードSNには、図4(B)の電源電圧Vddが書き込みビット線WBLから書き込まれる。
ストレージノードSNに“H”レベル電圧を書き込むときは、書き込みビット線WBLに電源電圧Vddを印加した状態で(図3(B))、図3(A)に示すように書き込みワード線WWLにハイレベル(電源電圧Vddレベル)のパルスを印加する。これにより書き込みトランジスタWTがオンし、図3(C)のように書き込み前のストレージノードSNの電圧が“L”レベルの場合、ストレージノードSNに電荷が書き込みビット線WBLから供給されて、ストレージノードSNの電圧が上昇する。このとき書き込みトランジスタWTのソース−ドレイン間電圧Vgsは、ストレージノードSNの電圧の上昇とともに小さくなる。そして、ストレージノードSNの電圧が電源電圧Vddから書き込みトランジスタWTの閾値電圧Vthnだけ低い電圧「Vdd−Vthn」に達したときに、書き込みトランジスタWTがカットオフする。このため、ストレージノードSNには「Vdd−Vthn」までしか電圧を書き込めない。
一方、ストレージノードSNに電源電圧Vdd以上の電圧を書き込むには、電源電圧Vddを「Vdd+Vthn」以上に昇圧し、この昇圧電圧VPPのパルスを、図4(A)に示すように書き込みワード線WWLに設定する必要がある。書き込みワード線WWLの設定電圧を昇圧電圧VPP(=Vdd+Vthn)とした場合、図4(C)に示すように、ストレージノードSNには、図4(B)の電源電圧Vddが書き込みビット線WBLから書き込まれる。
書き込み後は、図5に示すように、書き込みワード線WWLの電圧をローレベル(=0[V])に立ち下げて、書き込みトランジスタWTをオフする。このとき読み出しワード線RWLの電圧を0[V]に保ったままとし、セレクトトランジスタSTのオフ状態を、次に読み出しを行う時まで維持する。このスタンバイ時には、ストレージノードSNがフローティングとなり、その蓄積電荷が保持される。
蓄積電荷は、主に書き込みトランジスタWTのソース側拡散層と基板およびゲート間の容量と、アンプトランジスタATのMOSゲート容量に蓄積されている。したがってストレージノードSNの電圧は、書き込みトランジスタWTでの拡散層接合リーク、アンプトランジスタATでのゲートリーク等により減少していく。このため、待機中に一定時間で再書き込み(リフレッシュ)を行う必要がある。
蓄積電荷は、主に書き込みトランジスタWTのソース側拡散層と基板およびゲート間の容量と、アンプトランジスタATのMOSゲート容量に蓄積されている。したがってストレージノードSNの電圧は、書き込みトランジスタWTでの拡散層接合リーク、アンプトランジスタATでのゲートリーク等により減少していく。このため、待機中に一定時間で再書き込み(リフレッシュ)を行う必要がある。
図6に、読み出し時のデータ出力系回路(センスアンプ)とメモリセルの接続関係を示す。
メモリセルアレイの列(カラム)ごとに設けられているセンスアンプSAの非反転入力「+」に読み出しワード線RWLが接続され、反転入力「−」に基準電圧VREFが印加されている。基準電圧VREFは、読み出しワード線RWLに読み出す“1”レベルの電圧より少し低い電圧に設定される。
メモリセルアレイの列(カラム)ごとに設けられているセンスアンプSAの非反転入力「+」に読み出しワード線RWLが接続され、反転入力「−」に基準電圧VREFが印加されている。基準電圧VREFは、読み出しワード線RWLに読み出す“1”レベルの電圧より少し低い電圧に設定される。
図7(A)〜図7(D)に、ストレージノードSNの“L”レベル電圧を読み出すときのタイミングチャートを示す。
図7(B)に示すように、読み出しビット線RBLの電圧を電源電圧Vddにプリチャージし、電気的にフローティングにする。この状態で図7(A)に示すように、読み出しワード線RWLにハイレベル電圧VH(電源電圧Vdd)のパルスを印加する。すると、セレクトトランジスタSTがオン可能となるが、ストレージノードSNの電圧が“L”レベルのため、アンプトランジスタATはオフしたままである。よって、読み出しビット線RBLの電圧は電源電圧Vddのままであり、読み出しビット線RBLが基準電圧VREFより高いことから、センスアンプ出力SAOはハイレベル(たとえば電源電圧Vdd)となる。
図7(B)に示すように、読み出しビット線RBLの電圧を電源電圧Vddにプリチャージし、電気的にフローティングにする。この状態で図7(A)に示すように、読み出しワード線RWLにハイレベル電圧VH(電源電圧Vdd)のパルスを印加する。すると、セレクトトランジスタSTがオン可能となるが、ストレージノードSNの電圧が“L”レベルのため、アンプトランジスタATはオフしたままである。よって、読み出しビット線RBLの電圧は電源電圧Vddのままであり、読み出しビット線RBLが基準電圧VREFより高いことから、センスアンプ出力SAOはハイレベル(たとえば電源電圧Vdd)となる。
図8(A)〜図8(D)に、ストレージノードSNの“H”レベル電圧を読み出すときのタイミングチャートを示す。
図8(B)に示すように、読み出しビット線RBLの電圧を電源電圧Vddにプリチャージし、電気的にフローティングにする。この状態で図8(A)に示すように、読み出しワード線RWLにハイレベル電圧VH(電源電圧Vdd)のパルスを印加する。すると、セレクトトランジスタSTがオンし、ストレージノードSNの電圧が“H”レベルのためアンプトランジスタATもオンする。このため、フローティングの読み出しビット線RBLが、セレクトトランジスタST、アンプトランジスタATの経路でコモンソース線CSLにディスチャージされる。このディスチャージによって、図8(B)に示すように読み出しビット線RBLの電圧は電源電圧Vddから低下し、センスアンプSAを活性化するタイミングまでには基準電圧VREFより小さいレベルに達する。よって図8(D)に示すように、センスアンプ出力SAOはローレベル(たとえば0[V])となる。
図8(B)に示すように、読み出しビット線RBLの電圧を電源電圧Vddにプリチャージし、電気的にフローティングにする。この状態で図8(A)に示すように、読み出しワード線RWLにハイレベル電圧VH(電源電圧Vdd)のパルスを印加する。すると、セレクトトランジスタSTがオンし、ストレージノードSNの電圧が“H”レベルのためアンプトランジスタATもオンする。このため、フローティングの読み出しビット線RBLが、セレクトトランジスタST、アンプトランジスタATの経路でコモンソース線CSLにディスチャージされる。このディスチャージによって、図8(B)に示すように読み出しビット線RBLの電圧は電源電圧Vddから低下し、センスアンプSAを活性化するタイミングまでには基準電圧VREFより小さいレベルに達する。よって図8(D)に示すように、センスアンプ出力SAOはローレベル(たとえば0[V])となる。
以上の動作における課題を説明する。
前述したように、ストレージノードSNへの電圧入力を、書き込みトランジスタWTのソースとドレインを介して行うため、“H”レベル電圧を書き込むときは、書き込みトランジスタWTの閾値電圧Vthnによって上限がクリップされる。つまり、書き込みワード線WWLに電源電圧Vddを設定して書き込み動作を行うと、ストレージノードSNは「Vdd−Vthn」の電圧までしか書き込めない。ストレージノードSNに電源電圧Vddを書き込むには、予め電源電圧Vddを、書き込みトランジスタWTの閾値電圧Vthn以上さらに高い電圧に昇圧する必要がある。
また、ストレージノードSNの“L”と“H”のレベル電圧差は、書き込み直後から読み出し開始までの期間にリーク電流により低下する。そして読み出し対象の電圧差は、“H”レベルから低下したストレージノード電圧と“L”レベルのストレージノード電圧との差である。このため、リフレッシュを頻繁に行わないと読み出し対象である“L”と“H”の電圧差について、そのマージン確保が難しい。このマージンが小さいと頻繁にリフレッシュ動作を行う必要があり、電力消費が著しい。
以上の課題は、低電圧化、低消費電力化を阻害する大きな要因となっている。
前述したように、ストレージノードSNへの電圧入力を、書き込みトランジスタWTのソースとドレインを介して行うため、“H”レベル電圧を書き込むときは、書き込みトランジスタWTの閾値電圧Vthnによって上限がクリップされる。つまり、書き込みワード線WWLに電源電圧Vddを設定して書き込み動作を行うと、ストレージノードSNは「Vdd−Vthn」の電圧までしか書き込めない。ストレージノードSNに電源電圧Vddを書き込むには、予め電源電圧Vddを、書き込みトランジスタWTの閾値電圧Vthn以上さらに高い電圧に昇圧する必要がある。
また、ストレージノードSNの“L”と“H”のレベル電圧差は、書き込み直後から読み出し開始までの期間にリーク電流により低下する。そして読み出し対象の電圧差は、“H”レベルから低下したストレージノード電圧と“L”レベルのストレージノード電圧との差である。このため、リフレッシュを頻繁に行わないと読み出し対象である“L”と“H”の電圧差について、そのマージン確保が難しい。このマージンが小さいと頻繁にリフレッシュ動作を行う必要があり、電力消費が著しい。
以上の課題は、低電圧化、低消費電力化を阻害する大きな要因となっている。
上記マージン確保のために、ストレージノードSNと読み出しワード線RWLとの間にMOSトランジスタ型キャパシタCを設けるメモリセル構成が知られている(特許文献1参照)。
本特許文献1に記載されているメモリセルは、ストレージノード電圧をゲート入力として、ソースをオープンにして、ドレインを読み出しワード線RWLに接続させているNMOSトランジスタ(MOSトランジスタ型キャパシタC)を配置している。読み出し動作時に、読み出しワード線RWLを活性化すると、MOSトランジスタ型キャパシタCのカップリング容量によって、読み出しワード線RWLの電圧上昇に連動してストレージノードの“H”レベル電圧が昇圧される。このため上記マージンが拡大し、その分、リフレッシュ動作の頻度を落としても正確なデータ読み出しが可能となる。
本特許文献1に記載されているメモリセルは、ストレージノード電圧をゲート入力として、ソースをオープンにして、ドレインを読み出しワード線RWLに接続させているNMOSトランジスタ(MOSトランジスタ型キャパシタC)を配置している。読み出し動作時に、読み出しワード線RWLを活性化すると、MOSトランジスタ型キャパシタCのカップリング容量によって、読み出しワード線RWLの電圧上昇に連動してストレージノードの“H”レベル電圧が昇圧される。このため上記マージンが拡大し、その分、リフレッシュ動作の頻度を落としても正確なデータ読み出しが可能となる。
読み出し時にキャパシタを介してストレージノード電圧を昇圧することと同様な効果は、書き込み時にストレージノード電圧を昇圧することによっても達成可能である(特許文献2参照)。
本特許文献2に記載されているメモリセルは、キャパシタの一方電極をストレージノードに接続し、他方電極をキャパシタ駆動線に接続している。キャパシタ駆動線の制御電圧(WC信号)は、書き込み時にハイレベルからローレベルに駆動される。このため、書き込みトランジスタのソースとドレイン間の電圧差が拡大し、その分、書き込み電荷量を多くストレージノードに入力する。したがって、“H”レベルのストレージノード電圧が、キャパシタを用いない場合に比べ高く設定でき、このことが読み出し時のマージン拡大をもたらす。
米国特許第2005/0128803A1号明細書
特開昭63−894号公報
本特許文献2に記載されているメモリセルは、キャパシタの一方電極をストレージノードに接続し、他方電極をキャパシタ駆動線に接続している。キャパシタ駆動線の制御電圧(WC信号)は、書き込み時にハイレベルからローレベルに駆動される。このため、書き込みトランジスタのソースとドレイン間の電圧差が拡大し、その分、書き込み電荷量を多くストレージノードに入力する。したがって、“H”レベルのストレージノード電圧が、キャパシタを用いない場合に比べ高く設定でき、このことが読み出し時のマージン拡大をもたらす。
特許文献1に記載されている技術では、読み出し動作時にストレージノード電圧を昇圧する。しかし、メモリセルの非アクセス時(スタンバイ時)のストレージノード電圧レベルは、何の対策も施されていない図1の3トランジスタ型メモリセルと同様である。このため読み出し時に多少電圧を昇圧しても、昨今の低電圧化、低消費電力化の要求に対して、読み出し時のマージン確保が十分とはいえない。このマージン拡大のためにMOSトランジスタ型キャパシタCのサイズを大きくすることも考えられるが、セルサイズの拡大につながり好ましくない。
特許文献2に記載されている技術では、書き込み動作時にストレージノード電圧を昇圧する。このためスタンバイ時のストレージノード電圧レベルは上昇している。しかし、キャパシタを駆動するWC信号が書き込み動作時昇圧のための電圧設定となっていることから、読み出し時の昇圧ができない。したがって、この技術を用いても、昨今の低電圧化、低消費電力化の要求に対して、読み出し時のマージン確保が十分とはいえない。この特許文献2の技術を上記特許文献1の技術と単純に組み合わせると、書き込み時に昇圧用と読み出し時昇圧用にキャパシタが2つ必要になり、セルサイズが拡大するため好ましくない。
本発明が解決しようとする課題は、低電圧化、低消費電力化、高信頼性動作を実現するために、書き込みデータ論理に応じたストレージノード電圧の読み出し時のマージンを、余りセルサイズを大きくすることなく十分に拡大することである。
本発明にかかる半導体メモリデバイスは、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、MOSトランジスタからなるキャパシタ、および、ストレージノードを有し、前記キャパシタを構成する前記MOSトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続され、前記キャパシタ制御線に接続され、当該キャパシタ制御線の電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の3値に制御可能な電圧制御回路をさらに有する。
前記電圧制御回路は、好適に、前記キャパシタ制御線に、前記中レベル電圧を基準として、前記高レベル電圧をとる正側パルスと、前記低レベル電圧をとる負側パルスとを印加可能である。
前記電圧制御回路は、好適に、前記キャパシタ制御線に、前記中レベル電圧を基準として、前記高レベル電圧をとる正側パルスと、前記低レベル電圧をとる負側パルスとを印加可能である。
本発明に係る半導体メモリデバイスの動作方法は、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、MOSトランジスタからなるキャパシタ、および、ストレージノードを有し、前記キャパシタを構成する前記MOSトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続されている半導体メモリデバイスの動作方法であって、前記キャパシタ制御線の電圧を、スタンバイ時の電圧レベルを基準として、前記ストレージノードに対するデータの書き込み時と読み出し時とで電圧の大小方向が異なる向きに制御する。
好適に、前記データのうち少なくともハイレベルデータを書き込むときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記低レベル電圧の値をとる負側パルスを前記キャパシタ制御線に印加する。
好適に、前記データのうち少なくともハイレベルデータを読み出すときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記高レベル電圧の値をとる正側パルスを前記キャパシタ制御線に印加する。
好適に、前記データのうち少なくともハイレベルデータを書き込むときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記低レベル電圧の値をとる負側パルスを前記キャパシタ制御線に印加する。
好適に、前記データのうち少なくともハイレベルデータを読み出すときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記高レベル電圧の値をとる正側パルスを前記キャパシタ制御線に印加する。
上記構成によれば、MOSトランジスタからなるキャパシタを介して、キャパシタ制御線がストレージノードに容量カップリングしている。このため、たとえば電圧制御回路によって、キャパシタ制御線の電圧を制御することによってストレージノード電圧を昇圧できる。本発明では、このキャパシタ制御線の電位を3値、すなわち高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧に制御できる。
より詳細には、たとえば、データの書き込み時には、中レベル電圧を基準に、低レベル電圧をとる負側パルスをキャパシタ制御線に印加する。この負側パルスのエンドエッジ、すなわち当該負側パルスの低レベル電圧が元の中レベル電圧に戻るタイミングで、前記キャパシタの容量カップリングによってストレージノード電圧が上昇する。また、データの読み出し時には、たとえば、中レベル電圧を基準に、高レベル電圧をとる正側パルスをキャパシタ制御線に印加する。この正側パルスのフロントエッジ、すなわち当該正側パルスが立ち上がるタイミングで、前記キャパシタの容量カップリングによってストレージノード電圧が、上記書き込み時の昇圧後の電圧よりさらに高くまで上昇する。
より詳細には、たとえば、データの書き込み時には、中レベル電圧を基準に、低レベル電圧をとる負側パルスをキャパシタ制御線に印加する。この負側パルスのエンドエッジ、すなわち当該負側パルスの低レベル電圧が元の中レベル電圧に戻るタイミングで、前記キャパシタの容量カップリングによってストレージノード電圧が上昇する。また、データの読み出し時には、たとえば、中レベル電圧を基準に、高レベル電圧をとる正側パルスをキャパシタ制御線に印加する。この正側パルスのフロントエッジ、すなわち当該正側パルスが立ち上がるタイミングで、前記キャパシタの容量カップリングによってストレージノード電圧が、上記書き込み時の昇圧後の電圧よりさらに高くまで上昇する。
本発明によれば、低電圧化、低消費電力化、高信頼性動作を実現するために、読み出し時のマージン拡大を、余りセルサイズを大きくすることなく十分に達成できる。
図9に、本実施形態のメモリセルの等価回路図を示す。ここでの説明は図1との違いのみ説明する。
このメモリセルMCbは、図1に示す3T型メモリセルMCaに、MOSトランジスタ型キャパシタCと、ストレージノード電圧制御信号SC(以下、SC信号という)の供給線とを追加したものである。
MOSトランジスタ型キャパシタCは、図示例のものに限定されないが、ここではN型チャネルのMOS(NMOS)トランジスタから構成されている。
このNMOSトランジスタのゲートがストレージノードSNに接続され、2つのソース・ドレイン領域の一方が、書き込み時と読み出し時の双方で制御され、3値をとるSC信号の供給線に接続されている。MOSトランジスタ型キャパシタCを構成するNMOSトランジスタの2つのソース・ドレイン領域をショートしてもよいが、ここではオープンとなっている。他の構成、すなわち書き込みトランジスタWT、セレクトトランジスタST、アンプトランジスタATと、それらの書き込みワード線WWL、書き込みビット線WBL、読み出しビット線RBLとの接続関係は図1と同様である。
このメモリセルMCbは、図1に示す3T型メモリセルMCaに、MOSトランジスタ型キャパシタCと、ストレージノード電圧制御信号SC(以下、SC信号という)の供給線とを追加したものである。
MOSトランジスタ型キャパシタCは、図示例のものに限定されないが、ここではN型チャネルのMOS(NMOS)トランジスタから構成されている。
このNMOSトランジスタのゲートがストレージノードSNに接続され、2つのソース・ドレイン領域の一方が、書き込み時と読み出し時の双方で制御され、3値をとるSC信号の供給線に接続されている。MOSトランジスタ型キャパシタCを構成するNMOSトランジスタの2つのソース・ドレイン領域をショートしてもよいが、ここではオープンとなっている。他の構成、すなわち書き込みトランジスタWT、セレクトトランジスタST、アンプトランジスタATと、それらの書き込みワード線WWL、書き込みビット線WBL、読み出しビット線RBLとの接続関係は図1と同様である。
図10に、半導体メモリデバイスの概略的なブロック図を示す。
図解した半導体メモリデバイスは、図9に示すメモリセルMCbをマトリクス状に多数配置したメモリセルアレイ1と、その周辺回路とからなる。実際にメモリセルアレイ1は、図11に示すように、複数(ここでは4つ)のセルアレイブロック1−0,1−1,1−2,1−3からなる。
周辺回路は、図10に示すように、Xアドレスデコーダ2、Yアドレスデコーダ3、ロウデコーダ4、ビット線(BL)リセット回路5、カラム回路6、I/Oバッファ(Input/Output Buffer)9、制御回路11を含む。
制御回路11は、チップイネーブル信号CE、書き込みイネーブル信号WE、出力(読み出し)イネーブル信号OEを入力し、これらの3つのイネーブル信号に基づいて読み出し時にロウデコーダ4およびカラム回路6を制御する読み出し制御(Read Control)回路11Aと、書き込み時にロウデコーダ4およびカラム回路6を制御する書き込み制御(Write Control)回路11Bとを備える。
周辺回路が以上の構成を有すること自体は一般的であることから、以下、一般的な機能の説明は省略し、主に特徴的な内部構成および機能を説明する。
図解した半導体メモリデバイスは、図9に示すメモリセルMCbをマトリクス状に多数配置したメモリセルアレイ1と、その周辺回路とからなる。実際にメモリセルアレイ1は、図11に示すように、複数(ここでは4つ)のセルアレイブロック1−0,1−1,1−2,1−3からなる。
周辺回路は、図10に示すように、Xアドレスデコーダ2、Yアドレスデコーダ3、ロウデコーダ4、ビット線(BL)リセット回路5、カラム回路6、I/Oバッファ(Input/Output Buffer)9、制御回路11を含む。
制御回路11は、チップイネーブル信号CE、書き込みイネーブル信号WE、出力(読み出し)イネーブル信号OEを入力し、これらの3つのイネーブル信号に基づいて読み出し時にロウデコーダ4およびカラム回路6を制御する読み出し制御(Read Control)回路11Aと、書き込み時にロウデコーダ4およびカラム回路6を制御する書き込み制御(Write Control)回路11Bとを備える。
周辺回路が以上の構成を有すること自体は一般的であることから、以下、一般的な機能の説明は省略し、主に特徴的な内部構成および機能を説明する。
本実施形態のロウデコーダ4は、書き込みワード線WWLを選択して所定電圧を印加するためのWWLデコーダ4A、読み出しワード線RWLを選択して所定電圧を印加するためのRWLデコーダ4Bのほかに、SC信号の供給線を選択してSC信号を印加するためのSCデコーダ4Cを備える。これらWWLデコーダ4A、RWLデコーダ4BおよびSCデコーダ4Cを備えるロウデコーダ4が、図11に示すように、セルアレイブロック1−0,1−1,1−2,1−3の各々に対して設けられている。
この4つのロウデコーダ4を選択するための回路として、図11に示すように、Xアドレスデコーダ2内に、ブロック選択のためのXアドレスビットX0,X1をデコードするXセレクト回路7が設けられている。また、4つのロウデコーダ4の各々に、ブロック選択のためのイネーブル信号セレクト回路8が設けられている。
この4つのロウデコーダ4を選択するための回路として、図11に示すように、Xアドレスデコーダ2内に、ブロック選択のためのXアドレスビットX0,X1をデコードするXセレクト回路7が設けられている。また、4つのロウデコーダ4の各々に、ブロック選択のためのイネーブル信号セレクト回路8が設けられている。
Xセレクト回路7からは、セルアレイブロック1−0を選択するためのXセレクト信号X_SEL0、セルアレイブロック1−1を選択するためのXセレクト信号X_SEL1、セルアレイブロック1−2を選択するためのXセレクト信号X_SEL2、セルアレイブロック1−3を選択するためのXセレクト信号X_SEL3が出力される。
イネーブル信号セレクト回路8は、この4つのXセレクト信号X_SEL0〜X_SEL3のいずれかを入力し、活性化する。活性化したイネーブル信号セレクト回路8は、入力するWWLイネーブル・コモン信号WWLE_C、RWLイネーブル・コモン信号RWLE_C、SCイネーブル・コモン信号SCE_Cの各々を、ロウデコーダ4内のWWLデコーダ4A、RWLデコーダ4B、SCデコーダ4Cに供給する回路である。
この3つのイネーブル共通信号、すなわちWWLイネーブル・コモン信号WWLE_C、RWLイネーブル・コモン信号RWLE_C、SCイネーブル・コモン信号SCE_Cは、制御回路11内に設けられている共通イネーブル回路10にて、外部から入力されるチップイネーブル信号CE、書き込みイネーブル信号WE、出力(読み出し)イネーブル信号OEに基づいて生成される。
イネーブル信号セレクト回路8は、この4つのXセレクト信号X_SEL0〜X_SEL3のいずれかを入力し、活性化する。活性化したイネーブル信号セレクト回路8は、入力するWWLイネーブル・コモン信号WWLE_C、RWLイネーブル・コモン信号RWLE_C、SCイネーブル・コモン信号SCE_Cの各々を、ロウデコーダ4内のWWLデコーダ4A、RWLデコーダ4B、SCデコーダ4Cに供給する回路である。
この3つのイネーブル共通信号、すなわちWWLイネーブル・コモン信号WWLE_C、RWLイネーブル・コモン信号RWLE_C、SCイネーブル・コモン信号SCE_Cは、制御回路11内に設けられている共通イネーブル回路10にて、外部から入力されるチップイネーブル信号CE、書き込みイネーブル信号WE、出力(読み出し)イネーブル信号OEに基づいて生成される。
以上の構成により、図11に示す4つのセルアレイブロック1−0,1−1,1−2,1−3の1つが選択され、活性化される。このため、動作対象のメモリセルを含むブロックのみ活性化し、消費電力の抑制が達成される。
なお、制御回路11は、入力する書き込みイネーブル信号WEの反転信号(反転イネーブル信号WE_)を生成し、4つのSCデコーダ4Cに供給する。
なお、制御回路11は、入力する書き込みイネーブル信号WEの反転信号(反転イネーブル信号WE_)を生成し、4つのSCデコーダ4Cに供給する。
図12に、Xセレクト回路7の回路例を示す。
図解したXセレクト回路7は、初段の4つのインバータINV0〜INV3、中段の4つのナンド回路NAND0〜NAND3、後段に接続されている他の4つのインバータINV4〜INV7から構成されている。
Xセレクト回路7は、XアドレスビットX0,X1を入力し、Xセレクト信号X_SEL0〜X_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
図解したXセレクト回路7は、初段の4つのインバータINV0〜INV3、中段の4つのナンド回路NAND0〜NAND3、後段に接続されている他の4つのインバータINV4〜INV7から構成されている。
Xセレクト回路7は、XアドレスビットX0,X1を入力し、Xセレクト信号X_SEL0〜X_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
図13に、イネーブル信号セレクト回路8の回路例を示す。
図解したイネーブル信号セレクト回路8は、3つのナンド回路NAND4〜NAND6、3つのインバータINV8〜INV10から構成されている。
イネーブル信号セレクト回路8は、3つのイネーブル・コモン信号、すなわちRWLイネーブル・コモン信号RWLE_C、WWLイネーブル・コモン信号WWLE_C、SCイネーブル・コモン信号SCE_Cを、図12により選択されたXセレクト信号X_SEL0〜X_SEL3の何れか一のXセレクト信号X_SELと論理積をとる。これにより、イネーブル信号セレクト回路8は、RWLイネーブル信号RWLE、WWLイネーブル信号WWLE、SCイネーブル信号SCEを出力する。
図解したイネーブル信号セレクト回路8は、3つのナンド回路NAND4〜NAND6、3つのインバータINV8〜INV10から構成されている。
イネーブル信号セレクト回路8は、3つのイネーブル・コモン信号、すなわちRWLイネーブル・コモン信号RWLE_C、WWLイネーブル・コモン信号WWLE_C、SCイネーブル・コモン信号SCE_Cを、図12により選択されたXセレクト信号X_SEL0〜X_SEL3の何れか一のXセレクト信号X_SELと論理積をとる。これにより、イネーブル信号セレクト回路8は、RWLイネーブル信号RWLE、WWLイネーブル信号WWLE、SCイネーブル信号SCEを出力する。
この図13と図12の回路構成は、XアドレスビットX0,X1により指定された一のロウデコーダ4を活性化するために設けられている。そのため当該一のロウデコーダ4に接続されているセルブロックのみが活性化し、Xアドレスの残りのビットによって、当該選択されたブロック内の、読み出しワード線RWL、書き込みワード線WWLが選択されて所定電圧が印加される。
とくに図13のイネーブル信号セレクト回路8は、SCイネーブル信号SCEを生成する機能を有することが、その特徴の一つである。
とくに図13のイネーブル信号セレクト回路8は、SCイネーブル信号SCEを生成する機能を有することが、その特徴の一つである。
つぎに、本実施形態における周辺回路の大きな特徴の一つであるSCデコーダ4Cの回路構成と動作について、2つの構成例を挙げて説明する。
<第1構成例>
図14に、第1構成例のSCデコーダ4Caの回路図を示す。
このSCデコーダ4Caが生成するSC信号電圧は、高レベル電圧VPSC、中レベル電圧VNSC1、低レベル電圧VNSC2の3値である。図14の場合、各レベル電圧は電源電圧Vddおよび接地電圧0[V]との関係で、Vdd≧VPSC≧VNSC1≧VNSC2≧0[V]の関係を満たす。
図解したSCデコーダ4Caは、3つのインバータINV11,INV12,INV13と、2つのナンド回路NAND7,NAND8と、1つのPMOSトランジスタ41と、2つのNMOSトランジスタ42,43とを有する。
図14に、第1構成例のSCデコーダ4Caの回路図を示す。
このSCデコーダ4Caが生成するSC信号電圧は、高レベル電圧VPSC、中レベル電圧VNSC1、低レベル電圧VNSC2の3値である。図14の場合、各レベル電圧は電源電圧Vddおよび接地電圧0[V]との関係で、Vdd≧VPSC≧VNSC1≧VNSC2≧0[V]の関係を満たす。
図解したSCデコーダ4Caは、3つのインバータINV11,INV12,INV13と、2つのナンド回路NAND7,NAND8と、1つのPMOSトランジスタ41と、2つのNMOSトランジスタ42,43とを有する。
ナンド回路NAND7の一方入力と、インバータINV11の入力に、図11の制御回路11で生成された反転書き込みイネーブル信号WE_が入力可能になっている。ナンド回路NAND7の他方入力、インバータINV12の入力、ナンド回路NAND8の一方入力に、図13からSCイネーブル信号SCEが入力可能になっている。ナンド回路NAND8の他方入力は、インバータINV11の出力に接続されている。ナンド回路NAND7の出力はPMOSトランジスタ41のゲートに接続され、インバータINV12の出力はNMOSトランジスタ42のゲートに接続され、ナンド回路NAND8の出力はインバータINV13を介してNMOSトランジスタ43のゲートに接続されている。PMOSトランジスタ41のソースが高レベル電圧VPSCの供給線に接続され、そのドレインがNMOSトランジスタ42と43の共通ドレインに接続されている。NMOSトランジスタ42のソースが中レベル電圧VNSC1の供給線に接続され、NMOSトランジスタ43のドレインが低レベル電圧VNSC2の供給線に接続されている。NMOSトランジスタ42,43の共通ドレインからSC信号が出力される。
このSC信号は、図10の場合、SC(0)…SC(N)が付記されている(N+1)本のSC信号の供給線において、そのいずれかに供給される。このSC信号の供給線の選択は、XアドレスのXアドレスビットX0,X1以外のビットをロウデコーダ4がデコードすることにより決定される。
<第2構成例>
図15に、第2構成例のSCデコーダ4Cbの回路図を示す。
このSCデコーダ4Cbが図14のSCデコーダ4Caと異なる点は、前段の論理回路部分40である。図14の場合は、3つの電圧値が電源電圧Vddと0[V]の範囲内であった。これに対し、低レベル電圧VNSC2を負側、高レベル電圧VPSCを電源電圧Vddより高くしたい場合がある。図15の論理回路部分40は、このような要求を満たすために、電源電圧Vddレベルの入力を、より高いレベル(Vppレベル)に変換する機能を付加したものである。
図15に、第2構成例のSCデコーダ4Cbの回路図を示す。
このSCデコーダ4Cbが図14のSCデコーダ4Caと異なる点は、前段の論理回路部分40である。図14の場合は、3つの電圧値が電源電圧Vddと0[V]の範囲内であった。これに対し、低レベル電圧VNSC2を負側、高レベル電圧VPSCを電源電圧Vddより高くしたい場合がある。図15の論理回路部分40は、このような要求を満たすために、電源電圧Vddレベルの入力を、より高いレベル(Vppレベル)に変換する機能を付加したものである。
図16に、この論理回路部分40の詳細を示す。
論理回路部分40は、3つのインバータINV14〜INV16と、2つのナンド回路NAND9,10と、2つのVPPレベル変換回路50a,50bと、2つのVDDレベル変換回路51a,51bとを備える。
論理回路部分40は、3つのインバータINV14〜INV16と、2つのナンド回路NAND9,10と、2つのVPPレベル変換回路50a,50bと、2つのVDDレベル変換回路51a,51bとを備える。
ナンド回路NAND9の一方入力に、VPPレベル変換回路50aを介して、反転書き込みイネーブル信号WE_が入力可能になっている。反転書き込みイネーブル信号WE_は、インバータINV11およびVDDレベル変換回路51bを介して、ナンド回路NAND10の一方入力に入力可能になっている。
SCイネーブル信号SCEは、VPPレベル変換回路50bを介して、ナンド回路NAND9の他方入力に入力可能になっている。さらにSCイネーブル信号SCEは、VDDレベル変換回路51aを介して、インバータINV15の入力およびナンド回路NAND10の他方入力に入力可能になっている。
SCイネーブル信号SCEは、VPPレベル変換回路50bを介して、ナンド回路NAND9の他方入力に入力可能になっている。さらにSCイネーブル信号SCEは、VDDレベル変換回路51aを介して、インバータINV15の入力およびナンド回路NAND10の他方入力に入力可能になっている。
図17にVPPレベル変換回路50a,50bの回路例を、図18にVDDレベル変換回路51a,51bの回路例を示す。
この2つの回路例は、いわゆるラッチ回路であり、その負荷側の一対のPMOSトランジスタ52A,52B、駆動側の一対のNMOSトランジスタ54A,54B、ならびに、一方入力INの電圧を反転して他方入力に供給するインバータINV17を有すること自体は共通する。
ただし、負荷側と駆動側の間に設けられている出力部の構成が異なり、図17では、その出力部が一対のPMOSトランジスタ53A,53Bからなり、図18では、その出力部が一対のNMOSトランジスタ53a,53bからなる。また、ラッチ回路部およびインバータINV17の供給電圧レベルが相違し、図17では電源電圧Vddより高い高電圧VPPと、接地電圧とを用い、図18では電源電圧Vddと、接地電圧より低い負電圧VNNとを用いている。
この2つの回路例は、いわゆるラッチ回路であり、その負荷側の一対のPMOSトランジスタ52A,52B、駆動側の一対のNMOSトランジスタ54A,54B、ならびに、一方入力INの電圧を反転して他方入力に供給するインバータINV17を有すること自体は共通する。
ただし、負荷側と駆動側の間に設けられている出力部の構成が異なり、図17では、その出力部が一対のPMOSトランジスタ53A,53Bからなり、図18では、その出力部が一対のNMOSトランジスタ53a,53bからなる。また、ラッチ回路部およびインバータINV17の供給電圧レベルが相違し、図17では電源電圧Vddより高い高電圧VPPと、接地電圧とを用い、図18では電源電圧Vddと、接地電圧より低い負電圧VNNとを用いている。
図17の回路では、高電圧VPPと接地電圧との間に、PMOSトランジスタ52A、PMOSトランジスタ53AおよびNMOSトランジスタ54Aが従属接続され、これと並列に、PMOSトランジスタ52B、PMOSトランジスタ53BおよびNMOSトランジスタ54Bが従属接続されている。PMOSトランジスタ52A、NMOSトランジスタ54Aの各ゲートが入力INに接続され、入力INがインバータINV17を介してPMOSトランジスタ52B、NMOSトランジスタ54Bの各ゲートに接続されている。PMOSトランジスタ53Aのゲートは、PMOSトランジスタ53Bのドレインおよび出力OUTに接続され、PMOSトランジスタ53BのゲートはPMOSトランジスタ53Aのドレインに接続されている。PMOSトランジスタ52A,52B、PMOSトランジスタ53A,53Bが高電圧VPPにより基板バイアスされ、NMOSトランジスタ54A,54Bが接地電圧GNDにより基板バイアスされている。
図18の構成もほぼ図17と同じである。図18の回路において、その出力部のNMOSトランジスタ53aのゲートがNMOSトランジスタ53bのドレインに接続されて、そこから出力OUTNが取り出されている。また、NMOSトランジスタ53bのゲートがNMOSトランジスタ53aのドレインに接続されている。
図18の構成もほぼ図17と同じである。図18の回路において、その出力部のNMOSトランジスタ53aのゲートがNMOSトランジスタ53bのドレインに接続されて、そこから出力OUTNが取り出されている。また、NMOSトランジスタ53bのゲートがNMOSトランジスタ53aのドレインに接続されている。
これら図15〜図18に示す回路を用いると、VPPレベル変換回路50a,50bおよびVDDレベル変換回路51a,51bによって、レベル変換PMOSトランジスタ41、NMOSトランジスタ42,43からなる3つのトランジスタのうち、非選択のMOSトランジスタをカットオフできるように、それらトランジスタのゲート電圧レベルを制御する。
図17のVPPレベル変換回路50a,50bは、電源電圧Vddから接地電圧GNDまでの振幅の信号を、高電圧VPPから接地電圧GNDの信号に電圧変換する回路である。また、図18のVDDレベル変換回路51a,51bは、電源電圧Vddから接地電圧GNDまでの振幅の信号を、電源電圧Vddから負電圧VNNまでの振幅の信号に電圧変換する回路である。
なお、低レベル電圧VNSC2を負電圧にセットする場合は、メモリセルアレイ領域のPウェルのローレベル電圧よりも高い電圧にセットする必要がある。
図17のVPPレベル変換回路50a,50bは、電源電圧Vddから接地電圧GNDまでの振幅の信号を、高電圧VPPから接地電圧GNDの信号に電圧変換する回路である。また、図18のVDDレベル変換回路51a,51bは、電源電圧Vddから接地電圧GNDまでの振幅の信号を、電源電圧Vddから負電圧VNNまでの振幅の信号に電圧変換する回路である。
なお、低レベル電圧VNSC2を負電圧にセットする場合は、メモリセルアレイ領域のPウェルのローレベル電圧よりも高い電圧にセットする必要がある。
つぎに、以上の構成を有するSCデコーダ4Cの動作を、SCデコーダ4Ca(図14)を中心に説明する。
ここでは、電源電圧Vdd(1.8[V])≧VPSC(1.8[V])≧VNSC1(0.9[V])≧VNSC2(0.0[V])≧0[V]の電圧関係を前提とする。
また、書き込みトランジスタWTの閾値電圧Vthnを0.4[V]とする。
ここでは、電源電圧Vdd(1.8[V])≧VPSC(1.8[V])≧VNSC1(0.9[V])≧VNSC2(0.0[V])≧0[V]の電圧関係を前提とする。
また、書き込みトランジスタWTの閾値電圧Vthnを0.4[V]とする。
図19(C)に、SCデコーダ4Caの出力レベル変化を示す。また、図19(A)と図19(B)に、読み出し動作と書き込み動作を規定するSCイネーブル信号SCEと書き込みイネーブル反転信号WE_とのパルス波形を示す。
スタンバイ状態、すなわち、SCイネーブル信号SCEが“L”レベル、書き込みイネーブル反転信号WE_が“H”レベルのときは、図14のNMOSトランジスタ42のみオンし、SC信号レベルがVNSC1となる。
図19(A)に示すように、読み出し時にSCイネーブル信号SCEを“H”レベルに変化させると、このとき書き込みイネーブル反転信号WE_が“H”レベルであることから、図14のPMOSトランジスタ41のみオンし、SC信号レベルがVNSC2となる。
読み出し動作後のスタンバイ状態で図19(B)の書き込みイネーブル反転信号WE_が“H”レベルからローレベルに変化するため、再び、SC信号レベルがVNSC1となる。この状態は、読み出し動作終了時に書き込みイネーブル反転信号WE_が“L”レベルに変化しても同じである。
そして書き込み動作時に、SCイネーブル信号SCEが“H”レベルに変化すると、図14のNMOSトランジスタ43のみがオンし、SC信号レベルがVPSC2となる。
このようにしてSCデコーダ4Ca(4Cbも同様)は、入力した制御信号の論理の組み合わせに応じて3値を出力することができる。
スタンバイ状態、すなわち、SCイネーブル信号SCEが“L”レベル、書き込みイネーブル反転信号WE_が“H”レベルのときは、図14のNMOSトランジスタ42のみオンし、SC信号レベルがVNSC1となる。
図19(A)に示すように、読み出し時にSCイネーブル信号SCEを“H”レベルに変化させると、このとき書き込みイネーブル反転信号WE_が“H”レベルであることから、図14のPMOSトランジスタ41のみオンし、SC信号レベルがVNSC2となる。
読み出し動作後のスタンバイ状態で図19(B)の書き込みイネーブル反転信号WE_が“H”レベルからローレベルに変化するため、再び、SC信号レベルがVNSC1となる。この状態は、読み出し動作終了時に書き込みイネーブル反転信号WE_が“L”レベルに変化しても同じである。
そして書き込み動作時に、SCイネーブル信号SCEが“H”レベルに変化すると、図14のNMOSトランジスタ43のみがオンし、SC信号レベルがVPSC2となる。
このようにしてSCデコーダ4Ca(4Cbも同様)は、入力した制御信号の論理の組み合わせに応じて3値を出力することができる。
以上、本実施形態の半導体メモリデバイスの構成と、一部の回路動作(SCデコーダの動作)を説明した。以下に、この構成と回路動作を前提として、本発明の動作方法の実施形態を説明する。
<“L”データ書き込み>
ストレージノードSNに“L”レベルを書き込む動作について、図20のセル回路図、図21のタイミングチャートを参照して説明する。
ストレージノードSNに“L”レベルの電圧を書き込むときは、図20に示すように書き込みビット線WBLにローレベル電圧VL(=0[V])を設定した状態で、図21(A)〜図21(D)に示すように各種信号レベルを制御する。
具体的には、書き込み前の初期状態では、図21(A)〜図21(D)に示すように、書き込みイネーブル反転信号WE_、WWLイネーブル信号WWLE、書き込みワード線WWLおよびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図21(E))。
この状態で、図21(B)に示すようにWWLイネーブル信号WWLEの電圧を電源電圧Vdd(=1.8[V])に立ち上げると、図21(C)に示すように書き込みワード線WWLの電圧が電源電圧Vdd(=1.8[V])に立ち上がる。すると、初期状態のストレージノードSNが“H”レベルの場合、図20の書き込みトランジスタWTがオンし、ストレージノードSNには書き込みビット線WBLの設定電圧(ローレベル電圧VL(=0[V]))が書き込まれる。
より詳細には、書き込み前のストレージノードSNの電圧が電源電圧Vddに近い電圧の場合、書き込みトランジスタWTのソース−ドレイン間電圧Vgsがほぼ電源電圧Vddとなるため、書き込みトランジスタWTが十分にオンする。そして、ストレージノードSNから電荷が書き込みビット線WBLに引き抜かれて、図21(F)に示すように、ストレージノードSNの電圧が書き込みビット線WBLの設定電圧(ローレベル電圧VL(=0[V]))と略等しくなる。
このようにしてストレージノードSNに“L”レベル電圧が書き込まれた後は、書き込みトランジスタWTがカットオフ状態になる。
ストレージノードSNに“L”レベルを書き込む動作について、図20のセル回路図、図21のタイミングチャートを参照して説明する。
ストレージノードSNに“L”レベルの電圧を書き込むときは、図20に示すように書き込みビット線WBLにローレベル電圧VL(=0[V])を設定した状態で、図21(A)〜図21(D)に示すように各種信号レベルを制御する。
具体的には、書き込み前の初期状態では、図21(A)〜図21(D)に示すように、書き込みイネーブル反転信号WE_、WWLイネーブル信号WWLE、書き込みワード線WWLおよびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図21(E))。
この状態で、図21(B)に示すようにWWLイネーブル信号WWLEの電圧を電源電圧Vdd(=1.8[V])に立ち上げると、図21(C)に示すように書き込みワード線WWLの電圧が電源電圧Vdd(=1.8[V])に立ち上がる。すると、初期状態のストレージノードSNが“H”レベルの場合、図20の書き込みトランジスタWTがオンし、ストレージノードSNには書き込みビット線WBLの設定電圧(ローレベル電圧VL(=0[V]))が書き込まれる。
より詳細には、書き込み前のストレージノードSNの電圧が電源電圧Vddに近い電圧の場合、書き込みトランジスタWTのソース−ドレイン間電圧Vgsがほぼ電源電圧Vddとなるため、書き込みトランジスタWTが十分にオンする。そして、ストレージノードSNから電荷が書き込みビット線WBLに引き抜かれて、図21(F)に示すように、ストレージノードSNの電圧が書き込みビット線WBLの設定電圧(ローレベル電圧VL(=0[V]))と略等しくなる。
このようにしてストレージノードSNに“L”レベル電圧が書き込まれた後は、書き込みトランジスタWTがカットオフ状態になる。
その後、図21(D)に示すように、SCイネーブル信号SCEをハイレベル(電源電圧Vdd)に立ち上げる。すると、図19の回路動作に基づいて、図21(E)に示すようにSC信号電圧が、中レベル電圧VNSC1から低レベル電圧VNSC2(=0[V])に立ち下がる。これにより、図20のMOSトランジスタ型キャパシタCを介する容量カップリングにより、ストレージノードSNの電圧が低下する。しかし、書き込みトランジスタWTが何時でもオン可能な状態にあるため、この電圧低下に応じて書き込みトランジスタWTが瞬時にオンし、書き込みビット線WBLからの電荷供給が速やかに行われ、ストレージノードSNの“L”レベル電圧(=0[V])が直ぐに復帰する。
その後、図21(D)に示すようにSCイネーブル信号SCEの電圧がローレベルに戻され、図19の回路動作に基づいて、SC信号の電圧がハイレベルの中レベル電圧VNSC1(=0.9[V])に立ち上がる。このときも容量カップリングにより電圧変動がストレージノードSNにおいて起こる。ただし、この場合は、ストレージノードSNの電圧は瞬間的な電圧上昇となる。これは、オン状態の書き込みトランジスタWTから電荷が書き込みビット線WBLに速やかに引き抜かれるためである。
その後、図21(D)に示すようにSCイネーブル信号SCEの電圧がローレベルに戻され、図19の回路動作に基づいて、SC信号の電圧がハイレベルの中レベル電圧VNSC1(=0.9[V])に立ち上がる。このときも容量カップリングにより電圧変動がストレージノードSNにおいて起こる。ただし、この場合は、ストレージノードSNの電圧は瞬間的な電圧上昇となる。これは、オン状態の書き込みトランジスタWTから電荷が書き込みビット線WBLに速やかに引き抜かれるためである。
このようなストレージノードSNへの“L”レベル電圧の書き込み時に起こる容量カップリングでは、MOSトランジスタ型キャパシタCを構成するトランジスタの閾値電圧Vthnを0.4[V]とすると、低レベル電圧VNSC2が0[V]、ストレージノードSNの電圧が0[V]のため、当該MOSトランジスタ型キャパシタCを構成するNMOSトランジスタはオフしている。そのため、ストレージノード電圧とSC信号電圧とのカップリング容量は、MOSトランジスタ型キャパシタCを構成するトランジスタのゲートオーバーラップ容量のみである。したがって、容量カップリングによるストレージノードSNの電圧変動は無視できるほど小さい。したがって、瞬時にオンする書き込みトランジスタWTによって、当該電圧変動が速やかに除去される。
その後、図21(B)のWWLイネーブル信号WWLEの電圧を立ち下げると、これによって書き込みワード線WWLの電圧が立ち下がる(図21(C))ことで、メモリセルへの“L”書き込み動作は完了し、ストレージノードSNは、フローティング状態(保持状態、スタンバイ状態)へと遷移する。
その後、図21(B)のWWLイネーブル信号WWLEの電圧を立ち下げると、これによって書き込みワード線WWLの電圧が立ち下がる(図21(C))ことで、メモリセルへの“L”書き込み動作は完了し、ストレージノードSNは、フローティング状態(保持状態、スタンバイ状態)へと遷移する。
<“H”データ書き込み動作>
ストレージノードSNに“H”レベルを書き込む動作について、図22のセル回路図、図23のタイミングチャートを参照して説明する。
ストレージノードSNに“H”レベルの電圧を書き込むときは、図22に示すように書き込みビット線WBLにハイレベル電圧VH(=Vdd)を設定した状態で、図23(A)〜図23(D)に示すように各種信号レベルを制御する。
具体的には、書き込み前の初期状態では、図23(A)〜図23(D)に示すように、書き込みイネーブル反転信号WE_、WWLイネーブル信号WWLE、書き込みワード線WWLおよびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図23(E))。
この状態で、図23(B)に示すようにWWLイネーブル信号WWLEの電圧を電源電圧Vdd(=1.8[V])に立ち上げると、図23(C)に示すように書き込みワード線WWLの電圧が電源電圧Vdd(=1.8[V])に立ち上がる。すると、初期状態のストレージノードSNが“L”レベルの場合、図22の書き込みトランジスタWTがオンし、ストレージノードSNには書き込みビット線WBLの設定電圧(ハイレベル電圧VH(=Vdd))が書き込まれる。
より詳細には、書き込み前のストレージノードSNの電圧が接地電圧(=0[V])に近い電圧の場合、書き込みトランジスタWTのソース−ドレイン間電圧Vgsがほぼ電源電圧Vddとなるため、書き込みトランジスタWTが十分オンする。そして、ストレージノードSNに電荷が書き込みビット線WBLから供給されて、ストレージノードSNの電圧が上昇する。ただし、その電圧は電源電圧Vddまでは至らない。ストレージノードSNの電圧が、電源電圧Vddから書き込みトランジスタWTの閾値電圧Vthnだけ低い“Vdd−Vthn=1.8[V]−0.4[V]=1.4[V]”に達すると、書き込みトランジスタWTがカットオフするからである。
このようにして図23(F)に示すように、ストレージノードSNに“Vdd−Vthn”の電圧が書き込まれた後は、図22の書き込みトランジスタWTがカットオフ状態になる。
ストレージノードSNに“H”レベルを書き込む動作について、図22のセル回路図、図23のタイミングチャートを参照して説明する。
ストレージノードSNに“H”レベルの電圧を書き込むときは、図22に示すように書き込みビット線WBLにハイレベル電圧VH(=Vdd)を設定した状態で、図23(A)〜図23(D)に示すように各種信号レベルを制御する。
具体的には、書き込み前の初期状態では、図23(A)〜図23(D)に示すように、書き込みイネーブル反転信号WE_、WWLイネーブル信号WWLE、書き込みワード線WWLおよびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図23(E))。
この状態で、図23(B)に示すようにWWLイネーブル信号WWLEの電圧を電源電圧Vdd(=1.8[V])に立ち上げると、図23(C)に示すように書き込みワード線WWLの電圧が電源電圧Vdd(=1.8[V])に立ち上がる。すると、初期状態のストレージノードSNが“L”レベルの場合、図22の書き込みトランジスタWTがオンし、ストレージノードSNには書き込みビット線WBLの設定電圧(ハイレベル電圧VH(=Vdd))が書き込まれる。
より詳細には、書き込み前のストレージノードSNの電圧が接地電圧(=0[V])に近い電圧の場合、書き込みトランジスタWTのソース−ドレイン間電圧Vgsがほぼ電源電圧Vddとなるため、書き込みトランジスタWTが十分オンする。そして、ストレージノードSNに電荷が書き込みビット線WBLから供給されて、ストレージノードSNの電圧が上昇する。ただし、その電圧は電源電圧Vddまでは至らない。ストレージノードSNの電圧が、電源電圧Vddから書き込みトランジスタWTの閾値電圧Vthnだけ低い“Vdd−Vthn=1.8[V]−0.4[V]=1.4[V]”に達すると、書き込みトランジスタWTがカットオフするからである。
このようにして図23(F)に示すように、ストレージノードSNに“Vdd−Vthn”の電圧が書き込まれた後は、図22の書き込みトランジスタWTがカットオフ状態になる。
その後、図23(D)に示すように、SCイネーブル信号SCEをハイレベル(電源電圧Vdd)に立ち上げる。すると、図19の回路動作に基づいて、図23(E)に示すようにSC信号電圧が、中レベル電圧VNSC1から低レベル電圧VNSC2(=0[V])に立ち下がる。これにより、図22のMOSトランジスタ型キャパシタCを介する容量カップリングにより、ストレージノードSNの電圧が低下する。しかし、書き込みトランジスタWTが何時でもオン可能な状態にあるため、この電圧低下に応じて書き込みトランジスタWTが瞬時にオンし、書き込みビット線WBLからの電荷供給が速やかに行われ、ストレージノードSNにおいて、電源電圧Vddから書き込みトランジスタWTの閾値電圧Vthnだけ低い“Vdd−Vthn=1.8[V]−0.4[V]=1.4[V]”が直ぐに復帰する。
その後、図23(D)に示すようにSCイネーブル信号SCEの電圧がローレベルに戻され、図19の回路動作に基づいて、SC信号の電圧がハイレベルの中レベル電圧VNSC1(=0.9[V])に立ち上がる。このとき図22のMOSトランジスタ型キャパシタCを介したストレージノード電圧とSC信号電圧との容量カップリングにより、ストレージノードSNの電圧が“Vdd−Vthn+α”へと上昇する。
その後、図23(D)に示すようにSCイネーブル信号SCEの電圧がローレベルに戻され、図19の回路動作に基づいて、SC信号の電圧がハイレベルの中レベル電圧VNSC1(=0.9[V])に立ち上がる。このとき図22のMOSトランジスタ型キャパシタCを介したストレージノード電圧とSC信号電圧との容量カップリングにより、ストレージノードSNの電圧が“Vdd−Vthn+α”へと上昇する。
この電圧αだけストレージノードSNを昇圧する動作において、図22のMOSトランジスタ型キャパシタCを構成するNMOSトランジスタがオンして、反転層が発生しているときの、ストレージノード電圧とSC信号電圧間のカップリング比が0.5であるとする。この場合、上記電圧αは、α=0.5×(VNSC1−VNSC2)=0.45[V]となり、昇圧後のストレージノード電圧は、1.4[V]+0.45[V]=1.85[V]となる。
このようにストレージノード電圧を昇圧することは書き込みトランジスタWTのソース電位が上昇することを意味することから、書き込みトランジスタWTがカットオフし、その後、昇圧された電圧“Vdd−Vthn+α”がストレージノードSNに保持される。
また、この電圧カップリングにおいて、MOSトランジスタ型キャパシタCを構成するトランジスタの閾値電圧Vthnを0.4[V]とすると、VNSC2=0[V]、ストレージノードSNの昇圧直前の電圧=Vdd−Vthn=1.8[V]−0.4[V]=1.4[V]であるため、MOSトランジスタ型キャパシタCを構成するトランジスタがオンする。そのため、ストレージノードSNのSC信号間にはゲートオーバーラップ容量に加えて、反転層容量も付加されるので、容量カップリングによる昇圧幅α(電位変動)が0.45[V]と大きい。
その後、図23(B)のWWLイネーブル信号WWLEの電圧を立ち下げると、これによって書き込みワード線WWLの電圧が立ち下がる(図23(C))ことで、メモリセルへの“H”書き込み動作は完了し、ストレージノードSNは、フローティング状態(保持状態、スタンバイ状態)へと遷移する。
このようにストレージノード電圧を昇圧することは書き込みトランジスタWTのソース電位が上昇することを意味することから、書き込みトランジスタWTがカットオフし、その後、昇圧された電圧“Vdd−Vthn+α”がストレージノードSNに保持される。
また、この電圧カップリングにおいて、MOSトランジスタ型キャパシタCを構成するトランジスタの閾値電圧Vthnを0.4[V]とすると、VNSC2=0[V]、ストレージノードSNの昇圧直前の電圧=Vdd−Vthn=1.8[V]−0.4[V]=1.4[V]であるため、MOSトランジスタ型キャパシタCを構成するトランジスタがオンする。そのため、ストレージノードSNのSC信号間にはゲートオーバーラップ容量に加えて、反転層容量も付加されるので、容量カップリングによる昇圧幅α(電位変動)が0.45[V]と大きい。
その後、図23(B)のWWLイネーブル信号WWLEの電圧を立ち下げると、これによって書き込みワード線WWLの電圧が立ち下がる(図23(C))ことで、メモリセルへの“H”書き込み動作は完了し、ストレージノードSNは、フローティング状態(保持状態、スタンバイ状態)へと遷移する。
図24に、読み出し時のデータ出力系回路(センスアンプ)とメモリセルの接続関係を示す。
読み出しワード線RWLごとに、PMOSトランジスタからなるプリチャージトランジスタPTが設けられている。プリチャージトランジスタPTは、そのソースが電源電圧Vddの供給線に接続され、ドレインが読み出しワード線RWLに接続されている。また、プリチャージトランジスタPTのゲートは、ローアクティブのプリチャージ信号(/PRE)により制御される。プリチャージ信号(/PRE)の制御線は、図10および図11の読み出し制御回路11Aから出力される読み出し制御信号RCに基づいて周辺回路内で生成され、書き込み時に当該プリチャージトランジスタPTのゲートに供給される。
また、メモリセルアレイの列(カラム)ごとに設けられているセンスアンプSAの非反転入力「+」に読み出しワード線RWLが接続され、反転入力「−」に基準電圧VREFが印加されている。基準電圧VREFは読み出し動作時の比較参照電圧で、読み出し時に読み出しビット線RBLに設定する電圧より十分低く0[V]より高い電圧値を有する。たとえば上記読み出しビット線RBLの設定電圧が電源電圧Vddの場合、基準電圧VREFはVdd/2程度の値に決められる。
読み出しワード線RWLごとに、PMOSトランジスタからなるプリチャージトランジスタPTが設けられている。プリチャージトランジスタPTは、そのソースが電源電圧Vddの供給線に接続され、ドレインが読み出しワード線RWLに接続されている。また、プリチャージトランジスタPTのゲートは、ローアクティブのプリチャージ信号(/PRE)により制御される。プリチャージ信号(/PRE)の制御線は、図10および図11の読み出し制御回路11Aから出力される読み出し制御信号RCに基づいて周辺回路内で生成され、書き込み時に当該プリチャージトランジスタPTのゲートに供給される。
また、メモリセルアレイの列(カラム)ごとに設けられているセンスアンプSAの非反転入力「+」に読み出しワード線RWLが接続され、反転入力「−」に基準電圧VREFが印加されている。基準電圧VREFは読み出し動作時の比較参照電圧で、読み出し時に読み出しビット線RBLに設定する電圧より十分低く0[V]より高い電圧値を有する。たとえば上記読み出しビット線RBLの設定電圧が電源電圧Vddの場合、基準電圧VREFはVdd/2程度の値に決められる。
<“L”データ読み出し動作>
図25(A)〜図25(I)に、“L”データの読み出し時のタイミングチャートを示す。
ストレージノードSNから“L”レベルの電圧を読み出すときは、書き込みイネーブル反転信号WE_を書込み禁止状態であるハイレベル(Vdd=1.8[V])に保持した状態で、図25(A)〜図25(F)に示すように各種信号レベルを制御する。
具体的には、読み出し前の初期状態では、図25(B)〜図25(E)に示すように、プリチャージ信号(/PRE)、RWLイネーブル信号RWLE、読み出しワード線RWLの電圧およびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。プリチャージ信号(/PRE)がローレベルであることから、図24のプリチャージトランジスタPTがオンし、読み出しビット線RBLに電源電圧Vddが設定されている。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図25(F))。
図25(A)〜図25(I)に、“L”データの読み出し時のタイミングチャートを示す。
ストレージノードSNから“L”レベルの電圧を読み出すときは、書き込みイネーブル反転信号WE_を書込み禁止状態であるハイレベル(Vdd=1.8[V])に保持した状態で、図25(A)〜図25(F)に示すように各種信号レベルを制御する。
具体的には、読み出し前の初期状態では、図25(B)〜図25(E)に示すように、プリチャージ信号(/PRE)、RWLイネーブル信号RWLE、読み出しワード線RWLの電圧およびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。プリチャージ信号(/PRE)がローレベルであることから、図24のプリチャージトランジスタPTがオンし、読み出しビット線RBLに電源電圧Vddが設定されている。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図25(F))。
図25(B)に示すように、プリチャージ信号(/PRE)がハイレベル、たとえば電源電圧Vdd(=1.8[V])に立ち上がると、読み出しビット線RBLが、電源電圧Vddを保ったままフローティング状態に遷移する。
図25(E)に示すように、SCイネーブル信号SCEをハイレベル(電源電圧Vdd)に立ち上げる。すると、図19の回路動作に基づいて、図25(F)に示すようにSC信号電圧が、中レベル電圧VNSC1(=0.9[V])から高レベル電圧VPSC(=1.8[V])に立ち上がる。このとき、図24のMOSトランジスタ型キャパシタCを介する、ストレージノード電圧とSC信号電圧との容量カップリングにより、ストレージノードSNの電圧が上昇する。
図25(E)に示すように、SCイネーブル信号SCEをハイレベル(電源電圧Vdd)に立ち上げる。すると、図19の回路動作に基づいて、図25(F)に示すようにSC信号電圧が、中レベル電圧VNSC1(=0.9[V])から高レベル電圧VPSC(=1.8[V])に立ち上がる。このとき、図24のMOSトランジスタ型キャパシタCを介する、ストレージノード電圧とSC信号電圧との容量カップリングにより、ストレージノードSNの電圧が上昇する。
ただし、このとき電圧関係がVdd(1.8[V])≧VPSC(1.8[V])≧VNSC1(0.9[V])≧VNSC2(0.0[V])≧0[V]を満たし、かつ、ストレージノードSNの電圧が0[V]である。したがって、このストレージノードSNの“L”レベル読み出し時に起こる容量カップリングでは、MOSトランジスタ型キャパシタCを構成するNMOSトランジスタの閾値電圧Vthnを0.4[V]とすると、当該NMOSトランジスタはオフしている。そのため、ストレージノード電圧とSC信号電圧とのカップリング容量は、MOSトランジスタ型キャパシタCを構成するトランジスタのゲートオーバーラップ容量のみである。したがって、容量カップリングによるストレージノードSNの電圧変動(電圧上昇)は無視できるほど小さい。
つぎに、図25(C)に示すようにRWLイネーブル信号RWLEの電圧を電源電圧Vdd(=1.8[V])に立ち上げると、図25(D)に示すように読み出しワード線RWLの電圧が電源電圧Vdd(=1.8[V])に立ち上がる。
しかし、ストレージノードSNの電圧が0[V]なので、図24のアンプトランジスタATはオフしたままであり、その結果、読み出しビット線RBLの電圧は電源電圧Vdd(=1.8[V])のままである。したがって、その後に図24のセンスアンプSAを活性化しても、読み出しビット線RBLの電圧が基準電圧VREF(=0.9[V])を下回ることがなく、センスアンプ出力SAOは“L”(=0[V])となる。
その後、図25(C)のRWLイネーブル信号RWLEの電圧を立ち下げると、これによって読み出しワード線RWLの電圧が立ち下がる(図25(D))。また、図25(D)に示すようにSCイネーブル信号SCEの電圧がローレベルに戻され、図19の回路動作に基づいて、SC信号の電圧がハイレベルの中レベル電圧VNSC1(=0.9[V])に下がる。これにより、ストレージノード電圧とSC信号電圧との容量カップリングによりストレージノードSNの電圧が下降し、読み出し動作前のストレージノードSNの電圧へ戻る。ただし、前述のストレージノードSNの電圧が0[V]なので、MOSトランジスタ型キャパシタCを構成するNMOSトランジスタがオフしていることに起因して、容量カップリングによる電位変動(この場合、電位降下)は無視できるほど小さい。
最後に、プリチャージ信号(/PRE)をローレベルに戻して、再び、読み出しワード線RWLを電源電圧Vddにプリチャージすると、当該“L”データ読み出し動作が終了する。
しかし、ストレージノードSNの電圧が0[V]なので、図24のアンプトランジスタATはオフしたままであり、その結果、読み出しビット線RBLの電圧は電源電圧Vdd(=1.8[V])のままである。したがって、その後に図24のセンスアンプSAを活性化しても、読み出しビット線RBLの電圧が基準電圧VREF(=0.9[V])を下回ることがなく、センスアンプ出力SAOは“L”(=0[V])となる。
その後、図25(C)のRWLイネーブル信号RWLEの電圧を立ち下げると、これによって読み出しワード線RWLの電圧が立ち下がる(図25(D))。また、図25(D)に示すようにSCイネーブル信号SCEの電圧がローレベルに戻され、図19の回路動作に基づいて、SC信号の電圧がハイレベルの中レベル電圧VNSC1(=0.9[V])に下がる。これにより、ストレージノード電圧とSC信号電圧との容量カップリングによりストレージノードSNの電圧が下降し、読み出し動作前のストレージノードSNの電圧へ戻る。ただし、前述のストレージノードSNの電圧が0[V]なので、MOSトランジスタ型キャパシタCを構成するNMOSトランジスタがオフしていることに起因して、容量カップリングによる電位変動(この場合、電位降下)は無視できるほど小さい。
最後に、プリチャージ信号(/PRE)をローレベルに戻して、再び、読み出しワード線RWLを電源電圧Vddにプリチャージすると、当該“L”データ読み出し動作が終了する。
<“H”データ読み出し動作>
図26(A)〜図26(I)に、“H”データの読み出し時のタイミングチャートを示す。
ストレージノードSNから“H”レベルの電圧を読み出すときは、書き込みイネーブル反転信号WE_を書込み禁止状態であるハイレベル(Vdd=1.8[V])に保持した状態で、図26(A)〜図26(F)に示すように各種信号レベルを制御する。
具体的には、読み出し前の初期状態では、図26(B)〜図26(E)に示すように、プリチャージ信号(/PRE)、RWLイネーブル信号RWLE、読み出しワード線RWLの電圧およびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。プリチャージ信号(/PRE)がローレベルであることから、図24のプリチャージトランジスタPTがオンし、読み出しビット線RBLに電源電圧Vddが設定されている。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図26(F))。
図26(A)〜図26(I)に、“H”データの読み出し時のタイミングチャートを示す。
ストレージノードSNから“H”レベルの電圧を読み出すときは、書き込みイネーブル反転信号WE_を書込み禁止状態であるハイレベル(Vdd=1.8[V])に保持した状態で、図26(A)〜図26(F)に示すように各種信号レベルを制御する。
具体的には、読み出し前の初期状態では、図26(B)〜図26(E)に示すように、プリチャージ信号(/PRE)、RWLイネーブル信号RWLE、読み出しワード線RWLの電圧およびSCイネーブル信号SCEをすべてローレベル(=0[V])で保持する。プリチャージ信号(/PRE)がローレベルであることから、図24のプリチャージトランジスタPTがオンし、読み出しビット線RBLに電源電圧Vddが設定されている。また、このとき図19で説明したスタンバイ状態となっており、SC信号が中レベル電圧VNSC1(=0.9[V])となっている(図26(F))。
図26(B)に示すように、プリチャージ信号(/PRE)がハイレベル、たとえば電源電圧Vdd(=1.8[V])に立ち上がると、読み出しビット線RBLが、電源電圧Vddを保ったままフローティング状態に遷移する。
図26(E)に示すように、SCイネーブル信号SCEをハイレベル(電源電圧Vdd)に立ち上げる。すると、図19の回路動作に基づいて、図26(F)に示すようにSC信号電圧が、中レベル電圧VNSC1(=0.9[V])から高レベル電圧VPSC(=1.8[V])に立ち上がる。このとき、図24のMOSトランジスタ型キャパシタCを介する、ストレージノード電圧とSC信号電圧との容量カップリングにより、ストレージノードSNの電圧が上昇する(図26(G))。
図26(E)に示すように、SCイネーブル信号SCEをハイレベル(電源電圧Vdd)に立ち上げる。すると、図19の回路動作に基づいて、図26(F)に示すようにSC信号電圧が、中レベル電圧VNSC1(=0.9[V])から高レベル電圧VPSC(=1.8[V])に立ち上がる。このとき、図24のMOSトランジスタ型キャパシタCを介する、ストレージノード電圧とSC信号電圧との容量カップリングにより、ストレージノードSNの電圧が上昇する(図26(G))。
ただし、このとき電圧関係がVdd(1.8[V])≧VPSC(1.8[V])≧VNSC1(0.9[V])≧VNSC2(0.0[V])≧0[V]を満たし、かつ、ストレージノードSNの昇圧前の電圧が、前述したように電源電圧Vddから書き込みトランジスタWTの閾値電圧Vthnだけ低い電圧を電圧αだけ昇圧した“Vdd−Vthn+α(=1.85[V])”である。したがって、このストレージノードSNの“H”レベル読み出し時に起こる容量カップリングでは、MOSトランジスタ型キャパシタCを構成するNMOSトランジスタの閾値電圧Vthnを0.4[V]とすると、当該NMOSトランジスタはオンする。そして、昇圧後のストレージノードSNの電圧が“Vdd−Vthn+α+β”になる。
ここで、このときの電圧上昇幅を符号“β”により表している。この昇圧動作における、ストレージノード電圧とSC信号電圧間のカップリング比が0.5であるとする。この場合、上記電圧βは、β=0.5×(VPSC−VNSC1)=0.45[V]となり、昇圧後のストレージノード電圧は、1.85[V]+0.45[V]=2.3[V]となる。
このように、“H”データ読み出しにおけるストレージノードSNの昇圧では、ストレージノードSNのSC信号間に上記NMOSトランジスタのゲートオーバーラップ容量に加えて、反転層容量も付加されるので、容量カップリングによる昇圧幅β(電位変動)が0.45[V]と大きい。
ここで、このときの電圧上昇幅を符号“β”により表している。この昇圧動作における、ストレージノード電圧とSC信号電圧間のカップリング比が0.5であるとする。この場合、上記電圧βは、β=0.5×(VPSC−VNSC1)=0.45[V]となり、昇圧後のストレージノード電圧は、1.85[V]+0.45[V]=2.3[V]となる。
このように、“H”データ読み出しにおけるストレージノードSNの昇圧では、ストレージノードSNのSC信号間に上記NMOSトランジスタのゲートオーバーラップ容量に加えて、反転層容量も付加されるので、容量カップリングによる昇圧幅β(電位変動)が0.45[V]と大きい。
つぎに、図26(C)に示すように時間T1において、RWLイネーブル信号RWLEの電圧を電源電圧Vdd(=1.8[V])に立ち上げると、図26(D)に示すように読み出しワード線RWLの電圧が電源電圧Vdd(=1.8[V])に立ち上がる。
このときストレージノードSNの電圧が“Vdd−Vthn+α+β(=2.3[V])”なので、図24のアンプトランジスタATおよびセレクトトランジスタSTがオンし、その結果、図26(H)に示すように、読み出しビット線RBLの電圧は電源電圧Vdd(=1.8[V])から低下し始める。そして時間T2において、読み出しビット線RBLの電圧が、図24のセンスアンプSAに与えられている基準電圧VREFより小さくなる。
このときセンスアンプSAが活性化されているとすると、センスアンプ出力SAOは“H”(=Vdd=1.8[V])となる(図26(I))。
このときストレージノードSNの電圧が“Vdd−Vthn+α+β(=2.3[V])”なので、図24のアンプトランジスタATおよびセレクトトランジスタSTがオンし、その結果、図26(H)に示すように、読み出しビット線RBLの電圧は電源電圧Vdd(=1.8[V])から低下し始める。そして時間T2において、読み出しビット線RBLの電圧が、図24のセンスアンプSAに与えられている基準電圧VREFより小さくなる。
このときセンスアンプSAが活性化されているとすると、センスアンプ出力SAOは“H”(=Vdd=1.8[V])となる(図26(I))。
その後、図26(C)のRWLイネーブル信号RWLEの電圧を立ち下げると、これによって読み出しワード線RWLの電圧が立ち下がる(図26(D))。また、図26(D)に示すようにSCイネーブル信号SCEの電圧がローレベルに戻され、図19の回路動作に基づいて、SC信号の電圧がハイレベルの中レベル電圧VNSC1(=0.9[V])に下がる。これにより、ストレージノード電圧とSC信号電圧との容量カップリングによりストレージノードSNの電圧が下降し、読み出し動作前のストレージノードSNの電圧へ戻る。このとき、前述のストレージノードSNの電圧が“Vdd−Vthn+α+β”と大きいので、MOSトランジスタ型キャパシタCを構成するNMOSトランジスタがオンしていることに起因して、容量カップリングによる電位変動(この場合、電位降下)は大きい。しかし、このときは既に実質的な読み出し動作が完了しているので、この電位変動が読み出し動作に悪影響を与えることはない。
最後に、プリチャージ信号(/PRE)をローレベルに戻して、再び、読み出しワード線RWLを電源電圧Vddにプリチャージすると、当該“H”データ読み出し動作が終了する。
最後に、プリチャージ信号(/PRE)をローレベルに戻して、再び、読み出しワード線RWLを電源電圧Vddにプリチャージすると、当該“H”データ読み出し動作が終了する。
図27に、以上の書き込み動作と読み出し動作を続けて行う場合のタイミングチャートの例を示す。
図27(A)の書き込みワード線WWLがハイレベルの期間が実質的な書き込み期間、図27(B)の読み出しワード線RWLがハイレベルの期間が実質的な読み出し期間である。この連続動作時におけるSC信号の制御レベル変化を図27(C)に、“H”書き込み対象セルのストレージノードSN(H)の電位変化を図27(D)、“L”書き込み対象セルのストレージノードSN(L)の電位変化を図27(E)に、それぞれ示す。
図27(A)の書き込みワード線WWLがハイレベルの期間が実質的な書き込み期間、図27(B)の読み出しワード線RWLがハイレベルの期間が実質的な読み出し期間である。この連続動作時におけるSC信号の制御レベル変化を図27(C)に、“H”書き込み対象セルのストレージノードSN(H)の電位変化を図27(D)、“L”書き込み対象セルのストレージノードSN(L)の電位変化を図27(E)に、それぞれ示す。
本実施形態によれば、図14または図15に示すSCデコーダの回路構成によって3つのレベルの電圧、すなわち高レベル電圧VPSC、中レベル電圧VNSC1および低レベル電圧VNSC2を生成し、書き込み動作時には中レベル電圧VNSC1と低レベル電圧VNSC2を、読み出し動作時に葉中レベル電圧VNSC1と高レベル電圧VPSCとを用いる。これによって、以下の利益が得られる。
書き込み動作時にSC信号により、負のパルスを、MOSトランジスタ型キャパシタCのソースまたはドレインの少なくとも一方に印加する。すなわち、スタンバイ状態が中レベル電圧VNSC1であり、電圧がスタンバイ状態より低い低レベル電圧VNSC2をとるパルスを、上記MOSトランジスタ型キャパシタCに印加する。これによって、書き込みワード線WWLの“H”レベル電圧を電源電圧Vddのままとして(昇圧する必要なく)、ストレージノードSNの“H”レベル書き込み電位を電圧αほど昇圧することができるため、十分な“H”レベル電圧書き込みが可能である。そのため、ストレージノードSNの“L”書き込み電圧と“H”書き込み電圧の電位差ΔVのマージンが広がるため、保持特性が改善する。また、リフレッシュ動作の頻度を減らしても正しいデータ読み出しが可能である。
また、読み出し動作時にSC信号により、正のパルスをパルス印加する。すなわち、スタンバイ状態が中レベル電圧VNSC1であり、電圧がスタンバイ状態より高い高レベル電圧VPSCをとるパルスを、上記MOSトランジスタ型キャパシタCに印加する。これによって、ストレージノードSNが“H”レベル書き込み状態のときのみMOSトランジスタ型キャパシタCを構成するトランジスタがオンするような電位関係で読み出し時のストレージノードSNに対する昇圧動作が実行される。したがって、上記書き込み動作時に電圧αだけ昇圧しているストレージノードSN(H)の電圧を、さらに電圧βほど読み出し時に昇圧できる。
保持特性の低下の原因であるリーク電流の増大は、この“H”レベルの低下であることから、上記書き込み時の昇圧、上記読み出し時のさらなる昇圧は、保持特性の改善、高速読出し動作に大きく貢献する。
また、MOSトランジスタ型キャパシタCのゲートとストレージノードSNが接続されていることから、ストレージノードSN自身の容量が大きいことから、この点でもデータ保持特性の改善、ノイズ耐性向上が図れている。
保持特性の低下の原因であるリーク電流の増大は、この“H”レベルの低下であることから、上記書き込み時の昇圧、上記読み出し時のさらなる昇圧は、保持特性の改善、高速読出し動作に大きく貢献する。
また、MOSトランジスタ型キャパシタCのゲートとストレージノードSNが接続されていることから、ストレージノードSN自身の容量が大きいことから、この点でもデータ保持特性の改善、ノイズ耐性向上が図れている。
1…メモリセルアレイ、2…Xアドレスデコーダ、3…Yアドレスデコーダ、4…ロウデコーダ、4A…WWLデコーダ、4B…RWLデコーダ、4C,4Ca,4Cb…SCデコーダ、40…論理回路部、50a,50b…VPPレベル変換回路、51a,51b…VDDレベル変換回路、5…BLリセット回路、6…カラム回路、7…Xセレクト回路、8…イネーブル信号セレクト回路、9…I/Oバッファ、10…共通イネーブル回路、11…制御回路、11A…読み出し制御回路、11B…書き込み制御回路、…プリチャージ回路、MCa,MCb…メモリセル、WWL…書き込みワード線、WBL…書き込みビット線、RWL…読み出しワード線、RBL…読み出しビット線、CSL…コモンソース線、WT…書き込みトランジスタ、AT…アンプトランジスタ、ST…セレクトトランジスタ、PT…プリチャージトランジスタ、C…MOSトランジスタ型キャパシタ、SN…ストレージノード、SA…センスアンプ、SAO…センスアンプ出力、WE_…書き込みイネーブル反転信号、WWLE…WWLイネーブル信号、RWLE…RWLイネーブル信号、SCE…SCイネーブル信号、SC…SC信号、/PRE…プリチャージ信号、VREF…基準電圧
Claims (12)
- メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、MOSトランジスタからなるキャパシタ、および、ストレージノードを有し、
前記キャパシタを構成する前記MOSトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続され、
前記キャパシタ制御線に接続され、当該キャパシタ制御線の電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の3値に制御可能な電圧制御回路をさらに有する
半導体メモリデバイス。 - 前記読み出しトランジスタが、アンプトランジスタとセレクトトランジスタからなり、
前記書き込みトランジスタのソースとドレインの一方が書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが書き込みワード線に接続され、
前記アンプトランジスタのソースとドレインの一方が前記セレクトトランジスタのソースとドレインの一方に接続され、他方が共通電圧供給線に接続され、ゲートが前記ストレージノードに接続され、
前記セレクトトランジスタのソースとドレインの他方が読み出しビット線に接続され、ゲートが読み出しワード線に接続されている
請求項1に記載の半導体メモリデバイス。 - 前記電圧制御回路は、前記キャパシタ制御線に、前記中レベル電圧を基準として、前記高レベル電圧をとる正側パルスと、前記低レベル電圧をとる負側パルスとを印加可能である
請求項1に記載の半導体メモリデバイス。 - 前記メモリセルアレイのセル配列の一方向に並ぶ複数N個のメモリセルで共有されている前記キャパシタ制御線を複数M本備え、
前記電圧供給回路は、前記複数M本のキャパシタ制御線の何れかを、入力されるアドレス信号をデコードするデコード回路の結果に応じて選択する
請求項1に記載の半導体メモリデバイス。 - 前記メモリセルアレイが複数のセルアレイブロックからなり、
前記電圧制御回路が前記セルアレイブロックごとに設けられ、
入力される前記アドレス信号の所定ビットをデコードし、デコード結果に応じて、前記セルアレイブロックごとの複数の電圧制御回路から一の電圧制御回路が活性化するデコード回路を、
さらに有する請求項4に記載の半導体メモリデバイス。 - メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、MOSトランジスタからなるキャパシタ、および、ストレージノードを有し、前記キャパシタを構成する前記MOSトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続されている半導体メモリデバイスの動作方法であって、
前記キャパシタ制御線の電圧を、スタンバイ時の電圧レベルを基準として、前記ストレージノードに対するデータの書き込み時と読み出し時とで電圧の大小方向が異なる向きに制御する
半導体メモリデバイスの動作方法。 - 前記データのうち少なくともハイレベルデータを書き込むときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記低レベル電圧の値をとる負側パルスを前記キャパシタ制御線に印加する
請求項6に記載の半導体メモリデバイスの動作方法。 - 前記データのうち少なくともハイレベルデータを読み出すときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記高レベル電圧の値をとる正側パルスを前記キャパシタ制御線に印加する
請求項6に記載の半導体メモリデバイスの動作方法。 - 前記読み出しトランジスタが、アンプトランジスタとセレクトトランジスタからなり、
前記書き込みトランジスタのソースとドレインの一方が書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが書き込みワード線に接続され、
前記アンプトランジスタのソースとドレインの一方が前記セレクトトランジスタのソースとドレインの一方に接続され、他方が共通電圧供給線に接続され、ゲートが前記ストレージノードに接続され、
前記セレクトトランジスタのソースとドレインの他方が読み出しビット線に接続され、ゲートが読み出しワード線に接続され、
前記ストレージノードにハイレベルデータを書き込む場合は、前記書き込みビット線にハイレベル電圧を設定し、前記書き込みワード線の電圧をハイレベルに設定し、前記書き込みトランジスタがカットオフするまでストレージノード電圧を上昇させた状態で、前記負側パルスを前記キャパシタ制御線に印可する
請求項7に記載の半導体メモリデバイスの動作方法。 - 前記読み出しトランジスタが、アンプトランジスタとセレクトトランジスタからなり、
前記書き込みトランジスタのソースとドレインの一方が書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが書き込みワード線に接続され、
前記アンプトランジスタのソースとドレインの一方が前記セレクトトランジスタのソースとドレインの一方に接続され、他方が共通電圧供給線に接続され、ゲートが前記ストレージノードに接続され、
前記セレクトトランジスタのソースとドレインの他方が読み出しビット線に接続され、ゲートが読み出しワード線に接続され、
前記ストレージノードからハイレベルデータを前記読み出しビット線に読み出す場合は、前記読み出しビット線に所定電圧を設定してフローティングにし、前記正側パルスを前記キャパシタ制御線に印加した状態で、前記読み出しワード線の電圧をハイレベルに駆動する
請求項8に記載の半導体メモリデバイスの動作方法。 - 前記メモリセル内の前記書き込みトランジスタ、前記アンプトランジスタ、前記セレクトトランジスタ、前記MOSトランジスタの少なくとも一つがNチャネルトランジスタであり、当該Nチャネルトランジスタのチャネルが形成される半導体領域のバルク電位を、前記負側パルスを印加時に前記キャパシタ制御線がとる電位よりも低い電位に設定する
請求項7または8に記載の半導体メモリデバイスの動作方法。 - 前記データの書き込み時に、前記書き込みワード線に電源電圧の値をとるパルスを印加し、
前記データの読み出し時に、前記読み出しワード線に電源電圧値をとるパルスを印加する
請求項7または8に記載の半導体メモリデバイスの動作方法。
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