CN111292787B - 具有字线电压波形的动态随机存取存储器 - Google Patents

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Abstract

本发明公开了一种动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元和一存取晶体管，其中所述存取晶体管包含一栅极。完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，及当所述完整的存取周期开始时，所述存取晶体管的栅极被施加一第一电压于所述存取操作期间的第一部分，然后在所述存取操作期间的第二部分所述存取晶体管的栅极被施加一第二电压。所述第一电压高于所述存取晶体管的阈值电压和应用在所述动态随机存取存储器中一高电平信号的电压的总和，及所述第二电压低于所述第一电压。因此，所述存取晶体管不仅具有高可靠性和高性能，且在一待机模式中具有较低的漏电流。

Description

具有字线电压波形的动态随机存取存储器
技术领域
本发明涉及一种动态随机存取存储器(dynamic random access memory,DRAM)，尤其涉及一种利用一字线电压波形以提升性能和可靠性，以及减少漏电流的动态随机存取存储器。
背景技术
在现有技术中，最广泛使用的动态随机存取存储器(Dynamic Random AccessMemory，DRAM)单元包含一存取晶体管和一储存电容，其中所述存取晶体管的源极连接所述储存电容，所述存取晶体管的漏极连接一位线，以及所述存取晶体管的栅极连接一字线。所述位线还连接一第一级传感放大器，且所述第一级传感放大器是用以传送通过列开关(column switches)从所述储存电容所读出(READ out)的信号至一第二级传感放大器，其中所述第二级传感放大器连接输入/输出线(也就是数据线)。在写入所述动态随机存取存储器单元期间，由输入/输出缓冲器所驱动的信号会被稳定在所述数据线，以及所述数据线会进一步通过所述第一级传感放大器稳定所述输入/输出缓冲器所驱动的信号以使正确的信号通过所述存取晶体管写入至所述储存电容。在所述存取晶体管的主动模式(activemode，也就是所述存取晶体管的开启期间)，所述存取晶体管负责从所述储存电容的读出正确的数据或写入正确的数据至所述储存电容，以及在所述存取晶体管的非主动模式(inactive mode，也就是所述存取晶体管关闭期间)，所述存取晶体可避免所述储存电容所储存的数据遗失。
在现有技术中，在所述存取晶体管关闭期间，所述存取晶体管被设计具有一高的阈值电压(threshold voltage)以最小化通过所述存取晶体管的漏电流，但随之而来的缺点是当所述存取晶体管开启时，所述存取晶体管的性能降低。因此，连接所述存取晶体管的栅极的字线必须被升压或连接至一高的电压VPP(通常来自一字线驱动器)以允许所述存取晶体管具有高驱动能力以将信号写入至所述储存电容，其中电压VPP是通过所述字线驱动器加载至所述字线或所述存取晶体管的栅极。因为电压VPP是施加在所述存取晶体管的一高压应力，所以所述存取晶体管的栅极的电介质材料(例如，一氧化层或一高电介常数材料)必须比应用至所述动态随机存取存储器的其他支持电路或外围电路(例如命令译码器，地址译码器和其他输入/输出电路等)的栅极的电介质材料还要厚。因此，所述存取晶体管的设计面临只能维持高性能或只能维持高可靠性的挑战，且须在所述存取晶体管的可靠性和性能之间进行了艰难的权衡取舍。然而在现有技术中，所述存取晶体管的设计更专注于达成所述存取晶体管的高可靠性，却同时必须牺牲所述存取晶体管的性能。
总结而言，关于所述存取晶体管的设计，所述存取晶体管必须具有所述阈值电压以降低所述存取晶体管的漏电流(其中降低所述存取晶体管的漏电流有助于延长所述储存电容中所储存的电荷的保留时间)，具有厚的栅极电介质材料以承受高的字线电压(例如电压VPP)，以及牺牲所述存取晶体管的性能。因此，通过所述存取晶体管对所述储存电容写入一高电平信号(也就是一信号“ONE”，其中信号“ONE”通常对应一电压VCCSA)将会花较长的时间达到或无法完全达到信号“ONE”所对应的电压VCCSA。也就是说，将信号“ONE”所对应的电压VCCSA完全写入至所述储存电容所耗费的写入时间(WRITE time)将较长。另外，请参照图1A，图1A是说明所述动态随机存取存储器单元最常用的设计的示意图，其中所述动态随机存取存储器单元包含一存取晶体管11和一储存电容12。存取晶体管11的栅极耦接于一字线WL以及一传感放大器20通过一位线BL耦接于存取晶体管11的源/漏极。所述动态随机存取存储器单元在一写入操作(WRITE operation)期间利用存取晶体管11做为一开关以控制电荷通过位线BL储存至储存电容12，或是在一读出操作(READ operation)期间传送储存电容12所储存的电荷至位线BL(其中本技术领域的技术人员应当知晓多个动态随机存取存储器单元分别连接位线BL)。例如，传感放大器20在所述读出操作期间通过放大所述动态随机存取存储器单元传送至位线BL的信号以闩锁信号“ONE”(其中信号“ONE”可例如为1.2V，以及信号“ONE”通常为传感放大器20所提供的电压VCCSA)或对应的信号“ZERO”(其中信号“ZERO”可例如为0V，以及信号“ZERO”通常为传感放大器20所提供的电压VSS)，或者在所述写入操作期间，外界写入信号“ONE”或信号“ZERO”至传感放大器20以储存正确的信号至所述动态随机存取存储器单元的储存电容12。另外，Vpl为电路板上的共同电压。
请参照图1B，图1B是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图。例如，所述动态随机存取存储器单元(25纳米工艺)的设计通常具有下列相关的参数∶位线BL上的信号“ONE”的电压为1.2V，字线WL上的开启电压为2.7V(也就是电压VPP为2.7V)以及字线WL上的待机电压约为-0.3V，所述阈值电压介于0.7V和0.9V之间，存取晶体管11的栅极的电介质材料必须承受2.7V的电压强度(其中在烧机应力(burn-in stress)的条件下，存取晶体管11的栅极的电介质材料更必须承受3.4V的电压强度以维持可接受的可靠性裕度(reliability margin))，以及必须采用厚的存取晶体管11的栅极的电介质材料，其中厚的存取晶体管11的栅极的电介质材料会牺牲存取晶体管11的性能。如图1B所示，储存电容12在一开始是处于一待机模式(standby made)或所述非主动模式(也就是说此时存取晶体管11关闭)，且字线WL上的电压为-0.3V(所述待机电压)。位线BL和一位线BLB上的电压被均等在电压VCCSA的一半的电压half-VCCSA(0.6V)，其中电压half-VCCSA介于电压VCCSA(信号“ONE”，1.2V)和0V(信号“ZERO”)之间。当储存电容12进入所述主动模式(也就是存取晶体管11开启)时，字线WL上的电压将从所述待机电压(-0.3V)被提升至电压VPP(2.7V)，其中电压VPP大于电压VCCSA(1.2V)和存取晶体管11的阈值电压VT(可为0.7V或0.8V)的总和以在存取晶体管11的栅源极电压(例如2.7V-1.2V-0.8V＝0.7V)上提供足够大的驱动力。另外，因为存取晶体管11开启，所以位线BL可耦接储存电容12。如图1B所示，在所述存取(读出或写入)操作期间，字线WL上的电压持续维持在电压VPP，且在所述存取操作期间之后是伴随着一恢复期间(RESTORE phase)。在所述恢复期间，传感放大器20将根据储存电容12所储存的信号“ONE”或信号“ZERO”对储存电容12再充电。在所述恢复期间后，字线WL上的电压将从电压VPP下拉至所述待机电压(-0.3V)，导致存取晶体管11再次处于所述非主动模式。
综上所述，电压VPP所造成的高压应力将使得存取晶体管11的栅极被设计成具有较厚的电介质材料，其中存取晶体管11的栅极的电介质材料比应用在所述动态随机存取存储器单元的外围电路中的晶体管的栅极的电介质材料还要厚，且存取晶体管11的栅极所具有较厚的电介质材料将降低存取晶体管11的性能(例如存取晶体管11的短通道效应更严重，存取晶体管11的开启/关闭电流的比值更小，以及衡量存取晶体管11的开启/关闭的响应能力的摆幅斜率(swing slope)变差等)。另外，虽然所述阈值电压是比应用在所述动态随机存取存储器单元的外围电路中的晶体管的阈值电压还要高，但在所述待机模式或所述非主动模式期间，通过存取晶体管11的漏电流仍然很大到可降低储存电容12中用于传感所需的储存电荷。
发明内容
本发明的一实施例公开一种具有字线电压波形的动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元和一存取晶体管。所述存取晶体管耦接于所述动态随机存取存储器单元，以及所述存取晶体管包含一栅极。完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，以及当所述完整的存取周期开始时，所述存取晶体管的栅极首先被施加一第一电压于所述存取操作期间的第一部分，然后在所述存取操作期间的第二部分所述存取晶体管的栅极被施加一第二电压。所述第一电压是高于所述存取晶体管的阈值电压和应用在所述动态随机存取存储器中一高电平信号的电压的总和，以及所述第二电压低于所述第一电压。
根据本发明的另一实施例，在所述恢复期间，所述存取晶体管的栅极被施加所述第一电压。
根据本发明的另一实施例，在所述恢复期间，所述存取晶体管的栅极被施加一第三电压，以及所述第三电压是不同于所述第一电压且高于所述第二电压。
根据本发明的另一实施例，在所述存取操作期间之前以及在所述恢复期间之后，一待机电压被施加在所述存取晶体管的栅极，以及所述待机电压低于应用在所述动态随机存取存储器中一低电平信号的电压。
根据本发明的另一实施例，一烧机应力期间包含一烧机存取操作期间和在所述烧机存取操作期间后的一烧机恢复期间，当所述烧机应力期间开始时，所述存取晶体管的栅极首先被施加高于所述第一电压的一第四电压于所述烧机应力期间的第一部分，然后在所述烧机应力期间的第二部分所述存取晶体管的栅极被施加一第五电压，其中所述第五电压是低于所述第四电压。
本发明的另一实施例公开一种具有字线电压波形的动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元，一第一电压源，和一第二电压源。所述动态随机存取存储器单元包含一存取晶体管，以及所述存取晶体管的一端耦接于一字线。所述第一电压源选择性地通过所述字线耦接于所述存取晶体管。所述第二电压源选择性地通过所述字线耦接于所述存取晶体管。一完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，以及当所述完整的存取周期开始时，所述第一电压源是在所述存取操作期间的第一部分而不是在所述完整的存取周期内耦接于所述存取晶体管的所述一端，其中所述第一电压源产生一第一电压，且所述第一电压高于所述存取晶体管的阈值电压和应用在所述动态随机存取存储器中一高电平信号的电压的总和。
根据本发明的另一实施例，在所述存取操作期间的第一部分的终点和所述恢复期间的起点之间，所述第二电压源在所述存取操作期间的第二部分耦接于所述存取晶体管的所述一端，其中所述第二电压源产生一第二电压，且所述第二电压低于所述第一电压。
根据本发明的另一实施例，所述第一电压源在所述恢复期间耦接于所述存取晶体管的所述一端.
根据本发明的另一实施例，施加所述第一电压至所述存取晶体管的时间小于所述完整的存取周期的70％。
根据本发明的另一实施例，一第一开关耦接于所述第一电压源和所述字线之间，和一第二开关耦接于所述第二电压源和所述字线之间，其中当所述第一开关开启时，所述第一电压源耦接于所述存取晶体管的所述一端，以及当所述第二开关开启时，所述第二电压源耦接于所述存取晶体管的所述一端。
本发明的另一实施例公开一种具有字线电压波形的动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元。所述动态随机存取存储器单元包含一存取晶体管，其中所述存取晶体管的一端耦接于一字线以及所述存取晶体管的另一端耦接于一位线。完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，所述存取晶体管的所述一端被施加一第一电压于所述存取操作期间的第一部分，然后在所述存取操作期间的第二部分所述存取晶体管的所述一端被施加一第二电压，以及在所述恢复期间，所述存取晶体管的所述一端被施加一第三电压，其中所述第一电压高于所述存取晶体管的阈值电压和应用在所述动态随机存取存储器中一高电平信号的电压的总和，以及所述第二电压低于所述第一电压。
根据本发明的另一实施例，在所述位线上的所述高电平信号充分发展之前，所述存取晶体管的所述一端被施加所述第一电压。
根据本发明的另一实施例，所述第二电压高于应用在所述动态随机存取存储器中一低电平信号的电压。
根据本发明的另一实施例，所述第一电压等于所述第三电压。
本发明公开一种具有字线电压波形的动态随机存取存储器。所述动态随机存取存储器利用了施加在一动态随机存取存储器单元的字线的字线电压波形，所以相较于现有技术，本发明有下列优点∶(a)有关所述动态随机存取存储器单元的储存电容所储存的信号的高性能写入(WRITE)或读出(READ)操作，(b)高度可接受的可靠性，以及(c)在一待机模式中通过所述动态随机存取存储器单元的存取晶体管的较低漏电流。
附图说明
图1A是说明所述动态随机存取存储器单元最常用的设计的示意图。
图1B是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图。
图2是本发明的第一实施例所公开的用于所述动态随机存取存储器单元操作的字线电压波形的示意图。
图3是说明如何施加所述字线电压波形至字线的示意图。
图4是本发明的第二实施例所公开的用于所述动态随机存取存储器单元操作的字线电压波形的示意图。
其中，附图标记说明如下：
11 存取晶体管
12 储存电容
20 传感放大器
BL、BLB 位线
GND 地端
Q1、Q2 P型金属氧化物半导体晶体管
T0、T1、T2、T3、T5、T6、T7 时间
VCCSA、VSS、VPP、VPP 1、VPP2、VPP3 电压
Vpl 共同电压
WL 字线
具体实施方式
本发明公开一种具有字线电压波形(也就是字线的电压在一时域中的变化)的动态随机存取存储器(Dynamic Random Access Memory，DRAM)，其中所述动态随机存取存储器包含在一动态随机存取存储器芯片，且所述动态随机存取存储器进一步用于优化所述动态随机存取存储器内的动态随机存取存储器单元所包含的存取晶体管在下列考虑中的权衡取舍：(a)有关所述动态随机存取存储器单元的储存电容所储存的信号的高性能写入(WRITE)或读出(READ)操作，(b)高度可接受的可靠性，以及(c)在一待机模式(standbymode)中通过所述动态随机存取存储器单元的所述存取晶体管的较低漏电流。
请参照图2，图2是本发明的第一实施例所公开的用于所述动态随机存取存储器单元操作的字线电压波形的示意图，其中所述动态随机存取存储器单元可参照图1A。如前述，所述动态随机存取存储器单元(25纳米工艺)的设计通常具有下列参数∶位线BL上的信号“ONE”的电压为1.2V，字线WL上的开启电压为2.7V(也就是电压VPP为2.7V)以及字线WL上的待机电压约为-0.3V，存取晶体管11的阈值电压介于0.7V和0.9V之间，以及存取晶体管11的栅极的电介质材料必须承受2.7V的电压强度。如图2所示，所述动态随机存取存储器在一开始是处于所述待机模式或一非主动模式(inactive mode)，且字线WL被偏压在所述待机电压(-0.3V)以完全关闭存取晶体管11。在所述第一实施例中，电压VCCSA为1.2V，电压VSS为0V，信号“ONE”(也就是一高电平信号)为1.2V，以及信号“ZERO”为0V(也就是一低电平信号，且等于地端GND所具有的电平)。另外，在所述第一实施例中，位线BL和位线BLB上的电压被均等在0.6V，也就是说位线BL和位线BLB上的电压介于信号“ONE”(1.2V)和信号“ZERO”(0V)之间。
如图2所示，在一时间T0，字线WL上的电压将从所述待机电压(-0.3V)被提升至电压VPP(2.7V，也就是一第一电压)以开启存取晶体管11，其中电压VPP(2.7V)是远大于电压VCCSA(1.2V)和存取晶体管11的阈值电压VT(0.8V)的总和，也就是说电压VPP(2.7V)可为开启的存取晶体管11提供足够的驱动力以将信号“ONE”或信号“ZERO”传送到位线BL和位线BLB，以及在位线BL的信号“ONE”充分发展之前，电压VPP(2.7V)会被施加在存取晶体管11的栅极。然后传感放大器20被激活以放大位线BL和位线BLB上的信号直到位线BL和位线BLB上的信号被发展到一定大小，其中传感放大器20为一交叉耦合传感放大器。如图2所示，在一时间T1(也就是一完整的存取周期的开始，其中所述完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，以及所述存取操作期间于一实施例是小于所述完整的存取周期的70％)后，当位线BL和位线BLB上的信号被充分发展至一时间T2(例如从所述动态随机存取存储器单元的储存电容12读出信号至位线BL和位线BLB，或将位线BL和位线BLB上的信号写入至所述动态随机存取存储器单元的储存电容12)时，字线WL上的电压将在一时间T3从电压VPP下降至一较低的电压VPP1(也就是一第二电压)，其中电压VPP1接近或等于电压VCCSA。另外，在本发明的一实施例中，电压VPP1可为电压VCCSA+ΔV或电压VCCSA-ΔV，其中ΔV可例如为0.1～0.3V，所以电压VPP1可例如为1.0V～1.4V。
如图2所示，所述存取操作期间的第一部分介于时间T1和时间T2之间，以及所述存取操作期间的第二部分介于时间T3和时间T4之间。在所述存取操作期间的第一部分，电压VPP(2.7V，也就是所述第一电压)被施加在字线WL，但在所述存取操作期间的第二部分，低于电压VPP的电压VPP1(也就是所述第二电压)被施加在字线WL。因此，存取晶体管11的栅极的电介质材料承受电压VPP的时间降低，也就是说字线WL上的电压VPP施加在存取晶体管11上的占空比(duty cycle)大大地减少。另外，在本发明的另一实施例中，所述占空比可被选择性地调整。因此，存取晶体管11的栅极的电介质材料可使用较薄的绝缘体材料(例如像是通常用于所述存取晶体管的高电介常数的金属栅结构的氧化物或高电介常数材料)，导致存取晶体管11具有较佳的性能或较高的可靠性，以及在所述待机模式通过存取晶体管11的漏电流较低。
之后发自所述动态随机存取存储器单元外的一命令信号使所述动态随机存取存储器单元进入所述恢复期间，也就是写入通过列开关输入的新信号至储存电容12，或者不更改储存电容12所存储的信号。然后，如图2所示，首先字线WL上的电压将在一时间T4从电压VPP1提升并在一时间T5和一时间T6之间保持较高的电压VPP，其中电压VPP可从存取晶体管11的栅极至存取晶体管11的源极提供足够的驱动力。如图2所示，所述恢复期间介于时间T5和时间T6之间，电压VPP(也就是一第三电压)在所述恢复期间被施加在字线WL。然而，在本发明的另一实施例中，所述第三电压不同于所述第一电压(也就是所述第三电压不同于电压VPP)，但高于所述第二电压(也就是所述第三电压高于电压VPP1)。另外，如图2所示，当储存电容12所存储的信号够强(也就是储存电容12所存储的信号达到信号“ZERO”或信号“ONE”所对应的电压)时，字线WL上的电压将在一时间T7被拉至所述待机模式的所述待机电压(也就是-0.3V)。因此，在所述恢复期间，存取晶体管11的栅极在适当的短时间(也就是在时间T5和时间T6之间)内被施加电压VPP以最大程度降低电压VPP在存取晶体管11的栅极上的高压应力。另外，如图2所示，所述待机电压将会在所述存取操作期间之前以及所述恢复期间之后施加在字线WL上，以及所述待机电压低于应用在所述动态随机存取存储器单元中一低电平信号(也就是信号“ZERO”)的电压。
因此，图2所示的字线电压波形可通过减少施加电压VPP到存取晶体管11和所述字线驱动器的时间最大程度地改善存取晶体管11的可靠性的问题。另外，图2所示的字线电压波形可使存取晶体管11具有较佳的晶体管结构，以及也可使存取晶体管11的栅极具有较薄的电介质材料。存取晶体管11的栅极在时间T3和时间T4之间被施加的电压VPP1(低于电压VPP)可大大地提高存取晶体管11的可靠性，特别是在一烧机应力(burn-in stress)期间，其中所述烧机应力期间包含一烧机(burn-in)存取操作期间和在所述烧机存取操作期间之后的一烧机恢复期间。在所述烧机应力期间，字线WL上的电压(如图2所示的虚线)在所述烧机存取操作期间的第一部分(介于时间T1和时间T2之间)通常会被拉至高于电压VPP的一电压VPP2(也就是一第四电压，例如3.5V)，然后字线WL上的电压在所述烧机应力期间的第二部分(介于时间T3和时间T4之间)会降至一较低的电压VPP3(也就是一第五电压)。如此，将使电压VPP2不再具有长占空比(duty cycle)以免施加不必要的高压应力至存取晶体管11的栅极。另外，如图2所示，电压VPP3(所述第五电压)低于电压VPP2(所述第四电压)。
图3是说明如何施加电压VPP和电压VPP1至字线WL的示意图。电压VPP和电压VPP1可通过现有技术所公开的动态随机存取存储器芯片常使用的电压泵技术，或者通过在美国专利号(US Patent No.4,639,622)或美国专利号(US Patent No.4,678,941)所公开的自举技术(bootstrapped technique)产生。在本发明的一实施例中，如图3所示，P型金属氧化物半导体(PMOS)晶体管Q1、Q2被用作传输门以将电压VPP或较低的电压VPP1下载到所述字线驱动器。因此，在所述待机模式，通过施加高电压至P型金属氧化物半导体晶体管Q1、Q2的栅极关闭P型金属氧化物半导体晶体管Q1、Q2以使字线WL的电压停留在-0.3V。当电压VPP被需要时，P型金属氧化物半导体晶体管Q1(也就是一第一开关)的栅极可被一信号拉低(例如一命令1)，导致P型金属氧化物半导体晶体管Q1开启以使电压VPP下载至所述字线驱动器和字线WL，此时P型金属氧化物半导体晶体管Q2(也就是一第二开关)关闭；当电压VPP1被需要时，P型金属氧化物半导体晶体管Q2被另一信号(例如一命令2)开启(此时，P型金属氧化物半导体晶体管Q1关闭)。因此，可通过上述P型金属氧化物半导体晶体管Q1、Q2的操作原理实现如图2所示的字线电压波形。例如，如图2所示，在时间T2，P型金属氧化物半导体晶体管Q2开启以及P型金属氧化物半导体晶体管Q1关闭，导致字线WL上的电压将从电压VPP拉下至电压VPP1。在时间T4，P型金属氧化物半导体晶体管Q2关闭以及P型金属氧化物半导体晶体管Q1开启，导致字线WL上的电压从电压VPP1被提升至电压VPP。在一电压泵的设计中，因为栅源极电压的需要，所以字线WL上的电压必须维持在电压VPP，导致仅有在所述电压泵中的晶体管的栅极才需要较厚的电介质材料。因此，因为本发明所公开的电压VPP施加在存取晶体管11的栅极的占空比比现有技术所公开的占空比短，所以本发明可避免存取晶体管11的栅极必须具有较厚的电介质材料。
上述图2所示的字线电压波形也可应用在其他动态随机存取存储器单元的设计。例如，12纳米工艺或7纳米工艺的动态随机存取存储器单元的设计通常具有下列参数∶位线BL上的信号“ONE”的电压为0.6V，字线WL上的开启电压为2V(也就是电压VPP为2V)，以及字线WL上的待机电压约为-0.3V。如图4所示，所述动态随机存取存储器在一开始是处于所述待机模式，且字线WL被偏压在所述待机电压(-0.3V)以完全关闭存取晶体管11。在一时间T0，字线WL上的电压将从所述待机电压(-0.3V)提升至电压VPP(2V)以开启存取晶体管11，其中电压VPP(2V)是远大于电压VCCSA(0.6V)，也就是说电压VPP(2V)可为开启的存取晶体管11提供足够的驱动力以将信号“ONE”或信号“ZERO”传送到位线BL和位线BLB。然后传感放大器20被激活以放大位线BL和位线BLB上的信号直到位线BL和位线BLB上的信号被发展到一定大小。如图4所示，在一时间T1后，当位线BL和位线BLB上的信号被充分发展至一时间T2时，字线WL上的电压将在一时间T3从电压VPP下降至一较低的电压VPP1(例如电压VPP1可介于0.4V～0.8V或0.6V～1V，或例如电压VPP1可为0.65V或0.7V)。因此，如图4所示，存取晶体管11的栅极的电介质材料承受电压VPP(2V)的时间降低，也就是说字线WL上的电压VPP施加在存取晶体管11上的占空比大大地减少。然后，如图4所示，首先字线WL上的电压将在一时间T4从电压VPP1提升并在一时间T5和一时间T6之间保持较高的电压VPP(2V)，其中电压VPP(2V)可从存取晶体管11的栅极至存取晶体管11的源极提供足够的驱动力。另外，如图4所示，当储存电容12所存储的信号够强(也就是储存电容12所存储的信号达到信号“ZERO”或信号“ONE”所对应的电压)时，字线WL上的电压将在一时间T7被拉至所述待机模式的所述待机电压(也就是-0.3V)。
另外，在本发明的另一实施例中，可使用所述自举技术产生施加在存取晶体管11的栅极的电压VPP和电压VPP1，以及可根据一存取信号或位线上的波形发展到一定大小，决定如何切换电压VPP和电压VPP1。另外，在本发明的另一实施例中，如图2所示的时间T3和时间T4之间的时间区间可落在如图2所示的时间T1和时间T6之间的时间区间的30％～60％之内(也就是说所述完整的存取周期可包含所述存取操作期间和所述恢复期间，其中所述存取操作期间和所述恢复期间可参照图1和图2)，例如如图2所示的时间T3和时间T4之间的时间区间落在如图2所示的时间T1和时间T6之间的时间区间的40％～50％之内。另外，在本发明的另一实施例中，电压VPP施加在存取晶体管11的栅极的时间为所述完整的存取周期的40％～70％，例如电压VPP施加在存取晶体管11的栅极的时间可为所述完整的存取周期的50％～60％。
综上所述，因为本发明利用了施加在所述动态随机存取存储器单元的字线的新颖的字线电压波形，所以相较于现有技术，本发明有下列优点∶(a)有关所述动态随机存取存储器单元的储存电容所储存的信号的高性能写入(WRITE)或读出(READ)操作，(b)高度可接受的可靠性，以及(c)在所述待机模式中通过所述动态随机存取存储器单元的所述存取晶体管的较低漏电流。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种具有字线电压波形的动态随机存取存储器，其特征在于包含∶
一动态随机存取存储器单元，及
一存取晶体管，耦接于所述动态随机存取存储器单元，其中所述存取晶体管包含一栅极；
其中一完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，当所述完整的存取周期开始时，所述存取晶体管的栅极首先被施加一第一电压于所述存取操作期间的第一部分，然后在所述存取操作期间的第二部分所述存取晶体管的栅极被施加一第二电压；
其中所述第一电压是高于所述存取晶体管的阈值电压和应用在所述动态随机存取存储器中一高电平信号的电压的总和，以及所述第二电压低于所述第一电压。
2.如权利要求1所述的动态随机存取存储器，其特征在于∶在所述恢复期间，所述存取晶体管的栅极被施加所述第一电压。
3.如权利要求1所述的动态随机存取存储器，其特征在于∶在所述恢复期间，所述存取晶体管的栅极被施加一第三电压，以及所述第三电压是不同于所述第一电压且高于所述第二电压。
4.如权利要求1所述的动态随机存取存储器，其特征在于∶在所述存取操作期间之前以及在所述恢复期间之后，一待机电压被施加在所述存取晶体管的栅极，以及所述待机电压低于应用在所述动态随机存取存储器中一低电平信号的电压。
5.如权利要求1所述的动态随机存取存储器，其特征在于∶一烧机应力期间包含一烧机存取操作期间和在所述烧机存取操作期间后的一烧机恢复期间，当所述烧机应力期间开始时，所述存取晶体管的栅极首先被施加高于所述第一电压的一第四电压于所述烧机应力期间的第一部分，然后在所述烧机应力期间的第二部分所述存取晶体管的栅极被施加一第五电压，其中所述第五电压是低于所述第四电压。
6.一种具有字线电压波形的动态随机存取存储器，其特征在于包含∶
一动态随机存取存储器单元，具有一存取晶体管，其中所述存取晶体管的一端耦接于一字线；
一第一电压源，选择性地通过所述字线耦接于所述存取晶体管；及
一第二电压源，于所述存取操作期间的第二部分通过所述字线耦接于所述存取晶体管；
其中一完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，以及当所述完整的存取周期开始时，所述第一电压源是在所述存取操作期间的第一部分而不是在所述完整的存取周期内耦接于所述存取晶体管的所述一端，其中所述第一电压源产生一第一电压，所述第一电压高于所述存取晶体管的阈值电压和应用在所述动态随机存取存储器中一高电平信号的电压的总和，所述第二电压源产生一第二电压，且所述第二电压低于所述第一电压。
7.如权利要求6所述的动态随机存取存储器，其特征在于∶在所述存取操作期间的第一部分的终点和所述恢复期间的起点之间，所述第二电压源在所述存取操作期间的第二部分耦接于所述存取晶体管的所述一端。
8.如权利要求7所述的动态随机存取存储器，其特征在于∶所述第一电压源在所述恢复期间耦接于所述存取晶体管的所述一端.
9.如权利要求8所述的动态随机存取存储器，其特征在于∶施加所述第一电压至所述存取晶体管的时间小于所述完整的存取周期的70％。
10.如权利要求6所述的动态随机存取存储器，其特征在于∶一第一开关耦接于所述第一电压源和所述字线之间，和一第二开关耦接于所述第二电压源和所述字线之间，其中当所述第一开关开启时，所述第一电压源耦接于所述存取晶体管的所述一端，以及当所述第二开关开启时，所述第二电压源耦接于所述存取晶体管的所述一端。
11.一种具有字线电压波形的动态随机存取存储器，其特征在于包含∶
一动态随机存取存储器单元，具有一存取晶体管，其中所述存取晶体管的一端耦接于一字线以及所述存取晶体管的另一端耦接于一位线；
其中完整的存取周期包含一存取操作期间和在所述存取操作期间后的一恢复期间，所述存取晶体管的所述一端被施加一第一电压于所述存取操作期间的第一部分，然后在所述存取操作期间的第二部分所述存取晶体管的所述一端被施加一第二电压，以及在所述恢复期间所述存取晶体管的所述一端被施加一第三电压，其中所述第一电压高于所述存取晶体管的阈值电压和应用在所述动态随机存取存储器中一高电平信号的电压的总和，以及所述第二电压低于所述第一电压。
12.如权利要求11所述的动态随机存取存储器，其特征在于∶在所述位线上的所述高电平信号充分发展之前，所述存取晶体管的所述一端被施加所述第一电压。
13.如权利要求11所述的动态随机存取存储器，其特征在于∶所述第二电压低于所述第一电压，但高于应用在所述动态随机存取存储器中一低电平信号的电压。
14.如权利要求11所述的动态随机存取存储器，其特征在于∶所述第一电压等于所述第三电压。
15.如权利要求11所述的动态随机存取存储器，其特征在于∶在所述存取操作期间之前以及在所述恢复期间之后，一待机电压被施加在所述存取晶体管的所述一端，以及所述待机电压低于应用在所述动态随机存取存储器中一低电平信号的电压。
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