CN115410612A - 有与逻辑电路统一的主供电电压源的动态随机存取存储器 - Google Patents

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Abstract

本发明公开了一种动态随机存取存储器和存储器系统。所述动态随机存取存储器包含第一维持电压源和动态随机存取存储器核心电路。所述第一维持电压源用于产生第一电压，其中所述第一电压高于应用在所述动态随机存取存储器中高电平信号的电平。所述动态随机存取存储器核心电路具有动态随机存取存储器单元，其中所述动态随机存取存储器单元包含存取晶体管和储存电容。所述储存电容是选择性地耦接所述第一维持电压源。所述主供电电压源提供给所述动态随机存取存储器的电平是和另一主供电电压源提供给所述外部逻辑电路的电平相同或是实质上相同。因此，本发明不仅可缓解漏电流问题以维持储存的数据，以及也可优化能源效率和性能同步。

Description

有与逻辑电路统一的主供电电压源的动态随机存取存储器
技术领域
本发明涉及一种动态随机存取存储器，尤其涉及一种具有与外部逻辑电路统一或相容的主供电电压源的动态随机存取存储器。
背景技术
现有技术中，最广泛使用的动态随机存取存储器(Dynamic Random AccessMemory,DRAM)单元(cell)包含一存取晶体管和一储存电容，其中所述存取晶体管的源极连接所述储存电容，而所述存取晶体管的漏极则连接一位线。所述位线耦接第一级传感放大器，而所述第一级传感放大器从所述动态随机存取存储器单元所读出(READ out)的信号通过列开关(column switches)后，再传送至一第二级传感放大器，其中所述第二级传感放大器连接输入/输出线(也就是数据线)。所述动态随机存取存储器单元在写入操作(WRITEoperation)期间，由输入/输出缓冲器所驱动的信号会被稳定在所述数据线，以及所述数据线会进一步通过所述第一级传感放大器稳定所述输入/输出缓冲器所驱动的信号以使正确的信号通过所述存取晶体管写入至所述储存电容。在所述存取晶体管的激活模式(activemode,也就是所述存取晶体管的开启期间)期间，所述存取晶体管负责所述储存电容的读出操作(READ operation)或所述储存电容的写入操作(WRITE operation)，以及在所述存取晶体管的非激活模式(inactive mode,也就是所述存取晶体管关闭期间)，所述存取晶体管可避免所述储存电容所储存的数据遗失。
在现有技术中，所述存取晶体管被设计具有一高的阈值电压以最小化通过所述存取晶体管的漏电流，但随之而来的缺点是当所述存取晶体管开启时，所述存取晶体管的性能降低。因此，连接所述存取晶体管的栅极的字线必须被升压或连接至一高的电压VPP(通常来自一字线驱动器)以允许所述存取晶体管具有高驱动能力而将信号写入至所述储存电容，其中电压VPP是通过所述字线驱动器载入至所述字线或所述存取晶体管的栅极。因为电压VPP是施加在所述存取晶体管的一高压应力，所以所述存取晶体管的栅极的电介质材料(例如，一氧化层或一高电介常数材料)必须比应用至所述动态随机存取存储器的其他支援电路或周边电路(例如命令译码器，位址译码器和其他输入/输出电路等)的栅极的电介质材料还要厚。因此，所述存取晶体管的设计面临不是只能维持高性能就是只能维持高可靠性的挑战，且须在所述存取晶体管的可靠性和性能之间进行了艰难的权衡取舍。然而在现有技术中，所述存取晶体管的设计更专注于达成所述存取晶体管的高可靠性，却同时必须牺牲所述存取晶体管的性能。
总结而言，关于所述存取晶体管的设计，所述存取晶体管必须具有所述高的阈值电压以降低所述存取晶体管的漏电流(其中降低所述存取晶体管的漏电流有助于延长所述储存电容中所储存的电荷的保留时间)，具有厚的栅极电介质材料以承受高的字线电压(例如电压VPP)，以及牺牲所述存取晶体管的性能。因此，通过所述存取晶体管对所述储存电容写入一高电平信号(也就是信号“ONE”，其中信号“ONE”通常对应如图1A所示的电压VCCSA)将会花较长的时间达到或无法完全达到信号“ONE”所对应的电压VCCSA。也就是说将信号“ONE”所对应的电压VCCSA完全写入至所述储存电容所耗费的写入时间(WRITE time)将较长。
另外，请再参照图1A，其中图1A是说明动态随机存取存储器单元最常用的设计的示意图，其中所述动态随机存取存储器单元包含存取晶体管11和储存电容12。存取晶体管11的栅极耦接于一字线WL，传感放大器20通过一位线BL耦接于存取晶体管11。所述动态随机存取存储器单元在写入模式(WRITE mode)期间利用存取晶体管11做为一开关以控制电荷通过位线BL储存至储存电容12，或是在读取模式(READ mode)期间传送储存电容12所储存的电荷至位线BL，其中多个动态随机存取存储器单元分别连接位线BL。例如，传感放大器20在所述读取模式期间通过放大所述动态随机存取存储器单元传送至位线BL的信号以闩锁信号“ONE”(其中信号“ONE”可例如为1.2V，信号“ONE”通常为传感放大器20所提供的电压VCCSA)或信号“ZERO”(其中信号“ZERO”可例如为0V，信号“ZERO”通常为传感放大器20所提供的电压VSS)，或者在所述写入模式期间，外界写入信号“ONE”或信号“ZERO”至传感放大器20以储存正确的信号至所述动态随机存取存储器单元的储存电容12。
请参照图1B，图1B是说明动态随机存取存储器单元在存取(读取或写入)操作期间的相关信号的波形的示意图。例如，所述动态随机存取存储器单元(25纳米(nm)工艺)的设计通常具有下列与动态随机存取存储器单元阵列的设计相关的参数：位线BL上的信号“ONE”的电压为1.2V，字线WL上的开启电压为2.7V(也就是电压VPP为2.7V)以及字线WL上的待机电压约为-0.3V，所述动态随机存取存储器单元的阈值电压的范围介于0.7V和0.9V之间，存取晶体管11的栅极的电介质材料必须承受2.7V的电压强度(其中在老化应力(burn-in stress)的条件下，存取晶体管11的栅极的电介质材料更必须承受3.4V的电压强度以维持可接受的可靠性裕度(reliability margin))，，以及必须采用厚的存取晶体管11的栅极的电介质材料，其中厚的存取晶体管11的栅极的电介质材料会牺牲存取晶体管11的性能。
如图1B所示，储存电容12在一开始是处于一待机模式(standby made)或所述非激活模式(也就是说此时存取晶体管11关闭)，且字线WL上的电压为-0.3V(待机电压)。位线BL和一位线BLB上的电压被等化(equalized)在电压VCCSA的一半(也就是0.6V)。当储存电容12进入所述激活模式(也就是存取晶体管11开启)时，字线WL上的电压从所述待机电压(-0.3V)被提升至电压VPP(例如2.7V)，其中电压VPP远大于电压VCCSA(1.2V)和存取晶体管11的阈值电压VT(可为0.7V或0.8V)的总和以在存取晶体管11的栅源极电压(例如2.7V-1.2V-0.8V＝0.7V)上提供足够大的驱动力。另外，因为存取晶体管11开启，所以位线BL可耦接储存电容12。如图1B所示，在所述存取(读出或写入)操作期间，字线WL上的电压持续维持在电压VPP，且在所述存取操作期间之后是伴随着一恢复阶段(restore phase)。在所述恢复阶段，传感放大器20将根据储存电容12所储存的信号“ONE”或信号“ZERO”对储存电容12再充电。在所述恢复阶段后，字线WL上的电压将从电压VPP下拉至所述待机电压(-0.3V)，导致存取晶体管11再次处于所述非激活模式。
比起应用至所述动态随机存取存储器的周边电路中的晶体管，电压VPP所造成的高压应力将使得存取晶体管11被设计成具有较厚的栅极氧化层或栅极绝缘层，然而存取晶体管11较厚的栅极氧化层或栅极绝缘层将降低存取晶体管11的性能(例如存取晶体管11的短通道效应更严重，存取晶体管11的开启/关闭电流的比值更小，以及衡量存取晶体管11的开启/关闭的回应能力的振幅斜率(swing slope)变差等)。另外，虽然存取晶体管11的阈值电压是比应用在所述动态随机存取存储器单元的周边电路中的晶体管的阈值电压还要高，但在所述待机模式或所述非激活模式期间，通过存取晶体管11的漏电流仍然很大到可降低储存电容12中用于传感所需的储存电荷。在12纳米或7纳米的鳍式场效应晶体管(finfield-effect transistor,FinFET)的工艺技术中，当电压VCCSA较低(例如0.6)时，存取晶体管11在所述待机模式或所述非激活模式期间的漏电流会变得更严重。因此，一主供电电压源提供给所述动态随机存取存储器的电平或应用在所述动态随机存取存储器的电压VCCSA应保持在一定的电平。
另一方面，用于高性能计算或人工智慧(AI)系统的集成电路系统是由多个动态随机存取存储器晶片和一个逻辑晶片组成。所述逻辑晶片现在可以通过使用10纳米的工艺节点，或7纳米的工艺节点和朝向5纳米发展的工艺节点在硅晶圆上制造。上述工艺节点基本上遵循摩尔定律，以及可通过元件微缩设计在每一个工艺节点的特定区域内增加2倍的晶体管。但是能够遵循摩尔定律的关键在于3D晶体管结构的发明和执行(例如：全绕式栅极(gate around)，三栅极(Tri-gate)或鳍式场效应晶体管(FinFET))。此外，3D形状或结构的晶体管确实提供了高性能、低漏电流和高可靠性等优点。
然而，在45纳米工艺节点之后，动态随机存取存储器的微缩技术放缓，尤其在25纳米工艺节点之后，十几纳米的引入需要比摩尔定律预测的动态随机存取存储器历史上每个工艺节点需要两年的时间长得多，其中一个关键原因在于3D动态随机存取存储器采用堆迭式电容结构，且所述堆迭式电容结构需要在晶体管结构形成后的高温工艺步骤。因此，所述3D动态随机存取存储器内的晶体管的源极和漏极很难被控制得像晶体管微缩规则要求的那样浅。因此，大多数动态随机存取存储器产品没有采用广泛使用在20纳米以下逻辑工艺节点的相同工艺技术。
更糟糕的是，当逻辑/单晶片系统(System on Chip,SoC)的性能可通过10纳米以下的工艺技术和设计技术得到高速的进展时，特别是由于3D三栅极晶体管结构的使用和改进，所以放缓的动态随机存取存储器的技术演进将使得众所周知的存储器墙(Memory-Wall)效应(实际上是动态随机存取存储器墙(DRAM-Wall))变得更糟，其中所述存储器墙降低了逻辑电路和存储器之间的数据传输速率。数据频宽和随机存取时间的性能差距越来越大，导致传统的动态随机存取存储器无法作为向逻辑/单晶片系统提供数据或储存数据的载体。
为了解决所述存储器墙的问题，动态随机存取存储器技术的发展导向了3D-动态随机存取存储器技术，也就是高频宽存储器(High Bandwidth Memory,HBM)。然而，在由电子设备工程联合委员会(Joint Electron Device Engineering Council,JEDEC)发布的高频宽存储器标准中，所述主供电电压源提供给所述动态随机存取存储器的电压Vdd被定义为1.2V，其中所述主供电电压源是所述动态随机存取存储器的外部电源。另一方面，应用在所述逻辑晶片中三栅极晶体管的主供电电压源所提供的电压为0.6至0.7V。如图1C所示，动态随机存取存储器电路100包含一输入/输出电路110(包含信号电平转换电路，驱动阻抗调谐电路等)、一周边电路120(包含命令/位址译码器等)和一动态随机存取存储器核心电路130(包含动态随机存取存储器单元阵列等)。在动态随机存取存储器电路100和逻辑电路300之间有一个实体层电路(有时称为实体层)200，其中实体层电路200还包含一输入/输出实体层电路210(也包含信号电平转换电路，以及驱动阻抗调谐电路等)和一逻辑实体层电路220。另外，逻辑实体层电路220是用以和一逻辑电路300通信。由于动态随机存取存储器电路100的工艺技术演进速度减慢和漏电流问题，所以动态随机存取存储器电路100的外部供电电压源所提供的电压Va可介于2.5V～1.1V之间，但逻辑电路300的外部供电电压源所提供的电压Va'则是介于0.9V～0.6V之间。例如，电压Va是动态随机存取存储器电路100的外部电压，且电压Va可被动态随机存取存储器电路100用来产生各种电压，例如前面提到的电压VCCSA，电压1/2VCCSA，和电压VPP等，其中电压VCCSA的电平可与电压Va的电平相同或不同
由于电压Va与电压Va'之间的差异，所以如图1D所示，在传统的动态随机存取存储器电路中，动态随机存取存储器电路100的输入/输出电路110将包含一输出电平转换电路和一输入比较器，其中所述输出电平转换电路是用以调高或调低动态随机存取存储器电路100的输出信号的电平至一预定电平，且所述预定电平是实体层电路200的输入/输出层电路210可以接受的。此外，所述输入比较器可将来自实体层电路200的输入信号与参考电压Vref进行比较，并转换为相对应的信号DQ。同理，如图1E所示，输入/输出实体电路210也包含一个输入比较器和一输出电平转换电路，其中输入/输出实体电路210的输出电平转换电路是用以将来自实体层电路200的输出信号的电平调高或调低至动态随机存取存储器电路100的输入/输出电路110可接受的预定电平。输入/输出实体电路210的输入比较器可将来自动态随机存取存储器电路100的输入信号与另一个参考电压Vref'进行比较，并转换为相对应的信号DQ'。因此，因为动态随机存取存储器电路100的外部供电电压源所提供的电压Va和逻辑电路300的外部供电电压源所提供的电压Va'之间的不相容性，导致在优化能源效率和性能同步方面出现困难。
另外，请参照图1F，图1F是说明传统低功耗的动态随机存取存储器单元在写入操作期间的相关信号的波形的示意图，其中以一写入数据XIO(例如信号“ONE”或高电平信号)将被一数据输入电路DI接收，然后被传送到具有重负载的一全域输入/输出路径GIO，以及写入数据XIO在全域输入/输出路径GIO的电平为1.1V(例如应用在所述动态随机存取存储器单元的传感放大器的电压VCCSA)为例。然后在全域输入/输出路径GIO上的写入数据XIO将被传送到一数据线传感放大器70，其中数据线传感放大器70传送写入数据XIO至主要数据线路径(也就是一数据线DL和一互补数据线DLB)。然而所述主要数据线路径也还是具有重负载，以及写入数据XIO在数据线DL的电平也为1.1V。然后在数据线DL的写入数据XIO将被传送到一存储器阵列75，其中写入数据XIO通过位线BL将被储存至存储器阵列75中的一相关的储存节点。如图1F所示，写入数据XIO在位线BL的电平通常为1.1V，且全域输入/输出路径GIO和数据线DL是数据路径的部分。为了满足低功耗，写入数据XIO在全域输入/输出路径GIO的电平，写入数据XIO在数据线DL的电平，以及写入数据XIO在位线BL的电平应尽可能降低，例如1.1V。然而，储存在所述相关的储存节点上的较低电压将遭受严重的漏电流问题并导致储存的数据失效。
发明内容
本发明的一实施例公开一种耦接于一外部逻辑电路和一主供电电压源的动态随机存取存储器。所述动态随机存取存储器包含一第一维持电压源和一动态随机存取存储器核心电路。所述第一维持电压源用于产生一第一电压，其中所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电平。所述动态随机存取存储器核心电路具有一动态随机存取存储器单元，其中所述动态随机存取存储器单元包含一存取晶体管和一储存电容。所述储存电容是选择性地耦接所述第一维持电压源。所述主供电电压源提供给所述动态随机存取存储器的电平是和另一主供电电压源提供给所述外部逻辑电路的电平相同或是实质上相同。
在本发明的一实施例中，所述动态随机存取存储器另包含一输入/输出电路和介于所述输入/输出电路和所述动态随机存取存储器核心电路之间的一周边电路，其中施加在所述周边电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同。
在本发明的一实施例中，施加在所述动态随机存取存储器核心电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同，且所述动态随机存取存储器核心电路内的所述晶体管异于所述存取晶体管。
在本发明的一实施例中，应用在所述动态随机存取存储器中所述高电平信号的电平和所述主供电电压源提供给所述动态随机存取存储器的电平相同。
在本发明的一实施例中，所述动态随机存取存储器另包含一输入/输出电路和介于所述输入/输出电路和所述动态随机存取存储器核心电路之间的一周边电路，其中所述输入/输出电路没有一输入比较电路和一输出电平转换电路。
在本发明的一实施例中，所述主供电电压源提供给所述动态随机存取存储器的所述电平是介于0.9V和0.5V之间。
在本发明的一实施例中，所述动态随机存取存储器另包含一字线，其中所述字线耦接于所述存取晶体管的栅极，所述字线于一第一时间区间与一第二时间区间被选择以开启所述存取晶体管，所述第二时间区间位于所述第一时间区间后，以及在所述第二时间区间，所述第一维持电压源电耦接于所述储存电容。
在本发明的一实施例中，所述第一时间区间是一存取操作区间，以及所述第二时间区间是一恢复阶段。
在本发明的一实施例中，在所述存取操作区间，一升压电压源(kicking chargesource)电耦接于所述动态随机存取存储器的一位线。
本发明的另一实施例公开一种耦接于一外部逻辑电路和一主供电电压源的动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器核心电路、一输入/输出电路和一周边电路。所述动态随机存取存储器核心电路具有一动态随机存取存储器单元，其中所述动态随机存取存储器单元包含一存取晶体管和一储存电容。所述输入/输出电路耦接于所述外部逻辑电路。所述周边电路设置于所述输入/输出电路和所述动态随机存取存储器核心电路之间。所述主供电电压源提供给所述动态随机存取存储器的电平是和另一主供电电压源提供给所述外部逻辑电路的电平相同或是实质上相同，以及所述主供电电压源提供给所述动态随机存取存储器的电平不大于0.9V。
在本发明的一实施例中，施加在所述周边电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同。
在本发明的一实施例中，施加在所述动态随机存取存储器核心电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同，且所述动态随机存取存储器核心电路内的所述晶体管异于所述存取晶体管。
在本发明的一实施例中，应用在所述动态随机存取存储器中所述高电平信号的电平和所述主供电电压源提供给所述动态随机存取存储器的电平相同。
在本发明的一实施例中，所述输入/输出电路没有一输入比较电路和一输出电平转换电路。
在本发明的一实施例中，所述动态随机存取存储器另包含一第一维持电压源和一字线。所述第一维持电压源用于产生一第一电压，其中所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电平。所述字线耦接于所述存取晶体管的栅极，其中所述字线于一第一时间区间与一第二时间区间被选择以开启所述存取晶体管，所述第二时间区间位于所述第一时间区间后，以及在所述第二时间区间，所述第一维持电压源电耦接于所述储存电容。
在本发明的一实施例中，所述第一时间区间是一存取操作区间，以及所述第二时间区间是一恢复阶段。
本发明的另一实施例公开一种存储器系统。所述存储器系统包含一动态随机存取存储器晶片和一逻辑晶片。所述逻辑晶片电耦接于所述动态随机存取存储器晶片。一主供电电压源提供给所述动态随机存取存储器晶片的电平是和另一主供电电压源提供给所述逻辑晶片的电平相同或是实质上相同，且所述主供电电压源提供给所述动态随机存取存储器晶片的电平不大于0.9V。
在本发明的一实施例中，所述动态随机存取存储器晶片包含一动态随机存取存储器电路，所述逻辑晶片包含一逻辑电路和一实体层电路，提供给所述动态随机存取存储器晶片的所述主供电电压源也提供给所述动态随机存取存储器电路，以及提供给所述逻辑晶片的所述另一主供电电压源也提供给所述逻辑电路和所述实体层电路。
在本发明的一实施例中，所述存储器系统另包含一基础晶片(based chip)，其中所述基础晶片电耦接于所述动态随机存取存储器晶片，以及所述主供电电压源提供给所述动态随机存取存储器晶片的电平是和另一主供电电压源提供给所述基础晶片的电平相同或是实质上相同。
在本发明的一实施例中，所述动态随机存取存储器晶片包含一动态随机存取存储器电路，所述逻辑晶片包含一逻辑电路，以及所述基础晶片包含一实体层电路；其中提供给所述动态随机存取存储器晶片的所述主供电电压源也提供给所述动态随机存取存储器电路，提供给所述逻辑晶片的所述另一主供电电压源也提供给所述逻辑电路，以及提供给所述基础晶片的所述主供电电压源也提供给所述实体层电路。
在本发明的一实施例中，所述动态随机存取存储器晶片包含一动态随机存取存储器单元和一第一维持电压源，所述动态随机存取存储器单元包含一储存电容和一存取晶体管，所述第一维持电压源产生一第一电压，以及所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电平，其中所述第一维持电压源在所述存取晶体管关闭前耦接于所述储存电容。
在本发明的一实施例中，所述动态随机存取存储器另包含一输入/输出电路和介于所述输入/输出电路和所述动态随机存取存储器单元之间的一周边电路，以及所述输入/输出电路没有一输入比较电路和一输出电平转换电路。
在本发明的一实施例中，所述存储器系统另包含一实体层电路，其中所述实体层电路包含一输入/输出实体层电路，以及所述输入/输出实体层电路没有一输入比较电路和一输出电平转换电路。
本发明的另一实施例公开一种动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元、一传感放大器和一数据路径。所述动态随机存取存储器单元包含一存取晶体管和一储存电容。所述传感放大器通过一位线耦接于所述动态随机存取存储器单元。所述数据路径耦接于所述传感放大器。在一高电平信号被写入所述储存电容的过程中，在所述数据路径上的所述高电平信号的电平小于储存在所述储存电容中的所述高电平信号的电平，且在所述数据路径上的所述高电平信号的电平是介于0.9V和0.5V之间。
在本发明的一实施例中，仅有在由一电子设备工程联合委员会(Joint ElectronDevice Engineering Council,JEDEC)的双倍数据速率存储器规范所定义的一预定时间后，所述高电平信号的电平才会被储存于所述储存电容。
在本发明的一实施例中，所述数据路径包含一全域输入/输出路径(global I/Opath)和一数据线，以及在所述全域输入/输出路径上或在所述数据线上的所述高电平信号的电平是介于0.7V和0.5V之间。
本发明的另一实施例公开一种动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元、一传感放大器和一数据路径。所述动态随机存取存储器单元包含一存取晶体管和一储存电容。所述传感放大器通过一位线耦接于所述动态随机存取存储器单元。所述数据路径耦接于所述传感放大器。在所述数据路径上对应一高电平信号的读取数据的电平高于在所述数据路径上对应另一高电平信号的写入数据的电平。
在本发明的一实施例中，所述写入数据是储存在所述储存电容，以及储存在所述储存电容中的所述写入数据的一电平高于在所述数据路径上的所述写入数据的电平。
在本发明的一实施例中，在所述数据路径上对应所述高电平信号的读取数据的电平是介于1.2V和1.0V之间，以及在所述数据路径上对应所述另一高电平信号的写入数据的电平是介于0.9V和0.5V之间。
本发明的另一实施例公开一种动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元、一传感放大器和一数据路径。所述动态随机存取存储器单元包含一存取晶体管和一储存电容。所述传感放大器通过一位线耦接于所述动态随机存取存储器单元。所述数据路径耦接于所述传感放大器。在一读取操作期间，一全域输入/输出路径上或在一数据线上的一电压振幅大于在一写入操作期间，所述全域输入/输出路径上或所述数据线上的一电压振幅。
在本发明的一实施例中，在所述读取操作期间，所述全域输入/输出路径上或所述数据线上的所述电压振幅是介于1.2V和1.0V之间，以及在所述写入操作期间，所述全域输入/输出路径上或所述数据线上的所述电压振幅是介于0.8V和0.6V之间。
在本发明的一实施例中，应用于所述动态随机存取存储器操作的一控制信号和一地址信号的电压振幅大于在所述写入操作期间，所述全域输入/输出路径上或所述数据线上的所述电压振幅。
附图说明
图1A是说明所述动态随机存取存储器单元最常用的设计的示意图。
图1B是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图。
图1C是说明在现有技术中逻辑电路、实体层电路和动态随机存取存储器电路的功能方块示意图。
图1D是说明在现有技术中所述动态随机存取存储器电路的输入/输出电路的功能方块示意图。
图1E是说明在现有技术中所述实体层电路的输入/输出实体层电路的功能方块示意图。
图1F是说明传统低功耗的动态随机存取存储器单元在写入操作期间的相关信号的波形的示意图。
图2是本发明的第一实施例所公开的所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图。
图3A是说明传感放大器选择性地耦接于一第一维持电压源的示意图。
图3B是说明传感放大器选择性地耦接于所述第二维持电压源的示意图
图4是本发明的第二实施例所公开的所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图。
图5是本发明的第三实施例所公开的用于预充电操作的电路和功能方块的示意图
图6是说明耦接于所述第一动态随机存取存储器单元的传感放大器在所述预充电操作中的示意图。
图7是本发明的第四实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。
图8A是本发明的第五实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。
图8B是本发明的另一实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。
图8C是本发明的另一实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。
图8D是本发明的第六实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。
图8E是说明在所述动态随机存取存储器单元的操作期间位线上的电压和所述踢击期间的关系示意图。
图9A是本发明的一实施例所公开的逻辑电路、实体层电路和动态随机存取存储器电路的功能方块示意图。
图9B是本发明的一实施例所公开的所述动态随机存取存储器电路的输入/输出电路的功能方块示意图。
图9C是本发明的一实施例所公开的所述实体层电路的输入/输出实体层电路的功能方块示意图。
图10是说明在本发明的一实施例中，在所述动态随机存取存储器单元的写入操作过程中的相关信号波形的示意图。
图11是说明在所述动态随机存取存储器单元的写入操作过程中应用于所述传感放大器选择性地耦接于两个分开的电压的电路的示意图。
图12是说明在所述读取操作期间和所述写入操作期间，在所述数据路径上的电压振幅的示意图。
其中，附图标记说明如下：
11、66 存取晶体管
12 储存电容
13、14、23、24 开关
20、41、42、80 传感放大器
21 电压均衡电路
30 预充电脉冲信号
70 数据线传感放大器
75 存储器阵列
100、500 动态随机存取存储器电路
110、210、510 输入/输出电路
120、520 周边电路
130、530 动态随机存取存储器核心电路
141 清除电路
142 开关电路
143 比较器电路
200、400 实体层电路
210、410 输入/输出实体层电路
220、420 逻辑实体层电路
300 逻辑电路
ACM 启动指令
BL、BLB、BL1、BL9、BL1B、BL9B 位线
BS100 位开关
DQ、DQ' 信号
DL 数据线
DLB 互补数据线
DI 数据输入电路
EN1、EN2、EN3 控制信号
GIO 全域输入/输出路径
K1、K2、K3、K4 踢击期间
LSLP、LSLN 节点
N3、N4、N7、N8 N型金属氧化物半导体晶体管
P1、P2、P5、P6 P型金属氧化物半导体晶体管
RC 读取指令
Sec 存储区
SN1、SN9、SN 储存节点
T0、T1、T2、T3 时间
tWR 时段
VREF、Vref' 参考电压
VCCSA、VSS、VB1、VPP、M1、 电压
M2、K、ΔN、VCCSAh
VT 阈值电压
Vpl 共同电压
VHSA 第三电压
WL、WL00、WL66 字线
XIO 写入数据
具体实施方式
本发明揭露一种具有维持存取架构的动态随机存取存储器(Dynamic RandomAccess Memory,DRAM)，其中维持电压源在所述动态随机存取存储器单元所包含的存取晶体管关闭之前，电耦接于所述动态随机存取存储器单元所包含的储存电容，以及所述维持电压源所提供的电平是高于应用于所述动态随机存取存储器中的一常规高电平信号(也就是一信号“ONE”)的电压值，或低于应用于所述动态随机存取存储器中的一常规低电平信号(也就是一信号“ZERO”)的电压值。又于所述动态随机存取存储器进行其他特定操作时(例如自动预充电阶段(auto-precharge phase)，回复阶段(restore phase)，刷新阶段(refresh phase)，以及预充电阶段)将使所述动态随机存取存储器单元中存取晶体管被开启。因此，在所述存取晶体管开启期间，所述维持电压源将电耦接至所述动态随机存取存储器单元的所述储存电容，所以即使在所述存取晶体管关闭后仍有漏电流通过所述存取晶体管，但所述储存电容所储存的电荷仍可比现有的动态随机存取存储器的架构维持更长的一段时间。
本发明的第一实施例：
图2是说明本发明的第一实施例所公开的动态随机存取存储器单元在存取(读取或写入)操作期间的相关信号的波形的示意图，其中所述动态随机存取存储器单元可参照图1A。如图2所示，所述动态随机存取存储器在一开始是处于一待机模式(standby mode)，且字线WL被偏压在一待机电压(-0.3V)以完全关闭存取晶体管11。在所述第一实施例中，电压VCCSA为1.2V，电压VSS为0V，信号“ONE”(也就是一高电平信号)为1.2V，以及信号“ZERO”(也就是一低电平信号，且等于地端所具有的电平)为0V。另外，在所述第一实施例中，位线BL和位线BLB上的电压被均等在0.6V，也就是说位线BL和位线BLB上的电压被均等在介于信号“ONE”(1.2V)和信号“ZERO”(0V)之间。
在一时间T0，字线WL上的电压将从所述待机电压(-0.3V)提升至电压VPP(2.7V)以开启存取晶体管11，其中电压VPP(2.7V)是远大于电压VCCSA(1.2V)和存取晶体管11的阈值电压VT(0.8V)的总和，也就是说电压VPP(2.7V)可为开启的存取晶体管11提供足够的驱动力以将信号“ONE”或信号“ZERO”传送到位线BL和位线BLB。然后传感放大器20被启动以放大位线BL和位线BLB上的信号直到位线BL和位线BLB上的信号被发展到一定大小。在一时间T1之后，可执行所述读取操作(通过传感放大器20放大位线BL和位线BLB上从所述动态随机存取存储器单元所读取的信号)，或所述写入操作(外界写入信号“ONE”或信号“ZERO”至传感放大器20以储存正确的信号至所述动态随机存取存储器单元的储存电容12)。当然除了所述读取操作和所述写入操作外，其他动态随机存取存储器的操作也可在时间T1后执行。也就是说在时间T1到一时间T2之间，所述动态随机存取存储器单元可以执行所述存取操作，其中时间T1到时间T2之间的时间区间为一第一时间区间。
在时间T2后的所述回复阶段，电压VPP持续从字线WL载入至存取晶体管11的栅极的电介质材料以合理地缩短所述回复阶段的时间。在所述回复阶段，一第一维持电压源电耦接于所述动态随机存取存储器单元的储存电容12，其中所述第一维持电压源可提供高于电压VCCSA(1.2V)或信号“ONE”(1.2V)的第一电压VCCSA+M1，所述第一维持电压源可通过开启如图3A所示的开关13电连接或耦接传感放大器20以耦接于储存电容12，以及图3A是说明传感放大器20选择性地耦接于所述第一维持电压源的示意图。另外，如图3A所示，在所述回复阶段，通过关闭开关14使一主供电电压源(提供电压VCCSA)断开传感放大器20，以及通过开启开关13使所述第一维持电压源(提供第一电压VCCSA+M1)连接所述传感放大器20。另外，电压M1可以是正数以使第一电压VCCSA+M1高于电压VCCSA。在本发明的一实施例中，电压M1可介于电压VCCSA(1.2V)的1/3和电压VCCSA(1.2V)的2/3之间，例如0.6V。例如，当储存电容12最初是储存信号“ONE”(1.2V)时，在所述回复阶段，第一电压VCCSA+M1(1.2V+0.6V)是从所述第一维持电压源通过传感放大器20传送并储存至储存电容12。也就是说如图2所示，在一时间T3关闭存取晶体管11前(其中当关闭存取晶体管11时，字线WL上的电压将从电压VPP逐渐被下拉至所述待机电压(-0.3V))，储存电容12可由所述第一维持电压源提供高于信号“ONE”(VCCSA)的第一电压VCCSA+M1。因此，即使在关闭存取晶体管11后仍有漏电流通过存取晶体管11，但储存电容12所储存的电荷仍可比所述现有的动态随机存取存储器的架构维持更长的一段时间。另外，在本发明的一实施例中，在关闭存取晶体管11后或在所述回复阶段后，所述第一维持电压源(VCCSA+M1)可断开传感放大器20。另外，在关闭存取晶体管11后或在所述回复阶段后，位线BL和位线BLB可耦接于用以提供一电压VBl的一位线电压源，所以位线BL和位线BLB上的电压可在关闭存取晶体管11后或在所述回复阶段后被重置于电压VBl(如图2所示)。
进一步，在本发明的另一实施例中，在所述回复阶段，一第二维持电压源耦接所述动态随机存取存储器单元的储存电容12。如图3B所示，所述第二维持电压源可通过开启一开关23提供低于电压VSS(0V)或信号“ZERO”(0V)的一第二电压VSS-M2至传感放大器20，其中图3B是说明传感放大器20选择性地耦接于所述第二维持电压源的示意图，以及电压M2为一正电压。在本发明的一实施例中，电压M2可介于0.4V和0.8V之间，例如0.6V。另外，当所述第二维持电压源在所述回复阶段耦接于传感放大器20时，例如通过关闭开关24以使传感放大器20不能接收电压VSS。当储存电容12最初是储存信号“ZERO”时，在所述回复阶段，第二电压VSS-M2(-0.6V)是从所述第二维持电压源通过传感放大器20传送并储存至储存电容12。也就是说如图2所示，在时间T3后完全关闭存取晶体管11前(其中当关闭存取晶体管11时，字线WL上的电压将从电压VPP逐渐被下拉至字线WL处于所述待机模式的待机电压)，储存电容12可由所述第二维持电压源提供第二电压VSS-M2(也就是说在时间T3关闭存取晶体管11前，储存电容12是储存第二电压VSS-M2)，其中第二电压VSS-M2低于信号“ZERO”(也就是所述常规低电平信号)。在本发明的一实施例中，在关闭存取晶体管11后或在所述回复阶段后，所述第二维持电压源可断开传感放大器20。
当然，在本发明的另一实施例中，在所述回复阶段，所述第一维持电压源和所述第二维持电压源都耦接于所述动态随机存取存储器单元的储存电容12。因此，在字线WL上的电压从电压VPP被下拉至字线WL处于所述待机模式的待机电压之前，当储存电容12最初是储存信号“ONE”时，第一电压VCCSA+M1(1.2V+0.6V)储存至储存电容12；或当储存电容12最初是储存信号“ZERO”时，第二电压VSS-M2(-0.6V)储存至储存电容12。
本发明的第二实施例：
为了减少漏电流以保持储存电容12所储存的电荷不会通过存取晶体管11泄漏出，通常存取晶体管11被设计成具有非常高的阈值电压。当电压VCCSA降至0.6V时，在所述动态随机存取存储器的设计中，7纳米或5纳米工艺的三栅极(Tri-gate)晶体管或鳍式场效应晶体管将被应用至所述动态随机存取存储器单元的周边电路，其中应用至所述周边电路的晶体管的阈值电压将会对应地缩小，例如应用至所述周边电路的晶体管的阈值电压被降至0.3V。然而在本发明的第二实施例中，存取晶体管11的阈值电压可根据上述减少漏电流的概念被有意地提高至0.5V-0.6V。因此，从储存电容12流出的漏电流可被大幅地减少至少3～4个数量级(如果用于衡量漏电流的S因数为68mV/数量级(decade)且存取晶体管11的阈值电压被提高至0.6V，则从储存电容12流出的漏电流将比应用至所述周边电路的三栅体(Tri-gate)晶体管的漏电流低4个数量级；如果存取晶体管11的阈值电压提高至0.5V，则从储存电容12流出的漏电流将比应用至所述周边电路的三栅体(Tri-gate)晶体管的漏电流降低2～3个数量级)。因此，在本发明的第二实施例中，存取晶体管11的阈值电压将被提高到接近电压VCCSA或至少超过0.6V的80％。另外，在本发明的第二实施例中，存取晶体管11(例如鳍式场效应晶体管或三栅极(Tri-gate)晶体管)的栅极的电介质材料的厚度仍然和应用至所述周边电路的晶体管的栅极的电介质材料的厚度相同或几乎相同，所以存取晶体管11使用三栅体(Tri-gate)结构的高性能的优点仍可被维持住。
图4是说明所述第二实施例所公开的所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图，其中在所述第二实施例中，信号“ONE”为0.6V以及信号“ZERO”为0V(也就是所述地端所具有的电平)。在时间后T2在所述回复阶段，所述第一维持电压源耦接于所述动态随机存取存储器单元的储存电容12。所述第一维持电压源可提供高于电压VCCSA(0.6V)或信号“ONE”(0.6V)的一第一电压VCCSA+K，其中所述第一维持电压源可通过电连接或耦接传感放大器20以耦接储存电容12，且电压K为一正电压。在本发明的一实施例中，电压K可介于电压VCCSA(0.6V)的1/3和电压VCCSA(0.6V)的2/3之间，例如0.3V或0.4V。另外，在本发明的另一实施例中，电压K也可以是0.05V～0.4V之间的任一值，如0.05V,0.1V,0.2V,0.3V或0.4V等。因此，当储存电容12最初是储存信号“ONE”(0.6V)时，在所述回复阶段，第一电压VCCSA+K(0.6V+0.4V)是提供给储存电容12。也就是说如图4所示，在时间T3完全关闭存取晶体管11前(其中当关闭存取晶体管11时，字线WL上的电压将从电压VPP被下拉至字线WL处于所述待机模式的待机电压)，储存电容12可由所述第一维持电压源提供第一电压VCCSA+K，其中第一电压VCCSA+K高于信号“ONE”(0.6V)。因此，当储存电容12最初是储存信号“ONE”(0.6V)时，在字线WL上的电压被上拉至电压VPP后且在被下拉至所述待机电压前，第一电压VCCSA+K(1V)可被储存至储存电容12。另外，在本发明的一实施例中，在所述回复阶段后，位线BL和位线BLB可耦接于用以提供电压VBl的所述位线电压源，所以位线BL和位线BLB上的电平将被重置于电压VBl(如图4所示)。
另外，如前面所述，当储存电容12最初是储存信号“ZERO”时，在字线WL上的电压被上拉至电压VPP后且在被下拉至所述待机电压前，所述第二维持电压源所提供的第二电压可被储存至储存电容12，其中所述第二维持电压源所提供的第二电压是低于储存信号“ZERO”，例如-0.4V。
本发明的第三实施例：
图5是本发明的第三实施例所公开的用于预充电(precharge)操作的电路和功能方块的示意图，其中在所述第三实施例中，电压VCCSA为0.6V以及电压VSS为0V(也就是所述地端的电平)。在所述预充电操作中，所有在储存区5(Sec 5)中连接被选择的字线的动态随机存取存储器单元(之后称为第一动态随机存取存储器单元)将被预充电，以及在其他在储存区(例如Sec4，Sec6等)连接未被选择的字线的动态随机存取存储器单元(之后称为第二动态随机存取存储器单元)将处于空闲状态(idle state)。
传感放大器41、42(耦接于所述第一动态随机存取存储器单元)将根据一预充电脉冲信号30连接一第三维持电压源，其中所述第三维持电压源可提供一第三电压VHSA(0.6V+K)，所以一较强的漏源极电场可以加速恢复所述第一动态随机存取存储器单元在所述预充电操作时的信号。第三电压VHSA高于电压VCCSA(0.6V)约几百毫伏(mV)，例如0.3V或0.4V。另外，在被选择的字线关闭之前(也就是所述第一动态随机存取存储器单元内的存取晶体管完全关闭之前)，高于信号“ONE”的第三电压VHSA(0.6V+0.4V)然后可以储存在储存电容中。另一方面，因为耦接于所述第二动态随机存取存储器单元的传感放大器没有接收到预充电脉冲信号30，所以仍然耦合到电压VCCSA。
另外，请参照图6，图6是说明耦接于所述第一动态随机存取存储器单元的传感放大器在所述预充电操作中的示意图，其中用于辅助说明图6的符号的说明如下：
LSLP∶连接所述第一动态随机存取存储器单元的传感放大器中用于接收高电压的节点；
LSLN∶连接所述第一动态随机存取存储器单元的传感放大器中用于接收低电压的节点；
Vpl∶电路板上的共同电压；
SN∶储存节点；
WL∶字线；
BL∶位线；
Vsg1,2∶连接所述第一动态随机存取存储器单元的传感放大器中的P型金属氧化物半导体晶体管P1、P2的源栅极电压；
Vgs3,4∶连接所述第一动态随机存取存储器单元的传感放大器中的N型金属氧化物半导体晶体管N3、N4的栅源极电压；
Vsg5,6∶连接所述第一动态随机存取存储器单元的传感放大器中的P型金属氧化物半导体晶体管P5、P6的源栅极电压；
Vgs7,8∶连接所述第一动态随机存取存储器单元的传感放大器中的N型金属氧化物半导体晶体管N7、N8的栅源极电压。
请再参照图6，字线WL100耦接于多个储存节点，例如储存节点SN1、SN9。当信号“ONE”(0.6V)储存在连接字线WL100的储存节点SN1时，且在预充电命令被开启以及在字线WL100被选择(也就是字线WL100开启)后，节点LSLP上的电压从0.6V被提升到第三电压VHSA(1.0V)以及节点LSLN上的电压仍维持0V。因此，P型金属氧化物半导体晶体管P1关闭以及源栅极电压Vsg1为0V。同样地，P型金属氧化物半导体晶体管P2开启以及源栅极电压Vsg2从0.6V被提升至1.0V，以及1.0V的电压通过位线BL1对储存节点SN1完全充电。此时，N型金属氧化物半导体晶体管N3开启以及栅源极电压Vgs3也从0.6V被提升至1.0V。另外，N型金属氧化物半导体晶体管N4关闭以及栅源极电压Vgs4为0V。
当信号“ZERO”(0V)储存在连接字线WL100的储存节点SN9时，且在所述预充电命令被开启以及在字线WL100被选择后，节点LSLP上的电压从0.6V被提升到第三电压VHSA(1.0V)以及节点LSLN上的电压仍维持0V。因此，P型金属氧化物半导体晶体管P5开启以及源栅极电压Vsg5从0.6V被提升至1.0V。同样地，P型金属氧化物半导体晶体管P6关闭以及源栅极电压Vsg6为0V。此时，N型金属氧化物半导体晶体管N7关闭以及栅源极电压Vgs7为0V。另外，N型金属氧化物半导体晶体管N8开启以及栅源极电压Vgs8从0.6V被提升至1.0V，以及储存节点SN9的电压通过位线BL9被强力地恢复至0V。当然，如前面所述，在所述预充电操作中，当图6所示的储存电容最初是储存信号“ZERO”时，节点LSLN可接收其他维持电压源所提供的一电压VLSN(0V-K)，其中电压VLSN是低于信号“ZERO”，以及在本发明的第三实施例中，电压VLSN可为-0.4V。然后，在所述预充电操作中，储存节点SN9的电压通过位线BL9被强力地恢复至-0.4V。
本发明的第四实施例∶
在本发明的第四实施例中，如图7所示，在时间T0后，字线WL上的电压上升以开启所述动态随机存取存储器单元的存取晶体管11。然后，在所述动态随机存取存储器单元的存取(读出或写入)期间，执行启动命令ACM，以及在启动命令ACM执行期间，通过关闭如图3A所示的开关14和开启开关13以使提供电压VCCSA+ΔN的电压源连接传感放大器20以降低时段tRCD，其中时段tRCD(由电子设备工程联合委员会(Joint Electron DeviceEngineering Council,JEDEC)的双倍数据速率存储器规范所定义)，以及电压VCCSA+ΔN略高于电压VCCSA。因此，在时间T1和时间T2之间(也就是说所述存取操作期间)，在启动命令ACM执行期间，位线BL上的电压至少会泵送(或踢击)到电压VCCSA+ΔN。这种泵送(或踢击)位线BL上的电压可称为启动踢击(active kick)，且所述启动踢击将加速信号传感。结束执行启动命令ACM或所述启动踢击后，在随后的存取(读出或写入)期间，电压VCCSA连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA。同理，在时间T2后的所述恢复阶段(或所述预充电阶段)，所述第一维持电压源(或提供高于电压VCCSA的不同维持电压的电压源)再次耦接于所述动态随机存取存储器单元的储存电容12。也就是说在所述恢复阶段(或所述预充电阶段)，通过关闭如图3A所示的开关14和开启开关13以使提供电压VCCSA的主供电电压源断开传感放大器20，以及使所述第一维持电压源(提供第一电压VCCSA+M1)连接传感放大器20。此时，位线BL上的电压至少会被泵送(或踢击)到第一电压VCCSA+M1。这种泵送(或踢击)位线BL上的电压可称为恢复踢击(restore kick)。如此，在字线WL上的电压被下拉至完全关闭所述动态随机存取存储器单元的存取晶体管11之前，高于信号“ONE”(电压VCCSA)的第一电压VCCSA+M1被提供给所述动态随机存取存储器单元的储存电容12，所以即使在关闭所述动态随机存取存储器单元的存取晶体管11后仍有漏电流通过存取晶体管11，所述动态随机存取存储器单元的储存电容12所储存的电荷仍可比所述现有的动态随机存取存储器的架构维持更长的一段时间。
在本发明的一实施例中，应用在所述启动踢击的电压VCCSA+ΔN是低于应用在所述恢复踢击的第一电压VCCSA+M1。在本发明的另一实施例中，应用在所述启动踢击的电压VCCSA+ΔN和应用在所述恢复踢击的第一电压VCCSA+M1相同或实质上相同。电压VCCSA+ΔN和第一电压VCCSA+M1可以分别由两个不同的电压源产生，又或者应用在所述启动踢击的电压VCCSA+ΔN也可以由所述第一维持电压源产生，但调整连接所述第一维持电压源到位线BL的期间以使位线BL上的电压被泵送(或踢击)到电压VCCSA+ΔN，而不是被泵送(或踢击)到第一电压VCCSA+M1。当然，在本发明中，可由所述动态随机存取存储器内部产生或转换第一电压VCCSA+M1、电压VCCSA+ΔN以及电压VCCSA，或由所述动态随机存取存储器外部的其他电压源提供或转换第一电压VCCSA+M1、电压VCCSA+ΔN以及电压VCCSA。另外，在所述启动踢击期间，位线BL上的电压可通过一个自举电路(bootstrap circuit)泵送(或踢击)到电压VCCSA+ΔN，其中所述自举电路中的一个电容是耦接于位线BL。无论是上述电压源还是所述自举电路都可视为充电源，所以位线BL上的电压可被所述充电源泵送(或踢击)到电压VCCSA+ΔN。
本发明的第五实施例∶
图8A是本发明的第五实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。类似于图7所示的所述第四实施例，在时间T1和时间T2之间，执行启动命令ACM，以及在启动命令ACM执行期间，所述第一维持电压源(提供第一电压VCCSA+M1)连接传感放大器20。因此，在启动命令ACM执行期间，位线BL上的电压至少会被泵送(或踢击(kick up))到第一电压VCCSA+M1。结束执行启动命令ACM后，电压VCCSA连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA。在启动命令ACM后，在时间T2前可执行一(或多)读取命令RC，以及在读取命令RC执行期间，所述第一维持电压源(提供第一电压VCCSA+M1)再次连接传感放大器20。因此，在读取命令RC执行期间，位线BL上的电压至少会被泵送(或踢击)到第一电压VCCSA+M1。结束执行读取命令RC后，通过开启如图3A所示的开关14和关闭开关13以使电压VCCSA连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA。在读取命令RC执行期间对位线BL的这种泵送(或踢击)将改善信号发展时间(signaldevelopment time)。例如，在所述第五实施例中，电压VCCSA为1.1V以及M1为0.2V，则在读取命令RC执行期间，具有所述泵送(或踢击)的信号发展时间将比不具有所述泵送(或踢击)的信号发展时间快约20％～30％。
同理，在时间T2后的所述恢复阶段，提供电压VCCSA的电压源断开传感放大器20以及所述第一维持电压源(提供第一电压VCCSA+M1)连接传感放大器20，此时，位线BL上的电压至少会被泵送(或踢击)到第一电压VCCSA+M1。如此，高于信号“ONE”(电压VCCSA)的第一电压VCCSA+M1被提供给所述动态随机存取存储器单元的储存电容12。然而在本发明的另一实施例中，如图8B所示，在时间T2后的所述恢复阶段，提供电压VCCSA的主供电电压源仍然连接传感放大器20，而不是所述第一维持电压源连接传感放大器20。
另外，在本发明的另一实施例中，如图8C所示，在启动命令ACM执行期间，位线BL上的电压不会被泵送(或踢击)到第一电压VCCSA+M1，但在读取命令RC执行期间，位线BL上的电压会被泵送(或踢击)到第一电压VCCSA+M1。在时间T2后的所述恢复阶段，所述第一维持电压源(提供第一电压VCCSA+M1)连接传感放大器20，此时，位线BL上的电压至少会被泵送(或踢击)到第一电压VCCSA+M1。
本发明的第六实施例∶
图8D是本发明的第六实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。类似于图8A所示的所述第五实施例，在时间T1和时间T2之间，有一启动命令ACM以及跟随启动命令ACM的至少一读取命令RC被执行，以及在启动命令ACM和读取命令RC执行期间，通过开启如图3A所示的开关13以使所述第一维持电压源(提供第一电压VCCSA+M1)连接传感放大器20。此外，在启动命令ACM和读取命令RC执行期间，通过开启如图3B所示的开关23以使所述第二维持电压源(VSS-M2)连接传感放大器20。因此，在启动命令ACM和读取命令RC执行期间，位线BL上的电压至少会被泵送(或踢击)到第一电压VCCSA+M1以及位线BLB上的电压至少会被泵送(或踢击)到第二电压VSS-M2。在结束执行启动命令ACM和读取命令RC后，通过开启如图3A所示的开关14和关闭开关13以使电压VCCSA连接传感放大器20以及通过开启如图3B所示的开关24和关闭开关23以使电压VSS连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA以及位线BLB上的电压将回归到电压VSS。
同理，在时间T2后的所述恢复阶段，通过分别关闭图3A所示的开关14以及如图3B所示的开关24以使提供电压VCCSA的电压源和提供电压VSS的电压源断开传感放大器20，以及通过开启图3A所示的开关13以使所述第一维持电压源(提供第一电压VCCSA+M1)连接传感放大器20和通过开启图3B所示的开关23以使所述第二维持电压源(提供第二电压VSS-M2)连接传感放大器20。如此，位线BL上的电压至少会被泵送(或踢击)到第一电压VCCSA+M1以及位线BLB上的电压至少会被泵送(或踢击)到第二电压VSS-M2。
图8E是说明在所述动态随机存取存储器单元的操作期间位线BL上的电压和所述踢击期间的关系示意图。对应所述恢复(或所述预充电)阶段的位线BL上的电压的踢击期间K4的长度比对应启动命令ACM的位线BL上的电压的踢击期间K1的长度长，或是踢击期间K4比对应读取命令RC的位线BL上的电压的踢击期间K2、K3的长度长。此外，对应启动命令ACM的位线BL上的电压的踢击期间K1的长度等于对应读取命令RC的位线BL上的电压的踢击期间K2、K3的长度。当然，在踢击期间K1～K3，位线BL上的电压可通过一个自举电路(boostrapcircuit)泵送(或踢击)到第一电压VCCSA+M1或高于电压VCCSA的其他电压准位(例如电压VCCSA+ΔN，其中0<ΔN<M1)，其中所述自举电路中的一个电容是耦接于位线BL，且所述自举电路也称为泵送电压源。无论是上述电压源还是所述自举电路都可视为充电源，所以位线BL上的电压可被所述充电源泵送(或踢击)到第一电压VCCSA+M1或电压VCCSA+ΔN。同理，位线BLB上的电压也可被泵送(或踢击)到第二电压VSS-M2(或电压VSS-ΔN，其中0<ΔN<M2)。
当然，在本发明的另一实施例中，电压VCCSA可以在0.9V～0.5V(如0.9V，0.8V，0.7V或0.6V)或更低的范围内，而第一电压VCCSA+M1仍然可以在1.1V～2.5V的范围内(例如1.1V，1.2V，1.35V，1.5V，1.8V，或2.5V等)以克服漏电流问题并保持所述动态随机存取存储器单元的可接受的电荷保留时间。因此，根据本发明的一实施例，由于所述动态随机存取存储器电路的漏电流问题得到了缓解，即使存在放缓的动态随机存取存储器的技术推进(DRAM technology migration)的条件下，所述主供电电压源提供给所述动态随机存取存储器的电平还是可以降低到1.0V～0.5V或更低。因此，主供电电压源提供给所述动态随机存取存储器的电平将和另一主供电电压源提供给逻辑晶片的电平相同或是实质上相同。
本发明的第七实施例∶
图9A是本发明的第七实施例所公开的动态随机存取存储器电路500的示意图。如图9A所示，动态随机存取存储器电路500包含一个输入/输出电路510、一周边电路520和一动态随机存取存储器核心电路530。一实体层电路(或实体层)400位于动态随机存取存储器电路500和一逻辑电路300之间。实体层电路400还包含一输入/输出实体层电路410和一逻辑实体层电路420。通常动态随机存取存储器电路500会在一动态随机存取存储器晶片中，实际层电路400和逻辑电路300会被设置在与所述动态随机存取存储器晶片分开的另一晶片(例如逻辑晶片)中。例如，所述逻辑晶片包含一存储器控制器，其中所述存储器控制器是逻辑电路300，以及也包含与所述动态随机存取存储器晶片和所述存储器控制器互动的实体层电路(或实体层)400。
在本发明的另一实施例中，实体层电路400和逻辑电路300可以分别设置在两个独立的晶片中。例如，动态随机存取存储器电路500可以包含多个堆迭在一起的动态随机存取存储器晶片。然后所述堆迭的动态随机存取存储器晶片被放置在包含实体层电路(或实体层)400的基础晶片(或中介层(interposer))上。逻辑电路300是数字电路或存储器控制器，且逻辑电路300设置在与所述基础晶片分开的另一个逻辑晶片中。
根据本发明的一实施例，动态随机存取存储器电路500的主供电电压源所提供的电压Vnew可介于1.0V和0.5V之间(或0.9V和0.5V之间)或更低，正好与逻辑电路3000的主供电电压源所提供的电压Va'的范围相同，其中由于快速缩减逻辑技术的演进，电压Va'早已经介于1.0V和0.5V之间(或0.9V和0.5V之间)或更低。另外，电压Vnew是动态随机存取存储器电路500的外部电压，且电压Vnew可被动态随机存取存储器电路500用来产生各种应用在周边电路520或动态随机存取存储器核心电路530的电压，例如前面提到的电压VCCSA，第一电压VCCSA+M1，电压1/2VCCSA，和电压VPP等。电压VCCSA的电平可以和电压Vnew的电平相同或不同。此外，在动态随机存取存储器电路500外可以有另一个用以产生一电压Vhigh的电压源，且电压Vhigh高于电压Vnew，其中电压Vhigh可以用来产生电压Vpp或第一电压VCCSA+M1以达到改善转换效率的目的。
此外，由于电压Vnew与电压Va'相同或实质上相同，所以输出电平转换电路(将输出信号的电平调高或调低)和传统动态随机存取存储器电路100中的输入/输出电路110内的输入比较器可被移除。因此，根据本发明的一实施例，如图9B所示，因为动态随机存取存储器电路500的输入/输出电路510不包含前面提到的输出电平转换电路和输入比较器，所以输入至其他动态随机存取存储器电路(例如周边电路520)的数据或从其他动态随机存取存储器电路(例如周边电路520)输出的数据不必通过输入/输出电路510转换或比较。此外，输入至其他动态随机存取存储器电路(例如周边电路520)的数据或从其他动态随机存取存储器电路(例如周边电路520)输出的数据的振幅可以设定为电压Vnew的振幅。
如前所述，动态随机存取存储器电路500包含输入/输出电路510、周边电路520，以及动态随机存取存储器核心电路530。周边电路520至少包含命令/地址译码器和/或其他包含晶体管的电路，而动态随机存取存储器核心电路530至少包含动态随机存取存储器单元阵列和/或其他包含晶体管的相关电路。在本发明的一实施例中，施加在周边电路520内的一晶体管的漏极的一操作供电电压的电平可和电压Vnew的电平相同。此外，施加在动态随机存取存储器核心电路530内的一晶体管的漏极的一操作供电电压的电平也可和电压Vnew的电平相同，且动态随机存取存储器核心电路530内的所述晶体管异于存取晶体管11。当然应用在所述动态随机存取存储器中的信号“ONE”或所述高电平信号的电平也可和电压Vnew的电平相同。
同样地，根据本发明的一实施例，如图9C所示，因为实体层电路400的输入/输出实体层电路410也可以移除前面提到的输出电平转换电路(将输出信号的电平调高或调低)和输入比较器，所以输入至其他实体层电路(例如逻辑实体层电路420)的数据或从其他实体层电路(例如逻辑实体层电路420)输出的数据不必通过实体层电路400的输入/输出电路410转换或比较。此外，输入至其他实体层电路(例如逻辑实体层电路420)的数据或从其他实体层电路(例如逻辑实体层电路420)输出的数据的振幅可以设定为电压Va'(也就是电压Vnew)的振幅。
因此，在本发明中，逻辑电路300、实体层电路400和动态随机存取存储器电路500的不同主供电电压源的电平可以全部相同。如果动态随机存取存储器电路500被设置在一动态随机存取存储器晶片中，则实体层电路400和逻辑电路300会被设置在另一和所述动态随机存取存储器晶片分开的逻辑晶片中，其中所述动态随机存取存储器晶片的主供电电压源的电平可和所述逻辑晶片的主供电电压源的电平相同。
另外，在本发明的另一实施例中，实体层电路400的输入/输出实体层电路410和动态随机存取存储器电路500被设置在一动态随机存取存储器晶片中，而实体层电路400的逻辑实体层电路420和逻辑电路300则设置在另一逻辑晶片中。再次所述动态随机存取存储器晶片的主供电电压源的电平可和所述逻辑晶片的主供电电压源的电平相同。
另外，在本发明的另一实施例中，当逻辑电路300、实体层电路400和动态随机存取存储器电路500分别设置在一逻辑晶片、一基础晶片(或中介层)和一个动态随机存取存储器晶片，则所述动态随机存取存储器晶片的主供电电压源的电平和所述基础晶片的主供电电压源的电平相同，以及也和所述逻辑晶片的主供电电压源的电平相同。
如前所述，有必要降低写入数据XIO在所述数据路径(全域输入/输出路径GIO和数据线DL)上，在位线BL(位线BLB)上，和/或所述动态随机存取存储器单元的储存节点上的电平以实现低功耗应用。然而储存在所述相关储存节点中的较低电压将遭受严重的漏电流问题，导致储存的数据失效。在本发明的一实施例中，在所述回复阶段提高位线BL的电平可以应用在所述写入操作以节省电力。图10是说明了在本发明的一实施例中，在所述动态随机存取存储器单元的写入操作过程中的相关信号波形的示意图，以及图11是说明在所述动态随机存取存储器单元的写入操作过程中应用于所述传感放大器选择性地耦接于两个分开的电压VCCSA、VCCSAh的电路的示意图，其中电压VCCSAh的电平高于电压VCCSA的电平。当图1F所示的写入数据XIO(例如信号“ONE”或高电平信号)通过数据输入电路DI输入到全域输入/输出路径GIO时，在全域输入/输出路径GIO上写入数据XIO的电平将被保持为电压VCCSA(例如0.7V)以节省电力。然而对应信号“ONE”(或高电平信号)的写入数据XIO的电平可高于电压VCCSA，如电压VSSCAh。然后在全域输入/输出路径GIO上写入数据XIO将通过数据线传感放大器70传递给数据线DL。如图10所示，在数据线DL上写入数据XIO的电平也被数据线传感放大器70保持为电压VCCSA，其中为了省电目的，所以在图10的实施例中，电压VCCSA被设定为(但不限于)0.7V。然后数据线DL上的写入数据XIO将被传递到存储器阵列75中的位线BL。如图11所示，当对应储存节点SN的一字线WL66被选择以开启一存取晶体管66时，在存储器阵列75中，两个分开的电压VCCSA(例如0.7V)和电压VCCSAh(例如1.1V)可在不同的时间被选择性地耦接于传感放大器80。在字线WL66被选择后，电压VCCSA首先被耦接于传感放大器80，以及一位开关BS100开启以写入数据(也就是信号“ONE”)至存取晶体管66，导致位线BL上的电平也被提升到电压VCCSA。同时，本领域技术人员应知道控制信号EN1、EN2被启用以及控制信号EN3被关闭。如图10所示，位线BL上的电平在电压VCCSA保持了一段时间，然而在一预定时间(时段tWR(write recovery time))结束后，在所述恢复阶段，位线BL上的电平将被提升到电压VCCSAh(或称为恢复踢击(restore kick))，其中时段tWR是由电子设备工程联合委员会(Joint Electron Device Engineering Council，JEDEC)的双倍数据速率存储器规范所定义，以及时段tWR是最后一次写入时脉的上升缘到所述预充电命令之间的时段。另外，时段tWR可以确保所述恢复踢击(restore kick)只有在写入周期完成后才可以开始。
因此，如图10所示，在时段tWR结束后，位线BL上的电平将被提升(也就是所述恢复踢击(restore kick))到电压VCCSAh，其中在图10的实施例中，电压VCCSAh等于(但不限于)1.1V且比电压VCCSA高。此时，请同时参照图10、图11，在对应储存节点SN的字线WL66被关闭之前，电压VCCSAh将被耦接于传感放大器80和位线BL，然后到储存节点SN，所以位线BL上的电平将从电压VCCSA提升到电压VCCSAh。因此，基于所述恢复踢击(restore kick)到电压VCCSAh，所以即使在所述写入操作期间，全域输入/输出路径GIO和数据线DL上的电平的都是电压VCCSA，但还是会有足够的电荷储存在储存节点SN中。另外，如图10所示的PRC为一预充电命令。
因为位线BL上的电平会从电压VCCSA(0.7V或其他比1.1V低的电压)提升到电压VCCSAh(1.1V)，所以本发明显然可以克服现有技术的漏电流的问题。也就是说即使写入数据XIO在全域输入/输出路径GIO、数据线DL和位线BL上的电平降低到0.7V，0.6V或更低，因为基于所述恢复踢击(restore kick)到电压VCCSAh而有足够的电荷储存在相关的储存节点上，所以本发明仍然不会出现漏电流的问题和数据失效。如图12所示，在所述写入操作时，写入数据XIO在全域输入/输出路径GIO、数据线DL和位线BL上的电平可以降低到0.7V(甚至0.6V或更低)，如此操作电流也会降低。例如，当写入数据XIO在全域输入/输出路径GIO、数据线DL和位线BL上的电平从1.1V降到0.7V(减少35％)，所述操作电流将从141mA减少到35mA，其中操作电流141mA是对应写入数据XIO在全域输入/输出路径GIO、数据线DL和位线BL上的电平保持在1.1V的情况。
另一方面，在所述读取操作期间，当读取数据对应于信号“ONE”(或高电平信号)时，在本发明的一实施例中，所述读取数据在全域输入/输出路径GIO和数据线DL上的电平可以高于电压VCCSA，例如电压VSSCAh。例如，如图12所示，所述读取数据(对应于信号“ONE”)在全域输入/输出路径GIO和数据线DL上的电平被设定为1.1V，且高于写入数据(对应信号“ONE”)在全域输入/输出路径GIO和数据线DL上的电平，其中所述写入数据(对应信号“ONE”)在全域输入/输出路径GIO和数据线DL上的电平被设定为电压VCCSA(例如0.7V)。同样地，应用于动态随机存取存储器操作的一控制信号和一地址信号的电平也被设定为1.1V(当对应信号“ONE”时)，且高于所述写入数据(对应信号“ONE”)在全域输入/输出路径GIO和数据线DL上的电平。
因此，在所述读取操作中，全域输入/输出路径GIO和数据线DL(或所述数据路径)上的电压振幅将不同于在所述写入操作中，全域输入/输出路径GIO和数据线DL(或所述数据路径)上的电压振幅。特别的是全域输入/输出路径GIO和/或数据线DL上的读取数据组(包含信号“ONE”和信号“ZERO”)的电压振幅高于全域输入/输出路径GIO和/或数据线DL上的写入数据组(包含信号“ONE”和信号“ZERO”)的电压振幅。另外，在本发明的一实施例中，应用于动态随机存取存储器操作(例如所述读取操作、所述写入操作或其他操作)的所述控制信号和所述位址信号的电压振幅将不同于或高于在所述写入操作中，所述数据路径上的电压振幅。
综上所述，本发明公开了具有与所述逻辑电路统一的主供电电压源的可持续的动态随机存取存储器。在所述动态随机存取存储器单元的所述存取晶体管关闭(或耦接于所述动态随机存取存储器单元的所述字线关闭)之前，可以将高于信号“ONE”(或高电平信号)的电平的第一电压恢复或储存到所述动态随机存取存储器单元。在所述存取晶体管关闭后，即使有漏电流通过所述存取晶体管，所述储存电容所储存的电荷仍可比现有的动态随机存取存储器的架构维持更长的一段时间。由于所述动态随机存取存储器电路的漏电流问题得到缓解，所以即使存在放缓的动态随机存取存储器技术演进，所述动态随机存取存储器的主供电电压源所提供的电压仍可以降低到1.0V～0.5V或更低。因此，所述主供电电压源提供给所述动态随机存取存储器的电平是和另一主供电电压源提供给所述外部逻辑电路的电平相同或是实质上相同。此外，因为所述主供电电压源提供给所述动态随机存取存储器的电平和所述另一主供电电压源提供给所述外部逻辑电路的电平之间的相容性可同时优化能源效率和性能同步，所以不仅提高了操作速度，而且节省了晶片的面积和功耗。此外，因为在所述数据路径上的写入数据的电压振幅低于在所述数据路径上的读取数据的电压振幅，所以所述写入操作的电流或功耗将被降低。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (32)

1.一种耦接于一外部逻辑电路和一主供电电压源的动态随机存取存储器，其特征在于包含：
一第一维持电压源，用于产生一第一电压，其中所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电平；及
一动态随机存取存储器核心电路，具有一动态随机存取存储器单元，其中所述动态随机存取存储器单元包含一存取晶体管和一储存电容；其中所述储存电容是选择性地耦接所述第一维持电压源；
其中所述主供电电压源提供给所述动态随机存取存储器的电平是和另一主供电电压源提供给所述外部逻辑电路的电平相同或是实质上相同。
2.如权利要求1所述的动态随机存取存储器，其特征在于另包含一输入/输出电路和介于所述输入/输出电路和所述动态随机存取存储器核心电路之间的一周边电路，其中施加在所述周边电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同。
3.如权利要求2所述的动态随机存取存储器，其特征在于施加在所述动态随机存取存储器核心电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同，且所述动态随机存取存储器核心电路内的所述晶体管异于所述存取晶体管。
4.如权利要求3所述的动态随机存取存储器，其特征在于应用在所述动态随机存取存储器中所述高电平信号的电平和所述主供电电压源提供给所述动态随机存取存储器的电平相同。
5.如权利要求1所述的动态随机存取存储器，其特征在于另包含一输入/输出电路和介于所述输入/输出电路和所述动态随机存取存储器核心电路之间的一周边电路，其中所述输入/输出电路没有一输入比较电路和一输出电平转换电路。
6.如权利要求1所述的动态随机存取存储器，其特征在于所述主供电电压源提供给所述动态随机存取存储器的所述电平是介于0.9V和0.5V之间。
7.如权利要求1所述的动态随机存取存储器，其特征在于另包含一字线，其中所述字线耦接于所述存取晶体管的栅极，所述字线于一第一时间区间与一第二时间区间被选择以开启所述存取晶体管，所述第二时间区间位于所述第一时间区间后，以及在所述第二时间区间，所述第一维持电压源电耦接于所述储存电容。
8.如权利要求7所述的动态随机存取存储器，其特征在于所述第一时间区间是一存取操作区间，以及所述第二时间区间是一恢复阶段。
9.如权利要求8所述的动态随机存取存储器，其特征在于在所述存取操作区间，一升压电压源电耦接于所述动态随机存取存储器的一位线。
10.一种耦接于一外部逻辑电路和一主供电电压源的动态随机存取存储器，包含：
一动态随机存取存储器核心电路具有一动态随机存取存储器单元，其中所述动态随机存取存储器单元包含一存取晶体管和一储存电容；
一输入/输出电路，耦接于所述外部逻辑电路；及
一周边电路，设置于所述输入/输出电路和所述动态随机存取存储器核心电路之间；
其特征在于还包含：
所述主供电电压源提供给所述动态随机存取存储器的电平是和另一主供电电压源提供给所述外部逻辑电路的电平相同或是实质上相同，以及所述主供电电压源提供给所述动态随机存取存储器的电平不大于0.9V。
11.如权利要求10所述的动态随机存取存储器，其特征在于施加在所述周边电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同。
12.如权利要求11所述的动态随机存取存储器，其特征在于施加在所述动态随机存取存储器核心电路内的一晶体管的漏极的一操作供电电压和所述主供电电压源提供给所述动态随机存取存储器的所述电平相同，且所述动态随机存取存储器核心电路内的所述晶体管异于所述存取晶体管。
13.如权利要求12所述的动态随机存取存储器，其特征在于应用在所述动态随机存取存储器中所述高电平信号的电平和所述主供电电压源提供给所述动态随机存取存储器的电平相同。
14.如权利要求10所述的动态随机存取存储器，其特征在于所述输入/输出电路没有一输入比较电路和一输出电平转换电路。
15.如权利要求10所述的动态随机存取存储器，其特征在于另包含：
一第一维持电压源，用于产生一第一电压，其中所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电平；及
一字线，耦接于所述存取晶体管的栅极，其中所述字线于一第一时间区间与一第二时间区间被选择以开启所述存取晶体管，所述第二时间区间位于所述第一时间区间后，以及在所述第二时间区间，所述第一维持电压源电耦接于所述储存电容。
16.如权利要求15所述的动态随机存取存储器，其特征在于所述第一时间区间是一存取操作区间，以及所述第二时间区间是一恢复阶段。
17.一种存储器系统，包含：
一动态随机存取存储器晶片；及
一逻辑晶片，电耦接于所述动态随机存取存储器晶片；
其特征在于还包含：
一主供电电压源提供给所述动态随机存取存储器晶片的电平是和另一主供电电压源提供给所述逻辑晶片的电平相同或是实质上相同，且所述主供电电压源提供给所述动态随机存取存储器晶片的电平不大于0.9V。
18.如权利要求17所述的存储器系统，其特征在于所述动态随机存取存储器晶片包含一动态随机存取存储器电路，所述逻辑晶片包含一逻辑电路和一实体层电路，提供给所述动态随机存取存储器晶片的所述主供电电压源也提供给所述动态随机存取存储器电路，以及提供给所述逻辑晶片的所述另一主供电电压源也提供给所述逻辑电路和所述实体层电路。
19.如权利要求17所述的存储器系统，其特征在于另包含一基础晶片，其中所述基础晶片电耦接于所述动态随机存取存储器晶片，以及所述主供电电压源提供给所述动态随机存取存储器晶片的电平是和另一主供电电压源提供给所述基础晶片的电平相同或是实质上相同。
20.如权利要求19所述的存储器系统，其特征在于所述动态随机存取存储器晶片包含一动态随机存取存储器电路，所述逻辑晶片包含一逻辑电路，以及所述基础晶片包含一实体层电路；其中提供给所述动态随机存取存储器晶片的所述主供电电压源也提供给所述动态随机存取存储器电路，提供给所述逻辑晶片的所述另一主供电电压源也提供给所述逻辑电路，以及提供给所述基础晶片的所述主供电电压源也提供给所述实体层电路。
21.如权利要求17所述的存储器系统，其特征在于所述动态随机存取存储器晶片包含一动态随机存取存储器单元和一第一维持电压源，所述动态随机存取存储器单元包含一储存电容和一存取晶体管，所述第一维持电压源产生一第一电压，以及所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电平，其中所述第一维持电压源在所述存取晶体管关闭前耦接于所述储存电容。
22.如权利要求21所述的存储器系统，其特征在于所述动态随机存取存储器另包含一输入/输出电路和介于所述输入/输出电路和所述动态随机存取存储器单元之间的一周边电路，以及所述输入/输出电路没有一输入比较电路和一输出电平转换电路。
23.如权利要求17所述的存储器系统，其特征在于另包含一实体层电路，其中所述实体层电路包含一输入/输出实体层电路，以及所述输入/输出实体层电路没有一输入比较电路和一输出电平转换电路。
24.一种动态随机存取存储器，包含：
一动态随机存取存储器单元，包含一存取晶体管和一储存电容；
一传感放大器，通过一位线耦接于所述动态随机存取存储器单元；及
一数据路径，耦接于所述传感放大器；
其特征在于还包含：
在一高电平信号被写入所述储存电容的过程中，在所述数据路径上的所述高电平信号的电平小于储存在所述储存电容中的所述高电平信号的电平，且在所述数据路径上的所述高电平信号的电平是介于0.9V和0.5V之间。
25.如权利要求24所述的动态随机存取存储器，其特征在于仅有在由一电子设备工程联合委员会的双倍数据速率存储器规范所定义的一预定时间后，所述高电平信号的电平才会被储存于所述储存电容。
26.如权利要求24所述的动态随机存取存储器，其特征在于所述数据路径包含一全域输入/输出路径和一数据线，以及在所述全域输入/输出路径上或在所述数据线上的所述高电平信号的电平是介于0.7V和0.5V之间。
27.一种动态随机存取存储器，包含：
一动态随机存取存储器单元，包含一存取晶体管和一储存电容；
一传感放大器，通过一位线耦接于所述动态随机存取存储器单元；及
一数据路径，耦接于所述传感放大器；
其特征在于还包含：
在所述数据路径上对应一高电平信号的读取数据的电平高于在所述数据路径上对应另一高电平信号的写入数据的电平。
28.如权利要求27所述的动态随机存取存储器，其特征在于所述写入数据是储存在所述储存电容，以及储存在所述储存电容中的所述写入数据的一电平高于在所述数据路径上的所述写入数据的电平。
29.如权利要求27所述的动态随机存取存储器，其特征在于在所述数据路径上对应所述高电平信号的读取数据的电平是介于1.2V和1.0V之间，以及在所述数据路径上对应所述另一高电平信号的写入数据的电平是介于0.9V和0.5V之间。
30.一种动态随机存取存储器，包含：
一动态随机存取存储器单元，包含一存取晶体管和一储存电容；
一传感放大器，通过一位线耦接于所述动态随机存取存储器单元；及
一数据路径，耦接于所述传感放大器；
其特征在于还包含：
在一读取操作期间，一全域输入/输出路径上或在一数据线上的一电压振幅大于在一写入操作期间，所述全域输入/输出路径上或所述数据线上的一电压振幅。
31.如权利要求30所述的动态随机存取存储器，其特征在于在所述读取操作期间，所述全域输入/输出路径上或所述数据线上的所述电压振幅是介于1.2V和1.0V之间，以及在所述写入操作期间，所述全域输入/输出路径上或所述数据线上的所述电压振幅是介于0.8V和0.6V之间。
32.如权利要求30所述的动态随机存取存储器，其特征在于应用于所述动态随机存取存储器操作的一控制信号和一地址信号的电压振幅大于在所述写入操作期间，所述全域输入/输出路径上或所述数据线上的所述电压振幅。
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