TWI815481B - 有與邏輯電路統一的主供電電壓源的動態隨機存取記憶體 - Google Patents

有與邏輯電路統一的主供電電壓源的動態隨機存取記憶體 Download PDF

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Abstract

耦接於外部邏輯電路和主供電電壓源的動態隨機存取記憶體。該動態隨機存取記憶體包含第一維持電壓源和動態隨機存取記憶體核心電路。該第一維持電壓源用於產生第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中高電位信號的電壓位準。該動態隨機存取記憶體核心電路具有動態隨機存取記憶體單元，其中該動態隨機存取記憶體單元包含存取電晶體和儲存電容。該儲存電容是選擇性地耦接該第一維持電壓源。該主供電電壓源提供給該動態隨機存取記憶體的電壓位準是和另一主供電電壓源提供給該外部邏輯電路的電壓位準相同或是實質上相同。

Description

有與邏輯電路統一的主供電電壓源的動態隨機存取記憶體
本發明是有關於一種動態隨機存取記憶體，尤指一種具有與外部邏輯電路統一或相容的主供電電壓源的動態隨機存取記憶體。
現有技術中，最廣泛使用的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)單元(cell)包含一存取電晶體和一儲存電容，其中存取電晶體的源極連接儲存電容，而存取電晶體的汲極則連接一位元線。位元線耦接第一級感測放大器，而第一級感測放大器從動態隨機存取記憶體單元所讀出(READ out)的信號通過行開關(column switches)後，再傳送至一第二級感測放大器，其中第二級感測放大器連接輸入/輸出線(也就是數據線)。該動態隨機存取記憶體在寫入操作(WRITE operation)期間，由輸入/輸出緩衝器所驅動的信號會被穩定在數據線，以及該數據線會進一步通過該第一級傳感放大器穩定該輸入/輸出緩衝器所驅動的信號以使正確的信號通過該存取電晶體寫入至該儲存電容。在該存取電晶體的主動模式(active mode，也就是該存取電晶體的開啟期間)期間，該存取電晶體負責該儲存電容的讀出操作(READ operation)或該儲存電容的寫入操作(WRITE operation)，以及在該存取電晶體的非主動模式(inactive mode，也就是該存取電晶體關閉期間)，該存取電晶體可避免該儲存電容所儲存的 數據遺失。
在現有技術中，該存取電晶體被設計具有一高的臨界電壓以最小化通過該存取電晶體的漏電流，但隨之而來的缺點是當該存取電晶體開啟時，該存取電晶體的性能降低。因此，連接該存取電晶體的閘極的字元線必須被升壓或連接至一高的電壓VPP(通常來自一字元線驅動器)以允許該存取電晶體具有高驅動能力而將信號寫入至該儲存電容，其中電壓VPP是通過該字元線驅動器載入至該字元線或該存取電晶體的閘極。因為電壓VPP是施加在該存取電晶體的一高壓應力，所以該存取電晶體的閘極的電介質材料(例如，一氧化層或一高電介常數材料)必須比應用至該動態隨機存取記憶體的其他支援電路或週邊電路(例如命令解碼器，位址解碼器和其他輸入/輸出電路等)的閘極的電介質材料還要厚。因此，該存取電晶體的設計面臨不是只能維持高性能就是只能維持高可靠性的挑戰，且須在該存取電晶體的可靠性和性能之間進行了艱難的權衡取捨。然而在現有技術中，該存取電晶體的設計更專注于達成該存取電晶體的高可靠性，卻同時必須犧牲該存取電晶體的性能。
總結而言，關於該存取電晶體的設計，該存取電晶體必須具有該高的臨界電壓以降低該存取電晶體的漏電流(其中降低該存取電晶體的漏電流有助於延長該儲存電容中所儲存的電荷的保留時間)，具有厚的閘極電介質材料以承受高的字元線電壓(例如電壓VPP)，以及犧牲該存取電晶體的性能。因此，通過該存取電晶體對該儲存電容寫入一高電位信號(也就是信號“ONE”，其中信號“ONE”通常對應如圖1A所示的電壓VCCSA)將會花較長的時間達到或無法完全達到信號“ONE”所對應的電壓VCCSA。也就是說將信號“ONE”所對應的電壓VCCSA完全寫入至該儲存電容所耗費的寫入時間(WRITE time)將較長。
另外，請再參照圖1A，其中圖1A是說明動態隨機存取記憶體單元最常用的設計的示意圖，其中該動態隨機存取記憶體單元包含存取電晶體11和儲存電容12。存取電晶體11的閘極耦接於一字元線WL，感測放大器20通過一位元線BL耦接於存取電晶體11。該動態隨機存取記憶體單元在寫入模式(WRITE mode)期間利用存取電晶體11做為一開關以控制電荷通過位元線BL儲存至儲存電容12，或是在讀取模式(READ mode)期間傳送儲存電容12所儲存的電荷至位元線BL，其中多個動態隨機存取記憶體單元分別連接位元線BL。例如，感測放大器20在該讀取模式期間通過該放大動態隨機存取記憶體單元傳送至位元線BL的信號以閂鎖信號“ONE”(其中信號“ONE”可例如為1.2V，信號“ONE”通常為感測放大器20所提供的電壓VCCSA)或信號“ZERO”(其中信號“ZERO”可例如為0V，信號“ZERO”通常為感測放大器20所提供的電壓VSS)，或者在該寫入模式期間，外界寫入信號“ONE”或信號“ZERO”至感測放大器20以儲存正確的信號至該動態隨機存取記憶體單元的儲存電容12。
請參照圖1B，圖1B是說明動態隨機存取記憶體單元在存取(讀取或寫入)操作期間的相關信號的波形的示意圖。例如，該動態隨機存取記憶體單元(25奈米(nm)製程)的設計通常具有下列與動態隨機存取記憶體單元陣列的設計相關的參數：位元線BL上的信號“ONE”的電壓為1.2V，字元線WL上的開啟電壓為2.7V(也就是電壓VPP為2.7V)以及字元線WL上的待機電壓約為-0.3V，該動態隨機存取記憶體單元的臨界電壓的範圍介於0.7V和0.9V之間，存取電晶體11的閘極的電介質材料必須承受2.7V的電壓強度(其中在老化應力(burn-in stress)的條件下，存取電晶體11的閘極的電介質材料更必須承受3.4V的電壓強度以維持可接受的可靠性裕度(reliability margin))，以及必須採用厚的存取電晶體11的閘極的電 介質材料，其中厚的存取電晶體11的閘極的電介質材料會犧牲存取電晶體11的性能。
如圖1B所示，儲存電容12在一開始是處於一待機模式(standby made)或該非啟動模式(也就是說此時存取電晶體11關閉)，且字元線WL上的電壓為-0.3V(待機電壓)。位元線BL和一位元線BLB上的電壓被等化(equalized)在電壓VCCSA的一半(即0.6V)。當儲存電容12進入該主動模式(也就是存取電晶體11開啟)時，字元線WL上的電壓從該待機電壓(-0.3V)被提升至電壓VPP(例如2.7V)，其中電壓VPP遠大於電壓VCCSA(1.2V)和存取電晶體11的臨界電壓VT(可為0.7V或0.8V)的總和以在存取電晶體11的閘源極電壓(例如2.7V-1.2V-0.8V=0.7V)上提供足夠大的驅動力。另外，因為存取電晶體11開啟，所以位元線BL可耦接儲存電容12。如圖1B所示，在該存取(讀出或寫入)操作期間，字元線WL上的電壓持續維持在電壓VPP，且在該存取操作期間之後是伴隨著一恢復階段(RESTORE phase)。在該恢復階段，感測放大器20將根據儲存電容12所儲存的信號“ONE”或信號“ZERO”對儲存電容12再充電。在該恢復階段後，字元線WL上的電壓將從電壓VPP下拉至該待機電壓(-0.3V)，導致存取電晶體11再次處於該非主動模式。
比起應用至該動態隨機存取記憶體的週邊電路中的電晶體，電壓VPP所造成的高壓應力將使得存取電晶體11被設計成具有較厚的閘極氧化層或閘極絕緣層，然而存取電晶體11較厚的閘極氧化層或閘極絕緣層將降低存取電晶體11的性能(例如存取電晶體11的短通道效應更嚴重，存取電晶體11的開啟/關閉電流的比值更小，以及衡量存取電晶體11的開啟/關閉的回應能力的擺幅斜率(swing slope)變差等)。另外，雖然存取電晶體11的臨界電壓是比應用在該動態隨 機存取記憶體單元的週邊電路中的電晶體的臨界電壓還要高，但在該待機模式或該非激活模式期間，通過存取電晶體11的漏電流仍然很大到可降低儲存電容12中用於感測所需的儲存電荷。在12奈米或7奈米的鰭式場效電晶體(fin field-effect transistor,FinFET)製程技術中，當電壓VCCSA較低(例如0.6)時，存取電晶體11在該待機模式或該非激活模式期間的漏電流會變得更嚴重。因此，一主供電電壓源提供給該動態隨機存取記憶體的電壓位準或應用在該動態隨機存取記憶體的電壓VCCSA應保持在一定的電壓位準。
另一方面，用於高性能計算或人工智慧(AI)系統的積體電路系統是由多個動態隨機存取記憶體晶片和一個邏輯晶片組成。該邏輯晶片現在可以通過使用10奈米的製程節點，或7奈米的製程節點和朝向5奈米發展的製程節點在矽晶圓上製造。上述製程節點基本上遵循摩爾定律，以及可通過元件微縮設計在每一個製程節點的特定區域內增加2倍的電晶體。但是能夠遵循摩爾定律的關鍵在於3D電晶體結構的發明和執行(例如：全繞式閘極(gate around)，三閘極(Tri-gate)或鰭式場效電晶體(FinFET))。此外，3D形狀或結構的電晶體確實提供了高性能、低漏電流和高可靠性等優點。
然而，在45奈米製程節點之後，動態隨機存取記憶體的微縮技術放緩，尤其在25奈米製程節點之後，十幾奈米的引入需要比摩爾定律預測的動態隨機存取記憶體歷史上每個製程節點需要兩年的時間長得多。一個關鍵原因在於3D動態隨機存取記憶體採用堆疊式電容結構，其中該堆疊式電容結構需要在電晶體結構形成後的高溫製程步驟。因此，該3D動態隨機存取記憶體內的電晶體的源極和汲極很難被控制得像電晶體微縮規則要求的那樣淺。因此，大多數動態隨機存取記憶體產品沒有採用廣泛使用在20奈米以下邏輯製程節點的相同 製程技術。
更糟糕的是，當邏輯/單晶片系統(System on Chip,SoC)的性能可通過10奈米以下的製程技術和設計技術得到高速的進展，特別是由於3D三閘極電晶體結構的使用和改進，所以放緩的動態隨機存取記憶體的技術演進將使得眾所周知的記憶體牆(Memory-Wall)效應(實際上是動態隨機存取記憶體牆(DRAM-Wall))變得更糟，其中該記憶體牆降低了邏輯電路和記憶體之間的數據傳輸速率。數據頻寬和隨機存取時間的性能差距越來越大，導致傳統的動態隨機存取記憶體無法作為向邏輯/單晶片系統提供數據或儲存數據的載體。
為了解決該記憶體牆的問題，動態隨機存取記憶體技術的發展導向了3D-動態隨機存取記憶體技術，即高頻寬記憶體(High Bandwidth Memory,HBM)。然而，在由電子設備工程聯合委員會(Joint Electron Device Engineering Council,JEDEC)發佈的高頻寬記憶體標準中，該主供電電壓源提供給該動態隨機存取記憶體的電壓Vdd被定義為1.2V，其中該主供電電壓源是該動態隨機存取記憶體的外部電源。另一方面，應用在該邏輯晶片中三閘極電晶體的主供電電壓源所提供的電壓為0.6至0.7V。如圖1C所示，動態隨機存取記憶體電路100包含一輸入/輸出電路110(包含信號位準轉換電路，驅動阻抗調諧電路等)、一周邊電路120(包含命令/位址解碼器等)和一動態隨機存取記憶體核心電路130(包含動態隨機存取記憶體單元陣列等)。在動態隨機存取記憶體電路100和邏輯電路300之間有一個實體層電路(有時稱為實體層)200，其中實體層電路200還包含一輸入/輸出實體層電路210(也包含信號位準轉換電路，以及驅動阻抗調諧電路等)和一邏輯實體層電路220。另外，邏輯實體層電路220是用以和一邏輯電路300通信。 由於動態隨機存取記憶體電路100的製程技術演進速度減慢和漏電流問題，所以動態隨機存取記憶體電路100的外部供電電壓源所提供的電壓Va可介於2.5V~1.1V之間，但邏輯電路300的外部供電電壓源所提供的電壓Va'則可介於0.9V~0.6V之間。例如，電壓Va是動態隨機存取記憶體電路100的外部電壓，且電壓Va可被動態隨機存取記憶體電路100用來產生各種電壓，例如前面提到的電壓VCCSA，電壓1/2VCCSA，和電壓VPP等，其中電壓VCCSA的電壓位準可與電壓Va的電壓位準相同或不同
由於電壓Va與電壓Va'之間的差異，所以如圖1D所示，在傳統的動態隨機存取記憶體電路中，動態隨機存取記憶體電路100的輸入/輸出電路110將包含一輸出電位轉換電路和一輸入比較器，其中該輸出電位轉換電路是用以調高或調低動態隨機存取記憶體電路100的輸出信號的電壓位準至一預定位準，且該預定位準是實體層電路200的輸入/輸出層電路210可以接受的。此外，該輸入比較器可將來自實體層電路200的輸入信號與參考電壓Vref進行比較，並轉換為相對應的信號DQ。同理，如圖1E所示，輸入/輸出實體電路210也包含一個輸入比較器和一輸出電位轉換電路，其中輸入/輸出實體電路210的輸出電位轉換電路是用以將來自實體層電路200的輸出信號的電壓位準調高或調低至動態隨機存取記憶體電路100的輸入/輸出電路110可接受的預定位準。輸入/輸出實體電路210的輸入比較器可將來自動態隨機存取記憶體電路100的輸入信號與另一個參考電壓Vref'進行比較，並轉換為相對應的信號DQ'。因此，因為動態隨機存取記憶體電路100的外部供電電壓源所提供的電壓Va和邏輯電路300的外部供電電壓源所提供的電壓Va'之間的不相容性，導致在優化能源效率和性能同步方面出現困難。
另外，請參照圖1F，圖1F是說明傳統低功率的動態隨機存取記憶體單元在寫入操作期間的相關信號的波形的示意圖，其中以一寫入數據XIO(例如信號“ONE”或高電位信號)將被一數據輸入電路DI接收，然後被傳送到具有重負載的一全域輸入/輸出路徑GIO，以及寫入數據XIO在全域輸入/輸出路徑GIO的電壓位準為1.1V(例如應用在該動態隨機存取記憶體單元的感測放大器的電壓VCCSA)為例。然後在全域輸入/輸出路徑GIO上的寫入數據XIO將被傳送到一數據線感測放大器70，其中數據線感測放大器70傳送寫入數據XIO至主要數據線路徑(也就是一數據線DL和一互補數據線DLB)。然而該主要數據線路徑也還是具有重負載，以及寫入數據XIO在數據線DL的電壓位準也為1.1V。然後在數據線DL的寫入數據XIO將被傳送到一記憶體陣列75，其中寫入數據XIO通過位元線BL將被儲存至記憶體陣列75中的一相關的儲存節點。如圖1F所示，寫入數據XIO在位元線BL的電壓位準通常為1.1V，且全域輸入/輸出路徑GIO和數據線DL是數據路徑的部分。為了滿足低功耗，寫入數據XIO在全域輸入/輸出路徑GIO的電壓位準，寫入數據XIO在數據線DL的電壓位準，以及寫入數據XIO在位元線BL的電壓位準應盡可能降低，例如1.1V。然而，儲存在該相關的儲存節點上的較低電壓將遭受嚴重的漏電流問題並導致儲存的數據失效。
本發明的一實施例提供一種耦接於一外部邏輯電路和一主供電電壓源的動態隨機存取記憶體。該動態隨機存取記憶體包含一第一維持電壓源和一動態隨機存取記憶體核心電路。該第一維持電壓源用於產生一第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓位準。該動態隨機存取記憶體核心電路具有一動態隨機存取記憶體單元，其中該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該儲存電容是選擇性地耦 接該第一維持電壓源。該主供電電壓源提供給該動態隨機存取記憶體的電壓位準是和另一主供電電壓源提供給該外部邏輯電路的電壓位準相同或是實質上相同。
在本發明的一實施例中，該動態隨機存取記憶體另包含一輸入/輸出電路和介於該輸入/輸出電路和該動態隨機存取記憶體核心電路之間的一周邊電路，其中施加在該周邊電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準相同。
在本發明的一實施例中，施加在該動態隨機存取記憶體核心電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準相同，且該動態隨機存取記憶體核心電路內的該電晶體異於該存取電晶體。
在本發明的一實施例中，應用在該動態隨機存取記憶體中該高電位信號的電壓位準和該主供電電壓源提供給該動態隨機存取記憶體的電壓位準相同。
在本發明的一實施例中，該動態隨機存取記憶體另包含一輸入/輸出電路和介於該輸入/輸出電路和該動態隨機存取記憶體核心電路之間的一周邊電路，其中該輸入/輸出電路沒有一輸入比較電路和一輸出電位轉換電路。
在本發明的一實施例中，該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準是介於0.9V和0.5V之間。
在本發明的一實施例中，該動態隨機存取記憶體另包含一字元線，其中該字元線耦接於該存取電晶體的閘極，該字元線於一第一時間區間與一第二時間區間被選擇以開啟該存取電晶體，該第二時間區間位於該第一時間區間後，以及在該第二時間區間，該第一維持電壓源電耦接於該儲存電容。
在本發明的一實施例中，該第一時間區間是一存取操作區間，以及該第二時間區間是一恢復階段。
在本發明的一實施例中，在該存取操作區間，一升壓電壓源(kicking charge source)電耦接於該動態隨機存取記憶體的一位元線。
本發明的另一實施例提供一種耦接於一外部邏輯電路和一主供電電壓源的動態隨機存取記憶體。該動態隨機存取記憶體包含一動態隨機存取記憶體核心電路、一輸入/輸出電路和一周邊電路。該動態隨機存取記憶體核心電路具有一動態隨機存取記憶體單元，其中該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該輸入/輸出電路耦接於該外部邏輯電路。該周邊電路設置於該輸入/輸出電路和該動態隨機存取記憶體核心電路之間。該主供電電壓源提供給該動態隨機存取記憶體的電壓位準是和另一主供電電壓源提供給該外部邏輯電路的電壓位準相同或是實質上相同，以及該主供電電壓源提供給該動態隨機存取記憶體的電壓位準不大於0.9V。
在本發明的一實施例中，施加在該周邊電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準 相同。
在本發明的一實施例中，施加在該動態隨機存取記憶體核心電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準相同，且該動態隨機存取記憶體核心電路內的該電晶體異於該存取電晶體。
在本發明的一實施例中，應用在該動態隨機存取記憶體中該高電位信號的電壓位準和該主供電電壓源提供給該動態隨機存取記憶體的電壓位準相同。
在本發明的一實施例中，該輸入/輸出電路沒有一輸入比較電路和一輸出電位轉換電路。
在本發明的一實施例中，該動態隨機存取記憶體另包含一第一維持電壓源和一字元線。該第一維持電壓源用於產生一第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓位準。該字元線耦接於該存取電晶體的閘極，其中該字元線於一第一時間區間與一第二時間區間被選擇以開啟該存取電晶體，該第二時間區間位於該第一時間區間後，以及在該第二時間區間，該第一維持電壓源電耦接於該儲存電容。
在本發明的一實施例中，該第一時間區間是一存取操作區間，以及該第二時間區間是一恢復階段。
本發明的另一實施例提供一種記憶體系統。該記憶體系統包含一動態隨機存取記憶體晶片和一邏輯晶片。該邏輯晶片電耦接於該動態隨機存取記憶體晶片。一主供電電壓源提供給該動態隨機存取記憶體晶片的電壓位準是和另一主供電電壓源提供給該邏輯晶片的電壓位準相同或是實質上相同，且該主供電電壓源提供給該動態隨機存取記憶體晶片的電壓位準不大於0.9V。
在本發明的一實施例中，該動態隨機存取記憶體晶片包含一動態隨機存取記憶體電路，該邏輯晶片包含一邏輯電路和一實體層電路，提供給該動態隨機存取記憶體晶片的該主供電電壓源也提供給該動態隨機存取記憶體電路，以及提供給該邏輯晶片的該另一主供電電壓源也提供給該邏輯電路和該實體層電路。
在本發明的一實施例中，該記憶體系統另包含一基礎晶片(based chip)，其中該基礎晶片電耦接於該動態隨機存取記憶體晶片，以及該主供電電壓源提供給該動態隨機存取記憶體晶片的電壓位準是和另一主供電電壓源提供給該基礎晶片的電壓位準相同或是實質上相同。
在本發明的一實施例中，該動態隨機存取記憶體晶片包含一動態隨機存取記憶體電路，該邏輯晶片包含一邏輯電路，以及該基礎晶片包含一實體層電路；其中提供給該動態隨機存取記憶體晶片的該主供電電壓源也提供給該動態隨機存取記憶體電路，提供給該邏輯晶片的該另一主供電電壓源也提供給該邏輯電路，以及提供給該基礎晶片的該主供電電壓源也提供給該實體層電路。
在本發明的一實施例中，該動態隨機存取記憶體晶片包含一動態隨 機存取記憶體單元和一第一維持電壓源，該動態隨機存取記憶體單元包含一儲存電容和一存取電晶體，該第一維持電壓源產生一第一電壓，以及該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓位準，其中該第一維持電壓源在該存取電晶體關閉前耦接於該儲存電容。
在本發明的一實施例中，該動態隨機存取記憶體另包含一輸入/輸出電路和和介於該輸入/輸出電路和該動態隨機存取記憶體單元之間的一周邊電路，以及該輸入/輸出電路沒有一輸入比較電路和一輸出電位轉換電路。
在本發明的一實施例中，該記憶體系統另包含一實體層電路，其中該實體層電路包含一輸入/輸出實體層電路，以及該輸入/輸出實體層電路沒有一輸入比較電路和一輸出電位轉換電路。
本發明的另一實施例提供一種動態隨機存取記憶體。該動態隨機存取記憶體包含一動態隨機存取記憶體單元、一感測放大器和一數據路徑。該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該感測放大器通過一位元線耦接於該動態隨機存取記憶體單元。該數據路徑耦接於該感測放大器。在一高電位信號被寫入該儲存電容的過程中，在該數據路徑上的該高電位信號的電壓位準小於儲存在該儲存電容中的該高電位信號的電壓位準，且在該數據路徑上的該高電位信號的電壓位準是介於0.9V和0.5V之間。
在本發明的一實施例中，僅有在由一電子設備工程聯合委員會(Joint Electron Device Engineering Council,JEDEC)的雙倍數據速率記憶體規範所 定義的一預定時間後，該高電位信號的電壓位準才會被儲存於該儲存電容。
在本發明的一實施例中，該數據路徑包含一全域輸入/輸出路徑(global I/O path)和一數據線，以及在該全域輸入/輸出路徑上或在該數據線上的該高電位信號的電壓位準是介於0.7V和0.5V之間。
本發明的另一實施例提供一種動態隨機存取記憶體。該動態隨機存取記憶體包含一動態隨機存取記憶體單元、一感測放大器和一數據路徑。該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該感測放大器通過一位元線耦接於該動態隨機存取記憶體單元。該數據路徑耦接於該感測放大器。在該數據路徑上對應一高電位信號的讀取數據的電壓位準高於在該數據路徑上對應另一高電位信號的寫入數據的電壓位準。
在本發明的一實施例中，該寫入數據是儲存在該儲存電容，以及儲存在該儲存電容中的該寫入數據的一電壓位準高於在該數據路徑上的該寫入數據的電壓位準。
在本發明的一實施例中，在該數據路徑上對應該高電位信號的讀取數據的電壓位準是介於1.2V和1.0V之間，以及在該數據路徑上對應該另一高電位信號的寫入數據的電壓位準是介於0.9V和0.5V之間。
本發明的另一實施例提供一種動態隨機存取記憶體。該動態隨機存取記憶體包含一動態隨機存取記憶體單元、一感測放大器和一數據路徑。該動 態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該感測放大器通過一位元線耦接於該動態隨機存取記憶體單元。該數據路徑耦接於該感測放大器。在一讀取操作期間，一全域輸入/輸出路徑上或在一數據線上的一電壓振幅大於在一寫入操作期間，該全域輸入/輸出路徑上或該數據線上的一電壓振幅。
在本發明的一實施例中，在該讀取操作期間，該全域輸入/輸出路徑上或該數據線上的該電壓振幅是介於1.2V和1.0V之間，以及在該寫入操作期間，該全域輸入/輸出路徑上或該數據線上的該電壓振幅是介於0.8V和0.6V之間。
在本發明的一實施例中，應用於該動態隨機存取記憶體操作的一控制信號和一地址信號的電壓振幅大於在該寫入操作期間，該全域輸入/輸出路徑上或該數據線上的該電壓振幅。
11、66:存取電晶體
12:儲存電容
13、14、23、24:開關
20、41、42、80:感測放大器
21:電壓均衡電路
30:預充電脈衝信號
70:數據線感測放大器
75:記憶體陣列
100、500:動態隨機存取記憶體電路
110、210、510:輸入/輸出電路
120、520:周邊電路
130、530:動態隨機存取記憶體核心電路
141:清除電路
142:開關電路
143:比較器電路
200、400:實體層電路
210、410:輸入/輸出實體層電路
220、420:邏輯實體層電路
300:邏輯電路
ACM:啟動指令
BL、BLB、BL1、BL9、BL1B、BL9B:位元線
BS100:位元開關
DQ、DQ':信號
DL:數據線
DLB:互補數據線
DI:數據輸入電路
EN1、EN2、EN3:控制信號
GIO:全域輸入/輸出路徑
K1、K2、K3、K4:踢擊期間
LSLP、LSLN:節點
N3、N4、N7、N8:N型金氧半電晶體
P1、P2、P5、P6:P型金氧半電晶體
RC:讀取指令
Sec:存儲區
SN1、SN9、SN:儲存節點
T0、T1、T2、T3:時間
tWR:時段
VREF、Vref':參考電壓
VCCSA、VSS、VBl、VPP、M1、M2、K、△N 、VCCSAh: 電壓
VT:臨界電壓
Vpl:共同電壓
VHSA:第三電壓
WL、WL00、WL66:字元線
XIO:寫入數據
圖1A是說明該動態隨機存取記憶體單元最常用的設計的示意圖。
圖1B是說明該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖。
圖1C是說明在現有技術中邏輯電路、實體層電路和動態隨機存取記憶體電路的功能方塊示意圖。
圖1D是說明在現有技術中該動態隨機存取記憶體電路的輸入/輸出電路的功能方塊示意圖。
圖1E是說明在現有技術中該實體層電路的輸入/輸出實體層電路的功能方塊示意圖。
圖1F是說明傳統低功率的動態隨機存取記憶體單元在寫入操作期間的相關信號的波形的示意圖。
圖2是本發明的第一實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖。
圖3A是說明感測放大器選擇性地耦接於一第一維持電壓源的示意圖。
圖3B是說明感測放大器選擇性地耦接於該第二維持電壓源的示意圖
圖4是本發明的第二實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖。
圖5是本發明的第三實施例所公開的用於預充電操作的電路和功能方塊的示意圖
圖6是說明耦接於該第一動態隨機存取記憶體單元的感測放大器在該預充電操作中的示意圖。
圖7是本發明的第四實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8A是本發明的第五實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8B是本發明的另一實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8C是本發明的另一實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8D是本發明的第六實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8E是說明在該動態隨機存取記憶體單元的操作期間位元線上的電壓和該踢擊 期間的關係示意圖。
圖9A是本發明的一實施例所公開的邏輯電路、實體層電路和動態隨機存取記憶體電路的功能方塊示意圖。
圖9B是本發明的一實施例所公開的該動態隨機存取記憶體電路的輸入/輸出電路的功能方塊示意圖。
圖9C是本發明的一實施例所公開的該實體層電路的輸入/輸出實體層電路的功能方塊示意圖。
圖10是說明在本發明的一實施例中，在該動態隨機存取記憶體單元的寫入操作過程中的相關信號波形的示意圖。
圖11是說明在該動態隨機存取記憶體單元的寫入操作過程中應用於該感測放大器選擇性地耦接於兩個分開的電壓的電路的示意圖。
圖12是說明在該讀取操作期間和該寫入操作期間，在該數據路徑上的電壓振幅的示意圖。
本發明揭露一種具有維持存取架構的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，其中維持電壓源在該動態隨機存取記憶體單元所包含的存取電晶體關閉之前，電耦接於該動態隨機存取記憶體單元所包含的儲存電容，以及該維持電壓源所提供的電壓位準是高於應用於該動態隨機存取記憶體中的一常規高電位信號(即一信號“ONE”)電壓值，或低於應用於該動態隨機存取記憶體中的一常規低電位信號(即一信號“ZERO”)電壓值。又於該動態隨機存取記憶體進行其他特定操作時(例如自動預充電階段(auto-precharge phase)，回復階段(RESTORE phase)，刷新階段(refresh phase)，以及預充電階段)將使該動態隨機存取記憶體單元中存取電晶體被開啟。因此，在該存取電晶體 開啟期間，該維持電壓源將電耦接至該動態隨機存取記憶體單元的該儲存電容，所以即使在該存取電晶體關閉後仍有漏電流通過該存取電晶體，但該儲存電容所儲存的電荷仍可比現有的動態隨機存取記憶體的架構維持更長的一段時間。
本發明的第一實施例：
圖2是說明第一實施例的動態隨機存取記憶體單元在存取(讀取或寫入)操作期間的相關信號的波形的示意圖，其中該動態隨機存取記憶體單元可參照圖1A。如圖2所示，該動態隨機存取記憶體在一開始是處於一待機模式(standby mode)，且字元線WL被偏壓在一待機電壓(-0.3V)以完全關閉存取電晶體11。在該第一實施例中，電壓VCCSA為1.2V，電壓VSS為0V，信號“ONE”(也就是一高電位信號)為1.2V，以及信號“ZERO”(也就是一低電位信號，且等於地端所具有的電位)為0V。另外，在該第一實施例中，位元線BL和位元線BLB上的電壓被均等在0.6V，也就是說位元線BL和位元線BLB上的電壓被均等在介於信號“ONE”(1.2V)和信號“ZERO”(0V)之間。
在一時間T0，字元線WL上的電壓將從待機電壓(-0.3V)提升至電壓VPP(2.7V)以開啟存取電晶體11，其中電壓VPP(2.7V)是遠大於電壓VCCSA(1.2V)和存取電晶體11的臨界電壓VT(0.8V)的總和，也就是說電壓VPP(2.7V)可為開啟的存取電晶體11提供足夠的驅動力以將信號“ONE”或信號“ZERO”傳送到位元線BL和位元線BLB。然後感測放大器20被啟動以放大位元線BL和位元線BLB上的信號直到位元線BL和位元線BLB上的信號被發展到一定大小。在一時間T1之後，可執行讀取操作(通過感測放大器20放大位元線BL和位元線BLB上從動態隨機存取記憶體單元所讀取的信號)，或該寫入操作(外界寫入信號“ONE”或信號 “ZERO”至感測放大器20以儲存正確的信號至該動態隨機存取記憶體單元的儲存電容12)。當然除了該讀取操作和該寫入操作外，其他動態隨機存取記憶體的操作也可在時間T1後執行。也就是說在時間T1到一時間T2之間，該動態隨機存取記憶體單元可以執行該存取操作，其中時間T1到時間T2之間的時間區間為一第一時間區間。
在時間T2後的該回復階段，電壓VPP持續從字元線WL載入至存取電晶體11的閘極的電介質材料以合理地縮短該回復階段的時間。在該回復階段，一第一維持電壓源電耦接於該動態隨機存取記憶體單元的儲存電容12，其中該第一維持電壓源可提供高於電壓VCCSA(1.2V)或信號“ONE”(1.2V)的第一電壓VCCSA+M1，該第一維持電壓源可通過開啟如圖3A所示的開關13電連接或耦接感測放大器20以耦接於儲存電容12，以及圖3A是說明感測放大器20選擇性地耦接於該第一維持電壓源的示意圖。另外，如圖3A所示，在該回復階段，通過關閉開關14使一常規電壓源(VCCSA)斷開感測放大器20，以及通過開啟開關13使該第一維持電壓源(VCCSA+M1)連接該感測放大器20。另外，電壓M1可以是正數以使一第一電壓VCCSA+M1高於電壓VCCSA。在本發明的一實施例中，電壓M1可介於電壓VCCSA(1.2V)的1/3和電壓VCCSA(1.2V)的2/3之間，例如0.6V。例如，當儲存電容12最初是儲存信號“ONE”(1.2V)時，在該回復階段，第一電壓VCCSA+M1(1.2V+0.6V)是從該第一維持電壓源通過感測放大器20傳送並儲存至儲存電容12。也就是說如圖2所示，在一時間T3關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP逐漸被下拉至該待機電壓(-0.3V))，儲存電容12可由該第一維持電壓源提供高於信號“ONE”(VCCSA)的第一電壓VCCSA+M1。因此，即使在關閉存取電晶體11後仍有漏電流通過存取電晶體11，但儲存電容12所儲存的電荷仍可比該現有的動態隨機存取記憶體的架 構維持更長的一段時間。在本發明的一實施例中，在關閉存取電晶體11後或在該回復階段後，該第一維持電壓源(VCCSA+M1)可斷開感測放大器20。另外，在關閉存取電晶體11後或在該回復階段後，位元線BL和位元線BLB可耦接於用以提供一電壓VBl的一位元線電壓源，所以位元線BL和位元線BLB上的電壓可在關閉存取電晶體11後或在該回復階段後被重置於電壓VBl(如圖2所示)。
進一步，在本發明的另一實施例中，在該回復階段，一第二維持電壓源耦接該動態隨機存取記憶體單元的儲存電容12。如圖3B所示，該第二維持電壓源可通過開啟一開關23提供低於電壓VSS(0V)或信號“ZERO”(0V)的一第二電壓VSS-M2至感測放大器20，其中圖3B是說明感測放大器20選擇性地耦接於該第二維持電壓源的示意圖，以及電壓M2為一正電壓。在本發明的一實施例中，電壓M2可介於0.4V和0.8V之間，例如0.6V。另外，當該第二維持電壓源在該回復階段耦接於感測放大器20時，例如通過關閉開關24以使感測放大器20不能接收電壓VSS。當儲存電容12最初是儲存信號“ZERO”時，在該回復階段，第二電壓VSS-M2(-0.6V)是從該第二維持電壓源通過感測放大器20傳送並儲存至儲存電容12。也就是說如圖2所示，在時間T3後完全關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP逐漸被下拉至字元線WL處於該待機模式的待機電壓)，儲存電容12可由該第二維持電壓源提供第二電壓VSS-M2(也就是說在時間T3關閉存取電晶體11前，儲存電容12是儲存第二電壓VSS-M2)，其中第二電壓VSS-M2低於信號“ZERO”(也就是該常規低電位信號)。在本發明的一實施例中，在關閉存取電晶體11後或在該回復階段後，該第二維持電壓源可斷開感測放大器20。
當然，在本發明的另一實施例中，在該回復階段，該第一維持電壓 源和該第二維持電壓源都耦接於該動態隨機存取記憶體單元的儲存電容12。因此，在字元線WL上的電壓從電壓VPP被下拉至字元線WL處於該待機模式的待機電壓之前，當儲存電容12最初是儲存信號“ONE”時，第一電壓VCCSA+M1(1.2V+0.6V)儲存至儲存電容12；或當儲存電容12最初是儲存信號“ZERO”時，第二電壓VSS-M2(-0.6V)儲存至儲存電容12。
本發明的第二實施例：
為了減少漏電流以保持儲存電容12所儲存的電荷不會通過存取電晶體11洩漏出，通常存取電晶體11被設計成具有非常高的臨界電壓。當電壓VCCSA降至0.6V時，在該動態隨機存取記憶體的設計中，7奈米或5奈米製程的三閘極(Tri-gate)電晶體或鰭式場效電晶體將被應用至該動態隨機存取記憶體單元的週邊電路，其中應用至該週邊電路的電晶體的臨界電壓將會對應地縮小，例如應用至該週邊電路的電晶體的臨界電壓被降至0.3V。然而在本發明的第二實施例中，存取電晶體11的臨界電壓可根據上述減少漏電流的概念被有意地提高至0.5V-0.6V。因此，從儲存電容12流出的漏電流可被大幅地減少至少3~4個數量級(如果用於衡量漏電流的S因數為68mV/數量級(decade)且存取電晶體11的臨界電壓被提高至0.6V，則從儲存電容12流出的漏電流將比應用至該週邊電路的Tri-gate電晶體的漏電流低4個數量級；如果存取電晶體11的臨界電壓提高至0.5V，則從儲存電容12流出的漏電流將比應用至該週邊電路的Tri-gate電晶體的漏電流降低2~3個數量級)。因此，在本發明的第二實施例中，存取電晶體11的臨界電壓將被提高到接近電壓VCCSA或至少超過0.6V的80%。另外，在本發明的第二實施例中，存取電晶體11(例如鰭式場效電晶體或三閘極(Tri-gate)電晶體)的閘極的電介質材料的厚度仍然和應用至該週邊電路的電晶體的閘極的電介質材料的厚度相同或幾乎相同，所以存取電晶體11使用Tri-gate結構的高性能的優點 仍可被維持住。
圖4是說明該第二實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關信號的波形的示意圖，其中在該第二實施例中，信號“ONE”為0.6V以及信號“ZERO”為0V(也就是該地端所具有的電位)。在時間後T2在該回復階段，一第一維持電壓源耦接於該動態隨機存取記憶體單元的儲存電容12。該第一維持電壓源可提供高於電壓VCCSA(0.6V)或信號“ONE”(0.6V)的一第一電壓VCCSA+K，其中該第一維持電壓源可通過電連接或耦接感測放大器20以耦接儲存電容12，且電壓K為一正電壓。在本發明的一實施例中，電壓K可介於電壓VCCSA(0.6V)的1/3和電壓VCCSA(0.6V)的2/3之間，例如0.3V或0.4V。另外，在本發明的另一實施例中，電壓K也可以是0.05V~0.4V之間的任一值，如0.05V,0.1V,0.2V,0.3V或0.4V等。因此，當儲存電容12最初是儲存信號“ONE”(0.6V)時，在該回復階段，第一電壓VCCSA+K(0.6V+0.4V)是提供給儲存電容12。也就是說如圖4所示，在時間T3完全關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該待機模式的待機電壓)，儲存電容12可由該第一維持電壓源提供第一電壓VCCSA+K，其中第一電壓VCCSA+K高於信號“ONE”(0.6V)。因此，當儲存電容12最初是儲存信號“ONE”(0.6V)時，在字元線WL上的電壓被上拉至電壓VPP後且在被下拉至該待機電壓前，第一電壓VCCSA+K(1V)可被儲存至儲存電容12。另外，在本發明的一實施例中，在該回復階段後，位元線BL和位元線BLB可耦接於用以提供電壓VBl的該位元線電壓源，所以位元線BL和位元線BLB上的電壓位準將被重置於電壓VBl(如圖4所示)。
另外，如前面所述，當儲存電容12最初是儲存信號“ZERO”時，在字 元線WL上的電壓被上拉至電壓VPP後且在被下拉至該待機電壓前，該第二維持電壓源所提供的第二電壓可被儲存至儲存電容12，其中該第二維持電壓源所提供的第二電壓是低於儲存信號“ZERO”，例如-0.4V。
本發明的第三實施例：
圖5是本發明的第三實施例所公開的用於預充電(precharge)操作的電路和功能方塊的示意圖，其中在該第三實施例中，電壓VCCSA為0.6V以及電壓VSS為0V(也就是該地端的電位)。在該預充電操作中，所有在儲存區5(Sec 5)中連接被選擇的字元線的動態隨機存取記憶體單元(之後稱為第一動態隨機存取記憶體單元)將被預充電，以及在其他在儲存區(例如Sec4，Sec6等)連接未被選擇的字元線的動態隨機存取記憶體單元(之後稱為第二動態隨機存取記憶體單元)將處於空閒狀態(idle state)。
感測放大器41、42(耦接於該第一動態隨機存取記憶體單元)將根據一預充電脈衝信號30連接一第三維持電壓源，其中該第三維持電壓源可提供一第三電壓VHSA(0.6V+K)，所以一較強的汲源極電場可以加速恢復該第一動態隨機存取記憶體單元在該預充電操作時的信號。第三電壓VHSA高於電壓VCCSA(0.6V)約幾百毫伏(mV)，例如0.3V或0.4V。另外，在被選擇的字元線關閉之前(也就是該第一動態隨機存取記憶體單元內的存取電晶體完全關閉之前)，高於信號“ONE”的第三電壓VHSA(0.6V+0.4V)然後可以儲存在儲存電容中。另一方面，因為耦接於該第二動態隨機存取記憶體單元的感測放大器沒有接收到預充電脈衝信號30，所以仍然耦合到電壓VCCSA。
另外，請參照圖6，圖6是說明耦接於該第一動態隨機存取記憶體單 元的感測放大器在該預充電操作中的示意圖，其中用於輔助說明圖6的符號的說明如下：LSLP：連接該第一動態隨機存取記憶體單元的感測放大器中用於接收高電壓的節點；LSLN：連接該第一動態隨機存取記憶體單元的感測放大器中用於接收低電壓的節點；Vpl：電路板上的共同電壓；SN：儲存節點；WL：字元線；BL：位元線；Vsg1,2：連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P1、P2的源閘極電壓；Vgs3,4：連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N3、N4的閘源極電壓；Vsg5,6：連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P5、P6的源閘極電壓；Vgs7,8：連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N7、N8的閘源極電壓。
請再參照圖6，字元線WL100耦接於多個儲存節點，例如儲存節點SN1、SN9。當信號“ONE”(0.6V)儲存在連接字元線WL100的儲存節點SN1時，且在預充電命令被開啟以及在字元線WL100被選擇(也就是字元線WL100開啟) 後，節點LSLP上的電壓從0.6V被提升到第三電壓VHSA(1.0V)以及節點LSLN上的電壓仍維持0V。因此，P型金氧半電晶體P1關閉以及源閘極電壓Vsg1為0V。同樣地，P型金氧半電晶體P2開啟以及源閘極電壓Vsg2從0.6V被提升至1.0V，以及1.0V的電壓通過位元線BL1對儲存節點SN1完全充電。此時，N型金氧半電晶體N3開啟以及閘源極電壓Vgs3也從0.6V被提升至1.0V。另外，N型金氧半電晶體N4關閉以及閘源極電壓Vgs4為0V。
當信號“ZERO”(0V)儲存在連接字元線WL100的儲存節點SN9時，且在該預充電命令被開啟以及在字元線WL100被選擇後，節點LSLP上的電壓從0.6V被提升到第三電壓VHSA(1.0V)以及節點LSLN上的電壓仍維持0V。因此，P型金氧半電晶體P5開啟以及源閘極電壓Vsg5從0.6V被提升至1.0V。同樣地，P型金氧半電晶體P6關閉以及源閘極電壓Vsg6為0V。此時，N型金氧半電晶體N7關閉以及閘源極電壓Vgs7為0V。另外，N型金氧半電晶體N8開啟以及閘源極電壓Vgs8從0.6V被提升至1.0V，以及儲存節點SN9的電壓通過位元線BL9被強力地恢復至0V。當然，如前面所述，在該預充電操作中，當圖6所示的儲存電容最初是儲存信號“ZERO”時，節點LSLN可接收其他維持電壓源所提供的一電壓VLSN(0V-K)，其中電壓VLSN是低於信號“ZERO”，以及在本發明的第三實施例中，電壓VLSN可為-0.4V。然後，在該預充電操作中，儲存節點SN9的電壓通過位元線BL9被強力地恢復至-0.4V。
本發明的第四實施例：
在本發明的第四實施例中，如圖7所示，在時間T0後，字元線WL上的電壓上升以開啟該動態隨機存取記憶體單元的存取電晶體11。然後，在該動態隨機存取記憶體單元的存取(讀出或寫入)期間，執行啟動命令ACM，以及在 啟動命令ACM執行期間，通過關閉如圖3A所示的開關14和開啟開關13以使提供電壓VCCSA+△N的電壓源連接感測放大器20以降低時間間隔tRCD，其中時間間隔tRCD(由電子設備工程聯合委員會(Joint Electron Device Engineering Council,JEDEC)的雙倍數據速率記憶體規範所定義)，以及電壓VCCSA+△N略高於電壓VCCSA。因此，在時間T1和時間T2之間(也就是說該存取操作期間)，在啟動命令ACM執行期間，位元線BL上的電壓至少會泵送(或踢擊)到電壓VCCSA+△N。這種泵送(或踢擊)位元線BL上的電壓可稱為啟動踢擊(active kick)，且該啟動踢擊將加速信號感測。結束執行啟動命令ACM或該啟動踢擊後，在隨後的存取(讀出或寫入)期間，電壓VCCSA連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA。同理，在時間T2後的該恢復階段(或該預充電階段)，該第一維持電壓源(或提供高於電壓VCCSA的不同維持電壓的電壓源)再次耦接於該動態隨機存取記憶體單元的儲存電容12。也就是說在該恢復階段(或該預充電階段)，通過關閉如圖3A所示的開關14和開啟開關13以使提供電壓VCCSA的電壓源斷開感測放大器20，以及使該第一維持電壓源(提供第一電壓VCCSA+M1)連接感測放大器20。此時，位元線BL上的電壓至少會被泵送(或踢擊)到第一電壓VCCSA+M1。這種泵送(或踢擊)位元線BL上的電壓可稱為恢復踢擊(restore kick)。如此，在字元線WL上的電壓被下拉至完全關閉該動態隨機存取記憶體單元的存取電晶體11之前，高於信號“ONE”(電壓VCCSA)的第一電壓VCCSA+M1被提供給該動態隨機存取記憶體單元的儲存電容12，所以即使在關閉該動態隨機存取記憶體單元的存取電晶體11後仍有漏電流通過存取電晶體11，該動態隨機存取記憶體單元的儲存電容12所儲存的電荷仍可比該現有的動態隨機存取記憶體的架構維持更長的一段時間。
在本發明的一實施例中，應用在該啟動踢擊的電壓VCCSA+△N是低 於應用在該恢復踢擊的第一電壓VCCSA+M1。在本發明的另一實施例中，應用在該啟動踢擊的電壓VCCSA+△N和應用在該恢復踢擊的第一電壓VCCSA+M1相同或實質上相同。電壓VCCSA+△N和第一電壓VCCSA+M1可以分別由兩個不同的電壓源產生，又或者應用在該啟動踢擊的電壓VCCSA+△N也可以由該第一維持電壓源產生，但調整連接該第一維持電壓源到位元線BL的期間以使位元線BL上的電壓被泵送(或踢擊)到電壓VCCSA+△N，而不是被泵送(或踢擊)到第一電壓VCCSA+M1。當然，在本發明中，可由該動態隨機存取記憶體內部產生或轉換第一電壓VCCSA+M1、電壓VCCSA+△N以及電壓VCCSA，或由該動態隨機存取記憶體外部的其他電壓源提供或轉換第一電壓VCCSA+M1、電壓VCCSA+△N以及電壓VCCSA。另外，在該啟動踢擊期間，位元線BL上的電壓可通過一個自舉電路(bootstrap circuit)泵送(或踢擊)到電壓VCCSA+△N，其中該自舉電路中的一個電容是耦接於位元線BL。無論是上述電壓源還是該自舉電路都可視為充電源，所以位元線BL上的電壓可被該充電源泵送(或踢擊)到電壓VCCSA+△N。
本發明的第五實施例：
圖8A是本發明的第五實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。類似於圖7所示的該第四實施例，在時間T1和時間T2之間，執行啟動命令ACM，以及在啟動命令ACM執行期間，該第一維持電壓源(提供第一電壓VCCSA+M1)連接感測放大器20。因此，在啟動命令ACM執行期間，位元線BL上的電壓至少會被泵送(或踢擊(kick up))到第一電壓VCCSA+M1。結束執行啟動命令ACM後，電壓VCCSA連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA。在啟動命令ACM後，在時間T2前可執行一(或多)讀取命令RC，以及在讀取命令RC執行期間，該第一維持電壓源(提供第一電壓VCCSA+M1)再次連接感測放大器20。因此，在讀取命令RC執行期 間，位元線BL上的電壓至少會被泵送(或踢擊)到第一電壓VCCSA+M1。結束執行讀取命令RC後，通過開啟如圖3A所示的開關14和關閉開關13以使電壓VCCSA連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA。在讀取命令RC執行期間對位元線BL的這種泵送(或踢擊)將改善信號發展時間(signal development time)。例如，在該第五實施例中，電壓VCCSA為1.1V以及M1為0.2V，則在讀取命令RC執行期間，具有該泵送(或踢擊)的信號發展時間將比不具有該泵送(或踢擊)的信號發展時間快約20%~30%。
同理，在時間T2後的該恢復階段，提供電壓VCCSA的電壓源斷開感測放大器20以及該第一維持電壓源(提供第一電壓VCCSA+M1)連接感測放大器20，此時，位元線BL上的電壓至少會被泵送(或踢擊)到第一電壓VCCSA+M1。如此，高於信號“ONE”(電壓VCCSA)的第一電壓VCCSA+M1被提供給該動態隨機存取記憶體單元的儲存電容12。然而在本發明的另一實施例中，如圖8B所示，在時間T2後的該恢復階段，提供電壓VCCSA的電壓源仍然連接感測放大器20，而不是該第一維持電壓源連接感測放大器20。
另外，在本發明的另一實施例中，如圖8C所示，在啟動命令ACM執行期間，位元線BL上的電壓不會被泵送(或踢擊)到第一電壓VCCSA+M1，但在讀取命令RC執行期間，位元線BL上的電壓會被泵送(或踢擊)到第一電壓VCCSA+M1。在時間T2後的該恢復階段，該第一維持電壓源(提供第一電壓VCCSA+M1)連接感測放大器20，此時，位元線BL上的電壓至少會被泵送(或踢擊)到第一電壓VCCSA+M1。
本發明的第六實施例：
圖8D是本發明的第六實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。類似於圖8A所示的該第五實施例，在時間T1和時間T2之間，有一啟動命令ACM以及跟隨啟動命令ACM的至少一讀取命令RC被執行，以及在啟動命令ACM和讀取命令RC執行期間，通過開啟如圖3A所示的開關13以使該第一維持電壓源(提供第一電壓VCCSA+M1)連接感測放大器20。此外，在啟動命令ACM和讀取命令RC執行期間，通過開啟如圖3B所示的開關23以使該第二維持電壓源(VSS-M2)連接感測放大器20。因此，在啟動命令ACM和讀取命令RC執行期間，位元線BL上的電壓至少會被泵送(或踢擊)到第一電壓VCCSA+M1以及位元線BLB上的電壓至少會被泵送(或踢擊)到第二電壓VSS-M2。在結束執行啟動命令ACM和讀取命令RC後，通過開啟如圖3A所示的開關14和關閉開關13以使電壓VCCSA連接感測放大器20以及通過開啟如圖3B所示的開關24和關閉開關23以使電壓VSS連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA以及位元線BLB上的電壓將回歸到電壓VSS。
同理，在時間T2後的該恢復階段，通過分別關閉圖3A所示的開關14以及如圖3B所示的開關24以使提供電壓VCCSA的電壓源和提供電壓VSS的電壓源斷開感測放大器20，以及通過開啟圖3A所示的開關13以使該第一維持電壓源(提供第一電壓VCCSA+M1)連接感測放大器20和通過開啟圖3B所示的開關23以使該第二維持電壓源(提供第二電壓VSS-M2)連接感測放大器20。如此，位元線BL上的電壓至少會被泵送(或踢擊)到第一電壓VCCSA+M1以及位元線BLB上的電壓至少會被泵送(或踢擊)到第二電壓VSS-M2。
圖8E是說明在該動態隨機存取記憶體單元的操作期間位元線BL上的電壓和該踢擊期間的關係示意圖。對應該恢復(或該預充電)階段的位元線BL 上的電壓的踢擊期間K4的長度比對應啟動命令ACM的位元線BL上的電壓的踢擊期間K1的長度長，或是踢擊期間K4比對應讀取命令RC的位元線BL上的電壓的踢擊期間K2、K3的長度長。此外，對應啟動命令ACM的位元線BL上的電壓的踢擊期間K1的長度等於對應讀取命令RC的位元線BL上的電壓的踢擊期間K2、K3的長度。當然，在踢擊期間K1~K3，位元線BL上的電壓可通過一個自舉電路(boostrap circuit)泵送(或踢擊)到第一電壓VCCSA+M1或高於電壓VCCSA的其他電壓準位(例如電壓VCCSA+△N，其中0<△N<M1)，其中該自舉電路中的一個電容是耦接於位元線BL，且該自舉電路也稱為泵送電壓源。無論是上述電壓源還是該自舉電路都可視為充電源，所以位元線BL上的電壓可被該充電源泵送(或踢擊)到第一電壓VCCSA+M1或電壓VCCSA+△N。同理，位元線BLB上的電壓也可被泵送(或踢擊)到第二電壓VSS-M2(或電壓VSS-△N，其中0<△N<M2)。
當然，在本發明的另一實施例中，電壓VCCSA可以在0.9V~0.5V(如0.9V，0.8V，0.7V或0.6V)或更低的範圍內，而第一電壓VCCSA+M1仍然可以在1.1V~2.5V的範圍內(例如1.1V，1.2V，1.35V，1.5V，1.8V，或2.5V等)以克服漏電流問題並保持該動態隨機存取記憶體單元的可接受的電荷保留時間。因此，根據本發明的一實施例，由於該動態隨機存取記憶體電路的漏電流問題得到了緩解，即使存在放緩的動態隨機存取記憶體的技術推進(DRAM technology migration)的條件下，一主供電電壓源提供給該動態隨機存取記憶體的電壓位準還是可以降低到1.0V~0.5V或更低。因此，主供電電壓源提供給該動態隨機存取記憶體的電壓位準將和另一主供電電壓源提供給邏輯晶片的電壓位準相同或是實質上相同。
本發明的第七實施例：
圖9A是本發明的第七實施例所公開的動態隨機存取記憶體電路500的示意圖。如圖9A所示，動態隨機存取記憶體電路500包含一個輸入/輸出電路510、一周邊電路520和一動態隨機存取記憶體核心電路530。一實體層電路(或實體層)400位於動態隨機存取記憶體電路500和一邏輯電路300之間。實體層電路400還包含一輸入/輸出實體層電路410和一邏輯實體層電路420。通常動態隨機存取記憶體電路500會在一動態隨機存取記憶體晶片中，實際層電路400和邏輯電路300會被設置在與該動態隨機存取記憶體晶片分開的另一晶片(例如邏輯晶片)中。例如，該邏輯晶片包含一記憶體控制器，其中該記憶體控制器是邏輯電路300，以及也包含與該動態隨機存取記憶體晶片和該記憶體控制器互動的實體層電路(或實體層)400。
在本發明的另一實施例中，實體層電路400和邏輯電路300可以分別設置在兩個獨立的晶片中。例如，動態隨機存取記憶體電路500可以包含多個堆疊在一起的動態隨機存取記憶體晶片。然後該堆疊的動態隨機存取記憶體晶片被放置在包含實體層電路(或實體層)400的基礎晶片(或中介層(interposer))上。邏輯電路300是數位電路或記憶體控制器，且邏輯電路300設置在與該基礎晶片分開的另一個邏輯晶片中。
根據本發明的一實施例，動態隨機存取記憶體電路500的主供電電壓源所提供的電壓Vnew可介於1.0V和0.5V之間(或0.9V和0.5V之間)或更低，正好與邏輯電路3000的主供電電壓源所提供的電壓Va'的範圍相同，其中由於快速縮減邏輯技術的演進，電壓Va'早已經介於1.0V和0.5V之間(或0.9V和0.5V之間)或更低。另外，電壓Vnew是動態隨機存取記憶體電路500的外部電壓，且電壓Vnew可被動態隨機存取記憶體電路500用來產生各種應用在周邊電路520或動態隨機 存取記憶體核心電路530的電壓，例如前面提到的電壓VCCSA，第一電壓VCCSA+M1，電壓1/2VCCSA，和電壓VPP等。電壓VCCSA的電壓位準可以和電壓Vnew的電壓位準相同或不同。此外，在動態隨機存取記憶體電路500外可以有另一個用以產生一電壓Vhigh的電壓源，且電壓Vhigh高於電壓Vnew，其中電壓Vhigh可以用來產生電壓Vpp或第一電壓VCCSA+M1以達到改善轉換效率的目的。
此外，由於電壓Vnew與電壓Va'相同或實質上相同，所以輸出電位轉換電路(將輸出信號的電壓位準調高或調低)和傳統動態隨機存取記憶體電路100中的輸入/輸出電路110內的輸入比較器可被移除。因此，根據本發明的一實施例，如圖9B所示，因為動態隨機存取記憶體電路500的輸入/輸出電路510不包含前面提到的輸出電位轉換電路和輸入比較器，所以輸入至其他動態隨機存取記憶體電路(例如周邊電路520)的數據或從其他動態隨機存取記憶體電路(例如周邊電路520)輸出的數據不必通過輸入/輸出電路510轉換或比較。此外，輸入至其他動態隨機存取記憶體電路(例如周邊電路520)的數據或從其他動態隨機存取記憶體電路(例如周邊電路520)輸出的數據的振幅可以設定為電壓Vnew的振幅。
如前所述，動態隨機存取記憶體電路500包含輸入/輸出電路510、周邊電路520，以及動態隨機存取記憶體核心電路530。周邊電路520至少包含命令/地址解碼器和/或其他包含電晶體的電路，而動態隨機存取記憶體核心電路530至少包含動態隨機存取記憶體單元陣列和/或其他包含電晶體的相關電路。在本發明的一實施例中，施加在周邊電路520內的一電晶體的汲極的一操作供電電壓的電壓位準可和電壓Vnew的電壓位準相同。此外，施加在動態隨機存取記憶體核心電路530內的一電晶體的汲極的一操作供電電壓的電壓位準也可和電壓 Vnew的電壓位準相同，且動態隨機存取記憶體核心電路530內的內的該電晶體異於存取電晶體11。當然，應用在該動態隨機存取記憶體中的信號“ONE”或該高電位信號的電壓位準也可和電壓Vnew的電壓位準相同。
同樣地，根據本發明的一實施例，如圖9C所示，因為實體層電路400的輸入/輸出實體層電路410也可以移除前面提到的輸出電位轉換電路(將輸出信號的電壓位準調高或調低)和輸入比較器，所以輸入至其他實體層電路(例如邏輯實體層電路420)的數據或從其他實體層電路(例如邏輯實體層電路420)輸出的數據不必通過實體層電路400的輸入/輸出電路410轉換或比較。此外，輸入至其他實體層電路(例如邏輯實體層電路420)的數據或從其他實體層電路(例如邏輯實體層電路420)輸出的數據的振幅可以設定為電壓Va'(即電壓Vnew)的振幅。
因此，在本發明中，邏輯電路300、實體層電路400和動態隨機存取記憶體電路500的不同主供電電壓源的電壓位準可以全部相同。如果動態隨機存取記憶體電路500被設置在一動態隨機存取記憶體晶片中，則實體層電路400和邏輯電路300會被設置在另一和該動態隨機存取記憶體晶片分開的邏輯晶片中，其中該動態隨機存取記憶體晶片的主供電電壓源的電壓位準可和該邏輯晶片的主供電電壓源的電壓位準相同。
另外，在本發明的另一實施例中，實體層電路400的輸入/輸出實體層電路410和動態隨機存取記憶體電路500被設置在一動態隨機存取記憶體晶片中，而實體層電路400的邏輯實體層電路420和邏輯電路300則設置在另一邏輯晶片中。再次該動態隨機存取記憶體晶片的主供電電壓源的電壓位準可和該邏輯晶片的主供電電壓源的電壓位準相同。
另外，在本發明的另一實施例中，當邏輯電路300、實體層電路400和動態隨機存取記憶體電路500分別設置在一邏輯晶片、一基礎晶片(或中介層)和一個動態隨機存取記憶體晶片，則該動態隨機存取記憶體晶片的主供電電壓源的電壓位準和該基礎晶片的主供電電壓源的電壓位準相同，以及也和該邏輯晶片的主供電電壓源的電壓位準相同。
如前所述，有必要降低寫入數據XIO在該數據路徑(全域輸入/輸出路徑GIO和數據線DL)上，在位元線BL(位元線BLB)上，和/或該動態隨機存取記憶體單元的儲存節點上的電壓位準以實現低功率應用。然而儲存在該相關儲存節點中的較低電壓將遭受嚴重的漏電流問題，導致儲存的數據失效。在本發明的一實施例中，在該回復階段提高位元線BL的電壓位準可以應用在該寫入操作以節省電力。圖10是說明了在本發明的一實施例中，在該動態隨機存取記憶體單元的寫入操作過程中的相關信號波形的示意圖，以及圖11是說明在該動態隨機存取記憶體單元的寫入操作過程中應用於該感測放大器選擇性地耦接於兩個分開的電壓VCCSA、VCCSAh的電路的示意圖，其中電壓VCCSAh的電壓位準高於電壓VCCSA的電壓位準。當圖1F所示的寫入數據XIO(例如信號“ONE”或高電位信號)通過數據輸入電路DI輸入到全域輸入/輸出路徑GIO時，在全域輸入/輸出路徑GIO上寫入數據XIO的電壓位準將被保持為電壓VCCSA(例如0.7V)以節省電力。然而對應信號“ONE”(或高電位信號)的寫入數據XIO的電壓位準可高於電壓VCCSA，如電壓VSSCAh。然後在全域輸入/輸出路徑GIO上寫入數據XIO將通過數據線感測放大器70傳遞給數據線DL。如圖10所示，在數據線DL上寫入數據XIO的電壓位準也被數據線感測放大器70保持為電壓VCCSA，其中為了省電目的，所以在圖10的實施例中，電壓VCCSA被設定為(但不限於)0.7V。然 後數據線DL上的寫入數據XIO將被傳遞到記憶體陣列75中的位元線BL。如圖11所示，當對應儲存節點SN的一字元線WL66被選擇以開啟一存取電晶體66時，在記憶體陣列75中，兩個分開的電壓VCCSA(例如0.7V)和電壓VCCSAh(例如1.1V)可在不同的時間被選擇性地耦接於感測放大器80。在字元線WL66被選擇後，電壓VCCSA首先被耦接於感測放大器80，以及一位元開關BS100開啟以寫入數據(也就是信號“ONE”)至存取電晶體66，導致位元線BL上的電壓位準也被提升到電壓VCCSA。同時，本領域具有熟知技藝者應該知道控制信號EN1、EN2被致能以及控制信號EN3被去能。如圖10所示，位元線BL上的電壓位準在電壓VCCSA保持了一段時間，然而在一預定時間(時段tWR(write recovery time))結束後，在該恢復階段，位元線BL上的電壓位準將被提升到電壓VCCSAh(或稱為恢復踢擊(restore kick))，其中時段tWR是由電子設備工程聯合委員會(Joint Electron Device Engineering Council，JEDEC)的雙倍數據速率記憶體規範所定義，以及時段tWR是最後一次寫入時脈的上升緣到該預充電命令之間的時段。另外，時段tWR可以確保該恢復踢擊(restore kick)只有在寫入週期完成後才可以開始。
因此，如圖10所示，在時段tWR結束後，位元線BL上的電壓位準將被提升(也就是該恢復踢擊(restore kick))到電壓VCCSAh，其中在圖10的實施例中，電壓VCCSAh等於(但不限於)1.1V且比電壓VCCSA高。此時，請同時參照圖10、圖11，在對應儲存節點SN的字元線WL66被關閉之前，電壓VCCSAh將被耦接於感測放大器80和位元線BL，然後到儲存節點SN，所以位元線BL上的電壓位準將從電壓VCCSA提升到電壓VCCSAh。因此，基於該恢復踢擊(restore kick)到電壓VCCSAh，所以即使在該寫入操作期間，全域輸入/輸出路徑GIO和數據線DL上的電壓位準的都是電壓VCCSA，但還是會有足夠的電荷儲存在儲存節點SN中。另外，如圖10所示的PRC為一預充電命令。
因為位元線BL上的電壓位準會從電壓VCCSA(0.7V或其他比1.1V低的電壓)提升到電壓VCCSAh(1.1V)，所以本發明顯然可以克服現有技術的漏電流的問題。也就是說即使寫入數據XIO在全域輸入/輸出路徑GIO、數據線DL和位元線BL上的電壓位準降低到0.7V、0.6V或更低，因為基於該恢復踢擊(restore kick)到電壓VCCSAh而有足夠的電荷儲存在相關的儲存節點上，所以本發明仍然不會出現漏電流的問題和數據失效。如圖12所示，在該寫入操作時，寫入數據XIO在全域輸入/輸出路徑GIO、數據線DL和位元線BL上的電壓位準可以降低到0.7V(甚至0.6V或更低)，如此操作電流也會降低。例如，當寫入數據XIO在全域輸入/輸出路徑GIO、數據線DL和位元線BL上的電壓位準從1.1V降到0.7V(減少35%)，該操作電流將從141mA減少到35mA，其中操作電流141mA是對應寫入數據XIO在全域輸入/輸出路徑GIO、數據線DL和位元線BL上的電壓位準保持在1.1V的情況。
另一方面，在該讀取操作期間，當讀取數據對應於信號“ONE”(或高電位信號)時，在本發明的一實施例中，該讀取數據在全域輸入/輸出路徑GIO和數據線DL上的電壓位準可以高於電壓VCCSA，例如電壓VSSCAh。例如，如圖12所示，該讀取數據(對應於信號“ONE”)在全域輸入/輸出路徑GIO和數據線DL上的電壓位準被設定為1.1V，且高於寫入數據(對應信號“ONE”)在全域輸入/輸出路徑GIO和數據線DL上的電壓位準，其中該寫入數據(對應信號“ONE”)在全域輸入/輸出路徑GIO和數據線DL上的電壓位準被設定為電壓VCCSA(例如0.7V)。同樣地，應用於動態隨機存取記憶體操作的一控制信號和一地址信號的電壓位準也被設定為1.1V(當對應信號“ONE”時)，且高於該寫入數據(對應信號“ONE”)在全域輸入/輸出路徑GIO和數據線DL上的電壓位準。
因此，在該讀取操作中，全域輸入/輸出路徑GIO和數據線DL(或該數據路徑)上的電壓振幅將不同於在該寫入操作中，全域輸入/輸出路徑GIO和數據線DL(或該數據路徑)上的電壓振幅。特別的是全域輸入/輸出路徑GIO和/或數據線DL上的讀取數據組(包含信號“ONE”和信號“ZERO”)的電壓振幅高於全域輸入/輸出路徑GIO和/或數據線DL上的寫入數據組(包含信號“ONE”和信號“ZERO”)的電壓振幅。另外，在本發明的一實施例中，應用於動態隨機存取記憶體操作(例如該讀取操作、該寫入操作或其他操作)的該控制信號和該位址信號的電壓振幅將不同於或高於在該寫入操作中，該數據路徑上的電壓振幅。
綜上所述，本發明公開了具有與該邏輯電路統一的主供電電壓源的可持續的動態隨機存取記憶體。在該動態隨機存取記憶體單元的該存取電晶體關閉(或耦接於該動態隨機存取記憶體單元的該字元線關閉)之前，可以將高於信號“ONE”(或高電位信號)的電壓位準的第一電壓恢復或儲存到該動態隨機存取記憶體單元。在該存取電晶體關閉後，即使有漏電流通過該存取電晶體，該儲存電容所儲存的電荷仍可比現有的動態隨機存取記憶體的架構維持更長的一段時間。由於該動態隨機存取記憶體電路的漏電流問題得到緩解，所以即使存在放緩的動態隨機存取記憶體技術演進，該動態隨機存取記憶體的主供電電壓源所提供的電壓仍可以降低到1.0V~0.5V或更低。因此，該主供電電壓源提供給該動態隨機存取記憶體的電壓位準是和另一主供電電壓源提供給該外部邏輯電路的電壓位準相同或是實質上相同。此外，因為該主供電電壓源提供給該動態隨機存取記憶體的電壓位準和該另一主供電電壓源提供給該外部邏輯電路的電壓位準之間的相容性可同時優化能源效率和性能同步，所以不僅提高了操作速度，而且節省了晶片的面積和功耗。此外，因為在該數據路徑上的寫入數據的 電壓振幅低於在該數據路徑上的讀取數據的電壓振幅，所以該寫入操作的電流或功耗將被降低。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
70:數據線感測放大器
75:記憶體陣列
BL、BLB:位元線
DL:數據線
DLB:互補數據線
DI:數據輸入電路
GIO:全域輸入/輸出路徑
XIO:寫入數據

Claims (32)

  1. 一種耦接於一外部邏輯電路和一主供電電壓源的動態隨機存取記憶體，包含：一第一維持電壓源，用於產生一第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓位準；及一動態隨機存取記憶體核心電路，具有一動態隨機存取記憶體單元，其中該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容；其中該儲存電容是選擇性地耦接該第一維持電壓源以接收並儲存該第一電壓，以及該第一電壓高於儲存在該儲存電容內的該高電位信號的電壓位準；其中該主供電電壓源提供給該動態隨機存取記憶體的電壓位準是和另一主供電電壓源提供給該外部邏輯電路的電壓位準相同或是實質上相同。
  2. 如請求項1所述的動態隨機存取記憶體，另包含一輸入/輸出電路和介於該輸入/輸出電路和該動態隨機存取記憶體核心電路之間的一周邊電路，其中施加在該周邊電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準相同。
  3. 如請求項2所述的動態隨機存取記憶體，其中施加在該動態隨機存取記憶體核心電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準相同，且該動態隨機存取記憶體核心電路內的該電晶體異於該存取電晶體。
  4. 如請求項3所述的動態隨機存取記憶體，其中應用在該動態隨機 存取記憶體中該高電位信號的電壓位準和該主供電電壓源提供給該動態隨機存取記憶體的電壓位準相同。
  5. 如請求項1所述的動態隨機存取記憶體，另包含一輸入/輸出電路和介於該輸入/輸出電路和該動態隨機存取記憶體核心電路之間的一周邊電路，其中該輸入/輸出電路沒有一輸入比較電路和一輸出電位轉換電路。
  6. 如請求項1所述的動態隨機存取記憶體，其中該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準是介於0.9V和0.5V之間。
  7. 如請求項1所述的動態隨機存取記憶體，另包含一字元線，其中該字元線耦接於該存取電晶體的閘極，該字元線於一第一時間區間與一第二時間區間被選擇以開啟該存取電晶體，該第二時間區間位於該第一時間區間後，以及在該第二時間區間，該第一維持電壓源電耦接於該儲存電容。
  8. 如請求項7所述的動態隨機存取記憶體，其中該第一時間區間是一存取操作區間，以及該第二時間區間是一恢復階段。
  9. 如請求項8所述的動態隨機存取記憶體，其中在該存取操作區間，一升壓電壓源(kicking charge source)電耦接於該動態隨機存取記憶體的一位元線。
  10. 一種耦接於一外部邏輯電路和一主供電電壓源的動態隨機存取記憶體，包含： 一動態隨機存取記憶體核心電路具有一動態隨機存取記憶體單元，其中該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容；一輸入/輸出電路，耦接於該外部邏輯電路；及一周邊電路，設置於該輸入/輸出電路和該動態隨機存取記憶體核心電路之間；其中該主供電電壓源提供給該動態隨機存取記憶體的電壓位準是和另一主供電電壓源提供給該外部邏輯電路的電壓位準相同或是實質上相同，以及該主供電電壓源提供給該動態隨機存取記憶體的電壓位準不大於0.9V。
  11. 如請求項10所述的動態隨機存取記憶體，其中施加在該周邊電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準相同。
  12. 如請求項11所述的動態隨機存取記憶體，其中施加在該動態隨機存取記憶體核心電路內的一電晶體的汲極的一操作供電電壓和該主供電電壓源提供給該動態隨機存取記憶體的該電壓位準相同，且該動態隨機存取記憶體核心電路內的該電晶體異於該存取電晶體。
  13. 如請求項12所述的動態隨機存取記憶體，其中應用在該動態隨機存取記憶體中該高電位信號的電壓位準和該主供電電壓源提供給該動態隨機存取記憶體的電壓位準相同。
  14. 如請求項10所述的動態隨機存取記憶體，其中該輸入/輸出電路 沒有一輸入比較電路和一輸出電位轉換電路。
  15. 如請求項10所述的動態隨機存取記憶體，另包含：一第一維持電壓源，用於產生一第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓位準；及一字元線，耦接於該存取電晶體的閘極，其中該字元線於一第一時間區間與一第二時間區間被選擇以開啟該存取電晶體，該第二時間區間位於該第一時間區間後，以及在該第二時間區間，該第一維持電壓源電耦接於該儲存電容。
  16. 如請求項15所述的動態隨機存取記憶體，其中該第一時間區間是一存取操作區間，以及該第二時間區間是一恢復階段。
  17. 一種記憶體系統，包含：一動態隨機存取記憶體晶片；及一邏輯晶片，電耦接於該動態隨機存取記憶體晶片；其中一主供電電壓源提供給該動態隨機存取記憶體晶片的電壓位準是和另一主供電電壓源提供給該邏輯晶片的電壓位準相同或是實質上相同，且該主供電電壓源提供給該動態隨機存取記憶體晶片的電壓位準不大於0.9V。
  18. 如請求項17所述的記憶體系統，其中該動態隨機存取記憶體晶片包含一動態隨機存取記憶體電路，該邏輯晶片包含一邏輯電路和一實體層電路，提供給該動態隨機存取記憶體晶片的該主供電電壓源也提供給該動 態隨機存取記憶體電路，以及提供給該邏輯晶片的該另一主供電電壓源也提供給該邏輯電路和該實體層電路。
  19. 如請求項17所述的記憶體系統，另包含一基礎晶片(based chip)，其中該基礎晶片電耦接於該動態隨機存取記憶體晶片，以及該主供電電壓源提供給該動態隨機存取記憶體晶片的電壓位準是和另一主供電電壓源提供給該基礎晶片的電壓位準相同或是實質上相同。
  20. 如請求項19所述的記憶體系統，其中該動態隨機存取記憶體晶片包含一動態隨機存取記憶體電路，該邏輯晶片包含一邏輯電路，以及該基礎晶片包含一實體層電路；其中提供給該動態隨機存取記憶體晶片的該主供電電壓源也提供給該動態隨機存取記憶體電路，提供給該邏輯晶片的該另一主供電電壓源也提供給該邏輯電路，以及提供給該基礎晶片的該主供電電壓源也提供給該實體層電路。
  21. 如請求項17所述的記憶體系統，其中該動態隨機存取記憶體晶片包含一動態隨機存取記憶體單元和一第一維持電壓源，該動態隨機存取記憶體單元包含一儲存電容和一存取電晶體，該第一維持電壓源產生一第一電壓，以及該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓位準，其中該第一維持電壓源在該存取電晶體關閉前耦接於該儲存電容。
  22. 如請求項21所述的記憶體系統，其中該動態隨機存取記憶體另包含一輸入/輸出電路和和介於該輸入/輸出電路和該動態隨機存取記憶體單 元之間的一周邊電路，以及該輸入/輸出電路沒有一輸入比較電路和一輸出電位轉換電路。
  23. 如請求項17所述的記憶體系統，另包含一實體層電路，其中該實體層電路包含一輸入/輸出實體層電路，以及該輸入/輸出實體層電路沒有一輸入比較電路和一輸出電位轉換電路。
  24. 一種動態隨機存取記憶體，包含：一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容；一感測放大器，通過一位元線耦接於該動態隨機存取記憶體單元；及一數據路徑，耦接於該感測放大器，其中該數據路徑是位於該動態隨機存取記憶體內；其中在一高電位信號被寫入該儲存電容的過程中，在該數據路徑上的該高電位信號的電壓位準小於儲存在該儲存電容中的該高電位信號的電壓位準，且在該數據路徑上的該高電位信號的電壓位準是介於0.9V和0.5V之間。
  25. 如請求項24所述的動態隨機存取記憶體，其中僅有在由一電子設備工程聯合委員會(Joint Electron Device Engineering Council，JEDEC)的雙倍數據速率記憶體規範所定義的一預定時間後，該高電位信號的電壓位準才會被儲存於該儲存電容。
  26. 如請求項24所述的動態隨機存取記憶體，其中該數據路徑包含一 全域輸入/輸出路徑(global I/O path)和一數據線，以及在該全域輸入/輸出路徑上或在該數據線上的該高電位信號的電壓位準是介於0.7V和0.5V之間。
  27. 一種動態隨機存取記憶體，包含：一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容；一感測放大器，通過一位元線耦接於該動態隨機存取記憶體單元；及一數據路徑，耦接於該感測放大器，其中該數據路徑是位於該動態隨機存取記憶體內；其中在該數據路徑上對應一高電位信號的讀取數據的電壓位準高於在該數據路徑上對應另一高電位信號的寫入數據的電壓位準。
  28. 如請求項27所述的動態隨機存取記憶體，其中該寫入數據是儲存在該儲存電容，以及儲存在該儲存電容中的該寫入數據的一電壓位準高於在該數據路徑上的該寫入數據的電壓位準。
  29. 如請求項27所述的動態隨機存取記憶體，其中在該數據路徑上對應該高電位信號的讀取數據的電壓位準是介於1.2V和1.0V之間，以及在該數據路徑上對應該另一高電位信號的寫入數據的電壓位準是介於0.9V和0.5V之間。
  30. 一種動態隨機存取記憶體，包含：一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容；一感測放大器，通過一位元線耦接於該動態隨機存取記憶體單元；及 一數據路徑，耦接於該感測放大器，其中該數據路徑是位於該動態隨機存取記憶體內；其中在一讀取操作期間，一全域輸入/輸出路徑上或在一數據線上的一電壓振幅大於在一寫入操作期間，該全域輸入/輸出路徑上或該數據線上的一電壓振幅，且該全域輸入/輸出路徑和該數據線包含在該數據路徑。
  31. 如請求項30所述的動態隨機存取記憶體，其中在該讀取操作期間，該全域輸入/輸出路徑上或該數據線上的該電壓振幅是介於1.2V和1.0V之間，以及在該寫入操作期間，該全域輸入/輸出路徑上或該數據線上的該電壓振幅是介於0.8V和0.6V之間。
  32. 如請求項30所述的動態隨機存取記憶體，其中應用於該動態隨機存取記憶體操作的一控制信號和一地址信號的電壓振幅大於在該寫入操作期間，該全域輸入/輸出路徑上或該數據線上的該電壓振幅。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060114739A1 (en) * 2004-11-29 2006-06-01 Worley James L Method and circuit for controlling generation of a boosted voltage in devices receiving dual supply voltages
US20080159036A1 (en) * 2005-06-24 2008-07-03 Mosys, Inc. Scalable Embedded DRAM Array
US20090147614A1 (en) * 2007-12-07 2009-06-11 Hynix Semiconductor, Inc. Semiconductor memory apparatus
US20090251975A1 (en) * 2008-04-03 2009-10-08 Shine Chung Circuit and Method for a Sense Amplifier with Instantaneous Pull Up/Pull Down Sensing
US20100329051A1 (en) * 2000-07-07 2010-12-30 Mosaid Technologies Incorporated Method and apparatus for synchronization of row and column access operations
US20200185388A1 (en) * 2018-12-10 2020-06-11 Etron Technology, Inc. Unified micro system with memory ic and logic ic

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100329051A1 (en) * 2000-07-07 2010-12-30 Mosaid Technologies Incorporated Method and apparatus for synchronization of row and column access operations
US20060114739A1 (en) * 2004-11-29 2006-06-01 Worley James L Method and circuit for controlling generation of a boosted voltage in devices receiving dual supply voltages
US20080159036A1 (en) * 2005-06-24 2008-07-03 Mosys, Inc. Scalable Embedded DRAM Array
US20090147614A1 (en) * 2007-12-07 2009-06-11 Hynix Semiconductor, Inc. Semiconductor memory apparatus
US20090251975A1 (en) * 2008-04-03 2009-10-08 Shine Chung Circuit and Method for a Sense Amplifier with Instantaneous Pull Up/Pull Down Sensing
US20200185388A1 (en) * 2018-12-10 2020-06-11 Etron Technology, Inc. Unified micro system with memory ic and logic ic

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