JP3337564B2

JP3337564B2 - 半導体記憶装置

Info

Publication number: JP3337564B2
Application number: JP22157994A
Authority: JP
Inventors: 誠小島; 良隆間野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1994-09-16
Filing date: 1994-09-16
Publication date: 2002-10-21
Anticipated expiration: 2017-10-21
Also published as: JPH0887884A; US5602784A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックRAM のよ
うなダイナミックセンス型の半導体記憶装置に関し、特
にワードリセットトランジスタを備えた半導体記憶装置
の改良に関する。

【０００２】

【従来の技術】近年、機器のポータブル化、低消費電力
化の進展に伴い、ダイナミックＲＡＭに対する低消費電
力化要望は強く、特に携帯情報機器においては、電池に
よる連続動作の長短が機器の価値を左右するため、動作
時の電流はもちろんのこと、バッテリーバックアップ時
の電流をも低減したローパワー版ダイナミックＲＡＭの
要望が高まっている。このようなローパワー版ダイナミ
ックＲＡＭにおいては、製造工程中のダスト等によるワ
ード線，ビット線間のショート起因のスタンバイ電流増
加を抑制する回路的工夫が施されるようになってきた。

【０００３】従来、このような半導体記憶装置（ダイナ
ミックＲＡＭ）として、例えば特公平３ー８８１９５号
公報に開示されたものが知られている。この公報におい
て、半導体記憶装置の製造工程中のダスト等によるビッ
ト線ワード線のショートがあった場合のチップの様子を
図１０に、ローデコーダー部を図９に示す。

【０００４】図９において、ワード線は、トランジスタ
Ｔ１〜Ｔ７で構成されるローデコーダー、ワードドライ
バーＴ８、ワードリセット能力調整用トランジスタＴ１
０’により制御される。トランジスタＴ１０´は、ワー
ドリセット能力を制御できるように、そのゲート電圧Ｖ
ＧＬＥＡＫが制御される。

【０００５】図９に示すように、従来の半導体記憶装置
では、ローデコーダー部のリセットトランジスタＴ１０
´のゲート電圧は、スタンバイ時と動作時とで異なる電
圧に設定され、動作時にはトランジスタＴ３０のＯＮ動
作によりローデコーダーロジックと同じ電圧が、スタン
バイ時にはそれより低い電圧ＶＴＴがトランジスタＴ３
１により設定される。

【０００６】前記従来例の動作を説明する。尚、動作と
しては、ビット線ワード線間にショートはあるものの、
冗長回路により不良アドレスアクセス時には、冗長ブロ
ックより正しいデータがアクセスされる半導体記憶装置
のチップ（良品）の場合を考える。

【０００７】スタンバイ時には、全てのビット線は次回
動作に備えてプリチャージ用トランジスタを介してビッ
ト線プリチャージレベルにプリチャージされている。一
方ワード線は、ビット線とメモリーセル間のトランスフ
ァーゲートの遮断のため、グランドレベルになってい
る。ビット線−ワード線間にショートがあるチップにお
いて、スタンバイ時にこのような電圧印加状態になる
と、ビット線プリチャージ用トランジスタを介して、順
次、ビット線、ダスト等によるショート部、ワード線、
ワードリセット能力調整用トランジスタＴ１０´の経路
を経てグランドに電流が流れる。この経路の中でワード
リセット能力調整用トランジスタＴ１０´のゲート電圧
ＶＴＴは、スタンバイ時には閾値電圧より少し高い１Ｖ
程度になるようになっている。ゲート電圧が閾値電圧よ
り少し高い１Ｖ程度であるため、ワードリセット能力調
整用トランジスタは高インピーダンスの状態となって、
前記ショート部により流れるようになる電流は十分に制
限され、10μA 程度以下となる。このゲート電圧を制限
しない場合には、ショートによる電流増加は数１００μ
A であるので、このようなショートによるスタンバイ電
流上昇を有効に抑制することができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来例では、動作時に次のような問題点が存在する。

【０００９】すなわち、動作時にはリセットトランジス
タのゲート電位は、チップ活性化信号（ダイナミックRA
M では/RAS信号）を受けて、ローデコーダー回路のロジ
ック"H" レベルとなる。そして、チップ活性化信号が終
了するとまた、元の閾値電圧より少し高い１Ｖ程度に下
がるようになっている。ここで、16Mbitの汎用ダイナミ
ックRAM （4 ビットx4M ワード、2048リフレッシュサイ
クル）を例にとって考えてみる。この場合物理的なワー
ド線本数は８１９２本ある。そして、このワード線一本
ごとに先のワードリセット能力調整用トランジスタが接
続されており、また構成によって変化するが、通常ロー
デコーダーはチップ中央に配置されているために、その
数はワード線本数の２倍になる。今、仮に、このワード
リセット能力調整用トランジスタのサイズをチャンネル
幅２μm、チャンネル長１μm とすると、その容量は
（ゲート酸化膜圧14nm換算）７０pFに及ぶ。また、この
サイズのリセットトランジスタにおいて、ショート部に
より流れる電流を10μA 程度以下に制限しようとする
と、そのゲート電圧は1V程度以下に下げる必要がある。
この場合に、サイクルタイムを90nsとして、チップ内部
での昇圧電源からの電源電流を計算すると、３ｍA に及
ぶ。

【００１０】また、更に、低電圧（例えば3.3 Ｖ）まで
の動作を保証する場合、前記ローデコーダーの電源とし
ては、電源電圧をチップ内部のチャージポンプにより高
電位（例えば5 Ｖ程度）に昇圧した内部昇圧電源が用い
られる。内部昇圧回路は一般的に能率が悪く、50％程度
しかないために、電源電流として更に大きい６ｍA 程度
消費することとなる。即ち、通常ビット線−ワード線間
にショートがあるチップにおけるスタンバイ時の電流の
増加は、数１００μA 程度であるものの、その増加分を
抑制するために、動作時の電源電流が３mA程度、回路構
成によっては６mA程度も増加することとなる。一般に、
消費電力を抑えた仕様はローパワー版と呼ばれるが、こ
のような仕様のチップが必要とされる携帯機器において
は、スタンバイ電流を低減すると共に、その動作電流を
も低減する必要があり、この動作時の電流をも低減する
必要がある。

【００１１】また、他の問題点は、スタンバイ時にワー
ドリセット能力調整用トランジスタＴ１０´のゲートに
印加する電圧ＶＴＴの発生回路に存在する。

【００１２】すなわち、前記の電圧発生回路は、具体的
には、例えば外部電源とグランドとの間に、PCH トラン
ジスターと、ダイオード接続されたNCH トランジスター
とを直列接続した回路により構成して、この直列回路の
中間ノードから１Ｖ程度の低電圧を取り出すことが可能
である。但し、前記PCH トランジスターを低インピーダ
ンスのもので構成すると、その直列回路を流れる貫通電
流が増大するため、高インピーダンスのもので構成し
て、前記直列回路を流れる貫通電流を数μA 以下に抑え
て低電流化を図ることが必要である。しかし、この構成
の低電圧発生回路を用いた場合には、バッテリーでデー
タを保持するためのバッテリーバックアップ電流（スロ
ーリフレッシュ電流やセルフリフレッシュ電流）を有効
に抑制できない。

【００１３】前記の問題をより具体的に説明すると、ス
ローリフレッシュやセルフリフレッシュは、周期やその
動作のさせ方について多少の差はあるが、基本的には30
〜数100 μs のスタンバイ状態に引き続いて1 回のリフ
レッシュ動作があり、その後、再び30〜数100 μs のス
タンバイ状態が存在するという，動作状態が間欠的に存
在するモードであって、これにより低電力でデータ保持
を行うものである。ここで、前記低電圧発生回路の出力
端子は、前述の通りワードリセット能力調整用トランジ
スタのゲートに接続され、このゲートは、チップの活性
化信号終了後、ローデコーダの電源の電位レベルから低
電圧レベルＶＴＴの１Ｖ程度の電位に下がる際に、前記
低電圧発生回路を、高インピーダンスのＰch負荷と、グ
ランドに接続されたダイオード接続のＮchMOS トランジ
スタとで構成した低消費電流の簡単な回路では、低電圧
ＶＴＴに戻るまでに数十μs 程度の時間を要し、このた
め、スローやセルフリフレッシュモード等の間欠モード
時（数十μs 毎の動作）には、ワードリセット能力調整
用トランジスタのゲート電位が低電圧レベルＶＴＴより
も高い期間が比率的多く存在して、その結果、ワードリ
セット能力調整用トランジスタが低インピーダンスの状
態が比較的長く続いて、ビット線−ワード線間のショー
トによるスタンバイ電流が有効には抑制されず、バッテ
リーバックアップ電流（スローリフレッシュ電流やセル
フリフレッシュ電流）が多く消費される問題がある。

【００１４】本発明は、上記従来例の問題点を解決する
ものであり、その目的は、前記のようなワードリセット
能力調整用トランジスタを用いてビット線−ワード線シ
ョート時のスタンバイ電流を抑制する半導体記憶装置に
おいて、その動作時の消費電流やバッテリーバックアッ
プ電流の低減を図ることにある。

【００１５】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、ワードリセット能力調整用トランジス
タの駆動電源として、ローデコーダの電源とは別系統の
電源を用いる構成とし、また、動作時には、半導体記憶
装置に備えるワードリセット能力調整用トランジスタの
全てを動作させる（動作状態を変更する）のではなく、
その動作状態を変更するワードリセット能力調整用トラ
ンジスタの数を限定制限して低減し、その動作時の電源
電流を抑制し、更に、スローリフレッシュ動作やセルフ
リフレッシュ動作等の間欠動作モード時であっても、動
作終了時に所定電圧レベルまで復帰する期間を短く制限
し、例えば数１０ns以内に抑えるよう低電圧発生回路を
構成して、製造工程中でのパーティクル等によるビット
線−ワード線間のショートによる電流増加に対しても電
流抑制が効いて、バッテリーバックアップ電流を低減す
ることとする。

【００１６】その具体的な解決手段は、請求項１記載の
発明の半導体記憶装置では、マトリクス状に配置された
メモリーセルを活性化するワード線と、前記各ワード線
の電圧を制御する行デコーダー、ワードドライバー及び
ワードリセットトランジスタとを有し、前記ワードリセ
ットトランジスタは、前記ワード線の各々とグランドと
の間に各々直列接続された第１及び第２のトランジスタ
により構成され、前記第１のトランジスタは前記行デコ
ーダーの出力信号により制御され、前記第２のトランジ
スタは、そのゲート電圧が、昇圧電源以外の電源と、前
記昇圧電源及び昇圧電源以外の前記電源よりも電位の低
い低電圧電源とに時間的に切り替え印加されることを特
徴とする。

【００１７】請求項２記載の発明の半導体記憶装置は、
マトリクス状に配置されたメモリーセルを活性化するワ
ード線と、前記各ワード線の電圧を制御する行デコーダ
ー、ワードドライバー及びワードリセットトランジスタ
とを有し、前記ワードリセットトランジスタは、前記ワ
ード線とグランドとの間に直列接続された第１及び第２
のトランジスタにより構成され、前記第１のトランジス
タは前記行デコーダーの出力信号により制御され、前記
第２のトランジスタは、そのゲート電圧が、昇圧電源以
外の電源と、前記昇圧電源及び昇圧電源以外の前記電源
よりも電位の低い低電圧電源とに時間的に切り替え印加
され、前記各ワード線に対応するワードリセットトラン
ジスタは、ワード線が冗長置換される１組のワード線本
数に等しい本数のワード線間で、前記第２のトランジス
タが共有されることを特徴とする。

【００１８】また、請求項３記載の発明の半導体記憶装
置では、マトリクス状に配置されたメモリーセルを活性
化するワード線と、前記各ワード線の電圧を制御する行
デコーダー、ワードドライバー及びワードリセットトラ
ンジスタとを有し、前記ワードリセットトランジスタ
は、前記ワード線とグランドとの間に直列接続された第
１及び第２のトランジスタと、前記ワード線とグランド
との間に接続された第３のトランジスタとにより構成さ
れ、前記第１のトランジスタは前記行デコーダーの出力
信号により制御され、前記第２のトランジスタは、ハイ
レベルとローレベルとに切り替わる設定制御信号により
制御され、前記第３のトランジスタは、そのゲート電圧
として昇圧電源よりも電位の十分低い低電圧電源の電圧
と接地電圧とが前記設定制御信号に基いて切り替え制御
されることを特徴としている。

【００１９】更に、請求項４記載の発明の半導体記憶装
置では、マトリクス状に配置されたメモリーセルを活性
化するワード線と、前記各ワード線の電圧を制御する行
デコーダー、ワードドライバー及びワードリセットトラ
ンジスタとを有し、前記ワードリセットトランジスタ
は、前記ワード線とグランドとの間に直列接続された第
１及び第２のトランジスタと、前記ワード線とグランド
との間に直列接続された第３及び第４のトランジスタと
により構成され、前記第１のトランジスタは前記行デコ
ーダーの出力信号により制御され、前記第２のトランジ
スタはハイレベルとローレベルとに切り替わる設定制御
信号により制御され、前記第３のトランジスタは前記設
定制御信号を反転した信号により制御され、前記第４の
トランジスタは、そのゲート電圧が、昇圧電源よりも電
位の十分低い低電圧電源の電位であることを特徴とす
る。

【００２０】加えて、請求項５記載の発明では、前記請
求項１、請求項２、請求項３又は請求項４記載の半導体
記憶装置において、昇圧電源以外の電源、又は設定制御
信号のハイレベルを生成する電源は、行デコーダーに接
続される電源以外の電源により構成されることを特徴と
する。

【００２１】更に加えて、請求項６記載の発明では、前
記請求項１、請求項２、請求項３又は請求項４記載の半
導体記憶装置において、第２のトランジスタのゲート電
圧を昇圧電源以外の電源の電圧又はハイレベルの設定制
御信号の電圧にする期間は、ビット線のセンス動作開始
直前から前記ビット線の終了までの間を含むことを特徴
としている。

【００２２】加えて、請求項７記載の発明では、前記請
求項１又は請求項２記載の半導体記憶装置において、多
数のメモリセル及びワード線は複数のブロックに区画さ
れ、各ブロックには、自己のブロックに属する複数のワ
ード線に対応する複数のワードリセットトランジスタの
第２のトランジスタのゲート電圧を制御する制御回路が
備えられ、前記各制御回路は、活性化されるメモリセル
を含むブロックの制御回路のみがブロック選択信号を受
けて、第２のトランジスタのゲート電圧を昇圧電源以外
の電源の電圧に切り替えるよう制御することを特徴とす
る。

【００２３】更に加えて、請求項８記載の発明では、前
記請求項３記載の半導体記憶装置において、多数のメモ
リセル及びワード線は複数のブロックに区画され、各ブ
ロックには、自己のブロックに属する複数のワード線に
対応する複数のワードリセットトランジスタの第２及び
第３のトランジスタのゲート電圧を制御する制御回路が
備えられ、前記各制御回路は、活性化されるメモリセル
を含むブロックの制御回路のみがブロック選択信号を受
けて、第２のトランジスタのゲート電圧を設定制御信号
のハイレベル側の電圧に切り替えると共に、第３のトラ
ンジスタのゲート電圧を接地電圧に切り替えるよう制御
することを特徴とする。

【００２４】また、請求項９記載の発明では、前記請求
項４記載の半導体記憶装置において、多数のメモリセル
及びワード線は複数のブロックに区画され、各ブロック
には、自己のブロックに属する複数のワード線に対応す
る複数のワードリセットトランジスタの第２及び第３の
トランジスタのゲート電圧を制御する制御回路が備えら
れ、前記各制御回路は、活性化されるメモリセルを含む
ブロックの制御回路のみがブロック選択信号を受けて、
第２のトランジスタのゲート電圧を設定制御信号のハイ
レベル側の電圧に切り替えると共に、第３のトランジス
タのゲート電圧を前記設定制御信号のローレベル側の電
圧に切り替えるよう制御することを特徴としている。

【００２５】更に、請求項１０記載の発明では、前記請
求項７、請求項８又は請求項９記載の半導体記憶装置に
おいて、ブロック選択信号は、アドレス信号の情報が用
いられることを特徴とする。

【００２６】加えて、請求項１１記載の発明では、前記
請求項１、請求項６又は請求項７記載の半導体記憶装置
において、低電圧電源は、出力端子に設定低電圧を発生
させる高インピーダンスの電源と、メモリセルの活性化
の終了後の設定期間の間活性化され、前記出力端子の電
位を前記設定低電圧に引き下げる電荷引き抜き回路とを
有することを特徴とする。

【００２７】更に加えて、請求項１２記載の発明では、
前記請求項３、請求項６又は請求項８記載の半導体記憶
装置前記において、低電圧電源は、出力端子に設定低電
圧を発生させる高インピーダンスの電源と、メモリセル
の活性化の終了後の設定期間の間活性化され、前記出力
端子の電位を前記設定低電圧に引き上げる電荷注入回路
とを有することを特徴とする。

【００２８】また、請求項１３記載の発明の半導体記憶
装置では、マトリクス状に配置されたメモリーセルを活
性化するワード線と、前記各ワード線の電圧を制御する
行デコーダー、ワードドライバー及びワードリセットト
ランジスタとを有し、前記ワードリセットトランジスタ
は、そのゲート電圧が、前記行デコーダーの所定電位の
出力信号と、前記所定電位よりも電位の低い低電圧電源
の電位とに時間的に切り替え印加される半導体記憶装置
において、前記低電圧電源は、出力端子に設定低電圧を
発生させる高インピーダンスの電源と、メモリセルの活
性化の終了後の設定期間の間活性化され、前記出力端子
の電位を前記設定低電圧に引き下げる電荷引き抜き回路
とを有することを特徴とする。

【００２９】更に、請求項１４記載の半導体記憶装置で
は、マトリクス状に配置されたメモリーセルを活性化す
るワード線と、前記各ワード線の電圧を制御する行デコ
ーダー、ワードドライバー及びワードリセットトランジ
スタとを有し、前記ワードリセットトランジスタは、そ
のゲート電圧が、前記行デコーダーの所定電位の出力信
号と、前記所定電位よりも電位の低い低電圧電源の電位
とに時間的に切り替え印加される半導体記憶装置におい
て、前記低電圧電源は、出力端子に設定低電圧を発生さ
せる高インピーダンスの電源と、メモリセルの活性化の
終了後の設定期間の間活性化され、前記出力端子の電位
を前記設定低電圧に引き上げる電荷注入回路とを有する
ことを特徴とする。

【００３０】加えて、請求項１５記載の発明では、前記
請求項１１、請求項１２、請求項１３又は請求項１４記
載の半導体記憶装置において、低電圧電源は、電源投入
時に出力端子の電位を設定低電圧に立ち上げる低インピ
ーダンスの立ち上げ回路を更に有することを特徴とす
る。

【００３１】

【作用】以上の構成により、請求項１〜請求項６記載の
発明では、昇圧電源以外の電源、即ち外部電源やその外
部電源の電圧を降圧した降圧電源の電圧を用いて、スタ
ンバイ時にワードリセットトランジスタを高インピーダ
ンスの状態にできるので、昇圧電源を用いて高インピー
ダンスの状態にする場合に比して、低消費電流化が図ら
れる。

【００３２】特に、請求項２記載の発明では、各ワード
線に対応するワードリセットトランジスタの第２のトラ
ンジスタが、冗長置換される１組のワード線本数に等し
い本数のワード線間で共有されているので、実効的な問
題を生じずに、ワード線リセットトランジスタを構成す
るトランジスタの個数を低減できる。

【００３３】また、請求項３記載の発明では、動作時に
ワードリセットトランジスタを低インピーダンスの状態
する機能を第２のトランジスタが分担し、スタンバイ時
にワードリセットトランジスタを高インピーダンスの状
態する機能を第３のトランジスタが分担するので、第２
及び第３の各トランジスタの能力を他に拘束されず、独
自に容易に決定することができる。

【００３４】また、請求項４記載の発明では、スタンバ
イ時にワードリセットトランジスタを高インピーダンス
の状態する機能を第３及び第４の２個のトランジスタが
分担し、第４のトランジスタのゲートには低電圧電源の
低電圧が印加され、この低電圧電源には、動作時からス
タンバイ時への切り替え時に昇圧電源の電圧は流入しな
いので、この低電圧電源を簡易に構成することができ
る。

【００３５】更に、請求項６載の発明では、第２のトラ
ンジスタのゲート電圧を昇圧電源以外の電源の電圧又は
ハイレベルの設定制御信号の電圧にする期間には、ビッ
ト線のセンス動作開始直前から前記ビット線の終了まで
の間、即ち、ワード線がノイズを受ける可能性が高くな
る期間を含むので、適切な期間でワード線のリセット能
力を高めて、ノイズに対する耐性が向上する。

【００３６】また、請求項７〜請求項１０記載の発明で
は、複数のブロックのうち、活性化されるメモリセルに
対応するワード線を含むブロックのみについて、制御回
路が動作して、そのブロックに属するワードリセットト
ランジスタのみが低インピーダンスの状態に制御され、
他のブロックに属するワードリセットトランジスタは高
インピーダンスの状態に保持されるので、高インピーダ
ンスの状態に動作させるワードリセットトランジスタの
個数が低減されて、低消費電流となる。

【００３７】更に、請求項１１及び請求項１３記載の発
明では、メモリセルの活性化の終了後の設定期間の間
は、動作時の電圧が低電圧電源に流入するものの、電荷
引き抜き回路が活性化されて、その出力端子の電位を設
定低電圧に素早く引き下げ、このことによりワードリセ
ットトランジスタは直ちに高インピーダンスの状態とな
るので、スタンバイ電流が低減されて、スローリフレッ
シュ時やセルフリフレッシュ時であっても、バックアッ
プ電流が効果的に低減される。

【００３８】更に、請求項１２及び請求項１４記載の発
明では、メモリセルの活性化の終了後の設定期間の間
は、低電圧電源からグランドに対して電荷が流出するも
のの、電荷注入回路が活性化されて、その出力端子の電
位を設定低電圧に素早く引き上げ、このことによりワー
ドリセットトランジスタは直ちに高インピーダンスの状
態となるので、スタンバイ電流が低減されて、スローリ
フレッシュ時やセルフリフレッシュ時であっても、バッ
クアップ電流を効果的に低減される。

【００３９】加えて、請求項１５記載の発明では、電源
投入時には、低電圧電源の立ち上げ回路が動作して、低
電圧を素早くその出力端子に供給するので、ワードリセ
ットトランジスタのフローティングが確実に防止され
て、電源投入直後に書き込んだデータであっても、その
保証が可能である。

【００４０】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。（第１の実施例）図１は、本半導体記憶回路の第１実施例の半導体記憶装
置の全体構成を示し、図２は図１の半導体記憶装置の要
部構成を示し、図３は図２の構成の詳細を示し、図４は
タイミングチャートを示す。

【００４１】図１において、１は内部昇圧電源電圧Ｖpp
で動作するローデコーダー（行デコーダー）、Ｔ１〜Ｔ
７は前記ローデコーダー１を構成するトランジスタであ
る。２はワード線、Ｔ８はワードドライバー、３はワー
ドリセットトランジスタであって、このワードリセット
トランジスタ３は、前記ワード線２とグランドとの間に
直列接続された第１のトランジスタＴ９及び第２のトラ
ンジスタＴ１０により構成される。前記第１のトランジ
スタＴ９は、前記ローデコーダー１からの昇圧電位ＶPP
の出力信号により制御される。前記ワード線２は、前記
ローデコーダー１、ワードドライバーＴ８及び前記ワー
ドリセットトランジスタ３により制御される。

【００４２】また、４は前記ワードリセットトランジス
タ３の第２のトランジスタＴ１０のゲートに出力端子が
接続されたワードリセットトランジスタ能力制御回路
（制御回路）、５は、トランジスタの閾値電圧よりも
０．２〜０．５Ｖ程度高い例えば１Ｖ程度の設定低電圧
ＶTTを発生する低電圧発生回路である。

【００４３】図２は、各回路がどのように配置されるか
の一例を示したものであり、１０…はセンス動作するビ
ット線に直交するワード線領域を複数に分割したブロッ
ク、１１…は各ブロック１…に対応して設けられたセン
スアンプである。前記図１に示すワードドライバーＴ８
及びワードリセットトランジスタ３は、共に、図２にお
いて各ブロック１０…に対応してチップ中央位置に配置
される。

【００４４】前記図１に示すワードドライバーＴ８及び
ワードリセットトランジスタ３は、図３に示すように、
１つのブロック１０内にワード線２と直交する方向に各
ワード線２に対応してワード線２の本数と同数配置され
ると共に、ローデコーダー１も同方向に多数配置され
る。前記図１に示すワードリセットトランジスタ能力制
御回路４は、図２において上下のブロック１０を１単位
として１個づつ設けられる。

【００４５】次に、図１に示したワードリセットトラン
ジスタ能力制御回路４及び低電圧発生回路５の詳細を図
１に基いて説明する。

【００４６】前記ワードリセットトランジスタ能力制御
回路４において、Ｖccは例えば３．３Ｖの電源又はこの
電圧に降圧された電源であり、内蔵するチャージポンプ
により昇圧された前記ローデコーダ１の電源である昇圧
電源以外の電源である。ＲＡ３、ＲＡ４はブロック選択
用アドレス信号であって、ＡＮＤ回路２０に入力され
る。前記ＡＮＤ回路２０の出力は、ブロック選択信号BL
K となり、このブロック選択信号BLK は、インバータ２
１を介してＮchトランジスタＴ１１及びＰchトランジス
タＴ１２の各ゲートに入力される。前記一方のＰchトラ
ンジスタＴ１２は、前記ブロック選択信号BLK がHIGHと
なった自己のブロックの選択時に、ＯＮ動作して、前記
昇圧電源以外の電源Ｖccを自己のブロック１０内に属す
る全ての前記ワードリセットトランジスタ３の第２のト
ランジスタＴ１０のゲートに印加して、ワードリセット
トランジスタ３を低インピーダンスな状態とし、ワード
リセット能力を高める。一方、他方のＮchトランジスタ
Ｔ１１は、前記低電圧発生回路５の出力端子が接続され
ていて、前記ブロック選択信号BLK がLOW となったブロ
ック非選択時に、ＯＮ動作して、前記低電圧電源５の設
定低電圧ＶTTをワードリセットトランジスタ３の第２の
トランジスタＴ１０のゲートに印加して、ワードリセッ
トトランジスタ３を高インピーダンスな状態として、ワ
ードリセット能力を低く制御する。従って、このワード
リセットトランジスタ能力制御回路４は、１ブロック１
０を単位として、ワードリセットトランジスタ３の第２
のトランジスタＴ１０のゲート電圧ＶＧＬＥＡＫを各ブ
ロック単位で制御する。

【００４７】前記ブロック選択用アドレス信号ＲＡ３、
ＲＡ４は、図３に示すように、ブロック選択用アドレス
制御回路３０の制御信号、及びこの制御信号を受ける４
個のＡＮＤ回路３１…等により生成される。前記ブロッ
ク選択用アドレス制御回路３０は、図４のタイミングシ
ーケンスに示すように、ビット線のセンス動作開始時
（図中記号Ａで示す）の直前の時点Ｂから前記ビット線
のセンス動作終了時Ｃ後の時点Ｄまでの間で、ブロック
選択信号BLK をHIGHにして、ワードリセットトランジス
タ３の第２のトランジスタＴ１０のベース電圧ＶＧＬＥ
ＡＫとして昇圧電源以外の電源の電圧Ｖccを印加するよ
うに、ブロック選択用アドレス信号を生成する。

【００４８】尚、ローデコーダー用アドレス信号ＲＡ
１，ＲＡ２は、ローデコーダー用アドレス信号制御回路
３２の制御信号、及びこの制御信号を受ける４個のＡＮ
Ｄ回路３３…等により生成される。

【００４９】また、図１の低電圧発生回路５において、
６は設定低電圧ＶTTを発生する基準電圧発生回路（高イ
ンピーダンスの電源）であって、グランドにダイオード
接続されたＮchトランジスタＴ１７と、昇圧電源以外の
電源電圧Ｖccに接続された高インピーダンスのＰchトラ
ンジスタＴ１８とを直列接続して成っている。

【００５０】また、前記低電圧発生回路５において、７
は出力端子の電位を設定低電圧ＶTTのレベルにまで引き
下げる電荷引き抜き回路であって、前記電荷引き抜き回
路７は、前記基準電圧発生回路６と同電位を発生する２
個のトランジスタＴ１３，Ｔ１４より構成される基準電
圧発生部８と、この基準電圧発生部８の発生電圧と出力
端子の電圧とを入力とする差動アンプ９と、この差動ア
ンプ９の出力により制御されるトランジスタＴ１６と、
他のトランジスタＴ１５とから成っている。従って、前
記ワード線リセットトランジスタ能力制御回路４により
ワードリセットトランジスタ３の第２のトランジスタＴ
１０のベース電圧ＶＧＬＥＡＫが、昇圧電源以外の電源
Ｖccの電位から、低電圧発生回路５の設定低電圧ＶTTに
低下する際に、差動アンプ９の出力によりトランジスタ
Ｔ１６をＯＮ動作させて、出力端子をグランドに接続
し、速やかに出力端子の余剰電荷を引き抜くように構成
している。

【００５１】尚、図１において、１５はタイミング制御
回路であって、このタイミング制御回路１５は、半導体
記憶装置の活性化信号/RASを受けて低電圧発生回路制御
信号ＶＴＴＣＴＲＬを発生させて、ワードリセットトラ
ンジスタ３の第２のトランジスタＴ１０のベース電圧Ｖ
ＧＬＥＡＫが昇圧電源以外の電源Ｖccの電位から低電圧
発生回路５の設定低電圧ＶTTに低下する時点から所定期
間経過後、差動アンプ９の作動を停止させると共に、ト
ランジスタＴ１５をＯＦＦ動作させるようにしている。

【００５２】また、前記低電圧発生回路５において、１
７は立ち上げ回路であって、昇圧電源以外の電源Ｖccが
接続され、低インピーダンスな２個のトランジスタＴ２
１、Ｔ２２と、パワーオンリセット信号ＰＯＲを受けて
ＯＮ動作するトランジスタＴ１９とから成り、パワーオ
ン時に、低電圧電源回路５の出力電位の立ち上がりを速
くする。

【００５３】したがって、上記実施例においては、図４
のタイミングシーケンスに示すように、活性化信号／Ｒ
ＡＳが入力されて、ブロック選択用アドレス信号ＲＡ
３、ＲＡ４に基いてブロック選択信号BLK が発生する
と、その選択された活性ブロック１０のみに属する全て
のワードリセットトランジスタ１０の第２のトランジス
タＴ１０のゲート電圧ＶＧＬＥＡＫとして、昇圧電源以
外の電源Ｖccが印加され、他の非活性ブロック１０…は
依然として設定低電圧ＶTTのままの、ワードリセット能
力が低く絞られたままの状態になっている。これは、非
活性ブロック１０…については、その領域でのセンス動
作がないため、ワード線２…がノイズを受けることがな
く、そのワードリセット能力を増加させる必要がない点
に着目したからである。

【００５４】以上のことから、本実施例では、ワードリ
セットトランジスタ３を第１及び第２の２個のトランジ
スタＴ９，Ｔ１０によって構成し、その第２のトランジ
スタＴ１０のゲート電圧ＶＧＬＥＡＫとして昇圧電源以
外の電源Ｖccの電圧を印加して、ワード線リセットトラ
ンジスタ３のワードリセット能力を高めたので、駆動電
源に効率の悪い昇圧電源を使用する場合（ローデコーダ
に昇圧電源を用いる低電圧動作可能なＤＲＡＭ）に比し
て、低消費電流化を図ることができる。

【００５５】また、本実施例では、ブロック選択信号BL
K を用いて、選択された活性ブロック１０のみに属する
ワードリセットトランジスタ３の第２のトランジスタＴ
１０を制御して、選択ブロック１０内のワード線のリセ
ット能力のみを高め、他の非活性ブロック１０…のワー
ドリセットトランジスタ３については、依然として設定
低電圧ＶTTの継続印加によりワードリセット能力が低く
絞られたままの状態に制御されるので、ワードリセット
トランジスタ３のゲートの充放電に掛かるトランジスタ
数を、例えば従来の１６ＭＤＲＡＭの場合の１／８〜１
／１６（リフレッシュサイクルにより異なる。）に少な
く制限でき、よって一層低消費電流化が可能である。

【００５６】更に、本実施例では、低電圧発生回路５の
基準電圧発生回路６にて、基準の設定低電圧ＶTTを発生
させる。半導体記憶装置が活性化されると、ブロック選
択用アドレス信号によって選択されたブロックに属する
ワードリセットトランジスタ３の第２のトランジスタＴ
１０のゲート電位が、上記低電圧発生回路５で発生した
設定低電圧ＶTTレベルから昇圧電源以外の電源Ｖccの電
位レベルに切り替えられる。このことにより、活性選択
ブロック１０のワードリセット能力が増強され、センス
時のビット線からのカップリングノイズによるワード線
の浮きや沈み込みが無くなる。そして、半導体記憶装置
の活性状態が解かれると、ブロック選択が解除され、ワ
ードリセットトランジスタゲート３の電位は、元の設定
低電圧ＶTTレベルに戻される。この時、昇圧電源以外の
電源Ｖccの電位レベルと前記設定低電圧ＶTTレベルの差
分の電荷が余剰となるが、この余剰電荷は、電荷引き抜
き回路７により速やかにグランドに引き抜かれる。

【００５７】仮に、前記電荷引き抜き回路７が無い場合
を考えると、選択ブロック１０のみの容量は数pF存在
し、この余剰分の電荷を放電するためには高インピーダ
ンスの基準電圧発生回路６のみでは、設定低電圧ＶTTに
戻るまでの時間は数十μs 要する。１６Ｍのダイナミッ
クＲＡＭのローパワー（例えば3.3 Ｖ）でのリフレッシ
ュ周期は、４Ｋリフレッシュで１２８ｍｓであるので、
分散リフレッシュでは３１μs 程度の周期で半導体記憶
装置が活性化される。この３１μs の期間に対して、数
十μs の期間は、ビット線−ワード線間のショートによ
るスタンバイ電流の増大を充分に抑制できなくなる。し
かし、本実施例では、ワードリセットトランジスタ３の
第２のトランジスタＴ１０のゲート電圧ＶＧＬＥＡＫを
スタンバイ時の設定低電圧ＶTTに戻すときに、前述の通
り、余剰電荷は電荷引き抜き回路７により図５に破線で
示すように速やかにグランドに引き抜かれるので、出力
端子は速やかに設定低電圧ＶTTレベルに引き下げるられ
る。従って、スローやセルフの各リフレッシュモード等
の間欠モード時にも、ビット線−ワード線間のショート
によるスタンバイ電流の増大を効果的に抑制できる。

【００５８】また、低電圧発生回路５において、半導体
記憶装置が電源投入された際には、前述した高インピー
ダンスの基準電圧発生回路６（仮に、その電源インピー
ダンスを１Ｍohm とした場合）だけでは、設定低電圧Ｖ
TTの電位の立ち上がりに数十μs の時間を必要とし、そ
れまでの間は、ワードリセットトランジスタ３の能力が
充分でなく、最悪ではフローティングの状態となり、書
き込んだデータの保証ができなくなる。しかし、本実施
例では、電源投入後のパワーオンリセット信号ＰＯＲに
より立ち上り回路１７が速やかに設定低電圧ＶTTの電位
を立ち上げるので、電源投入からそれまでの間に書き込
まれたデータの保証が可能である。この時、電位が所定
レベルよりも多少高くても、電源投入の僅かな期間のみ
のスタンバイ電流が増加するのみであるので、特に問題
とならない。（第２の実施例）図６は本発明の第２の実施例の半導体記憶装置を示す。

【００５９】図６において、ＷＬ０、ＷＬ１、ＷＬ２、
ＷＬ３はワード線である。

【００６０】本実施例では、ローデコーダー１´は、ト
ランジスタＴ１〜Ｔ６及びＴ７ａ〜Ｔ７ｄにより構成さ
れ、ワードドライバーは４個のトランジスタＴ８ａ〜Ｔ
８ｄにより構成される。また、ワードリセットトランジ
スタ３´は、４個の第１のトランジスタＴ９ａ〜Ｔ９ｄ
と、２個の第２のトランジスタＴ１０ａ、Ｔ１０ｂによ
り構成され、そのうち、４個の第１のトランジスタＴ９
ａ〜Ｔ９ｄによりワードリセット部が、２個の第２のト
ランジスタＴ１０ａ、Ｔ１０ｂによりワードリセット能
力調整部が構成される。

【００６１】本実施例では、前記第１の実施例に対し
て、１個のローデコーダー１´に対して、プリデコード
された４本の信号φｗが各々対応するワードドライバー
Ｔ８ａ〜Ｔ８ｄに入力され、またワードリセットトラン
ジスタ３´の第１のトランジスタＴ９ａ〜Ｔ９ｄは、ロ
ーデコーダー１´の出力信号によって共通して制御さ
れ、前記４個の第１のトランジスタＴ９ａ〜Ｔ９ｄは、
２個づつそのグランド側が接続されて、各々、前記第２
のトランジスタＴ１０ａ、Ｔ１０ｂに接続されている。
即ち、本実施例では、ワードリセットトランジスタ３´
の第２のトランジスタＴ１０ａ、Ｔ１０ｂが、本来は４
個備えるべきところ、２個づつ共用化される。

【００６２】したがって、本実施例では、前記第１の実
施例に比べ、ワードリセットトランジスタの第２のトラ
ンジスタ（ワードリセット能力調整用トランジスタ）の
個数を半減することができる。このように接続しても、
ビット線−ワード線間のショートによる電流増加を抑制
できる。

【００６３】しかし、前記のように接続することによ
り、ビット線−ワード線間のショートが有った場合、例
えば図６に示すワード線ＷＬ０がビット線とショートし
ている場合を考えると、スタンバイ時にはショート部で
の電流増加を抑制する目的から、第２のトランジスタＴ
１０ａ，Ｔ１０ｂのベース電圧ＶＧＬＥＡＫは設定低電
圧ＶTTになっているため、この第２のトランジスタ（ワ
ードリセット能力調整用トランジスタ）Ｔ１０ａ，Ｔ１
０ｂは高インピーダンスな状態になっている。一方、第
１のトランジスタＴ９ａ〜Ｔ９ｄは、ローデコーダー１
´からの出力信号によりＯＮ状態になっている。従っ
て、ワード線ＷＬ０はビット線プリチャージ電位にな
り、その結果、ワード線ＷＬ１もビット線プリチャージ
電位になる。このことは、ショートしているワード線Ｗ
Ｌ０と、ショートしていないワード線ＷＬ１とに対応す
るメモリーセルのデータが破壊することになる。しか
し、ワード線の冗長は一般に冗長前後でのデータトポロ
ジーの維持やローデコーダのレイアウトの制限のため、
複数ワード線単位（２本もしくは４本単位）での置き換
えを行っている。従って、この共用化する第２のトラン
ジスタ（ワードリセット能力調整用トランジスタ）を冗
長救済時の冗長単位に合わせることにより、実効的な問
題を生じることなく、第２のトランジスタの個数を半減
しつつ、動作時の電流を低減することができるできる。
尚、本実施例では、ワードリセットトランジスタ３´の
第２のトランジスタを２個づつ共用化したが、ワード線
の冗長救済時の冗長単位が４本のワード線である場合に
は、４個づつ共用化すればよい。

【００６４】また、以上のような接続をすることによ
り、次のような別の利点が生まれる。即ち、冗長単位で
ある２本のワード線ＷＬ０、ＷＬ１の組は、各々、ビッ
ト線対の互いに反対側のビット線のメモリーセルトラン
スファーゲートに接続されている。また、ＣＭＯＳタイ
プの半導体記憶装置のセンスアンプでは、ロー側センス
アンプ、ハイ側センスアンプがほぼ同時に活性化され
る。このため、センス動作に伴うビット線からワード線
に対するカップリングノイズは、ワード線ＷＬ０、ＷＬ
１両方を考慮するとキャンセルし合う。一方のワード線
だけでは、データパターンによっては、一方が全てハイ
側ビット線、他方が全てロー側ビット線とのカップリン
グになる場合があるが、ビット線の立ち上がり、立ち下
がりスピードを同じになるようにすることにより、ワー
ドリセット能力を常に低い状態にしておくことが可能と
なり、従って、本実施例では、第２のトランジスタ１０
ａ、１０ｂのベース電圧ＶＧＬＥＡＫとして一定の設定
低電圧ＶTTが印加される。この構成により、本実施例で
は、前記第１の実施例の低電圧発生回路５を簡略化した
低電圧発生回路を備えればよく、またブロックでのタイ
ミング制御回路１５が不要となるので、更に簡単な回路
構成となると共に、動作時の電源電流を一層低減できる
効果を奏する。（第３の実施例）図７は本発明の第３の実施例を示す。

【００６５】本実施例では、ワードリセットトランジス
タ３´´は第１、第２及び第３の３個のトランジスタＴ
９、Ｔ４０、Ｔ４１により構成される。

【００６６】第１のトランジスタＴ９は前記第１のトラ
ンジスタＴ８と同一である。第２のトランジスタＴ４０
は、そのゲートにブロック選択信号BLK （設定制御信
号）が入力されており、ハイレベルのブロック選択信号
BLK によりＯＮ動作して、第１のトランジスタＴ９と共
働でワード線ＷＬをグランドに接続し、ワードリセット
能力を大に制御する機能を有する。

【００６７】一方、第３のトランジスタＴ４１は、ワー
ド線ＷＬの両端部のうち、前記第２のトランジスタＴ４
０が配置された側の端部（図６では左端部）とは異なる
端部（右端部）とグランドとの間に配置されると共に、
そのゲートには、前記第１の実施例と同様のワードリセ
ットトランジスタ能力制御回路４´の出力が入力されて
いて、そのゲートに設定低電圧ＶTTが印加された時、ワ
ード線ＷＬを高抵抗でグランドに接続し、そのゲートに
０電圧が印加された時、ＯＦＦ動作してワード線ＷＬと
グランドとの接続を立つ機能を有する。

【００６８】前記ワードリセットトランジスタ能力制御
回路４´は、前記ワードリセットトランジスタ３´´の
第３のトランジスタＴ４１を制御して、ワード線ＷＬの
リセット能力を小に又はなくす制御をする機能を有す
る。但し、この能力制御回路４´には、昇圧電源以外の
電源Ｖccと、トランジスタＴ１２とは備えられず、トラ
ンジスタＴ１２´が備えられる。このトランジスタＴ１
２´は、前記第３のトランジスタＴ４１のゲート電極と
接地間に配置されると共に、ブロック選択信号BLK によ
り制御され、自己のブロックが選択された時に、ハイレ
ベルのブロック選択信号BLK によりＯＮ動作して、第３
のトランジスタＴ４１のベース電圧ＶＧＬＥＡＫを０Ｖ
にする機能を有する。

【００６９】前記ワードリセットトランジスタ能力制御
回路４´は、低電圧発生回路５´から設定低電圧ＶTTを
受ける。前記低電圧発生回路５´は、前記第１の実施例
の低電圧発生回路５と同一構成の基準電圧発生回路６と
立ち上げ回路１７とを備えると共に、電荷注入回路７´
とを備える。この電荷注入回路７´は、図１１に示すよ
うに、前記ワード線リセットトランジスタ能力制御回路
４´によりワードリセットトランジスタ３''の第３のト
ランジスタＴ４１のベース電圧ＶＧＬＥＡＫが、接地電
位から、低電圧発生回路５´の設定低電圧ＶTTに上昇す
る際に、差動アンプ９´の出力によりトランジスタＴ１
６´をＯＮ動作させて、出力端子を昇圧電源以外の電源
Ｖccに接続し、速やかに出力端子に余剰電荷を注入し
て、ベース電圧ＶＧＬＥＡＫを設定低電圧ＶTTに上昇さ
せる機能を有する。

【００７０】したがって、本実施例では、ワードリセッ
ト能力を大に制御する機能を第１及び第２のトランジス
タＴ９、Ｔ４０が分担し、ワードリセット能力を小に制
御する機能を第３のトランジスタＴ４１が分担するの
で、第２及び第３のトランジスタＴ４０、Ｔ４１の能力
（サイズ）を他に拘束されずに自由に決定することが可
能である。

【００７１】また、半導体を非活性化した際、それまで
選択されていたブロックの０Ｖ電位のワード線が接続さ
れて、設定低電圧ＶTTが低下し、その結果、短いサイク
ルで動作させた場合には、この設定低電圧ＶTTの低下が
繰返し連続して、設定低電圧ＶTTが第３のトランジスタ
Ｔ４１の閾値電圧を下回り、ワード線がフローティング
状態になることが想定されるものの、本実施例では、前
記低電圧発生回路５´の電荷注入回路７´による電荷注
入によって設定低電圧ＶTTが速やかに上昇するので、前
記のような問題は生じない。

【００７２】尚、本実施例では、第３のトランジスタＴ
４１を図６の右端部に配置したが、第２のトランジスタ
Ｔ４０が配置された側の端部（左端部）に配置してもよ
い。但し、第２のトランジスタＴ４０が配置される側
は、ローデコーダー１等の多くのトランジスタが配置さ
れるため、レイアウトの容易性を考慮すれば、本実施例
のようにローデコーダー１とは反対側が望ましい。（第４の実施例）図８は本発明の第４の実施例を示す。

【００７３】本実施例は、前記第３の実施例を更に変形
した実施例であって、前記第３の実施例のワードリセッ
トトランジスタ３´´の第３のトランジスタＴ４１の機
能を２個のトランジスタＴ４１ａ、Ｔ４１ｂに分割した
ものである。

【００７４】前記２個のトランジスタＴ４１ａ、Ｔ４１
ｂは、ワード線ＷＬとグランドとの間に直列に接続され
ると共に、その２個のうち、一方の第３のトランジスタ
Ｔ４１ａは、そのゲートに、ブロック選択信号BLK の反
転信号/BLKが入力され、ローレベルの反転ブロック選択
信号/BLKによりＯＦＦ動作し、ハイレベルの反転ブロッ
ク選択信号/BLKによりＯＮ動作する。

【００７５】他方の第４のトランジスタＴ４１ｂは、前
記第１の実施例における低電圧発生回路５と同様の低電
圧発生回路５´の出力により制御され、前記低電圧発生
回路５´の出力（設定低電圧ＶTT) により常時高抵抗の
状態でＯＮ動作している。

【００７６】前記低電圧発生回路５´は、第１の実施例
の低電圧発生回路５に比し、電荷引き抜き回路７又は電
荷注入回路７´を有しない。

【００７７】したがって、本実施例においては、第４の
トランジスタＴ４１ｂのベースに低電圧発生回路５´の
出力（設定低電圧ＶTT) が入力され、この低電圧発生回
路５´には設定低電圧ＶTTを越える高電圧の逆流又はこ
の設定低電圧ＶTTからの電荷放出がないので、電荷引き
抜き回路７又は電荷注入回路７´を設ける必要がなく、
その分、低電圧発生回路５´の構成を簡易にできる特殊
の効果を奏する。

【００７８】尚、以上の説明では、ローデコーダー１に
は、昇圧電圧Ｖppを発生する昇圧電源を接続してその動
作を行わせたが、その他、低電圧までの動作を保証しな
くてよい場合には、前記昇圧電源以外の電源であって前
記昇圧電圧Ｖpp以下の電圧を発生する電源（例えば3.3V
電源）を接続してその動作を行わせてもよいのは勿論で
ある。

【００７９】また、本発明は、ダイナミックセンス型の
強誘電体メモリーにおいても適用可能である。

【００８０】

【発明の効果】以上説明したように、請求項１〜請求項
６記載の発明によれば、昇圧電源以外の電源の電圧を用
いて、スタンバイ時にワードリセットトランジスタを高
インピーダンスの状態にできるように複数のトランジス
タで構成したので、ワード線のリセット能力を制御する
トランジスタを１個で構成した場合の低電圧動作対応
品、即ち、ローデコーダの電源に昇圧電源を用いてワー
ド線リセット能力の調整を昇圧電位とこれより低い低電
圧電位とで切り替えて行う場合に比して、低消費電流化
を図ることができる。

【００８１】特に、請求項２記載の発明によれば、各ワ
ードリセットトランジスタを構成する一部のトランジス
タを、冗長置換される１組のワード線本数に等しい本数
のワード線間で共有したので、実効的な問題を生じず
に、ワード線リセットトランジスタを構成するトランジ
スタの個数を低減できる効果を奏する。

【００８２】更に、請求項３記載の発明によれば、ワー
ドリセットトランジスタを構成する第２及び第３の各ト
ランジスタの能力を他に拘束されず、独自に決定するこ
とができる。

【００８３】また、請求項４記載の発明によれば、低電
圧電源の低電圧がワードリセットトランジスタの第４の
トランジスタのゲートに印加して、動作時からスタンバ
イ時への切り替え時にこの低電圧電源に対して昇圧電源
の電圧の流入がないので、この低電圧電源の構成を簡易
にできる。

【００８４】更に、請求項６記載の発明によれば、ワー
ド線がノイズを受ける可能性が高くなる期間でワードリ
セットトランジスタを低インピーダンスの状態に制御し
たので、必要な期間でワード線リセット能力を高めて、
ノイズ耐性の向上を図ることができる。

【００８５】また、請求項７〜請求項１０記載の発明に
よれば、複数のブロックのうち、活性化されるメモリセ
ルに対応するワード線を含むブロックのみについて、そ
のブロックに属するワードリセットトランジスタのみを
低インピーダンスの状態に制御したので、ゲート電圧が
遷移するワードリセットトランジスタの個数を低減し
て、低消費電流化を図ることができる。

【００８６】更に、請求項１１〜請求項１４記載の発明
によれば、メモリセルの活性化の終了後の設定期間の間
で、動作時の電圧が低電圧電源に流入し、又は低電圧電
源の電荷が流出しても、その電荷を素早く引き抜き又は
注入したので、ワードリセットトランジスタを直ちに所
定インピーダンスの状態として、通常動作が安定に、ま
たスローリフレッシュ時やセルフリフレッシュ時でのバ
ックアップ電流を効果的に低減することができる。

【００８７】加えて、請求項１５記載の発明によれば、
電源投入時には、低電圧電源の立ち上げ回路により低電
圧を素早くその出力端子に供給したので、ワードリセッ
トトランジスタのフローティングを確実に防止して、早
期に書き込んだデータであっても、これを保証すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置のロー
デコーダー周りを示す回路図である。

【図２】同実施例の半導体記憶装置の全体概略構成図で
ある。

【図３】同実施例のブロック選択揺アドレス信号の生成
の構成を示す図である。

【図４】同実施例でのタイミングチャートを示す図であ
る。

【図５】同実施例の低電圧発生回路の電荷引き抜き回路
の作動の説明図である。

【図６】本発明の第２の実施例の半導体記憶装置のロー
デコーダー周りを示す回路図である。

【図７】本発明の第３の実施例の半導体記憶装置のロー
デコーダー周りを示す回路図である。

【図８】本発明の第４の実施例の半導体記憶装置のロー
デコーダー周りを示す回路図である。

【図９】従来例の半導体記憶装置のローデコーダー周り
を示す回路図である。

【図１０】従来例の半導体製造工程中のダスト等による
ビット線とワード線間のショートによるスタンバイ電流
上昇のモデル図である。

【図１１】第３の実施例の低電圧発生回路の電荷注入回
路の作動の説明図である。

【符号の説明】

１ローデコーダー２，ＷＬＷＬ１〜ＷＬ４ワード線３ワードリセットトランジスタ４ワードリセットトランジスタ
能力制御回路５、５´ 低電圧発生回路６基準電圧発生回路７電荷引き抜き回路７´ 電荷注入回路Ｔ8,Ｔ8a〜Ｔ8d ワードドライバートランジス
タＴ9,Ｔ9a〜Ｔ9d Ｔ10，Ｔ 10a，Ｔ10b ワードリセットトランジスタの
構成トランジスタＴ15，Ｔ16 電荷引き抜き回路用トランジ
スタＴ19〜Ｔ21 電源投入時用トランジスタ／ＲＡローデコーダーリセット信号ＲＡ１〜ＲＡ４ブロック選択用アドレス信号ＶTT 設定低電圧ＶCC 昇圧電源以外の電源ＶPP 内部昇圧電源／ＲＡＳ半導体記憶装置活性化信号 BLK ブロック選択信号

Claims

(57)【特許請求の範囲】

【請求項１】マトリクス状に配置されたメモリーセル
を活性化するワード線と、前記各ワード線の電圧を制御する行デコーダー、ワード
ドライバー及びワードリセットトランジスタとを有し、前記ワードリセットトランジスタは、前記ワード線の各
々とグランドとの間に各々直列接続された第１及び第２
のトランジスタにより構成され、前記第１のトランジス
タは前記行デコーダーの出力信号により制御され、前記
第２のトランジスタは、そのゲート電圧が、昇圧電源以
外の電源と、前記昇圧電源及び昇圧電源以外の前記電源
よりも電位の低い低電圧電源とに時間的に切り替え印加
されることを特徴とする半導体記憶装置。
【請求項２】マトリクス状に配置されたメモリーセル
を活性化するワード線と、前記各ワード線の電圧を制御する行デコーダー、ワード
ドライバー及びワードリセットトランジスタとを有し、前記ワードリセットトランジスタは、前記ワード線とグ
ランドとの間に直列接続された第１及び第２のトランジ
スタにより構成され、前記第１のトランジスタは前記行
デコーダーの出力信号により制御され、前記第２のトラ
ンジスタは、そのゲート電圧が、昇圧電源以外の電源
と、前記昇圧電源及び昇圧電源以外の前記電源よりも電
位の低い低電圧電源とに時間的に切り替え印加され、前記各ワード線に対応するワードリセットトランジスタ
は、ワード線が冗長置換される１組のワード線本数に等
しい本数のワード線間で、前記第２のトランジスタが共
有されることを特徴とする半導体記憶装置。
【請求項３】マトリクス状に配置されたメモリーセル
を活性化するワード線と、前記各ワード線の電圧を制御する行デコーダー、ワード
ドライバー及びワードリセットトランジスタとを有し、前記ワードリセットトランジスタは、前記ワード線とグ
ランドとの間に直列接続された第１及び第２のトランジ
スタと、前記ワード線とグランドとの間に接続された第
３のトランジスタとにより構成され、前記第１のトラン
ジスタは前記行デコーダーの出力信号により制御され、
前記第２のトランジスタは、ハイレベルとローレベルと
に切り替わる設定制御信号により制御され、前記第３の
トランジスタは、そのゲート電圧として昇圧電源よりも
電位の十分低い低電圧電源の電圧と接地電圧とが前記設
定制御信号に基いて切り替え制御されることを特徴とす
る半導体記憶装置。
【請求項４】マトリクス状に配置されたメモリーセル
を活性化するワード線と、前記各ワード線の電圧を制御する行デコーダー、ワード
ドライバー及びワードリセットトランジスタとを有し、前記ワードリセットトランジスタは、前記ワード線とグ
ランドとの間に直列接続された第１及び第２のトランジ
スタと、前記ワード線とグランドとの間に直列接続され
た第３及び第４のトランジスタとにより構成され、前記
第１のトランジスタは前記行デコーダーの出力信号によ
り制御され、前記第２のトランジスタはハイレベルとロ
ーレベルとに切り替わる設定制御信号により制御され、
前記第３のトランジスタは前記設定制御信号を反転した
信号により制御され、前記第４のトランジスタは、その
ゲート電圧が、昇圧電源よりも電位の十分低い低電圧電
源の電位であることを特徴とする半導体記憶装置。
【請求項５】昇圧電源以外の電源、又は設定制御信号
のハイレベルを生成する電源は、行デコーダーに接続さ
れる電源以外の電源により構成されることを特徴とする
請求項１、請求項２、請求項３又は請求項４記載の半導
体記憶装置。
【請求項６】第２のトランジスタのゲート電圧を昇圧
電源以外の電源の電圧又はハイレベルの設定制御信号の
電圧にする期間は、ビット線のセンス動作開始直前から
前記ビット線の終了までの間を含むことを特徴とする請
求項１、請求項２、請求項３又は請求項４記載の半導体
記憶装置。
【請求項７】多数のメモリセル及びワード線は複数の
ブロックに区画され、各ブロックには、自己のブロック
に属する複数のワード線に対応する複数のワードリセッ
トトランジスタの第２のトランジスタのゲート電圧を制
御する制御回路が備えられ、前記各制御回路は、活性化されるメモリセルを含むブロ
ックの制御回路のみがブロック選択信号を受けて、第２
のトランジスタのゲート電圧を昇圧電源以外の電源の電
圧に切り替えるよう制御することを特徴とする請求項１
又は請求項２記載の半導体記憶装置。
【請求項８】多数のメモリセル及びワード線は複数の
ブロックに区画され、各ブロックには、自己のブロック
に属する複数のワード線に対応する複数のワードリセッ
トトランジスタの第２及び第３のトランジスタのゲート
電圧を制御する制御回路が備えられ、前記各制御回路は、活性化されるメモリセルを含むブロ
ックの制御回路のみがブロック選択信号を受けて、第２
のトランジスタのゲート電圧を設定制御信号のハイレベ
ル側の電圧に切り替えると共に、第３のトランジスタの
ゲート電圧を接地電圧に切り替えるよう制御することを
特徴とする請求項３記載の半導体記憶装置。
【請求項９】多数のメモリセル及びワード線は複数の
ブロックに区画され、各ブロックには、自己のブロック
に属する複数のワード線に対応する複数のワードリセッ
トトランジスタの第２及び第３のトランジスタのゲート
電圧を制御する制御回路が備えられ、前記各制御回路は、活性化されるメモリセルを含むブロ
ックの制御回路のみがブロック選択信号を受けて、第２
のトランジスタのゲート電圧を設定制御信号のハイレベ
ル側の電圧に切り替えると共に、第３のトランジスタの
ゲート電圧を前記設定制御信号のローレベル側の電圧に
切り替えるよう制御することを特徴とする請求項４記載
の半導体記憶装置。
【請求項１０】ブロック選択信号は、アドレス信号の
情報が用いられることを特徴とする請求項７、請求項８
又は請求項９記載の半導体記憶装置。
【請求項１１】低電圧電源は、出力端子に設定低電圧
を発生させる高インピーダンスの電源と、メモリセルの活性化の終了後の設定期間の間活性化さ
れ、前記出力端子の電位を前記設定低電圧に引き下げる
電荷引き抜き回路とを有することを特徴とする請求項
１、請求項６又は請求項７記載の半導体記憶装置。
【請求項１２】低電圧電源は、出力端子に設定低電圧
を発生させる高インピーダンスの電源と、メモリセルの活性化の終了後の設定期間の間活性化さ
れ、前記出力端子の電位を前記設定低電圧に引き上げる
電荷注入回路とを有することを特徴とする請求項３、請
求項６又は請求項８記載の半導体記憶装置。
【請求項１３】マトリクス状に配置されたメモリーセ
ルを活性化するワード線と、前記各ワード線の電圧を制御する行デコーダー、ワード
ドライバー及びワードリセットトランジスタとを有し、前記ワードリセットトランジスタは、そのゲート電圧
が、前記行デコーダーの所定電位の出力信号と、前記所
定電位よりも電位の低い低電圧電源の電位とに時間的に
切り替え印加される半導体記憶装置において、前記低電圧電源は、出力端子に設定低電圧を発生させる
高インピーダンスの電源と、メモリセルの活性化の終了後の設定期間の間活性化さ
れ、前記出力端子の電位を前記設定低電圧に引き下げる
電荷引き抜き回路とを有することを特徴とする半導体記
憶装置。
【請求項１４】マトリクス状に配置されたメモリーセ
ルを活性化するワード線と、前記各ワード線の電圧を制御する行デコーダー、ワード
ドライバー及びワードリセットトランジスタとを有し、前記ワードリセットトランジスタは、そのゲート電圧
が、前記行デコーダーの所定電位の出力信号と、前記所
定電位よりも電位の低い低電圧電源の電位とに時間的に
切り替え印加される半導体記憶装置において、前記低電圧電源は、出力端子に設定低電圧を発生させる
高インピーダンスの電源と、メモリセルの活性化の終了後の設定期間の間活性化さ
れ、前記出力端子の電位を前記設定低電圧に引き上げる
電荷注入回路とを有することを特徴とする半導体記憶装
置。
【請求項１５】低電圧電源は、電源投入時に出力端子
の電位を設定低電圧に立ち上げる低インピーダンスの立
ち上げ回路を更に有することを特徴とする請求項１１、
請求項１２、請求項１３又は請求項１４記載の半導体記
憶装置。