WO2004077444A1 - 半導体記憶装置及びそのリフレッシュ方法 - Google Patents

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WO2004077444A1
WO2004077444A1 PCT/JP2003/002185 JP0302185W WO2004077444A1 WO 2004077444 A1 WO2004077444 A1 WO 2004077444A1 JP 0302185 W JP0302185 W JP 0302185W WO 2004077444 A1 WO2004077444 A1 WO 2004077444A1
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Hajime Sato
Yuji Nakagawa
Satoru Kawamoto
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Fujitsu Limited
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Definitions

  • the present invention relates to a semiconductor memory device and a refresh method thereof.
  • semiconductor memory devices such as DRAMs (Dynamic Random Access Memory) have been increasingly required to reduce power consumption.
  • DRAMs Dynamic Random Access Memory
  • a self-refresh operation that automatically performs a data holding operation to guarantee data in memory cells during standby It is strongly desired to reduce the current consumption at the time.
  • FIG. 8 is a schematic block diagram of a semiconductor memory device (DRAM) for explaining a conventional self-refresh operation.
  • DRAM semiconductor memory device
  • the semiconductor memory device 81 includes a memory cell array 82, an address buffer 83, an internal address counter 84, a predecoder 85, a block selection circuit 86, a block controller 87a to 87d, Drain selectors 88a to 88d and code decoders 89a to 89d are included.
  • the memory cell array 82 is divided into a plurality (for example, four in the figure) of cell blocks BLK0 to BLK3 each having a plurality of memory cells as one unit, and includes a block controller 87a to 87d, a code line selector 88a to 88 d and code decoders 89 a to 89 d are provided corresponding to the respective cell blocks BLK0 to BLK3.
  • the internal address counter 84 supplies the internal address signal IADD at the time of refreshing, inputs the externally supplied address signal ADD through the address buffer 83 during normal operation, and supplies the internal address signal IADD.
  • the block controllers 87a to 87d select the word line selectors 88a to 88d and the word decoders 89a to 89d corresponding to each cell block BLK0 to BLK3 based on the selection signal ⁇ i.
  • the word line selectors 88a to 88d are activated by the control signal BLKENi and the predecode signal PREi output from the predecoder 85 to drive the read lines of the corresponding cell blocks BLK0 to BLK3.
  • Drive signal WLDRVi is generated.
  • the word decoders 89a to 89d are activated by the control signal WLENi and the predecode signal PREi output from the predecoder 85, and connect the corresponding word lines of the cell blocks BLK0 to BLK3 to the word line selector 8 8.
  • bit lines of each of the cell blocks BLK0 to BLK3 are driven by a bit line precharge circuit 91 and a sense amplifier 92 (see FIG. 9) based on a selection signal ⁇ i output from the block selection circuit 86.
  • the current consumed during the refresh operation is made up of the DC current component that is constantly consumed and the AC current component that is consumed during the memory cell refresh operation.
  • the DC current component is a tailing current (also referred to as an off-leak current) due to a sub-threshold of a peripheral circuit and a current consumption due to a physical defect
  • the AC current component is a charge / discharge current accompanying a refresh operation of a memory cell.
  • FIG. 9 is a circuit diagram for explaining this defect current.
  • the word line WL and the bit line BL are short-circuited (indicated by a dashed line in the figure).
  • the sense amplifier 92 connected to the bit line BL is supplied with a precharge signal PR from a bit line precharge circuit 91, whereby the bit line BL is set to a predetermined potential (eg, 1/2 V DD) when the cell block is not selected. ) Is precharged.
  • the power supply VDD is the operating power supply for each circuit.
  • the read decoder 89a (89b to 89d) connects the read line WL to the low potential power supply VSS (for example, ground) when the cell block is not selected. Therefore, a steady leakage current flows from the bit line BL to the word line WL as shown by the arrow in the figure.
  • a defective portion (word line WL ⁇ bit line BL, etc.) caused by such a process defect can be replaced by a prepared redundant circuit. However, this does not eliminate the physical and electrical defect properties of the defect site. Therefore, the current flowing through the defective portion becomes a stationary quenching current, and increases the DC current component described above. These defects occur randomly, and they increase with each increase in the degree of integration of memory cells and microfabrication. As a result, the power consumption during self-refreshing increases by the amount of stationary defect current, which is a major impediment to achieving low power consumption.
  • JP-A-2000-268571 In order to reduce such a defect current, for example, a first method disclosed in JP-A-2000-268571 has been proposed.
  • the defect current is reduced by setting a precharge level applied to the bit line to a floating state (eg, a ground level).
  • the first method is to return the bit line at almost ground level to the normal level (sense level) when returning from the self-refresh (standby state) to the read / write operation (normal state). It takes time to perform the operation, and there is a problem that it is not possible to quickly return from the standby state to the normal state.
  • the first method is to use memory cells that have not been refreshed to prevent defective currents.
  • the potential of the bit line connected to the terminal is set to the floating state, and control is performed to return the potential to the specified potential (1/2 VDD) at the time of refreshing. Invite.
  • the first method requires that a test section such as a fuse / separation gut be provided in advance for all bit lines in order to identify a defective portion, and the bit line is determined based on the defect information obtained thereby. Therefore, it is necessary to provide a control unit for controlling the temperature, which causes a problem that a chip area is remarkably increased.
  • a test process for specifying a defective part using the test section as described above and a defect information storage process for storing the defect information obtained by the test are required. Therefore, there is a problem that the test cost is increased.
  • US Pat. No. 6,366,509 is disclosed.
  • Japanese Patent Application Laid-Open No. H08-230268 proposes the following second method.
  • the second method is to determine the non-access period of the memory cell
  • the defect current is reduced.
  • the second method is not practical.
  • an operation is performed when a minute charge stored in a capacitor having an extremely small area is transmitted to a bit line as information of a memory cell, and the minute amplitude of the bit line is differentially amplified. Therefore, if all the bit lines are floating, the potentials of all the bit lines become unstable, and the bit lines (non-defective bit lines) adjacent to the bit line at the defective part are not easily intended due to the coupling noise. As a result, there is a possibility that so-called information destruction may occur due to turning on a memory cell connected to an adjacent bit line to change stored contents.
  • Japanese Patent Application Laid-Open No. 8-125259 proposes the following third method.
  • the third method is to arrange a fuse for each main word line in a double-word line configuration in which the lead lines consist of a main line and a sub-line in order to increase the speed and reduce the power consumption of large-capacity DRAMs. Fuses in defective areas The defect current is reduced by controlling the sub-code line to a floating state by cutting the wire.
  • the third method has a problem of a chip area and a problem of a test cost as in the first method described above because a fuse is arranged in each main word line.
  • the third method when a node at a defective portion is controlled to a floating state, coupling noise occurs at a node (non-defective node) adjacent to the defective node. Therefore, there is a possibility that the information in the memory cell may be destroyed as in the second method described above. Further, in this case, since the defective word line is floating-controlled, power coupling noise is generated in the bit line connected to a useful memory cell, which may cause erroneous reading.
  • An object of the present invention is to provide a semiconductor memory device which is excellent in noise resistance and can realize low power consumption without increasing the chip area, and a refresh method thereof. Disclosure of the invention
  • a refresh method for a semiconductor memory device is provided.
  • a refresh method for a semiconductor memory device for refreshing a memory cell of a cell block selected in a refresh mode among a plurality of cell blocks obtained by dividing a memory cell array, comprising: A power supply control circuit for activating all the word line drive circuits for driving the word lines included in the unselected cell blocks and supplying power for driving the word lines to the word line drive circuits is provided. The inactive state is set, and the pad line is controlled to a floating potential.
  • a refresh method for a semiconductor memory device In a refresh method of a semiconductor memory device for refreshing a memory cell of a cell block selected in a refresh mode among a plurality of cell blocks obtained by dividing a memory cell array, the refresh of the plurality of cell blocks may be performed.
  • a refresh method for a semiconductor memory device comprising.
  • a semiconductor memory device for refreshing a memory cell of a cell block selected in a refresh mode among a plurality of cell blocks obtained by dividing a memory cell array, a refresh mode signal indicating whether or not the refresh mode is set; Based on a selection signal for selecting a cell block to be refreshed in the refresh mode, all of the cells included in the cell block not selected in the refresh mode.
  • the present invention further comprises a lead line control circuit for generating a control signal for controlling the lead line to a floating potential.
  • FIG. 1 is a schematic block diagram of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a principle circuit diagram of a part of the semiconductor memory device of FIG.
  • FIG. 3 is a circuit diagram of a block selection circuit, a predecoder, and a block controller in the semiconductor device of FIG.
  • FIG. 4 is a circuit diagram of a word line control circuit, a word line selector, and a word decoder in the semiconductor device of FIG.
  • FIG. 5 is a circuit diagram of a semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 6 is a principle circuit diagram of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a line control circuit in the semiconductor memory device according to the third embodiment of the present invention
  • FIG. 2 is a circuit diagram of a code line selector and a code decoder.
  • FIG. 8 is a schematic block diagram of a conventional semiconductor memory device.
  • FIG. 9 is a circuit diagram for explaining a defect current in the semiconductor memory device of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic block diagram of the semiconductor memory device 11 of the first embodiment.
  • the semiconductor memory device 11 includes a memory cell array 12, an address buffer 13, an internal address counter 14, a predecoder 15, a block selection circuit 16, a block controller 17a to l7d, and a word line control.
  • the circuit 18a to 18d includes a word line selector 19a to 19d and a word decoder 20a to 20d. Note that the same components as those of the conventional semiconductor memory device 81 shown in FIG. Is omitted.
  • the memory cell array 12 is divided into a plurality of (for example, four in the figure) cell blocks BLK0 to BLK3 each having a plurality of memory cells as one unit.
  • the block controllers 17a to 17d, the word line control circuits 18a to 18d, the word line selectors 19a to 19d and the word decoders 20a to 20d are provided in each cell block BLK0 to BLK3. Are provided in each case.
  • a control signal WDECi for controlling the potential of the read line in the cell blocks BLK0 to BLK3 to be generated is generated.
  • the refresh mode signal SELFX indicates whether or not the apparatus is in the self-refresh mode, and is a signal that becomes, for example, L level during the self-refresh.
  • the selection signal ⁇ i is, for example, a signal which becomes H level when the corresponding cell blocks BLK0 to BLK3 are selected.
  • FIG. 2 is a circuit diagram illustrating the operation principle of the semiconductor memory device 11.
  • the operation of the code line control circuit 18a and the code decoder 20a provided corresponding to the cell block BLK0 will be described.
  • the lead line control circuit 18a includes a NOR circuit 21 and an inverter circuit 22, and generates control signals wdecenbO and wdecenO based on the refresh mode signal SELFX and the selection signal ⁇ 0. More specifically, the NOR circuit 21 outputs a control signal wdecenbO based on the refresh mode signal SELFX and the selection signal ⁇ 0, and the inverter circuit 22 inverts the control signal wdecenbO from the NOR circuit 21. And outputs the control signal wdecenO.
  • the word decoder 20a includes a 0 circuit 23, a NOR circuit 24, and a word line driving circuit 25.
  • the lead line drive circuit 25 is connected to the transistor Tr 1 (the first drive Transistor) and a transistor Tr2 (second drive transistor). Note that the transistor Tr 1 is configured by a p-channel MOS transistor, and the transistor Tr 2 is configured by an n-channel MOS transistor.
  • the transistor Tr1 and the transistor Tr2 are connected in series, and the connection node N1 is connected to the word line WL.
  • the source of the transistor Tr1 is supplied with the drive power supply VPP as the first power supply from the data line selector 19a (see FIG. 1).
  • the source of the transistor Tr 2 is supplied with a low-potential power supply, vs S (in this case, a ground power supply), as a second power supply.
  • the tailing current A1 of the transistor Tr1 and the tailing current A2 of the transistor Tr2 are set in the following relationship.
  • the tailing currents A 1 and A 2 are minute currents flowing between the source and the drain when the transistors Tr 1 and Tr 2 are turned off, and are also called sub-threshold currents.
  • the setting of the tailing currents A 1 and A 2 as in the above (Equation 1) can be realized, for example, by forming the transistor Tr 1 with a smaller transistor size than the transistor Tr 2.
  • the NAND circuit 23 controls ON / OFF of the transistor Tr1 based on the lead line selection signal wlsel generated by decoding the end address signal IADD and the control signal wdecen output from the inverter circuit 22.
  • the NOR circuit 24 controls on / off of the transistor Tr2 based on the word line selection signal wlsel and the control signal wdecenb output from the NOR circuit 21.
  • the control signal wdecenb is at the L level
  • the control signal wdecen is at the H level
  • the lead line drive circuit 25 is at the lead line. It is activated based on the selection signal wlsel. That is, during the normal operation, the word line WL is activated based on the word line selection signal wlsel without depending on the selection signal ⁇ 0.
  • one of the transistors Trl and Tr2 is turned on and the other is turned off.
  • the drive power VPP is supplied to the read line WL via the transistor Tr1, and the read line WL is activated.
  • the memory cell C is turned on, and the read Z write of the memory cell 10 is performed via the bit line BL.
  • the word line drive circuit 25 is similarly activated based on the word line selection signal wlsel.
  • the transistor Tr1 of the read line drive circuit 25 is turned on based on the read line selection signal wlsel, and the drive power supply VPP is supplied from the word line selector 19a to the read line WL.
  • the gate line WL is activated, and the memory cell C is refreshed.
  • the control signal wdec enb is at H level and the control signal wdecen is at L level. Therefore, the transistors Tr 1 and Tr 2 of the word #drive circuit 25 are both turned off.
  • the word line drive circuit 25 is controlled to be in an inactive state, and the read line WL of the cell block BLK0 is controlled to be substantially unconnected to the read decoder 20a (a so-called floating state).
  • the potential of the node line WL in the floating state will be described in detail.
  • the tailing currents A 1 and A 2 of the transistors Trl and Tr 2 in the inactive state of the line drive circuit 25 are set as described above (Equation 1).
  • the potential of the connection node N1 is discharged to the low potential power supply VSS, and the lead WL becomes the current ratio of the tailing currents A1 and A2 satisfying the above relationship (Equation 1). It is controlled to a dependent floating potential.
  • the tailing current ratio is set such that the word line WL is controlled to a floating potential substantially at the ground level.
  • the current consumption is reduced via the defective word line WL controlled to a floating state. Although it will flow, the current at that time is limited by the tailing current, so that the DC current can be reduced. Therefore, the defect current of the defect lead line WL in the non-selected state is reduced.
  • the floating potential of the defective word line WL is slightly raised at the defective portion from the potential of the connection node N 1 determined by the tailing currents A 1 and A 2 described above due to a short resistance or the like.
  • the potential of the defective word line WL at this time is referred to as a defective potential.
  • the memory cell C connected to the defective word line WL is replaced by a redundant memory cell not shown, the memory cell C connected to the defective word line WL is turned on by noise or the like. No problem.
  • the word lines WL of the cell block BLK0 in the non-selected state are controlled to the floating potential regardless of the defect / non-defect. For this reason, the word line WL having no defect is set to the floating potential of substantially the ground level. Therefore, the memory cell C of the non-selected cell block BLK0 is not turned on, and the information is not destroyed. In addition, information corruption of the memory cell C due to force coupling noise with the adjacent defective word line WL does not occur.
  • the lead line WL by controlling the lead line WL to the floating potential at substantially the ground level, when the cell block BLK0 is switched from the non-selected state to the selected state, or the state changes from the stamped state to the normal state.
  • the potential of the word line WL is quickly and quickly reset to the low potential power VSS (ground level).
  • the potential of the defective word line WL becomes the above-mentioned defective potential, and the reset time in that case is shorter than that of the non-defective word line WL described above. Slightly longer.
  • the number of defective word lines WL included in one cell block is small (for example, 1 to 2 defective word lines WL for 1024 word lines WL), there is almost no effect. . Therefore, switching from the non-selected state to the selected state and returning from the standby state to the normal state can be performed at high speed, and stable return with less influence of noise and the like can be performed.
  • the word line drive circuit 25 is activated based on the word line selection signal wlsel. That is, all the read lines WL in the cell block BLK0 are controlled by the drive power supply VPP when activated and are controlled by the low potential power supply VSS when inactive, as in the normal operation. In other words, when the cell block BLK0 is selected, the lead line WL is not controlled to the floating state regardless of whether it is defective or non-defective.
  • the potential of the defective read line WL is controlled to the low potential power supply VSS of the ground level.
  • the noise resistance of the non-defective lead line WL adjacent thereto can be improved.
  • FIGS. 3 and 4 are circuit diagrams showing specific examples of the semiconductor memory device 11 shown in FIG. Each figure shows components related to control of the cell block BLK0.
  • FIG. 3 is a circuit diagram showing a specific example of the predecoder 15, the block selection circuit 16, and the block controller 17a. Although not shown, the configurations of the block controllers 17b to 17d are the same.
  • the predecoder 15 includes, for example, three predecoders 31a to 31c, Based on the word line selection address signals add0 to add5 output from the address counter 14 (see Fig. 1), the pre-code ffe numbers pra0 to pra3, prb0 to prb3, and prc0 to prc3 are generated.
  • the block selection circuit 16 generates selection signals blkselO to blkse 13 based on cell block selection address signals blkaddO and blkaddl output from the internal address counter 14.
  • Proc controller 1 7 a is a selection signal blkselO output from proc selection circuit 1 6, control signals blksetO from the memory controller (not shown), and the Wlset 0 is input.
  • the block controller 17a selects an H level for selecting the code line selector 19a (see FIG. 4) based on the H level selection signal blkselO (when the cell block BLK0 is selected) and the H level control signal blksetO.
  • the control signal blkenO is generated.
  • the block controller 17a generates an H-level control signal wlenO for selecting the word decoder 20a (see FIG. 4) based on the H-level selection signal blkselO and the H-level control signal wlsetO. .
  • FIG. 4 is a circuit diagram showing a specific example of the word line control circuit 18a, the word line selector 19a, and the word decoder 20a. Although not shown, the configurations of the word line control circuits 18b to 18d, the word line selectors 19b to 19d, and the word decoders 20b to 20d are the same.
  • the lead line control circuit 18a is a more specific circuit based on the principle circuit shown in FIG. That is, in the drawing, the word line control circuit 18a includes an N ⁇ R circuit 32, a differential amplifier circuit 33, and two inverter circuits 34, 35.
  • the word line control circuit 18a generates control signals wdecenbO and wdecenO based on the refresh mode signal SELFX input to the NOR circuit 32 and the selection signal blkselO. Specifically, in the self-refresh mode in which the refresh mode signal SELFX is at the L level and the selection signal blkselO is at the L level and the cell block BL K0 is not selected, the H level control signal wdecenbO and the L level control signal Generate wdecenO. At other times, L level control signal wdecenbO and H level Generate the control signal wdecenO for
  • the word line selector 19a includes a latch circuit 36, a NOR circuit 37, and an inverter circuit 38.
  • the latch circuit 36 is set to the H level by the H level control signal blkenO output from the block controller 17a and the H level predecode signal praO output from the predecoder 31a, and reset from the memory controller (not shown). Reset to L level by signal blkresetO.
  • the word line selector 19a generates drive signals wldrvO and wldrvbO based on the control signal wdecenbO output from the word line control circuit 18a and the latch signal of the latch circuit 36.
  • H-level drive signal wldrvO drive power supply VPP
  • L-level drive signal wldrvbO low-potential power supply VSS
  • an H-level drive signal wldrvO drive power supply VPP
  • an L-level drive signal wldrvbO low-potential power supply VSS
  • an L-level drive signal wldrvO low-potential power supply VSS
  • an H-level drive signal wldrvbO drive power supply VPP
  • the word decoder 20a is more specific based on the principle decoder shown in FIG.
  • the word decoder 20a shown in FIG. 4 has a configuration corresponding to the case where the cell block BLK0 includes, for example, four read lines WL0 to WL3.
  • the code decoder 20a includes a latch circuit 39, a NAND circuit 40, a NOR circuit 41, and four pad line drive circuits 42 to 45.
  • Each of the word line drive circuits 42 to 45 includes the transistors Tr 1 and Tr 2 shown in FIG. 2 described above, and a connection node N 1 includes a transistor Tr 3 formed of an n-channel MOS transistor and a transistor Tr 2. They are connected in parallel.
  • the drive signal wldrvbO from the word line selector 19a is input to the gate of the transistor Tr3.
  • the latch circuit 39 responds to the H-level control signal wlenO output from the block controller 17a and the H-level predecode signals prbO and prcO output from the predecoders 3lb and 31c, Outputs word line selection signal wlsel of level.
  • the latch circuit 39 outputs an L level word line selection signal wlsel in response to a reset signal wlresetO from a memory controller (not shown).
  • the NAND circuit 40 and the NOR circuit 41 operate when the control signal wdecenbO is at the H level and the control signal wdecenO is at the L level (in the self-refresh mode). Then, the cell line drive circuits 42 to 45 are deactivated when the cell block BLK0 is not selected). That is, the transistors Tr1 and Tr2 are turned off (the transistor Tr3 is turned off by the drive signal wldrvbO at this time), and the word lines WL0 to WL3 are set to the floating state.
  • the NAND circuit 40 and the NOR circuit 41 operate.
  • Each of the word line drive circuits 42 to 45 is activated based on the word line selection signal wlsel.
  • the read line WL is controlled to the driving power supply VPP or the low potential power supply VSS (that is, the word line WL is controlled to the floating state). Not). Accordingly, when the cell block BLK0 to BLK3 is selected and the word line WL is inactive, information destruction of the memory cell C due to force pulling noise from the defective connection line does not occur. Therefore, a semiconductor memory device 11 having excellent noise resistance can be realized.
  • FIG. 5 is a circuit diagram for explaining the semiconductor memory device 51. It should be noted that the figure shows components related to the control of the cell block BLK0. This semiconductor memory device 51 is obtained by partially changing the configuration of the word line selector 19a in the first embodiment, and the other configurations are the same.
  • the word line selector 52 a of the present embodiment is It includes a latch circuit 53 and two NOR circuits 54 and 55, and is different from the first embodiment in that the inverter circuit 38 is changed to a NOR circuit 55. That is, the operations of the latch circuit 53 and the NOR circuit 54 are the same as those of the latch circuit 36 and the NOR circuit 37 shown in FIG. 4 of the first embodiment.
  • each drive signal wldrvO, wldrvbO is controlled to L level (low potential power supply VSS). That is, in this case, the source of the transistor Tr 1 of the word line drive circuits 42 to 45 is supplied with the ground-level low-potential power supply VSS.
  • the setting of the tailing currents A 1 and A 2 as shown in (Equation 1) in the first embodiment is unnecessary, and when the cell block BLK0 is not selected in the self-refresh mode, It is possible to reliably control the potential of each of the lead lines WL0 to WL3 to a floating potential substantially at the ground level.
  • tailing currents A1 and A2 as shown in (Equation 1) above are not required, when the cell blocks BLK0 to BLK3 are not selected in the self-refresh mode, the lead lines WL are surely substantially omitted. Controlled at ground level floating potential. Therefore, more excellent effects are achieved with respect to the features (1) to (4) of the above-described first embodiment.
  • FIG. Note that the third embodiment relates to a semiconductor memory device 61 having a partial refresh function, and is a modification of the first embodiment described above, in which the method of setting the floating potential of the lead line WL is changed.
  • the partial refresh function is a function of refreshing only a specific cell block among the cell blocks BLK0 to BLK3.
  • cell blocks that are not refreshed do not need to guarantee data, so that power consumption can be extremely reduced.
  • FIG. 6 is a principle circuit diagram for explaining the operation of the semiconductor memory device 61. It should be noted that the figure shows components related to the control of the cell block BLK0, and in FIG.
  • the semiconductor memory device 61 is obtained by partially changing the configurations of the code line selector 19a and the code decoder 20a in the first embodiment, and the other configurations are the same.
  • the word line selector 62 of the present embodiment includes a NAND circuit 64, a NOR circuit 65, and a power control circuit 66.
  • the power control circuit 66 includes a transistor. It is composed of Tr 4 (third drive transistor) and transistor Tr 5 (fourth drive transistor).
  • the transistor Tr 4 is configured by a p-channel MOS transistor
  • the transistor Tr 5 is configured by an n-channel MOS transistor.
  • tailing current A 4 of the transistor Tr 4 and the tailing current A 5 of the transistor Tr 5 are identical. Also, the tailing current A 4 of the transistor Tr 4 and the tailing current A 5 of the transistor Tr 5 are identical.
  • the mode decoder 63a includes a NOR circuit 67 and a mode line drive circuit 68, and the mode line drive circuit 68 is connected to the mode line WL.
  • the lead line drive circuit 68 has the same configuration as the lead line drive circuit 25 in the first embodiment.
  • the drive signal wldrvO output from the connection node N2 between the transistor Tr4 and the transistor Tr5 of the power supply control circuit 66 is supplied to the lead line drive circuit 68.
  • the power supply control circuit 66 of the read line selector 62 a is controlled to an inactive state.
  • the transistors Tr 4 and Tr 5 are both turned off, so that the drive signal wldrvO generates the tailing currents A 4 and A 5 satisfying the relationship of the above (Equation 2).
  • the floating potential is controlled by the threshold voltage of ⁇ 4.
  • the drive signal wldrvO is controlled to a floating potential substantially at the ground level.
  • the read line drive circuit 68 of the read decoder 63 a receives the drive signal wldrvO output from the power supply control circuit 66 and controls the word line WL of the cell block BLK0 to a floating potential of substantially the ground level. It has become.
  • FIG. 7 is a circuit diagram showing a specific example of the word line control circuit 18a, the word line selector 62a and the word decoder 63a shown in FIG. In the figure, the configuration of the word line control circuit 18a is the same as that of FIG. 4 of the first embodiment.
  • the word line selector 62a is more specific based on the principle selector shown in FIG. That is, the word line selector 62 includes a latch circuit 71, a NAND circuit 72, a NOR circuit 73, and a power supply control circuit 74.
  • the power supply control circuit 74 includes the transistor Tr shown in FIG. 4 and Tr5.
  • the read line selector 62 a turns off the transistors Tr 4 and Tr 5, respectively, and connects the connection node N 2 to the floating potential of a substantially ground level. And outputs a drive signal wldrvO having The operation of the word line selector 62a in the self-refresh mode or the normal operation is the same as in the first embodiment.
  • the code decoder 63a is more specific based on the principle decoder shown in FIG.
  • the word decoder 63 a shown in FIG. 7 has a configuration corresponding to the case where the cell block BLK0 includes, for example, four read lines WL0 to WL3.
  • the code decoder 63 a includes a latch circuit 75, a NOR circuit 76, and four code line driving circuits 77 to 80.
  • Each of the word line driving circuits 77 to 80 is composed of transistors Trl and Tr2 as in the first embodiment described above, and its connection node N1 has a transistor T composed of an n-channel MOS transistor. r 3 is connected in parallel with the transistor Tr 2 (see FIG. 4).
  • the gate of the transistor Tr3 is connected to the N
  • the signal output from the OR circuit 73 is input as the drive signal wldrvbO.
  • the word decoder 63 a turns on the transistors Tr 1 of the respective lead line driving circuits 77 to 80 when the senor block BLK0 is not selected in the senoref refresh mode, and the word lines WL 0 to WL 3 Is set to a floating potential of a substantially ground level supplied from the word line selector 62a.
  • the operation of the word decoder 63a in the self refresh mode or in the normal operation is the same as in the first embodiment.
  • the number of wires can be reduced as compared with the word decoder 20a of the first embodiment (see FIG. 4), and the code decoder 63a can be realized with an extremely simple configuration. it can.
  • the lead lines of the cell blocks BLK0, BLK1, and BLK3 that are not to be refreshed are controlled to a floating potential at a substantially ground level. Is done. Therefore, similarly to the first embodiment, the defect current in the non-selected cell block can be reduced.
  • the word line WL0 of the cell block BLK0 is a defective word line
  • the word line is output from the word line selector 62a due to the defect potential of the defective word line WL0.
  • the potential of the drive signal wldrvO becomes substantially the defect potential.
  • the non-defective read line WL1 adjacent to the defective read line WL0 similarly has a substantially defective potential, whereby the memory cell connected to the read line WL1 may be turned on and information may be destroyed. .
  • This is when the cell block BLK0 is not selected. This is because floating control is performed on all the read lines WL0 to WL3 by the same drive signal wldrvO.
  • the non-refresh target cell blocks BLK0, BLK1, and BLK3 do not need to guarantee data, so this is not a problem.
  • the case where the memory cell array 12 is divided into four cell blocks BLK0 to BLK3 has been described as an example. However, it is needless to say that the memory cell array 12 may be divided into a plurality of other blocks.
  • the read line WL is controlled to the floating potential of substantially the ground level. If it is a potential that does not turn on.
  • the low-potential power supply V SS as the second power supply may be a negative power supply.
  • first and second embodiments may be applied to a semiconductor memory device that performs partial refresh.
  • the transistors Trl, Tr2 (first and second drive transistors) constituting the word line drive circuits 25, 42 to 45, 68, 77 to 80 are configured with other polarities ( For example, each may be configured by an n-channel MOS transistor). In this case, the configuration of the code decoders 20a and 63a is changed to a logic corresponding to the logic.
  • control method of the self-refresh performed in the standby mode has been described.
  • the present invention is not necessarily limited to the self-refresh.

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Abstract

ノイズ耐性に優れ、低消費電力化、及び低コスト化のための半導体記憶装置のリフレッシュ方法。メモリセルブロック（BLK0～BLK3）のうち、セルフリフレッシュモードにおいて選択されなかったメモリセルブロックの全てのワード線（ＷＬ）は、略グランドレベルのフローティング電位に制御される。この制御により、ワード線とビット線とがショートしても、ノイズによるメモリセル情報の破壊及びリーク電流の発生が防止され、リーク電流の発生を防止するためのフューズ等が不要となり低コスト化が実現される。

Description

明細書 半導体記憶装置及びそのリフレツシュ方法 技術分野
本発明は、 半導体記憶装置及びそのリフレッシュ方法に関するものである。 近年、 D R AM (Dynamic Random Access Memory)等の半導体記憶装置は低消費 電力化の要求が高まっており、 その中でもスタンバイ時にメモリセルのデータを 保証する目的でデータ保持動作を自動で行うセルフリフレッシュ動作時の消費電 流を低減することが強く望まれている。 背景技術
図 8は、 従来のセルフリフレッシュ動作を説明するための半導体記憶装置 ( D R AM) の概略的なブロック図である。
半導体記憶装置 8 1は、 メモリセルァレイ 8 2、 了ドレスバッファ 8 3、 内部 Ύドレスカウンタ 8 4、 プリデコーダ 8 5、 プロック選択回路 8 6、 ブロックコ ントローラ 8 7 a〜8 7 d、 ヮードラインセレクタ 8 8 a〜8 8 d及びヮードデ コーダ 8 9 a〜8 9 dを含む。
メモリセルアレイ 8 2は、 複数のメモリセルを 1単位とする複数 (図は例えば 4つ） のセルプロック BLK0〜BLK3に分割され、 ブロックコントローラ 8 7 a〜8 7 d、 ヮードラインセレクタ 8 8 a〜8 8 d及ぴヮードデコーダ 8 9 a〜8 9 d は、 各セルプロック BLK0〜BLK3にそれぞれ対応して設けられている。
内部ァドレスカウンタ 8 4は、 リフレッシュ時に内部ァドレス信号 IADDを供給 し、 通常動作時には外部から供給されるァドレス信号 ADDをァドレスバッファ 8 3を介して入力し、 内部ァドレス信号 IADDを供給する。
ブロック選択回路 8 6は、 そのアドレス信号 IADDに基づいて、 セルフリフレツ シュを行うセルプロックを選択するための選択信号 φ i ( i = 0〜 3、 以下同様 ) を生成する。 プロックコントローラ 8 7 a〜 8 7 dは、 その選択信号 φ iに基づいて各セル プロック BLK0〜BLK3に対応したワードラインセレクタ 8 8 a〜8 8 d及びワード デコーダ 8 9 a〜8 9 dを選択するための制御信号 BLKENi, WLENi を生成する。 ワードラインセレクタ 8 8 a〜 8 8 dは、 制御信号 BLKENi及ぴプリデコーダ 8 5から出力されるプリデコード信号 PREiにより活性化され、 それぞれ対応するセ ルブロック BLK0〜BLK3のヮード線を駆動するための駆動信号 WLDRViを生成する。 ヮードデコーダ 8 9 a〜 8 9 dは、 制御信号 WLENi 及ぴプリデコーダ 8 5から 出力されるプリデコード信号 PREiにより活性化され、 それぞれ対応するセルプロ ック BLK0〜BLK3のワード線をワードラインセレクタ 8 8 a〜8 8 dから供給され る駆動信号 WLDRViにより駆動する。
各セルブロック BLK0〜BLK3のビット線は、 ブロック選択回路 8 6から出力され る選択信号 Φ iに基づいて、 ビット線プリチャージ回路 9 1及びセンスアンプ 9 2 (図 9参照) により駆動される。
上記のような構成では、 例えばセルプロック BLK0が選択される場合には、 その セルブロック BLK0に含まれるメモリセルのみがリフレッシュされるようになって いる。
ところで、 リフレッシュ動作時に消費する電流 （リフレッシュ電流） は、 定常 的に消費する D C電流成分とメモリセルのリブレツシュ動作時に消費する A C電 流成分から成り立つている。 因みに、 D C電流成分は、 周辺回路のサブスレツシ ョルドによるテーリング電流 （又はオフリーク電流ともいう） 及び物理的欠陥に よる消費電流であり、 A C電流成分は、 メモリセルのリフレッシュ動作に伴う充 放電電流である。
このため、 リフレッシュ電流の低減化を図る上で、 D C電流成分や A C電流成 分を低減することは重要な課題の一つとなっている。
従来より、 リフレッシュ電流を増加させる要因の一つに、 プロセス欠陥に起因 してワード線とビット線とがショートすることで、 その欠陥部位 （ショート部位 ) を介してビット線からワード線に定常的にリーク電流 （欠陥電流） が流れると いう問題がある。 図 9は、 この欠陥電流を説明するための回路図である。
今、 図 9に示すように、 ワード線 WLとビット線 BLがショートしている （図 において一点鎖線で示す） 。 このビット線 B Lに接続されるセンスアンプ 92に は、 ビット線プリチャージ回路 91からプリチャージ信号 PRが供給され、 これ によりビット線 B Lはセルプロックの非選択時に所定電位 （例えば 1 / 2 VD D ) にプリチャージされる。 尚、 電源 VDDは各回路の動作電源である。 一方、 ヮ 一ドデコーダ 89 a (89 b〜89 d) は、 セルブロックの非選択時にヮード線 WLを低電位電源 VS S (例えばグランド） に接続する。 従って、 図に示す矢印 のように、 ビット線 B Lからワード線 WLに向かって定常的なリーク電流が流れ る。
このようなプロセス欠陥に起因する不良個所 （ワード線 WLゃビット線 BL等 ) は、 予め用意されている冗長回路によって置き換えることはできる。 しかしな がら、 このことは欠陥部位の物理的な電気的欠陥特性を除去する訳ではない。 従 つて、 欠陥部位に流れる電流が定常的な消费電流となり、 上述した DC電流成分 を増加させることになる。 こうした欠陥部位はランダムに発生し、 その個所もメ モリセルの集積度が増して微細プロセスになる毎に増えていく。 その結果、 セル フリフレッシュ時の消費電力は定常的な欠陥電流分だけ増加し、 低消費電力を図 る上での大きな阻害要因となっている。
このような欠陥電流を低減させるため、 例えば特開 2000— 268571号 公報に開示された第 1の方法が提案されている。 この第 1の方法は、 セルフリフ レッシュ時にヮード線とビット線がショートしている場合は、 ビット線に与える プリチャージレベルをフローティング状態 (例えばグランドレベル) にすること で欠陥電流を低減している。
し力 しながら、 第 1の方法は、 セルフリフレッシュ (スタンバイ状態) からリ ード/ライト動作 （通常状態） に戻る場合に、 略グランドレベルのビット線を正 常なレベル （センスレベル） に復帰させるには時間を要するため、 スタンバイ状 態から通常状態に早く復帰することができないという問題がある。
また、 第 1の方法は、 欠陥電流防止のためにリフレッシュ未実行のメモリセル に接続されるビット線の電位をフローティング状態にし、 リフレッシュ実行時に 所定電位 ( 1 / 2 V D D ) に戻す制御を行うため、 それに伴う充放電動作が A C 成分の電流増加となり、 逆に消費電力の増大を招く。
さらに、 第 1の方法は、 欠陥部位を特定するために予め全てのビット線に対し てフューズゃ分離グート等の試験部を設ける必要があるとともに、 それにより得 た欠陥情報をもとにビット線の制御を行う制御部を設ける必要があるため、 チッ プ面積の著しい増大を招くという問題がある。 加えて、 上記のような試験部を用 いて欠陥部位の特定を行う試験工程と、 それにより得た欠陥情報を記憶させる欠 陥情報記憶工程 （フューズ切断、 分離ゲートをオフする等） が必要であるため、 試験コストの増大を招くという問題がある。 尚、 これらの問題を有する他の従来 構成に関連する先行技術として、 例えば米国特許第 6， 3 6 6 , 5 0 9号が開示さ れている。
又、 例えば特開平 8— 2 0 3 2 6 8号公報には以下のような第 2の方法が提案 されている。 第 2の方法は、 良品 ·欠陥を問わず、 メモリセルの非アクセス期間
(即ちセルプロックの非選択時) には全てのビット線をフローティング状態に制 御することで、 欠陥電流を低減している。
しかしながら、 第 2の方法は、 現実的ではない。 特に D R AMでは、 限りなく 小さな面積を有する容量に蓄積された微少な電荷をメモリセルの情報としてビッ ト線に伝え、 そのビット線の微少振幅を差動増幅するといつた動作が行われる。 そのため、 全てのビット線をフローティングにすると、 全てのビット線の電位が 不安定となり、 欠陥部位のビット線に隣接するビット線 (非欠陥ビット線) に力 ップリングノィズによつて簡単に意図しないノィズ電位が生じ、 それによつて、 隣接するビット線に接続されたメモリセルをオンさせて記憶内容を変化させてし まう、 所謂情報破壊を招く虞がある。
更に、 例えば特開平 8— 1 0 2 5 2 9号公報には以下のような第 3の方法が提 案されている。 第 3の方法は、 大容量 D R AMの高速化 ·低消費電力化を図るベ く、 ヮード線がメインヮード線とサブヮード線から成る 2重ヮード線方式の構成 において、 各メインワード線にフューズを配置し、 欠陥のある個所ではフューズ を切断してサブヮード線をフローティング状態に制御することで欠陥電流を低減 している。
しかしながら、 第 3の方法は、 各メインワード線にフューズを配置するため、 上述した第 1の方法と同様に、 チップ面積の問題、 及び試験コストの問題を有し ている。
また、 第 3の方法は、 欠陥部位のヮ一ド線をフローティング状態に制御すると 、 その欠陥ヮ一ド線に隣接するヮ一ド線 （非欠陥ヮ一ド線） にカップリングノィ ズが生じるため、 上述した第 2の方法と同様にメモリセルの情報破壌を招く虞が ある。 さらに、 この場合は、 欠陥ワード線がフローティング制御されるために、 有用なメモリセルに接続されているビット線に力ップリングノイズが生じ、 誤読 み出しを招く虞もある。
[特許文献 1 ]
特開 2000-268571号公報
[特許文献 2]
米国特許第 6, 366, 509号明細書
[特許文献 3]
特開平 8— 203268号公報
[特許文献 4]
特開平 8— 102529号公報
本発明の目的は、 チップ面積を増大させることなく、 ノイズ耐性に優れ、 低消 費電力化を実現することのできる半導体記憶装置及びそのリフレツシュ方法を提 供することにある。 発明の開示
本 明の第 1の態様において、 半導体記憶装置のリフレッシュ方法が提供され る。 メモリセルアレイが分割されてなる複数のセルプロックのうち、 リフレツシ ュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記 憶装置のリフレッシュ方法において、 前記複数のセルブロックのうち、 前記リフ レッシュモード時に選択されないセルプロックに含まれるヮード線を駆動する全 てのヮード線駆動回路を非活性状態にして、 前記ヮード線をフローティング電位 に制御するようにした。
本発明の第 2の態様において、 半導体記憶装置のリフレッシュ方法が提供され る。 メモリセルアレイが分割されてなる複数のセルブロックのうち、 リフレツシ ュモード時に選択されるセルプロックのメモリセルをリフレッシュする半導体記 憶装置のリフレッシュ方法において、 前記複数のセルプロックのうち、 前記リフ レッシュモード時に選択されないセルプロックに含まれるヮード線を駆動する全 てのヮード線駆動回路を活性状態にするとともに、 該ヮード線駆動回路に前記ヮ 一ド線を駆動するための電源を供給する電源制御回路を非活性状態にして、 前記 ヮード線をフローティング電位に制御するようにした。
本発明の第 3の態様において、 半導体記憶装置のリフレッシュ方法が提供され る。 メモリセルァレイが分割されてなる複数のセルプロックのうち、 リフレツシ ュモード時に選択されるセルブロックのメモリセルをリフレッシュする半導体記 憶装置のリフレツシュ方法において、 前記複数のセルブロックのうち、 前記リフ レッシュモード時に選択されないセルブロックに含まれる全てのヮード線をフロ 一ティング電位に制御する第 1のステップと、 前記第 1のステップの後、 前記フ ローティング電位に制御されているヮード線を含むセルプロックがリフレッシュ の対象として選択される場合に、 そのフローティング電位を前記ヮード線の非活 性時に対応した電位に制御する第 2のステップと、 前記第 2のステップの後、 前 記フード線の電位を該ヮード線の活性時の電位に制御してリフレツシュを行う第 3のステップとを含む半導体記憶装置のリフレッシュ方法とした。
本発明の第 4の態様において、 半導体記憶装置が提供される。 メモリセルァレ ィが分割されてなる複数のセルブロックのうち、 リフレッシュモード時に選択さ れるセルブロックのメモリセルをリフレッシュする半導体記憶装置において、 前 記リフレツシュモードか否かを示すリフレツシュモード信号と、 前記リフレツシ ュモード時にリフレッシュを行うセルブロックを選択するための選択信号とに基 づいて、 前記リフレッシュモード時に選択されないセルブロックに含まれる全て のヮード線をフローティング電位に制御するための制御信号を生成するヮード線 制御回路を備えたことを要旨とする。 図面の簡単な説明
図 1は、 本発明の第一実施形態の半導体記憶装置の概略的なプロック図であ る。
図 2は、 図 1の半導体記憶装置の一部の原理的な回路図である。
図 3は、 図 1の半導体装置におけるブロック選択回路、 プリデコーダ、 プロ ックコントローラの回路図である。
図 4は、 図 1の半導体装置におけるワード線制御回路、 ヮードラインセレク タ、 ヮードデコーダの回路図である。
図 5は、 本発明の第二実施形態の半導体記憶装置の回路図である。
図 6は、 本発明の第三実施形態の半導体記憶装置の原理的な回路図である。 図 7は、 本発明の第三実施形態の半導体記憶装置におけるヮード線制御回路
、 ヮードラインセレクタ及びヮードデコ一ダの回路図である。
図 8は、 従来の半導体記憶装置の概略的なブロック図である。
図 9は、 図 8の半導体記憶装置における欠陥電流を説明するための回路図で ある。 発明を実施するための最良の形態
以下、 本発明を、 半導体記憶装置 1 1に具体化した第一実施形態を図 1〜図 4 に従って説明する。
図 1は、 第一実施形態の半導体記憶装置 1 1の概略的なブロック図である。 半導体記憶装置 1 1は、 メモリセルァレイ 1 2、 アドレスバッファ 1 3、 内部 アドレスカウンタ 1 4、 プリデコーダ 1 5、 ブロック選択回路 1 6、 ブロックコ ントローラ 1 7 a〜l 7 d、 ワード線制御回路 1 8 a〜 1 8 d、 ワードラインセ レクタ 1 9 a〜l 9 d及ぴワードデコーダ 2 0 a〜2 0 dを含む。 尚、 図 8に示 す従来の半導体記憶装置 8 1と同様な構成部分は同一名称で記載して詳細な説明 を省略する。
メモリセルアレイ 1 2は、 複数のメモリセルを 1単位とする複数 （図は例えば 4つ） のセルブロック BLK0〜BLK3に分割されている。 プロックコントローラ 1 7 a〜 1 7 d、 ヮード線制御回路 1 8 a〜 1 8 d、 ワードラインセレクタ 1 9 a〜 1 9 d及びワードデコーダ 2 0 a〜2 0 dは、 各セルブロック BLK0〜BLK3にそれ ぞれ対応して設けられている。
ヮード線制御回路 1 8 a〜1 8 dは、 リフレツシュモード信号 SELFX と、 ブロ ック選択回路 1 6からの選択信号 φ i ( i = 0〜3、 以下同様） とに基づいて、 それぞれ対応するセルブロック BLK0〜BLK3内におけるヮード線電位を制御するた めの制御信号 WDECi を生成する。
ここで、 リフレッシュモード信号 SELFX は、 セルフリフレッシュモード中か否 かを示し、 セルフリフレッシュ時に例えば Lレベルとなる信号である。 選択信号 φ iは、 それぞれ対応するセルプロック BLK0〜BLK3が選択されるときに例えば H レベルとなる信号である。
図 2は、 半導体記憶装置 1 1の動作原理を説明する回路図である。 ここでは、 セルブロック BLK0に含まれる 1つのメモリセル Cに着目し、 そのセルプロック BL K0に対応して設けられているヮード線制御回路 1 8 aとヮードデコーダ 2 0 aの 動作について説明する。 尚、 各セルブロック BLIひ〜 BLK3にそれぞれ対応して設け られているヮード線制御回路 1 8 b〜l 8 dとフードデコーダ 2 0 b〜 2 0 dの 動作についても同様である。
ヮード線制御回路 1 8 aは、 N O R回路 2 1及びィンバータ回路 2 2を含み、 リフレッシュモード信号 SELFX と選択信号 φ 0とに基づいて制御信号 wdecenbO, wdecenO を生成する。 より詳しくは、 N O R回路 2 1は、 リフレッシュモード信 号 SELFX と選択信号 φ 0とに基づいて制御信号 wdecenbOを出力し、 インバータ回 路 2 2は、 N O R回路 2 1からの制御信号 wdecenbOを反転して制御信号 wdecenO を出力する。
ワードデコーダ 2 0 aは、 0回路2 3、 N O R回路 2 4及ぴワード線駆 動回路 2 5を含む。 ヮード線駆動回路 2 5は、 トランジスタ T r 1 (第 1の駆動 トランジスタ） とトランジスタ T r 2 (第 2の駆動トランジスタ） とから構成さ れている。 尚、 トランジスタ T r 1は pチャネル MOS トランジスタで構成され 、 トランジスタ T r 2は nチャネル MOS トランジスタで構成されている。
トランジスタ T r 1とトランジスタ T r 2は直列に接続され、 その接続ノード N 1にワード線 WLが接続されている。 トランジスタ T r 1のソースには、 ヮー ドラインセレクタ 1 9 a (図 1参照） から第 1の電源としての駆動電源 VP Pが 供給される。 トランジスタ T r 2のソースには、 第 2の電源としての低電位電源、 vs S (この場合、 接地電源） が供給される。
また、 第一実施形態では、 トランジスタ T r 1のテーリング電流 A 1とトラン ジスタ T r 2のテーリング電流 A 2が、 以下のような関係に設定されている。
テーリング電流 A 1 <テ一リング電流 A 2 · · · (式 1)
ここで、 テーリング電流 A 1， A 2は、 各トランジスタ T r 1 , T r 2がオフ される状態でソース · ドレイン間に流れる微少電流であり、 サブスレツショルド 電流とも呼ばれる。 尚、 上記 （式 1) のようなテーリング電流 A 1， A 2の設定 は、 例えば、 トランジスタ T r 1をトランジスタ T r 2よりも小さなトランジス タサイズで形成することで実現可能である。
NAND回路 23は、 了ドレス信号 IADDがデコードされて生成されるヮード線 選択信号 wlsel とインパータ回路 22から出力される制御信号 wdecenに基づいて トランジスタ T r 1のオン Zオフを制御する。 NOR回路 24は、 ワード線選択 信号 wlsel と NOR回路 21から出力される制御信号 wdecenb に基づいてトラン ジスタ T r 2のオン オフを制御する。
詳しくは、 リフレツシュモード信号 SELFX が Hレベルである非セルフリフレツ シュモード時 （即ち通常動作時） には、 制御信号 wdecenb は Lレベル、 制御信号 wdecenは Hレベルとなり、 ヮード線駆動回路 25はヮード線選択信号 wlsel に基 づいて活性ィヒされる。 即ち、 通常動作時において、 ワード線 WLは、 選択信号 φ 0に依らず、 ワード線選択信号 wlsel に基づいて活性化される。
具体的には、 各トランジスタ T r l, T r 2のうち一方がオンされるとともに 他方がオフされる。 ここで、 トランジスタ T r 1がオンされると、 そのオンした トランジスタ T r 1を介して駆動電源 V P Pがヮード線 W Lに供給され、 該ヮー ド線 WLが活性化される。 これにより、 メモリセル Cがオンされ、 ビット線 B L を介してメモリセル 1 0の読み出し Z書き込みが行われる。
逆に、 トランジスタ T r 2がオンされると、 そのオンしたトランジスタ T r 2 を介してグランドレベルの低電位電源 V S Sがヮード線 W Lに供給される。 従つ て、 この場合はメモリセル Cはオンされず、 そのメモリセル Cの情報は維持され る。
リフレッシュモード信号 SELFX が Lレべノレであるセノレフリフレッシュモードに おいて、 セルブロック BLK0がリフレッシュ対象として選択される場合 （選択信号 ψ θが Hレベル） には、 上述した通常動作時と同様、 制御信号 wdecenb は Lレべ ル、 制御信号 wdecenは Hレベルとなる。 従って、 ワード線駆動回路 2 5は、 同様 にヮード線選択信号 wlsel に基づいて活性化される。
そして、 ヮード線選択信号 wlselに基づいて、 ヮード線駆動回路 2 5のトラン ジスタ T r 1がオンされ、 駆動電源 V P Pがワードラインセレクタ 1 9 aからヮ 一ド線 W Lに供給される。 これにより、 ヮ一ド線 W Lが活性化されて、 メモリセ ノレ Cがリフレッシュされる。
セルフリフレツシュモードにおいて、 セルブロック BLK0力 Sリフレツシュ対象ブ ロックとして選択されない場合 (選択信号 ψ 0が Lレベル) には、 制御信号 wdec enb は Hレベル、 制御信号 wdecenは Lレベルとなる。 従って、 ワード ϋ駆動回路 2 5の各トランジスタ T r 1 , T r 2はともにオフされる。
即ち、 この場合、 ワード線駆動回路 2 5は非活性状態に制御され、 セルブロッ ク BLK0のヮード線 W Lはヮードデコーダ 2 0 aに対して実質的に非接続状態 (所 謂フローテイング状態） に制御される。
ここで、 フローティング状態におけるヮード線 W Lの電位について詳述する。 第一実施形態では、 ヮード線駆動回路 2 5の非活性状態における各トランジス タ T r l， T r 2のテーリング電流 A 1， A 2が上記 （式 1 ) のように設定され ている。 このため、 接続ノード N 1の電位は低電位電源 V S Sに放電され、 ヮー ド線 W Lは、 上記 （式 1 ) の関係を満たすテーリング電流 A 1， A 2の電流比に 依存したフローティング電位に制御される。 尚、 第一実施形態では、 ワード線 W Lが略グランドレベルのフローティング電位に制御されるようにテーリング電流 比が設定される。
従って、 非選択のセルブロック BLK0内に、 ビット線 B Lとショートしている欠 陥のあるヮード線 WLが存在している場合、 フローティング状態に制御された欠 陥ヮード線 WLを介して消費電流が流れることになるが、 その時の電流はテーリ ング電流でリミットされるので、 D C電流を低減することが可能となる。 よって 、 非選択状態における欠陥ヮード線 W Lの欠陥電流は低減される。
因みに、 この際、 欠陥ワード線 W Lのフローティング電位は、 当該欠陥部位で は、 ショート抵抗等によって、 上述したテーリング電流 A 1 , A 2によって決ま る接続ノード N 1の電位から若干引き上げられることになる （以下、 この時の欠 陥ワード線 W Lの電位を欠陥電位という） 。 しかしながら、 この欠陥ワード線 W Lに接続されたメモリセル Cは、 図示しない冗長メモリセルに置き換えられるこ とになるため、 万一、 ノイズ等によって欠陥ヮード線 W Lに接続されたメモリセ ル Cがオンされることになつても問題ない。
又、 第一実施形態では、 非選択状態にあるセルブロック BLK0のワード線 WLは 、 欠陥 ·非欠陥を問わずに、 全てのワード線 W Lがフローティング電位に制御さ れる。 このため、 欠陥のないワード線 W Lについても、 略グランドレベルのフロ 一ティング電位に設定される。 従って、 非選択状態のセルブロック BLK0のメモリ セル Cがオンされて情報破壊が生じることはない。 また、 隣接する欠陥ワード線 W Lとの力ップリングノイズによるメモリセル Cの情報破壌も生じない。
さらに、 上記のようにヮード線 W Lが略グランドレベルのフ口ーティング電位 に制御されることで、 セルプロック BLK0が非選択状態から選択状態に切り替えら れる際や、 スタンパイ状態から通常状態に移行する際は、 ワード線 W Lの電位が 低電位電源 V S S (グランドレベル） に速や力にリセットされる。
その際、 セルプロック BLK0内に欠陥ワード線 W Lが含まれている場合は、 その 欠陥ヮード線 WLの電位は上記欠陥電位となるため、 それにおけるリセット時間 は上述した非欠陥ワード線 W Lに比べて若干長くなる。 しかしながら、 一般に欠 陥ワード線 W Lが 1つのセルブロック内に含まれている本数は少ないため （例え ば 1 0 2 4本のワード線 WLに対して欠陥ワード線 W Lは 1〜2本） 、 その影響 は殆どない。 従って、 非選択状態から選択状態への切り替え、 スタンバイ状態か ら通常状態への復帰を高速に行うことが可能であり、 又、 ノイズ等の影響を小さ くした安定的な復帰が可能である。
次に、 セルフリフレッシュモード時にセルプロック BLK0が選択されている時の ヮード線 WLの電位について詳述する。
上記したように、 セルブロック BLK0が選択状態のとき、 ヮード線駆動回路 2 5 はワード線選択信号 wlsel に基づいて活性化される。 即ち、 セルブロック BLK0内 の全てのヮード線 WLは、 通常動作時と同様に、 活性時に駆動電源 V P Pに制御 され、 非活性時に低電位電源 V S Sに制御される。 換言すれば、 セルブロック BL K0が選択されるときには、 欠陥 ·非欠陥を問わず、 ヮ一ド線 W Lはフローテイン グ状態に制御されない。
このため、 第一実施形態では、 セルプロック BLK0が選択される場合に、 欠陥ヮ 一ド線 W Lが非活性状態のときは、 該欠陥ヮード線 W Lの電位がグランドレベル の低電位電源 V S Sに制御されることにより、 それに隣接する非欠陥ヮード線 W Lのノィズ耐性を向上させることができる。
つまり、 欠陥ヮード線 W Lに隣接する非欠陥ヮード線 W Lにカツプリングノィ ズが生じることを抑制することができる。 従って、 リフレツシュ未実行時にメモ リセル Cがオンされて情報破壊が生じることはない。 また、 欠陥電位によってビ ット線 B Lにカツプリングノイズが生じることも抑制されるため、 誤読み出しを 防止することができる。
図 3， 図 4は、 図 1に示す半導体記憶装置 1 1の具体例を示す回路図である。 尚、 各図は、 セルブロック BLK0の制御に関連する構成部分について示している。 図 3は、 プリデコーダ 1 5、 ブロック選択回路 1 6、 ブロックコントローラ 1 7 aの具体例を示す回路図である。 尚、 図は省略するが、 プロックコントローラ 1 7 b〜l 7 dの構成も同様である。
プリデコーダ 1 5は、 例えば 3つのプリデコーダ 3 1 a〜3 1 cを含み、 内部 アドレスカウンタ 1 4 (図 1参照） から出力されるワード線選択用のアドレス信 号 add0〜add5に ¾づレヽてプリテコード ffe号 pra0〜pra3， prb0~prb3, prc0~prc3 を生成する。
ブロック選択回路 1 6は、 内部ァドレスカウンタ 1 4から出力されるセルプロ ック選択用のァドレス信号 blkaddO, blkaddlに基づいて選択信号 blkselO〜blkse 13を生成する。
プロックコントローラ 1 7 aには、 プロック選択回路 1 6から出力される選択 信号 blkselO と、 図示しないメモリコントローラからの制御信号 blksetO, wlset 0 とが入力される。
そして、 ブロックコントローラ 1 7 aは、 Hレベルの選択信号 blkselO (セル ブロック BLK0の選択時） と Hレベルの制御信号 blksetO に基づいてヮードライン セレクタ 1 9 a (図 4参照) を選択するための Hレベルの制御信号 blkenOを生成 する。 又、 ブロックコントローラ 1 7 aは、 Hレベルの選択信号 blkselO と Hレ ベルの制御信号 wlsetOに基づいてワードデコーダ 2 0 a (図 4参照） を選択する ための Hレベルの制御信号 wlenO を生成する。
図 4は、 ヮード線制御回路 1 8 a、 ワードラインセレクタ 1 9 a、 ヮードデコ ーダ 2 0 aの具体例を示す回路図である。 尚、 図は省略するが、 ワード線制御回 路 1 8 b〜1 8 d、 ワードラインセレクタ 1 9 b〜l 9 d、 ワードデコーダ 2 0 b〜2 0 dの構成も同様である。
ヮード線制御回路 1 8 aは、 図 2に示す原理的な回路に基づいたより具体的な 回路である。 即ち、 図において、 ワード線制御回路 1 8 aは、 N〇R回路3 2と 差動増幅回路 3 3と 2つのインバータ回路 3 4， 3 5とを含む。
ワード線制御回路 1 8 aは、 N O R回路 3 2に入力されるリフレッシュモード 信号 SELFX と前記選択信号 blkselO に基づいて制御信号 wdecenbO, wdecenO を生 成する。 具体的には、 リフレッシュモード信号 SELFXが Lレベルであるセルフリ フレッシュモードであって、 選択信号 blkselO が Lレベルであるセルブロック BL K0の非選択時には、 Hレベルの制御信号 wdecenbOと Lレベルの制御信号 wdecenO を生成する。 そして、 それ以外の時は、 Lレベルの制御信号 wdecenbOと Hレベル の制御信号 wdecenO を生成する。
ワードラインセレクタ 1 9 aは、 ラッチ回路 36と NOR回路 37とインバー タ回路 38とを含む。 ラッチ回路 36は、 ブロックコントローラ 1 7 aから出力 きれる Hレベルの制御信号 blkenOとプリデコーダ 31 aから出力される Hレベル のプリデコード信号 praOにより Hレベルにセットされ、 図示しないメモリコント ローラからのリセット信号 blkresetO により Lレベルにリセットされる。
そして、 ワードラインセレクタ 1 9 aは、 ワード線制御回路 1 8 aから出力さ れる制御信号 wdecenbOと上記ラツチ回路 36のラッチ信号とに基づいて駆動信号 wldrvO, wldrvbO を生成する。
具体的には、 セルフリフレッシュモード時におけるセノレブ口ック BLK0の非選択 時には、 Hレベルの駆動信号 wldrvO (駆動電源 VP P) と、 Lレベルの駆動信号 wldrvbO (低電位電源 VS S) を出力する。
また、 セルフリフレッシュモード時あるいは通常動作時におけるヮード線 WL の活性化時には、 Hレベルの駆動信号 wldrvO (駆動電源 VP P) と、 Lレベルの 駆動信号 wldrvbO (低電位電源 V S S) を出力する。
また、 セルフリフレッシュモード時あるいは通常動作時におけるヮード線 WL の非活性時には、 Lレベルの駆動信号 wldrvO (低電位電源 VS S) と、 Hレベル の駆動信号 wldrvbO (駆動電源 VP P) を出力する。
ワードデコーダ 20 aは、 図 2に示す原理的なデコーダに基づいたより具体的 なものである。 尚、 図 4に示すワードデコーダ 20 aは、 セルプロック BLK0に、 例えば 4本のヮード線 WL 0〜WL 3を備える場合に対応した構成である。
このヮードデコーダ 20 aは、 ラツチ回路 39と NAND回路 40と NOR回 路 41と 4つのヮ一ド線駆動回路 42〜45とを含む。
各ワード線駆動回路 42〜45は、 上述した図 2に示すトランジスタ T r 1, T r 2からなり、 その接続ノード N1には、 nチャネル MOSトランジスタから 成るトランジスタ T r 3がトランジスタ T r 2と並列に接続されている。 このト ランジスタ T r 3のゲートには、 上記ワードラインセレクタ 1 9 aからの駆動信 号 wldrvbO が入力される。 ラッチ回路 39は、 ブロックコントローラ 1 7 aから出力される Hレベルの制 御信号 wlenO とプリデコーダ 3 l b, 31 cから出力される Hレベルのプリデコ ード信号 prbO, prcOとに応答して、 Hレベルのワード線選択信号 wlsel を出力す る。 また、 ラッチ回路 39は、 図示しないメモリコントローラからのリセット信 号 wlresetOに応答して、 Lレベルのワード線選択信号 wlsel を出力する。
NAND回路 40及ぴ NOR回路 41は、 上述した図 2に示す NAND回路 2 3及ぴ NOR回路 24と同様、 制御信号 wdecenbOが Hレベル、 制御信号 wdecenO が Lレベルとなる時 （セルフリフレッシュモード時であってセルプロック BLK0の 非選択時） に各ヮード線駆動回路 42〜 45を非活性状態にする。 即ち、 トラン ジスタ Tr 1, T r 2をそれぞれオフして (尚、 このときトランジスタ T r 3は 駆動信号 wldrvbO によってオフされる） 、 各ワード線 WL 0〜WL 3をフローテ イング状態にする。
そして、 NAND回路 40及び NOR回路 41は、 制御信号 v/decenbOが Lレべ ル、 制御信号 wdecenO が Hレベルとなる時 （セルフリフレッシュモード時におけ るセルブロック BLK0の選択時あるいは通常動作時） にワード線選択信号 wlsel に 基づいて各ワード線駆動回路 42〜45を活性化させる。
次に、 本発明における第一実施形態の半導体記憶装置 1 1の特徴を以下に記載 する。
(1) セルブロック BLK0〜BLK3のうち、 セルフリフレッシュモード時に選択さ れないセルプロックの全てのヮード線 WLは、 略グランドレベルのフローティン グ電位に制御される。 従って、 セルブロック BLK0〜BLK3の非選択時には、 欠陥電 流を削減して低消費電力化を図ることができる。
(2) セルブロック BLK0〜BLK3を非選択状態から選択状態へ切り替える際、 ス タンバイ状態 （セルフリフレッシュモード） から通常状態へ復帰させる際には、 略グランドレベルのフローティング電位に制御されているヮード線 WLが低電位 電源 VS Sにリセットされる。 従って、 それに伴う AC電流の増加も防止される
( 3 ) セルプロック BLK0〜BLK3の非選択時に、 ヮード線 WLを略グランドレべ ルのフローティング電位に制御するため、 非選択状態から選択状態への切り替え 、 スタンバイ状態 （セルフリフレッシュモード） から通常状態への復帰を高速に 行うことができる。
( 4 ) セルフリフレッシュモード時において、 セルブロック BLK0〜BLK3が選択 状態のときには、 ヮード線 W Lは駆動電源 V P Pあるいは低電位電?原 V S Sに制 御される （即ち、 ワード線 W Lはフローティング状態に制御されない） 。 従って 、 セルプロック BLK0〜BLK3の選択時におけるワード線 W Lの非活性時に、 欠陥ヮ 一ド線からの力ップリングノィズに起因したメモリセル Cの情報破壊は生じない 。 このため、 ノィズ耐性に優れた半導体記憶装置 1 1を実現することができる。
( 5 ) セルプロック BLK0〜BLK3が非選択状態のときには、 欠陥 ·非欠陥を問わ ず、 全てのワード線 W Lをフローティング電位に制御するようにしたため、 各ヮ 一ド線 W Lに欠陥部位を特定するためのフユーズゃ分離ゲート等の試験部を設け る必要はない。 このため、 それら試験部によつて得られる欠陥情報をもとにヮー ド線 W Lを制御するための制御部等も当然ながら不要である。 従って、 チップサ ィズの増大を防止することができる。
( 6 ) ヮード線 WLに生じている欠陥部位を特定するための試験工程や、 それ により得た欠陥情報を記憶させるための欠陥情報記憶工程 （フューズ切断、 分離 ゲートをオフする等） も不要である。 従って、 それらに伴う試験コストを削減す ることができる。
以下、 本発明を、 半導体記憶装置 5 1に具体化した第二実施形態を図 5に従つ て説明する。 尚、 第二実施形態は、 上述した第一実施形態において、 ワード線 W Lのフローテイング電位の設定方法を変更したものである。
図 5は、 半導体記憶装置 5 1を説明するための回路図である。 尚、 図は、 セル ブロック BLK0の制御に関連する構成部分を示し、 同図において、 第一実施形態と 同様な構成部分には同一符号を付す。 この半導体記憶装置 5 1は、 第一実施形態 におけるワードラインセレクタ 1 9 aの構成を一部変更したものであり、 その他 の構成は同様である。
詳しくは、 図 5に示すように、 本実施形態のワードラインセレクタ 5 2 aは、 ラッチ回路 5 3と 2つの NOR回路 54， 5 5とを含み、 第一実施形態との相違 点はインパータ回路 3 8を NOR回路 5 5に変更した点である。 即ち、 ラッチ回 路 5 3及ぴ NOR回路 54の動作は、 第一実施形態の図 4に示すラッチ回路 3 6 及ぴ NOR回路 3 7と同様である。
このようなワードラインセレクタ 5 2 aでは、 セルフリフレッシュモード時に おけるセルブロック BLK0の非選択時に、 各駆動信号 wldrvO, wldrvbO がそれぞれ Lレベル （低電位電源 VS S) に制御される。 即ち、 この場合、 ワード線駆動回 路 4 2〜 4 5のトランジスタ T r 1のソースには、 グランドレベルの低電位電源 VS Sが供給されるようになっている。
従って、 第二実施形態では、 第一実施形態における （式 1) に示すようなテー リング電流 A 1， A 2の設定が不要であり、 セルフリフレッシュモード時におけ るセルブロック BLK0の非選択時には、 各ヮード線 WL 0〜WL 3の電位を確実に 略グランドレベルのフローテイング電位に制御することが可能である。
次に、 本発明における第二実施形態の半導体記憶装置 5 1の特徴を以下に記載 する。
(1) 上記 （式 1) に示すようなテーリング電流 A 1， A 2の設定を不要とし ながらも、 セルフリフレッシュモード時におけるセルブロック BLK0〜BLK3の非選 択時には、 ヮード線 WLが確実に略グランドレベルのフローティング電位に制御 される。 従って、 上述した第一実施形態の ( 1) 〜 (4) の特徴に関して、 より 優れた効果を奏する。
以下、 本発明を、 半導体記憶装置 6 1に具体化した第三実施形態を図 6及ぴ図 7に従って説明する。 尚、 第三実施形態は、 パーシャルリフレッシュ機能を有す る半導体記憶装置 6 1に係り、 上述した第一実施形態において、 ヮード線 WLの フローティング電位の設定方法を変更したものである。
ここで、 パーシャルリフレッシュ機能とは、 各セルブロック BLK0〜BLK3のうち 特定のセルブロックのみをリフレッシュする機能である。 このようなパーシャル リフレッシュでは、 リフレッシュを行わないセルブロックはデータ保証の必要が ないため、 消費電力を極めて小さくすることができる。 W
18 図 6は、 半導体記憶装置 6 1の動作を説明するための原理的な回路図である。 尚、 図は、 セルブロック BLK0の制御に関連する構成部分を示し、 同図において、 第一実施形態と同様な構成部分には同一符号を付す。 この半導体記憶装置 6 1は 、 第一実施形態におけるヮードラインセレクタ 1 9 aとヮードデコーダ 2 0 aの 構成を一部変更したものであり、 その他の構成は同様である。
詳しくは、 図 6に示すように、 本実施形態のワードラインセレクタ 6 2 aは、 NAN D回路 6 4と N O R回路 6 5と電源制御回路 6 6とを含み、 電源制御回路 6 6は、 トランジスタ T r 4 (第 3の駆動トランジスタ） と トランジスタ T r 5 (第 4の駆動トランジスタ） とから構成されている。
ここで、 本実施形態では、 トランジスタ T r 4は pチャネル MO Sトランジス タで構成され、 トランジスタ T r 5は nチャネル MO S トランジスタで構成され ている。
また、 トランジスタ T r 4のテーリング電流 A 4と トランジスタ T r 5のテー リング電流 A 5は、
テ一リング電流 A 4 <テーリング電流 A 5 . · · (式 2 )
となるように設定されている。
ヮードデコーダ 6 3 aは、 N O R回路 6 7とヮード線駆動回路 6 8とを含み、 該ヮード線駆動回路 6 8はヮード線 WLに接続されている。 尚、 ヮード線駆動回 路 6 8は、 上記第一実施形態におけるヮード線駆動回路 2 5と同様に構成されて いる。
このヮード線駆動回路 6 8には、 電源制御回路 6 6のトランジスタ T r 4とト ランジスタ T r 5との接続ノード N 2から出力される駆動信号 wldrvOが供給され るようになっている。
このように構成された半導体記憶装置 6 1では、 セルフリフレッシュモード時 におけるセルプロック BLK0の非選択時にヮードラインセレクタ 6 2 aの電源制御 回路 6 6が非活性状態に制御される。
詳しくは、 各トランジスタ T r 4 , T r 5がともにオフされ、 それによつて、 駆動信号 wldrvOは、 上記 （式 2 ) の関係を満たすテーリング電流 A 4， A 5の電 流比とトランジスタ！^ 4の閾値電圧とによって決定されるフローティング電位 に制御される。 尚、 本実施形態では、 駆動信号 wldrvOは、 略グランドレベルのフ ローティング電位に制御されるようになっている。
これにより、 ヮードデコーダ 6 3 aのヮード線駆動回路 6 8は、 その電源制御 回路 6 6から出力される駆動信号 wldrvOを受けて、 セルブロック BLK0のワード線 W Lを略グランドレベルのフローティング電位に制御するようになっている。 図 7は、 図 6に示すヮード線制御回路 1 8 a、 ワードラインセレクタ 6 2 a及 ぴワードデコーダ 6 3 aの具体例を示す回路図である。 尚、 図において、 ワード 線制御回路 1 8 aの構成は、 第一実施形態の図 4と同様である。
ワードラインセレクタ 6 2 aは、 図 6に示す原理的なセレクタに基づいたより 具体的なものである。 即ち、 ワードラインセレクタ 6 2 aは、 ラッチ回路 7 1と NA N D回路 7 2と N O R回路 7 3と電源制御回路 7 4とを含み、 電源制御回路 7 4は上述した図 6に示すトランジスタ T r 4 , T r 5から構成されている。 このヮードラインセレクタ 6 2 aは、 セルフリフレッシュモード時におけるセ ルブロック BLK0の非選択時には、 各トランジスタ T r 4 , T r 5をそれぞれオフ して、 接続ノード N 2から略グランドレベルのフローテイング電位を有する駆動 信号 wldrvOを出力する。 尚、 セルフリフレッシュモード時あるいは通常動作時に おけるワードラインセレクタ 6 2 aの動作は、 第一実施形態と同様である。
ヮードデコーダ 6 3 aは、 図 6に示す原理的なデコーダに基づいたより具体的 なものである。 尚、 図 7に示すワードデコーダ 6 3 aは、 セルブロック BLK0に、 例えば 4本のヮード線 W L 0〜W L 3を備える場合に対応した構成である。
即ち、 このヮードデコーダ 6 3 aは、 ラッチ回路 7 5と N O R回路 7 6と 4つ のヮード線駆動回路 7 7〜 8 0とを含む。
各ワード線駆動回路 7 7〜 8 0は、 上述した第一実施形態と同様、 トランジス タ T r l， T r 2力 ら成り、 その接続ノード N 1には nチャネル MO S トランジ スタから成るトランジスタ T r 3がトランジスタ T r 2と並列に接続されている (図 4参照） 。
このトランジスタ T r 3のゲートには、 上記ヮードラインセレクタ 6 2 aの N O R回路 7 3から出力される信号が駆動信号 wldrvbO として入力される。 尚、 本 実施形態では、 各ヮード線駆動回路 7 7〜 8 0を構成するトランジスタ T r 1， T r 2において、 上記 （式 1 ) のようなテーリング電流 A 1 , A 2の設定は不要 である。
このワードデコーダ 6 3 aは、 セノレフリフレッシュモード時におけるセノレプロ ック BLK0の非選択時には各ヮード線駆動回路 7 7〜 8 0のトランジスタ T r 1を オンして、 各ワード線 WL 0〜W L 3の電位を、 上記ワードラインセレクタ 6 2 aから供給される略グランドレベルのフローティング電位に設定する。 尚、 セル フリフレッシュモード時あるいは通常動作時におけるワードデコーダ 6 3 aの動 作は第一実施形態と同様である。
このような半導体記憶装置 6 1では、 ヮードデコーダ 6 3 aを、 第一実施形態 のワードデコーダ 2 0 a (図 4参照） に比べて配線数を削減して、 極めて簡易な 構成で実現することができる。
し力 しながら、 こうした構成は、 パーシャルリフレッシュ機能を利用してセノレ フリフレッシュを行う場合にのみ有効である。 これは、 パーシャルリフレッシュ では、 リフレッシュ対象のセルブロックを除く他のセルブロックのデータ保証を 行う必要がないためである。
詳述すると、 今、 セルブロック BLK0〜BLK3のうち、 パーシャノレリフレッシュの 対象をセルプロック BLK2とする場合、 非リフレツシュ対象のセルプロック BLK0, BLK1, BLK3のヮード線は略グランドレベルのフローティング電位に制御される。 従って、 第一実施形態と同様、 非選択セルプロックにおける欠陥電流を削減する ことができる。
ここで、 例えば、 セルブロック BLK0のヮ一ド線 W L 0が欠陥ヮ一ド線であった 場合、 その欠陥ワード線 W L 0の欠陥電位に起因して、 ワードラインセレクタ 6 2 aから出力される駆動信号 wldrvOの電位が同様に略欠陥電位となる。
すると、 その欠陥ヮード線 W L 0に隣接する非欠陥ヮード線 W L 1が同様に略 欠陥電位となり、 それによりヮード線 W L 1に接続されているメモリセルがオン されて情報破壊される可能性がある。 これは、 セルブロック BLK0の非選択状態に は、 全てのヮード線 W L 0〜W L 3が同一の駆動信号 wldrvOによってフローティ ング制御されるからである。 しかしながら、 上記したように、 パーシャルリフレ ッシュでは、 非リフレッシュ対象のセルブロック BLK0， BLK1, BLK3はデータ保証 の必要がないため、 特に問題にはならなレ、。
次に、 本発明における第三実施形態の半導体記憶装置 6 1の特徴を以下に記載 する。
( 1 ) パーシャルリフレッシュを行う半導体記憶装置 6 1において、 上述した 第一実施形態の （1 ) 〜 （6 ) の特徴と同様な効果が得られるとともに、 ワード デコーダ 6 3 aを第一実施形態のヮードデコーダ 2 0 aに比べて配線数を削減し た極めて簡易な構成で実現することが可能である。
尚、 上記各実施形態は、 以下の態様で実施してもよい。
各実施形態では、 メモリセルァレイ 1 2が例として 4つのセルブロック BLK0〜 BLK3に分割される場合について説明したが、 勿論それ以外の複数プロックに分割 される場合であってもよレ、。
各実施形態では、 リフレッシュモード時におけるセルブロック BLK0〜BLK3の非 選択時に、 ヮード線 W Lを略グランドレベルのフローティング電位に制御するよ うにしたが、 ヮード線 W— Lのフローティング電位はメモリセル Cがオンしない電 位であればよレ、。
各実施形態では、 第 2の電源としての低電位電源 V S Sが負電源であってもよ レ、。
第一及び第二実施形態の構成をパーシャルリフレッシュを行う半導体記憶装置 に適用しても勿論よい。
ワード線駆動回路 2 5 , 4 2〜4 5 , 6 8， 7 7〜 8 0を構成するトランジス タ T r l， T r 2 (第 1及ぴ第 2の駆動トランジスタ） を他の極性で構成 （例え ばそれぞれ nチャネル MO Sトランジスタにて構成） してもよい。 尚、 この場合 は、 それに応じた論理にヮードデコーダ 2 0 a , 6 3 aの構成を変更する。
各実施形態では、 スタンバイ時に行うセルフリフレッシュの制御方法について 説明したが、 必ずしもセルフリフレッシュのみに限定されない。

Claims

請求の範囲
1 . リフレツシュモードにおいて半導体記憶装置の複数のメモリセルブロッ クを選択的にリフレッシュするための方法であって、 半導体記憶装置は、 対応す るメモリセルブロックのヮード線を駆動する複数のヮード線駆動回路を含むもの であり、
前記リフレッシュモードにおいて複数のメモリセルプロックのうちの一つを選 択する工程と、
選択されなかったメモリセルブロックに関連するヮード線駆動回路を非活†生化 して、 前記ヮード線をフローティング電位に制御する工程とを備える方法。
2 . 前記フローティング電位は略ダランドレベルを有する請求項 1記载の方 法。
3 . 前記フローテイング電位は負電位である請求項 1記載の方法。
4 . 前記各ヮード線駆動回路は、 第 1の電源に基づいて対応するヮード線を 駆動する第 1の駆動トランジスタと、 前記第 1の駆動トランジスタに直列に接続 され、 前記第 1の電源の電位よりも低い第 2の電源に基づいて、 対応するワード 線を駆動する第 2の駆動トランジスタとを含み、 前記フローティング電位は前記 第 1及び第 2の駆動トランジスタのテーリング電流比によって決定される請求項 1乃至 3の何れか一項記載の方法。
5 . 前記第 1の駆動トランジスタのテーリング電流よりも前記第 2の駆動ト ランジスタのテ一リング電流が大きくなるように前記テーリング電流比が設定さ れる請求項 4記載の方法。
6 . 前記ワード線駆動回路は、 第 1の電源に基づいて対応するヮード線を駆 動する第 1の駆動トランジスタと、 前記第 1の駆動トランジスタに直列に接続さ れ、 前記第 1の電源の電位よりも低い第 2の電源に基づいて、 対応するヮード線 を駆動する第 2の駆動トランジスタとを含み、
前記ヮード線駆動回路が非活性化されるとき、 前記第 1の駆動トランジスタに 前記第 2の電源を供給する工程を備える請求項 1乃至 3の何れか一項記載の方法
7 . リフレッシュモードにおいて半導体記憶装置の複数のメモリセルプロッ クの少なくとも 1つリフレッシュするための方法であって、 前記半導体記憶装置 は、 対応するメモリセルプロックのヮード線を駆動する複数のヮ一ド線駆動回路 と、 対応するヮード線駆動回路に前記ヮード線を駆動するための電源を供給する 複数の電源制御回路とを含むものであり、
前記リフレッシュモードにおいて前記複数のメモリセルプロックのうちの一つ を選択する工程と、
選択されなかったメモリセルプロックに関連するヮード線駆動回路を活性化す る工程と、
選択されなかったメモリセルプロックに関連する電源制御回路を非活性化して 、 選択されなかったメモリセルブロックに関連するヮード線をフローティング電 位に制御する工程とを備える半導体記憶装置のリフレツシュ方法。
8 . 前記フローテイング電位は略グランドレベルを有する請求項 7記載の方 法。
9 . 前記フローティング電位は負電位である請求項 7記載の方法。
1 0 . 前記各電源制御回路は、 第 1の電源を受け取る第 1の駆動トランジス タと、 前記第 1の駆動トランジスタに直列に接続され、 前記第 1の電源の電位よ りも低い第 2の電源を受け取る第 2の駆動トランジスタと含み、 前記フローティ ング電位は前記第 1及び第 2の駆動トランジスタのテーリング電流比と前記第 1 の駆動トランジスタの閾値電圧とによつて決定される請求項 7乃至 9の何れか一 項記載の方法。
1 1 . 前記第 1の駆動トランジスタのテーリング電流よりも前記第 2の駆動 トランジスタのテーリング電流が大きくなるように前記テーリング電流比が設定 される請求項 1 0記載の方法。
1 2 . リフレッシュモードにおいて半導体記憶装置の複数のメモリセルプロ ックを選択的にリフレッシュするための方法であって、
リフレッシュモードにおいて複数のメモリセノレプロックのうちの一つを選択し て選択されたメモリセルブ口ックのリフレッシュを行う工程と、
選択されなかったメモリセルプロックのヮード線をフローティング電位に制御 する工程と、
前記選択されなかったメモリセルブロックが次に選択されたとき、 前記フロー ティング電位を前記ヮード線の非活性時に対応した電位に切り換える工程と、 前記ヮード線の電位を該ヮード線の活性時の電位に設定して、 次に選択された メモリセルブロックのリフレッシュを行う工程とを備える方法。
1 3 . 半導体記憶装置は、
各々がヮード線を有し、 リフレッシュモードにおいて選択的にリフレッシュさ れる複数のメモリセルプロックと、
リフレッシュモード信号とメモリセルプロック選択信号とに従ってリフレツシ ュモードにおいて選択されなかったメモリセルブロックに関連するヮード線をフ ローティング電位に制御するための制御信号を生成するヮード線制御回路とを備 える半導体記憶装置。
1 4 . 複数のメモリセルブロックに接続され、 対応するメモリセルブロック のヮード線を駆動するヮード線駆動回路を含む複数のヮードデコーダであって、 前記ヮード線駆動回路は、 第 1の電源に基づいてヮード線を駆動する第 1の駆動 トランジスタと、 第 1の駆動トランジスタに接続され、 前記第 1の電源の電位よ りも低い第 2の電源に基づいてヮード線を駆動する第 2の駆動トランジスタとを 含むものである前記複数のワードデコーダを備え、 各ワードデコーダは、 リフレ ッシュモードにおいて対応するメモリセルプロックが選択されなかったとき、 前 記第 1及び第 2の駆動トランジスタを前記制御信号に従ってオフさせる請求項 1 3記載の半導体記憶装置。
1 5 . 前記第 1の駆動トランジスタのサイズは、 前記第 2の駆動トランジス タのサイズよりも小さい請求項 1 4記載の半導体記憶装置。
1 6 . 複数のヮードデコーダにそれぞれ接続された複数のヮードラインセレ クタを備え、 各ヮードラインセレクタは、 前記リフレッシュモードにおいて対応 するメモリセルプロックが選択されなかったとき、 前記制御信号に従つて前記第 1の駆動トランジスタに前記第 1の電源を供給する請求項 1 4又は 1 5記載の半 導体記憶装置。
1 7 . 複数のヮードデコーダにそれぞれ接続された複数のヮードラインセレ クタを備え、 各ヮードラインセレクタは、 前記リフレッシュモードにおいて対応 するメモリセルプロックが選択されなかつたとき、 前記制御信号に従つて前記第 2の駆動トランジスタに前記第 1の電源を供給する請求項 1 4又は 1 5記載の半 導体記憶装置。
1 8 . 複数のメモリセルブロックに接続され、 各々が対応するメモリセルブ ロックのヮード線を駆動するヮード線駆動回路を含む複数のヮ一ドデコ一ダであ つて、 前記ワード線駆動回路は、 第 1の電源に基づいてワード線を,駆動する第 1 の駆動トランジスタと、 第 1の駆動トランジスタに接続され、 前記第 1の電源の 電位よりも低い第 2の電源に基づいてヮード線を駆動する第 2の駆動トランジス タとを含むものである前記複数のヮードデコーダと、
複数のヮードデコーダにそれぞれ接続され、 対応するヮードデコーダの前記ヮ 一ド線駆動回路の前記第 1の駆動トランジスタに電源を供給する複数のヮードラ インセレクタであって、 各々が前記第 1の電源と前記第 2の電源の間に直列に接 続された第 3の駆動トランジスタと第 4の駆動トランジスタとを含み、 前記第 3 の駆動トランジスタと前記第 4の駆動トランジスタとの間のノードから前記電源 が供給される前記複数のヮードラインセレクタとを備え、
前記各ヮードラインセレクタは、 前記リフレッシュモードにおいて対応するメ モリセルブロックが選択されなかつたとき、 前記制御信号に従つて前記第 3及び 第 4のトランジスタをオフさせてフローティング電位を前記第 1の駆動トランジ スタに供給し、 前記各ワードデコーダは、 前記フローティング電位を前記第 1の 駆動トランジスタを介してヮード線に供給する請求項 1 3記載の半導体記憶装置
1 9 . 前記第 3の駆動トランジスタのサイズは、 前記第 4の駆動トランジスタ のサイズよりも小さい請求項 1 8記載の半導体記憶装置。
2 0 . 半導体記憶装置は、
各々がヮード線を有し、 リフレッシュモードにおいて選択的にリフレッシュさ れる複数のメモリセルブロックと、
複数のメモリセルブロックに接続され、 対応するメモリセルプロックのヮード 線を駆動する複数のヮ一ド線駆動回路と、
複数のヮード線駆動回路に接続され、 リフレッシュモードにおいて選択されな かったメモリセルプロックに関連するヮード線駆動回路を非活性化して、 前記ヮ 一ド線をフローティング電位に制御する複数のヮード線制御回路とを備える半導 体記憶装置。
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