JP3652846B2 - 半導体メモリ装置のテスト回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置のウエハバーンインテスト回路及びその制御方法に関する。
【0002】
【従来の技術】
通常、チップ供給時には信頼性確保のためにバーンインテストを行う。現在、バーンインテストはパッケージ状態で行われるので、バーンインテストでエラーとなったチップは組立工程まで終わっているにも拘わらず出荷できないために非効率的である。これを改善するためにウエハ製造段階でバーンインテストを行う方法がある。
【0003】
また、半導体メモリ装置の中でも特にDRAMの場合、バーンインテストエラーの大部分はシングルビットエラーであり、このエラーを見つけるには多くの時間が必要である。シングルビットエラーはメモリセルのリーク電流が直接的な原因となって起こり、リーク電流はゲート酸化膜やキャパシタの誘電体、記憶ノードジャンクションの不良によって起こる。現在のウエハバーンイン(以下、“WBI”とする)回路は、半導体メモリ装置のワードライン構造によりテスト方法が異なるだけでなく、WBI動作による各ノード別のストレスに差異があって、スクリーニングが確実に行われないという問題点がある。
【0004】
図1は従来のウエハバーンインテスト回路図で、サブワードラインドライバSWDを使用するメモリセルアレイ構造に適用される回路である。ローデコーダはノーマル動作でメモリセルのワードラインを駆動する手段であり、アドレスをデコードして所望のメモリセルを選択するために用いられる。サブワードラインドライバSWDはトランジスタ101〜106で構成される。これらのトランジスタ101〜106の動作を、ノーマル時とストレス時に分けて説明する。
【0005】
ノーマル動作では、ウエハバーンインイネーブル信号φWBIとロープリデコード信号φPRE1に“ロウ”レベル、ロープリデコード信号φPRE2に“ハイ”レベルがそれぞれ入力され、ワードラインWLがイネーブルされる。相補ロープリデコード信号φPREB2はロープリデコード信号φPRE2の反転信号であり、ここでは”ロウ”が入力されている。
【0006】
ウエハバーンインモードになると、ウエハバーンインイネーブル信号φWBIが“ハイ”レベルになってトランジスタ105をオンさせ、φPRE1にも”ハイ”が入力されてワードラインWLへワードラインストレス電圧Vstressが印加され、メモリセルにストレスを加えるようになる。
【0007】
このような回路では、ワードラインストレスによるトランジスタの不良はスクリーニングすることができるが、ビットラインにストレスを与えることがができない。なぜなら、全てのワードラインがイネーブルされることにより、該当のワードラインに接続されたメモリセルには同一のデータが書き込まれるために、ビットライン間に同一の電圧が誘起されるためである。このために高電圧により不良箇所を破壊することができなくなり信頼性を更に高められない。
【0008】
【発明が解決しようとする課題】
以上の従来技術に着目して本発明の目的は、より確実にスクリーニングを行うことが出来るウエハバーンインテスト回路を提供することにある。即ち、ワードラインストレスと共にビットラインストレスを通じてもストレス印加する事の出来るウエハバーンインテスト回路を提供するものである。
【0009】
【課題を解決するための手段】
このような目的を達成するために本発明のウエハバーンインテスト回路は、サブワードラインドライバを使用した半導体メモリ装置のウエハバーンインテスト回路において、各サブワードラインドライバの電源ラインに異なる電圧を供給可能なスイッチ部を設け、ノーマル動作では全電源ライン共通に接地電源を供給し、テスト動作では、トゥルーセルのサブワードラインドライバの電源ラインと相補セルのサブワードラインドライバの電源ラインとに分けてそれぞれ接地電源とストレス電源とを交互に供給するようにしたことを特徴とする。
【0010】
前記スイッチ部は、外部電源パッドと電源ラインとの間に接続されて制御信号によりオンオフするスイッチングトランジスタから構成される。前記サブワードラインドライバは、電源ラインとワードラインとの間に接続され、ローアドレス信号を組み合わせた制御信号に応答する第1トランジスタと、プリデコードされたローアドレス信号の入力端子とワードラインとの間に設けられ、ワードライン選択のためのプリチャージ電圧を貯蔵する駆動信号貯蔵部と、を備える。前記駆動信号貯蔵部は、プリデコードされたローアドレス信号の入力端子とワードラインとの間に接続され、第1トランジスタの制御信号の反転制御信号に応答する第2トランジスタと、前記反転制御信号の入力端子とワードラインとの間に接続される第3トランジスタと、該第3トランジスタのゲート端子と前記プリデコードされたローアドレス信号の入力端子との間に接続され、恒常オンとされた第4トランジスタと、から構成される。前記第1〜第4トランジスタがNMOSトランジスタである。
【0011】
【発明の実施の形態】
以下、本発明の実施形態を添付の図面を参照して詳細に説明する。ウエハ状態でバーンインテストを行って不良ビットをスクリーニングするための回路を図2、図3に示す。図4は半導体メモリ装置の概略図で、まずこの図から説明する。
【0012】
図4は、サブメモリセルアレイMCAから構成される4つのバンクB1〜B4がチップの4隅に配置され、パッドがチップの中央に配置されたLOC(Lead On Chip)構造を示している。この他の周辺回路は省略し、WBIに関連した部分のみを説明する。
【0013】
高集積化に伴ってセルサイズが小さくなると、配線とゲートポリを用いたストラップ構造では配線間隔が減ってストラップ領域でゲートポリと配線を接続するのが難しくなる。そのための代案がサブワードラインドライバ(Sub Word line Driver)構造である。これは4本または8本のワードラインWL当たり1本の配線ライン(ストラッピングのための配線ライン)で済むので、配線間隔に余裕が出来る。本発明はこのようなSWD構造をもつ半導体メモリ装置に適している。
【0014】
図2のVSS_C、Tは、ノーマル動作時にはサブワードラインドライバSWDの接地電源VSSが印加され、ワードラインWLのディスエーブル時にワードラインの電流を放電するための電源として用いられる。本例では特に、VSS_CとVSS_TがサブワードラインドライバSWDをそれぞれに制御するところに特徴がある。ノーマル動作時は外部電源パッドVSSからの電圧をスイッチング部SWを介して、ワードラインWL_C、Tの両方に印加し、ウエハバーンインテストモードになると、電源パッドVSS、STRESSから入力される電圧はスイッチング部SWによりVSS_CとVSS_Tへ交互に、一方はVSS(0V)、他方はSTRESS(スクリーニングに充分な電圧)として印加する。
【0015】
図3は、サブメモリセルアレイMCAと、ワードラインを駆動するためのサブワードラインドライバSWDに別けられる。
【0016】
サブメモリセルアレイMCAはワードラインWL、データを記憶する記憶ノード、記憶ノードにデータを書込/読出するときに用いられるビットライン対BL/BLBからなる。記憶ノードはワードラインWLから印加される電圧により制御されるMOSトランジスタ(アクセストランジスタ)を持ち、このMOSトランジスタのソース端子とドレイン端子に記憶ノードとビットライン対BL/BLBがそれぞれ接続される。つまりメモリセルは公知の1トランジスタ1キャパシタ形のセルである。
【0017】
サブワードラインドライバSWDはローアドレスのプリデコードにより駆動される信号MWEi(i=1〜n)と、信号MWEiを発生するために要求されるアドレス以外のアドレスに駆動される信号PX0〜3(PXB0〜3)によって制御され、ノーマル動作時の非選択ワードラインの接地及びワードライン選択後のディスエーブル時に選択ワードラインを接地させるために用いられるVSS電源ラインを有し、このVSS電源ラインにはサブワードラインドライバSWD領域別にVSS_C又はVSS_Tが提供される。
【0018】
ノーマル動作時にはVSS_C、Tの両方にVSS(0V)が印加され、ローアドレスプリデコード信号MWEiが選択されて該当SWD領域のノードS0〜3にプリチャージ(VCC−Vtn)が行われた後、ローアドレスプリデコード信号MWEiに関連しないローアドレスにより信号PX0〜3のうちいずれか一つが選択されてワードラインを活性化させて動作する。
【0019】
WBIテストモードになると、ローアドレスはディスエーブル状態で信号MWE1〜MWEn及びPX0〜3は“ロウ”レベルになり、反転信号PXB0〜3は“ハイ”レベルの状態で、VSS_CとVSS_Tに交互にVSSまたはSTRESSが電源として印加されるが、VSS_CにVSS、VSS_TにSTRESSが印加された場合、メモリアレイのトゥルー(true)セル(BLに接続されたセル)に接続されたワードラインのみイネーブルされ、VSS_CにSTRESS、VSS_TにVSSが印加された場合はメモリセルアレイの相補セル(BLBに接続されたセル)に接続されたワードラインのみイネーブルされる。
【0020】
このようにサブワードラインドライバSWDのVSS_C、Tの電源ラインが、ビットラインBLまたはBLBに接続されたセルのアクセストランジスタを駆動するワードラインをVSSに保持させる。このようなメモリセルとサブワードラインドライバSWD領域の電源関係は、結局WBIテスト時にトゥルーセルに接続されたワードラインのみ駆動するか、相補セルのワードラインのみ駆動するかの選択が可能である。テストデータは全セル共通なので、ビットラインBLの記憶ノードは全て同じデータを示し、且つ相補ビットラインBLBの記憶ノードも全て同じデータを示すことになる。従って、従来のようにトゥルーセルのワードラインと相補セルのワードラインが同時に活性化されると、ビットライン対BL/BLBに誘起されるデータが不分明になって、WBI時にビットラインBLと相補ビットラインBLBとの間の不良箇所にストレス電圧を印加することができず、ビットライン対BL/BLBと記憶ノード、或いはビットライン対BL/BLBとワードラインWLなど各種不良箇所をスクリーニングすることができない。
【0021】
そこで、本例のように、一方のワードラインはストレス電圧、他方のワードラインは接地としてこれを交代させるようにすれば、ビットライン対BL/BLBのいずれかにはアクセストランジスタのオフでデータは現れないから、効果的なストレスを加えることが出来る。
【0022】
【発明の効果】
以上のように本発明のウエハバーンインテスト回路は、ワードラインを通じてストレスを印加するとき、ビットラインを通じてもストレスが印加できるので、メモリセルの不良箇所を初期テストでスクリーニングすることができるようになり、長期的な信頼性が保証され、また、コストダウンにも貢献する。
【図面の簡単な説明】
【図1】従来のウエハバーンインテスト回路図。
【図2】本発明のウエハバーンインテスト回路図。
【図3】本発明のウエハバーンインテスト回路及びメモリセルアレイ図。
【図4】本発明の昇圧電源と接地電源を供給する外部パッド及びメモリセルアレイを概略図。
Claims (5)
- サブワードラインドライバを使用した半導体メモリ装置のウエハバーンインテスト回路において、
各サブワードラインドライバの電源ラインに異なる電圧を供給可能なスイッチ部を設け、ノーマル動作では全電源ライン共通に接地電源を供給し、テスト動作では、トゥルーセルのサブワードラインドライバの電源ラインと相補セルのサブワードラインドライバの電源ラインとに分けてそれぞれ接地電源とストレス電源とを交互に供給するようにしたことを特徴とするウエハバーンインテスト回路。 - スイッチ部は、外部電源パッドと電源ラインとの間に接続されて制御信号によりオンオフするスイッチングトランジスタから構成される請求項1記載のウエハバーンインテスト回路。
- サブワードラインドライバは、電源ラインとワードラインとの間に接続され、ローアドレス信号を組み合わせた制御信号に応答する第1トランジスタと、プリデコードされたローアドレス信号の入力端子とワードラインとの間に設けられ、ワードライン選択のためのプリチャージ電圧を貯蔵する駆動信号貯蔵部と、を備える請求項1又は請求項2記載のウエハバーンインテスト回路。
- 駆動信号貯蔵部は、プリデコードされたローアドレス信号の入力端子とワードラインとの間に接続され、第1トランジスタの制御信号の反転制御信号に応答する第2トランジスタと、前記反転制御信号の入力端子とワードラインとの間に接続される第3トランジスタと、該第3トランジスタのゲート端子と前記プリデコードされたローアドレス信号の入力端子との間に接続され、恒常オンとされた第4トランジスタと、から構成される請求項3記載のウエハバーンインテスト回路。
- 第1〜第4トランジスタがNMOSトランジスタである請求項4記載のウエハバーンインテスト回路。
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JP4153091B2 (ja) * | 1998-07-10 | 2008-09-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US6327682B1 (en) * | 1999-03-22 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Wafer burn-in design for DRAM and FeRAM devices |
JP3844912B2 (ja) * | 1999-06-10 | 2006-11-15 | 富士通株式会社 | 半導体記憶装置の試験方法及び試験装置と半導体記憶装置 |
JP2001014892A (ja) | 1999-06-25 | 2001-01-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001184897A (ja) * | 1999-12-27 | 2001-07-06 | Oki Electric Ind Co Ltd | ロウアドレスデコードライン回路 |
TW432574B (en) * | 2000-01-19 | 2001-05-01 | Yang Wen Kun | Wafer level burn in device and method |
KR100390738B1 (ko) * | 2000-06-07 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체 메모리 집적 회로 |
JP4757373B2 (ja) * | 2000-07-24 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのメモリセルアクセス方法 |
KR100464946B1 (ko) * | 2000-12-30 | 2005-01-05 | 주식회사 하이닉스반도체 | 번-인 테스트 방법 |
US6455336B1 (en) | 2001-08-27 | 2002-09-24 | International Business Machines Corporation | Power reduction method and design technique for burn-in |
KR100442960B1 (ko) * | 2001-12-21 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
DE10204125A1 (de) * | 2002-02-01 | 2003-08-07 | Bosch Gmbh Robert | Verfahren zur Programmierung und/oder Funktionsprüfung von einer elektronischen Schaltung |
US6800495B2 (en) * | 2002-09-20 | 2004-10-05 | Cypress Semiconductor Corporation | Lot-optimized wafer level burn-in |
DE10350356B3 (de) * | 2003-10-29 | 2005-02-17 | Infineon Technologies Ag | Integrierte Schaltung, Testsystem und Verfahren zum Auslesen eines Fehlerdatums aus der integrierten Schaltung |
US7106644B2 (en) * | 2003-12-01 | 2006-09-12 | Elite Semiconductor Memory Technology, Inc. | Memory device and method for burn-in test |
GB0426005D0 (en) * | 2004-11-26 | 2004-12-29 | Koninkl Philips Electronics Nv | Sram test method and sram test arrangement |
JP2007157282A (ja) * | 2005-12-07 | 2007-06-21 | Elpida Memory Inc | ウェハ・バーンイン・テスト方法、ウェハ・バーンイン・テスト装置及び半導体記憶装置 |
US20080263415A1 (en) * | 2007-04-17 | 2008-10-23 | Bernhard Ruf | Integrated Circuit, Memory Module, Method of Operating an Integrated Circuit, Method of Fabricating an Integrated Circuit, Computer Program Product, and Computing System |
US7679978B1 (en) * | 2007-07-11 | 2010-03-16 | Sun Microsystems, Inc. | Scheme for screening weak memory cell |
KR101311713B1 (ko) * | 2007-07-31 | 2013-09-26 | 삼성전자주식회사 | 메모리 코어, 이를 포함하는 반도체 메모리 장치 |
KR100845810B1 (ko) * | 2007-08-14 | 2008-07-14 | 주식회사 하이닉스반도체 | 웨이퍼 번인 테스트 회로 |
US20090296506A1 (en) * | 2008-05-28 | 2009-12-03 | Macronix International Co., Ltd. | Sense amplifier and data sensing method thereof |
KR20100125099A (ko) * | 2009-05-20 | 2010-11-30 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0770620B2 (ja) * | 1990-12-26 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
JP2848117B2 (ja) * | 1992-05-27 | 1999-01-20 | 日本電気株式会社 | 半導体記憶回路 |
KR950014099B1 (ko) * | 1992-06-12 | 1995-11-21 | 가부시기가이샤 도시바 | 반도체 기억장치 |
JPH06203597A (ja) * | 1992-09-25 | 1994-07-22 | Nec Corp | ダイナミックram |
DE4345246C2 (de) * | 1992-11-04 | 1997-02-20 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungseinrichtung |
KR0135735B1 (ko) * | 1992-11-04 | 1998-05-15 | 기다오까 다까시 | 소음발생을 억제하는 개량된 출력 드라이버 회로 및 번인테스트를 위한 개량된 반도체 집적회로 장치 |
KR0122100B1 (ko) * | 1994-03-10 | 1997-11-26 | 김광호 | 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법 |
KR0119887B1 (ko) * | 1994-06-08 | 1997-10-30 | 김광호 | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 |
US5555212A (en) * | 1994-09-19 | 1996-09-10 | Kabushiki Kaisha Toshiba | Method and apparatus for redundancy word line replacement in a semiconductor memory device |
KR0135108B1 (ko) * | 1994-12-13 | 1998-04-25 | 김광호 | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 |
KR970003270A (ko) * | 1995-06-23 | 1997-01-28 | 김광호 | 반도체메모리소자의 테스트를 위한 고속 기록회로 |
KR0172344B1 (ko) * | 1995-09-15 | 1999-03-30 | 김광호 | 웨이퍼 번인 테스트회로 및 그 방법 |
DE19620630A1 (de) * | 1996-05-22 | 1997-11-27 | Aeg Mobile Communication | Handfunksprechgerät |
JP3938229B2 (ja) * | 1997-10-13 | 2007-06-27 | 沖電気工業株式会社 | 半導体記憶装置 |
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