JP2001184897A - ロウアドレスデコードライン回路 - Google Patents
ロウアドレスデコードライン回路Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ウエハーバーンインモードのときに、全数で
はなく複数のワード線を選択的に立ち上げ、ワード線間
にストレスを印加する。 【解決手段】 複数のプリデコーダ回路部４０中の最下
位ビットを分担するインバータ４１0 にウエハーバーン
イン信号ＷＢＩ1 を入力し、他のインバータ４１ 1 〜４
１n には、ウエハーバーンイン信号ＷＢＩ0 を入力する
構成とする。ここで、信号ＷＢＩ0 を電源電位、信号Ｗ
ＢＩ1 を接地電位にすれば、プリデコード信号ＰＡＸ1
〜ＰＡＸn が無条件に電源電位になるが、プリデコード
信号ＰＡＸ 0 は、ＮＡＮＤ回路４２0 に入力されたアド
レスに基づいた電位になる。よって、ワード線ＷＬi の
うちの複数が、複数のプリデコーダ回路部４０、デコー
ダ回路部２０及びワードドライバ回路部３０によって選
択されて立ち上がる。
はなく複数のワード線を選択的に立ち上げ、ワード線間
にストレスを印加する。 【解決手段】 複数のプリデコーダ回路部４０中の最下
位ビットを分担するインバータ４１0 にウエハーバーン
イン信号ＷＢＩ1 を入力し、他のインバータ４１ 1 〜４
１n には、ウエハーバーンイン信号ＷＢＩ0 を入力する
構成とする。ここで、信号ＷＢＩ0 を電源電位、信号Ｗ
ＢＩ1 を接地電位にすれば、プリデコード信号ＰＡＸ1
〜ＰＡＸn が無条件に電源電位になるが、プリデコード
信号ＰＡＸ 0 は、ＮＡＮＤ回路４２0 に入力されたアド
レスに基づいた電位になる。よって、ワード線ＷＬi の
うちの複数が、複数のプリデコーダ回路部４０、デコー
ダ回路部２０及びワードドライバ回路部３０によって選
択されて立ち上がる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
おけるロウアドレスデコードライン回路に関するもので
ある。
おけるロウアドレスデコードライン回路に関するもので
ある。
【０００２】
【従来の技術】図２は、メモリセルを示す回路図であ
る。半導体記憶装置のＤＲＡＭ（ダイナミックランダム
アクセスメモリ）の記憶部分の最小単位はメモリセルで
ある。メモリセルは、通常、図２のようにＮチャネル型
トランジスタ１とキャパシタ２とで構成されている。キ
ャパシタ２は、一定電位のセルプレートとストレージノ
ード３との間に接続されている。トランジスタ１のソー
スはストレージノード３に接続され、ドレインはビット
線ＢＬj （ｊ＝０，１，２，…）に接続され、ゲートは
ワード線ＷＬi （ｉ＝０，１，２，…）に接続されてい
る。メモリセルへの書込み及び読出し時には、ワード線
ＷＬiを接地電位からワード線昇圧電位に立ち上げて、
トランジスタ１をオンする。これにより、書込み時に
は、ビット線ＢＬj のデータをストレージノード３にチ
ャージし、読出し時にはストレージノード３の電荷をビ
ット線ＢＬj に読出す。ここで、ワード線昇圧電位と
は、Ｎチャネル型トランジスタ１の閾値の影響をなく
し、書込み時にはビット線ＢＬj の電位をキャパシタ２
に十分チャージし、読出し時には十分な信号電圧を該キ
ャパシタ２からビット線ＢＬj に取出すため、トランジ
スタ１の閾値分電源電圧よりも高圧にした電位である。
る。半導体記憶装置のＤＲＡＭ（ダイナミックランダム
アクセスメモリ）の記憶部分の最小単位はメモリセルで
ある。メモリセルは、通常、図２のようにＮチャネル型
トランジスタ１とキャパシタ２とで構成されている。キ
ャパシタ２は、一定電位のセルプレートとストレージノ
ード３との間に接続されている。トランジスタ１のソー
スはストレージノード３に接続され、ドレインはビット
線ＢＬj （ｊ＝０，１，２，…）に接続され、ゲートは
ワード線ＷＬi （ｉ＝０，１，２，…）に接続されてい
る。メモリセルへの書込み及び読出し時には、ワード線
ＷＬiを接地電位からワード線昇圧電位に立ち上げて、
トランジスタ１をオンする。これにより、書込み時に
は、ビット線ＢＬj のデータをストレージノード３にチ
ャージし、読出し時にはストレージノード３の電荷をビ
ット線ＢＬj に読出す。ここで、ワード線昇圧電位と
は、Ｎチャネル型トランジスタ１の閾値の影響をなく
し、書込み時にはビット線ＢＬj の電位をキャパシタ２
に十分チャージし、読出し時には十分な信号電圧を該キ
ャパシタ２からビット線ＢＬj に取出すため、トランジ
スタ１の閾値分電源電圧よりも高圧にした電位である。
【０００３】ワード線ＷＬi とビット線ＢＬj とは、メ
モリセル上を縦横に交差するように配置されており、ワ
ード線ＷＬi を昇圧した場合には、ビット線ＢＬj との
間に電位差が生じ、ストレスがかかることになる。そこ
で、ワード線ＷＬi とビット線ＢＬj との間のストレス
について、信頼性試験を行う必要がある。信頼性試験の
スクリーニングでは、欠陥箇所の劣化を加速して短時間
のうちに潜在欠陥を顕在化するために、ＤＲＡＭはウエ
ハーバーンインモードと呼ばれる状態が設定できるよう
になっている。ウエハーバーンインモードとは、通常動
作では選択されたワード線ＷＬi を立ち上げるのに対
し、すべてのワード線ＷＬi を立ち上げる動作モードで
ある。
モリセル上を縦横に交差するように配置されており、ワ
ード線ＷＬi を昇圧した場合には、ビット線ＢＬj との
間に電位差が生じ、ストレスがかかることになる。そこ
で、ワード線ＷＬi とビット線ＢＬj との間のストレス
について、信頼性試験を行う必要がある。信頼性試験の
スクリーニングでは、欠陥箇所の劣化を加速して短時間
のうちに潜在欠陥を顕在化するために、ＤＲＡＭはウエ
ハーバーンインモードと呼ばれる状態が設定できるよう
になっている。ウエハーバーンインモードとは、通常動
作では選択されたワード線ＷＬi を立ち上げるのに対
し、すべてのワード線ＷＬi を立ち上げる動作モードで
ある。
【０００４】図３は、従来のロウアドレスデコードライ
ン回路の構成図である。ウエハーバーンインモードを実
現するために、従来のＤＲＡＭのロウアドレスデコード
ライン回路には、ウエハーバーンインモード時にイネー
ブルとなるウエハーバーンイン信号ＷＢＩが入力され、
該ウエハーバーンイン信号ＷＢＩがイネーブルの時には
すべてのワード線ＷＬi が立ち上がる構成になってい
る。このようなロウアドレスデコードライン回路は、図
３のように、プリデコーダ回路部１０と、デコーダ回路
部２０と、ワードドライバ回路部３０とで構成されてい
る。
ン回路の構成図である。ウエハーバーンインモードを実
現するために、従来のＤＲＡＭのロウアドレスデコード
ライン回路には、ウエハーバーンインモード時にイネー
ブルとなるウエハーバーンイン信号ＷＢＩが入力され、
該ウエハーバーンイン信号ＷＢＩがイネーブルの時には
すべてのワード線ＷＬi が立ち上がる構成になってい
る。このようなロウアドレスデコードライン回路は、図
３のように、プリデコーダ回路部１０と、デコーダ回路
部２０と、ワードドライバ回路部３０とで構成されてい
る。
【０００５】プリデコーダ回路部１０は、ビット０から
ビットｋまでの合計（ｋ＋１）ビット幅のアドレスＡＸ
0 〜ＡＸk と、その反転信号ＡＸ0b〜ＡＸkbと、ウエハ
ーバーンイン信号ＷＢＩとを入力し、（ｎ＋１）ビット
幅のプリデコード信号ＰＡＸ 0 〜ＰＡＸn を出力とする
回路であり、今、（ｋ＋１）／２＝（ｎ＋１）とする
と、ウエハーバーンイン信号ＷＢＩを入力信号とする
（ｎ＋１）個並列のインバータ１１0 〜１１n と、２入
力ＮＡＮＤ回路１２0 〜１２n と、各インバータ１１0
〜１１n 及び２入力ＮＡＮＤ回路１２0 〜１２n の出力
側に接続されたプリデコード信号ドライブ用の２入力Ｎ
ＡＮＤ回路１３0 〜１３n とを備えている。
ビットｋまでの合計（ｋ＋１）ビット幅のアドレスＡＸ
0 〜ＡＸk と、その反転信号ＡＸ0b〜ＡＸkbと、ウエハ
ーバーンイン信号ＷＢＩとを入力し、（ｎ＋１）ビット
幅のプリデコード信号ＰＡＸ 0 〜ＰＡＸn を出力とする
回路であり、今、（ｋ＋１）／２＝（ｎ＋１）とする
と、ウエハーバーンイン信号ＷＢＩを入力信号とする
（ｎ＋１）個並列のインバータ１１0 〜１１n と、２入
力ＮＡＮＤ回路１２0 〜１２n と、各インバータ１１0
〜１１n 及び２入力ＮＡＮＤ回路１２0 〜１２n の出力
側に接続されたプリデコード信号ドライブ用の２入力Ｎ
ＡＮＤ回路１３0 〜１３n とを備えている。
【０００６】２入力ＮＡＮＤ回路１２0 の一方の入力端
子には、最下位のビット０のアドレスＡＸ0 またはその
反転信号ＡＸ0bが入力され、他方の入力端子には下位２
番目のビット１のアドレスＡＸ1 またはその反転信号Ａ
Ｘ1bが入力される構成になっている。２入力ＮＡＮＤ回
路１２1 の一方の入力端子には、下位３番目のビット２
のアドレスＡＸ2 またはその反転信号ＡＸ2bが入力さ
れ、他方の入力端子には下位４番目のビット３のアドレ
スＡＸ3 またはその反転信号ＡＸ3 が入力される構成に
なっている。以下、２入力ＮＡＮＤ回路１２2 〜１２n
も、同様の関係になるように、アドレスとその反転信号
が入力されるようになっている。
子には、最下位のビット０のアドレスＡＸ0 またはその
反転信号ＡＸ0bが入力され、他方の入力端子には下位２
番目のビット１のアドレスＡＸ1 またはその反転信号Ａ
Ｘ1bが入力される構成になっている。２入力ＮＡＮＤ回
路１２1 の一方の入力端子には、下位３番目のビット２
のアドレスＡＸ2 またはその反転信号ＡＸ2bが入力さ
れ、他方の入力端子には下位４番目のビット３のアドレ
スＡＸ3 またはその反転信号ＡＸ3 が入力される構成に
なっている。以下、２入力ＮＡＮＤ回路１２2 〜１２n
も、同様の関係になるように、アドレスとその反転信号
が入力されるようになっている。
【０００７】各ＮＡＮＤ回路１２0 〜１２n の出力端子
は、ノードＮ0 〜Ｎn を介して２入力ＮＡＮＤ回路１３
0 〜１３n の一方の入力端子にそれぞれ接続されてい
る。各インバータ１１0 〜１１n の出力端子は、ノード
ＮＩ0 〜ＮＩn を介して２入力ＮＡＮＤ回路１３0 〜１
３n の他方の入力端子にそれぞれ接続されている。ＮＡ
ＮＤ回路１３0 〜１３n の出力端子から、（ｎ＋１）ビ
ット幅のプリデコード信号ＰＡＸ0 〜ＰＡＸn が出力さ
れるようになっている。
は、ノードＮ0 〜Ｎn を介して２入力ＮＡＮＤ回路１３
0 〜１３n の一方の入力端子にそれぞれ接続されてい
る。各インバータ１１0 〜１１n の出力端子は、ノード
ＮＩ0 〜ＮＩn を介して２入力ＮＡＮＤ回路１３0 〜１
３n の他方の入力端子にそれぞれ接続されている。ＮＡ
ＮＤ回路１３0 〜１３n の出力端子から、（ｎ＋１）ビ
ット幅のプリデコード信号ＰＡＸ0 〜ＰＡＸn が出力さ
れるようになっている。
【０００８】ここで、プリデコード回路部１０は、図３
では１つしか示してしないが、実際には、ＮＡＮＤ回路
１２0 〜１２n へ入力するアドレス信号の組み合わせ数
分の４(n+1) 個ある。このことをＮＡＮＤ回路１２0 を
用いて説明する。ＮＡＮＤ回路１２0 の入力組み合わせ
数は、ＮＡＮＤ回路１２0 の２入力をアドレスＡＸ0及
びＡＸ1 とする場合と、ＡＸ0bとＡＸ1 とする場合と、
アドレスＡＸ0 及びＡＸ1bとする場合と、ＡＸ0bとＡＸ
1bとする場合との４通りである。各ＮＡＮＤ回路１２1
〜１２n もそれぞれ４通りであり、総合すると、異なる
プリデコード回路部１０が４(n+1) 個存在する。
では１つしか示してしないが、実際には、ＮＡＮＤ回路
１２0 〜１２n へ入力するアドレス信号の組み合わせ数
分の４(n+1) 個ある。このことをＮＡＮＤ回路１２0 を
用いて説明する。ＮＡＮＤ回路１２0 の入力組み合わせ
数は、ＮＡＮＤ回路１２0 の２入力をアドレスＡＸ0及
びＡＸ1 とする場合と、ＡＸ0bとＡＸ1 とする場合と、
アドレスＡＸ0 及びＡＸ1bとする場合と、ＡＸ0bとＡＸ
1bとする場合との４通りである。各ＮＡＮＤ回路１２1
〜１２n もそれぞれ４通りであり、総合すると、異なる
プリデコード回路部１０が４(n+1) 個存在する。
【０００９】ここで、プリデコーダ回路部１０の機能を
説明する。ウエハーバーンイン信号ＷＢＩがディスイネ
ーブルで接地電位の時に、プリデコード信号ドライブ用
のＮＡＮＤ回路１３0 〜１３n の一方の入力となる各ノ
ードＮＩ0 の電位は共通の電源電位になる。このとき、
例えばＮＡＮＤ回路１２0では、入力信号であるアドレ
スの一方または両方が接地電位の場合には出力側のノー
ドＮ0 が電源電位になり、ＮＡＮＤ回路１３0 の出力す
るプリデコード信号ＰＡＸ0 が第２の論理レベルの接地
電位になる。ＮＡＮＤ回路１２0 の入力信号であるアド
レスの両方が電源電位の場合には出力側のノードＮ0 が
接地電位になり、ＮＡＮＤ回路１３0 の出力するプリデ
コード信号ＰＡＸ0 が第１の論理レベルの電源電位にな
る。各ＮＡＮＤ回路１２1 〜１２n 及びＮＡＮＤ回路１
３1 〜１３n も同様に機能する。
説明する。ウエハーバーンイン信号ＷＢＩがディスイネ
ーブルで接地電位の時に、プリデコード信号ドライブ用
のＮＡＮＤ回路１３0 〜１３n の一方の入力となる各ノ
ードＮＩ0 の電位は共通の電源電位になる。このとき、
例えばＮＡＮＤ回路１２0では、入力信号であるアドレ
スの一方または両方が接地電位の場合には出力側のノー
ドＮ0 が電源電位になり、ＮＡＮＤ回路１３0 の出力す
るプリデコード信号ＰＡＸ0 が第２の論理レベルの接地
電位になる。ＮＡＮＤ回路１２0 の入力信号であるアド
レスの両方が電源電位の場合には出力側のノードＮ0 が
接地電位になり、ＮＡＮＤ回路１３0 の出力するプリデ
コード信号ＰＡＸ0 が第１の論理レベルの電源電位にな
る。各ＮＡＮＤ回路１２1 〜１２n 及びＮＡＮＤ回路１
３1 〜１３n も同様に機能する。
【００１０】ウエハーバーンイン信号ＷＢＩがイネーブ
ルで電源電位の時に、プリデコード信号ドライブ用ＮＡ
ＮＤ回路１３0 〜１３n の一方の入力となる各ノードＮ
Ｉ0の電位は共通の接地電位になり、プリデコード信号
ＰＡＸ0 〜ＰＡＸn は。アドレスに無関係に電源電位に
なる。つまり、プリデコーダ回路部１０では、ウエハー
バーンイン信号ＷＢＩがディスイネーブルの場合には、
アドレス信号によって選択されたプリデコード信号のビ
ットのみが電源電位になり、ウエハーバーンイン信号Ｗ
ＢＩがイネーブルになると、アドレスにかかわらず、
（ｎ＋１）ビット幅のプリデコード信号ＰＡＸ0〜ＰＡ
Ｘn のすべてが電源電位になるように機能する。
ルで電源電位の時に、プリデコード信号ドライブ用ＮＡ
ＮＤ回路１３0 〜１３n の一方の入力となる各ノードＮ
Ｉ0の電位は共通の接地電位になり、プリデコード信号
ＰＡＸ0 〜ＰＡＸn は。アドレスに無関係に電源電位に
なる。つまり、プリデコーダ回路部１０では、ウエハー
バーンイン信号ＷＢＩがディスイネーブルの場合には、
アドレス信号によって選択されたプリデコード信号のビ
ットのみが電源電位になり、ウエハーバーンイン信号Ｗ
ＢＩがイネーブルになると、アドレスにかかわらず、
（ｎ＋１）ビット幅のプリデコード信号ＰＡＸ0〜ＰＡ
Ｘn のすべてが電源電位になるように機能する。
【００１１】プリデコーダ回路部１０の出力側のデコー
ダ回路部２０は、プリデコード信号ＰＡＸ0 〜ＰＡＸn
及びリセット信号ＰＲＥｂを入力信号とし、デコード信
号Ｄ0 を出力する回路であり、１個のＰ型チャネルトラ
ンジスタ２１と、（ｎ＋１）個のＮチャネル型トランジ
スタ２２0 〜２２n と、インバータ２３とで構成されて
いる。ここで、リセット信号ＰＲＥｂは、デコーダ回路
部２０のリセット時に接地電位、活性化時に電源電位に
なるロウイネーブル信号である。Ｎ型チャネルトランジ
スタ２２0 〜２２n は直列に接続され、トランジスタ２
２n のソースが接地され、トランジスタ２２0 のドレイ
ンがノードＮＤ0 に接続されている。各トランジスタ２
２0 〜２２n のゲートには、プリデコード信号の各ビッ
トＰＡＸ 0 〜ＰＡＸn がそれぞれ入力されるようになっ
ている。
ダ回路部２０は、プリデコード信号ＰＡＸ0 〜ＰＡＸn
及びリセット信号ＰＲＥｂを入力信号とし、デコード信
号Ｄ0 を出力する回路であり、１個のＰ型チャネルトラ
ンジスタ２１と、（ｎ＋１）個のＮチャネル型トランジ
スタ２２0 〜２２n と、インバータ２３とで構成されて
いる。ここで、リセット信号ＰＲＥｂは、デコーダ回路
部２０のリセット時に接地電位、活性化時に電源電位に
なるロウイネーブル信号である。Ｎ型チャネルトランジ
スタ２２0 〜２２n は直列に接続され、トランジスタ２
２n のソースが接地され、トランジスタ２２0 のドレイ
ンがノードＮＤ0 に接続されている。各トランジスタ２
２0 〜２２n のゲートには、プリデコード信号の各ビッ
トＰＡＸ 0 〜ＰＡＸn がそれぞれ入力されるようになっ
ている。
【００１２】Ｐチャネル型トランジスタ２１のソースが
電源電位に接続され、該トランジスタ２１のドレインが
ノードＮＤ0 に接続され、該トランジスタ２１のゲート
にリセット信号ＰＲＥｂが入力される接続になってい
る。ノードＮＤ0 は、インバータ２３の入力端子に接続
され、該インバータ２３がデコード信号Ｄ0 を出力する
ようになっている。以上のようなデコーダ回路部２０
も、プリデコーダ回路部１０に対応して、４(n+1）個存
在する。よって、デコード信号Ｄ0 の数も４(n+1）であ
る。
電源電位に接続され、該トランジスタ２１のドレインが
ノードＮＤ0 に接続され、該トランジスタ２１のゲート
にリセット信号ＰＲＥｂが入力される接続になってい
る。ノードＮＤ0 は、インバータ２３の入力端子に接続
され、該インバータ２３がデコード信号Ｄ0 を出力する
ようになっている。以上のようなデコーダ回路部２０
も、プリデコーダ回路部１０に対応して、４(n+1）個存
在する。よって、デコード信号Ｄ0 の数も４(n+1）であ
る。
【００１３】次に、デコーダ回路部２０の機能について
説明する。デコードラインをリセットする時には、リセ
ット信号ＰＲＥｂが接地電位になり、アドレス信号ＡＸ
0 〜ＡＸk をすべて接地電位にすることにより、プリデ
コード信号ＰＡＸ0 〜ＰＡＸn もすべて接地電位とな
る。この状態ではＰチャネル型トランジスタ２１はオ
ン、Ｎチャネル型トランジスタ２２0 〜２２n は、すべ
てオフなので、ノードＮＤ0 は電源電位にチャージさ
れ、デコード信号Ｄ0 はディスイネーブルの接地電位に
なる。
説明する。デコードラインをリセットする時には、リセ
ット信号ＰＲＥｂが接地電位になり、アドレス信号ＡＸ
0 〜ＡＸk をすべて接地電位にすることにより、プリデ
コード信号ＰＡＸ0 〜ＰＡＸn もすべて接地電位とな
る。この状態ではＰチャネル型トランジスタ２１はオ
ン、Ｎチャネル型トランジスタ２２0 〜２２n は、すべ
てオフなので、ノードＮＤ0 は電源電位にチャージさ
れ、デコード信号Ｄ0 はディスイネーブルの接地電位に
なる。
【００１４】デコードライン活性化時には、リセット信
号ＰＲＥｂが電源電位になり、Ｐチャネル型トランジス
タ２１がオフする。その後、アドレスＡＸ0 〜ＡＸk が
入力され、プリデコーダ回路部１０がプリデコード信号
ＰＡＸ0 〜ＰＡＸn を出力する。このプリデコード信号
ＰＡＸ0 〜ＰＡＸn がすべて電源電位の場合には、Ｎチ
ャネル型トランジスタ２２0 〜２２n がすべてオンし、
ノードＮＤ0 が接地電位になり、デコード信号Ｄ0 がイ
ネーブルの電源電位にチャージされる。
号ＰＲＥｂが電源電位になり、Ｐチャネル型トランジス
タ２１がオフする。その後、アドレスＡＸ0 〜ＡＸk が
入力され、プリデコーダ回路部１０がプリデコード信号
ＰＡＸ0 〜ＰＡＸn を出力する。このプリデコード信号
ＰＡＸ0 〜ＰＡＸn がすべて電源電位の場合には、Ｎチ
ャネル型トランジスタ２２0 〜２２n がすべてオンし、
ノードＮＤ0 が接地電位になり、デコード信号Ｄ0 がイ
ネーブルの電源電位にチャージされる。
【００１５】プリデコード信号ＰＡＸ0 〜ＰＡＸn のう
ちのいずれかが接地電位の場合には、トランジスタ２２
0 〜２２n のいずれかがオフし、ノードＮＤ0 から接地
電位に至る経路がなくなり、電源電位にチャージされた
ままになる。つまり、デコーダ回路部２０は、通常動作
時にアドレスＡＸ0 〜ＡＸk によって選択されたプリデ
コード信号ＰＡＸ0 〜ＰＡＸn がすべて電源電位の時に
電源電位のデコード信号Ｄ0 を出力し、ウエハーバーン
インモード時には、プリデコード信号ＰＡＸ0 〜ＰＡＸ
n がすべて電源電位になるため、すべてのデコード信号
Ｄ0 を電源電位にする機能を持っている。
ちのいずれかが接地電位の場合には、トランジスタ２２
0 〜２２n のいずれかがオフし、ノードＮＤ0 から接地
電位に至る経路がなくなり、電源電位にチャージされた
ままになる。つまり、デコーダ回路部２０は、通常動作
時にアドレスＡＸ0 〜ＡＸk によって選択されたプリデ
コード信号ＰＡＸ0 〜ＰＡＸn がすべて電源電位の時に
電源電位のデコード信号Ｄ0 を出力し、ウエハーバーン
インモード時には、プリデコード信号ＰＡＸ0 〜ＰＡＸ
n がすべて電源電位になるため、すべてのデコード信号
Ｄ0 を電源電位にする機能を持っている。
【００１６】デコーダ回路部２０の出力側のワードドラ
イバ回路部３０は、デコード信号Ｄ 0 を入力とするイン
バータ３１と、該インバータ３１の出力側に接続された
レベルシフタ回路３２と、Ｐチャネル型トランジスタ３
３と、Ｎチャネル型トランジスタ３４とで構成されてい
る。レベルシフタ回路３２は、電源電位と接地電位との
間をスイングする入力信号を、接地電位と前記ワード線
昇圧電位との間をスイングする信号に変換する回路であ
り、該レベルシフタ回路３２の出力側は、Ｐチャネル型
トランジスタ３３のゲートと、Ｎチャネル型トランジス
タ３４のゲートとに接続されている。Ｐチャネル型トラ
ンジスタ３３のソースは、ワード線昇圧電位に接続さ
れ、Ｎチャネル型トランジスタ３４のソースは、接地電
位に接続され、これらのトランジスタ３３，３４のドレ
インが、ワード線ＷＬi に接続されている。以上の構成
のワードドライバ回路部３０は、デコード回路部２０と
対応して４(n+1）個実際には存在し、４(n+1）本のワー
ド線を立ち上げるようになっている。
イバ回路部３０は、デコード信号Ｄ 0 を入力とするイン
バータ３１と、該インバータ３１の出力側に接続された
レベルシフタ回路３２と、Ｐチャネル型トランジスタ３
３と、Ｎチャネル型トランジスタ３４とで構成されてい
る。レベルシフタ回路３２は、電源電位と接地電位との
間をスイングする入力信号を、接地電位と前記ワード線
昇圧電位との間をスイングする信号に変換する回路であ
り、該レベルシフタ回路３２の出力側は、Ｐチャネル型
トランジスタ３３のゲートと、Ｎチャネル型トランジス
タ３４のゲートとに接続されている。Ｐチャネル型トラ
ンジスタ３３のソースは、ワード線昇圧電位に接続さ
れ、Ｎチャネル型トランジスタ３４のソースは、接地電
位に接続され、これらのトランジスタ３３，３４のドレ
インが、ワード線ＷＬi に接続されている。以上の構成
のワードドライバ回路部３０は、デコード回路部２０と
対応して４(n+1）個実際には存在し、４(n+1）本のワー
ド線を立ち上げるようになっている。
【００１７】次に、ワードドライバ回路部３０の機能を
説明する。ワードドライバ回路部３０は、入力されたデ
コード信号Ｄ0 が接地電位の時にはワード線ＷＬi を接
地電位とし、デコード信号Ｄ0 が電源電位の時にはワー
ド線ＷＬi をワード線昇圧電位に駆動するように機能す
る。
説明する。ワードドライバ回路部３０は、入力されたデ
コード信号Ｄ0 が接地電位の時にはワード線ＷＬi を接
地電位とし、デコード信号Ｄ0 が電源電位の時にはワー
ド線ＷＬi をワード線昇圧電位に駆動するように機能す
る。
【００１８】図４は、図３の動作波形を示す図である。
アドレスＡＸ0 〜ＡＸk による選択で、通常動作時に
は、図４のようにプリアドレス信号ＰＡＸ0 〜ＰＡＸn
が電源電位になり、デコード信号Ｄ0 が電源電位にな
り、１本のワード線ＷＬi がワード線昇圧電位にチャー
ジされる。ウエハーバーンインモード時には、すべての
ワード線ＷＬi がワード線昇圧電位にチャージされる。
アドレスＡＸ0 〜ＡＸk による選択で、通常動作時に
は、図４のようにプリアドレス信号ＰＡＸ0 〜ＰＡＸn
が電源電位になり、デコード信号Ｄ0 が電源電位にな
り、１本のワード線ＷＬi がワード線昇圧電位にチャー
ジされる。ウエハーバーンインモード時には、すべての
ワード線ＷＬi がワード線昇圧電位にチャージされる。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
図３のロウアドレスデコードライン回路では、次のよう
な課題があった。実際に運用される時には、ワード線Ｗ
Ｌi が一本だけ選択されて立ち上がるのに対し、ウエハ
ーバーンインモード時には、すべてのワード線ＷＬi が
ワード線昇圧電位にチャージされるので、隣接するワー
ド線間に電位差のストレスを印加できない。この場合、
隣接ワード線間のストレスによるスクリーニングができ
ない。つまり、完全なウエハーバーンインが実施できな
い。
図３のロウアドレスデコードライン回路では、次のよう
な課題があった。実際に運用される時には、ワード線Ｗ
Ｌi が一本だけ選択されて立ち上がるのに対し、ウエハ
ーバーンインモード時には、すべてのワード線ＷＬi が
ワード線昇圧電位にチャージされるので、隣接するワー
ド線間に電位差のストレスを印加できない。この場合、
隣接ワード線間のストレスによるスクリーニングができ
ない。つまり、完全なウエハーバーンインが実施できな
い。
【００２０】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、ビット線に複数のス
イッチング素子を介してそれぞれ接続された複数のメモ
リセルに対してデータをアクセスさせるために、そのス
イッチング素子をオン状態にする複数のワード線を、ビ
ット幅が所定数のアドレスに基づき選択的に立ち上げる
ロウアドレスデコードライン回路において、次のような
構成にしている。
に、本発明のうちの第１の発明は、ビット線に複数のス
イッチング素子を介してそれぞれ接続された複数のメモ
リセルに対してデータをアクセスさせるために、そのス
イッチング素子をオン状態にする複数のワード線を、ビ
ット幅が所定数のアドレスに基づき選択的に立ち上げる
ロウアドレスデコードライン回路において、次のような
構成にしている。
【００２１】即ち、アドレスのビット情報の論理を求め
る前記所定数以下の複数の論理回路群、及び与えられた
信号の論理値がそれぞれイネーブルの場合に各論理回路
群の出力する値をそれぞれ第１の論理レベルに設定し、
該与えられた信号の論理値がディスイネーブルの該場合
には各論理回路群の出力する値をそれぞれそのまま通す
所定数以下の複数のモード設定手段群を有し、アドレス
のビット幅以下の複数ビット幅のプリデコード信号をそ
れぞれ出力する複数のプリデコーダ回路部と、各プリデ
コーダ回路部の出力側に接続され、与えられたプリデコ
ード信号がすべて第１の論理レベルのときにイネーブル
のデコード信号をそれぞれ出力する複数のデコーダ回路
部と、各デコーダ回路部の出力側に接続され、デコード
信号がイネーブルのときに各ワード線を所望の電位にそ
れぞれ立ち上げる複数のワードドライバ回路部とを備え
ている。そして、各プリデコーダ回路部の複数のモード
設定手段のうちの任意のモード設定手段には、第１のウ
エハーバーンイン信号をそれぞれ与え、他のモード設定
手段には第１のウエハーバーンイン信号とは独立の第２
のウエハーバーンイン信号をそれぞれ与え、第２のウエ
ハーバーンイン信号をイネーブルにすることにより、少
なくとも２本以上のワード線を同時に立ち上げる構成に
している。
る前記所定数以下の複数の論理回路群、及び与えられた
信号の論理値がそれぞれイネーブルの場合に各論理回路
群の出力する値をそれぞれ第１の論理レベルに設定し、
該与えられた信号の論理値がディスイネーブルの該場合
には各論理回路群の出力する値をそれぞれそのまま通す
所定数以下の複数のモード設定手段群を有し、アドレス
のビット幅以下の複数ビット幅のプリデコード信号をそ
れぞれ出力する複数のプリデコーダ回路部と、各プリデ
コーダ回路部の出力側に接続され、与えられたプリデコ
ード信号がすべて第１の論理レベルのときにイネーブル
のデコード信号をそれぞれ出力する複数のデコーダ回路
部と、各デコーダ回路部の出力側に接続され、デコード
信号がイネーブルのときに各ワード線を所望の電位にそ
れぞれ立ち上げる複数のワードドライバ回路部とを備え
ている。そして、各プリデコーダ回路部の複数のモード
設定手段のうちの任意のモード設定手段には、第１のウ
エハーバーンイン信号をそれぞれ与え、他のモード設定
手段には第１のウエハーバーンイン信号とは独立の第２
のウエハーバーンイン信号をそれぞれ与え、第２のウエ
ハーバーンイン信号をイネーブルにすることにより、少
なくとも２本以上のワード線を同時に立ち上げる構成に
している。
【００２２】第２の発明では、第１の発明のロウアドレ
スデコードライン回路において、同時に立ち上げるワー
ド線は、３本おきにしている。第３の発明では、第１の
発明のロウアドレスデコードライン回路において、同時
に立ち上げるワード線は２本以上のグループごとにして
いる。第１〜第３の発明によれば、以上のような構成に
したので、独立の第１及び第２のウエハーバーンイン信
号により、ワード線を選択的に立ち上げることができる
ばかりでなく、その構成が、従来の図３に対して、第１
及び第２のウエハーバーンイン信号を導入するだけの変
更ですむ。
スデコードライン回路において、同時に立ち上げるワー
ド線は、３本おきにしている。第３の発明では、第１の
発明のロウアドレスデコードライン回路において、同時
に立ち上げるワード線は２本以上のグループごとにして
いる。第１〜第３の発明によれば、以上のような構成に
したので、独立の第１及び第２のウエハーバーンイン信
号により、ワード線を選択的に立ち上げることができる
ばかりでなく、その構成が、従来の図３に対して、第１
及び第２のウエハーバーンイン信号を導入するだけの変
更ですむ。
【００２３】第４の発明は、ロウアドレスデコードライ
ン回路において、次のような構成にしている。即ち、ア
ドレスのビット情報の論理を求める所定数未満の複数の
論理回路群及び与えられたウエハーバーンイン信号の論
理値がそれぞれイネーブルの場合に各論理回路群の出力
する値をそれぞれ第１の論理レベルに設定し、与えられ
たウエハーバーンイン信号の論理値がディスイネーブル
の場合には各論理回路群の出力する値をそれぞれそのま
ま通す所定数未満の複数のモード設定手段群を有し、ア
ドレスのビット幅以下の複数ビット幅のプリデコード信
号をそれぞれ出力する複数のプリデコーダ回路部と、各
プリデコーダ回路部の出力側に接続され、与えられたプ
リデコード信号がすべて第１の論理レベルのときにイネ
ーブルのデコード信号をそれぞれ出力する複数のデコー
ダ回路部と、各デコーダ回路部の出力側に接続され、デ
コード信号がイネーブルであると共にアドレスの少なく
とも１つの特定ビットがイネーブルの値を示す時に各ワ
ード線を所望の電位にそれぞれ立ち上げ、該特定ビット
がディスイネーブルの値を示す時には該各ワード線の立
ち上げを行わない複数のワードドライバ回路部とを備え
ている。
ン回路において、次のような構成にしている。即ち、ア
ドレスのビット情報の論理を求める所定数未満の複数の
論理回路群及び与えられたウエハーバーンイン信号の論
理値がそれぞれイネーブルの場合に各論理回路群の出力
する値をそれぞれ第１の論理レベルに設定し、与えられ
たウエハーバーンイン信号の論理値がディスイネーブル
の場合には各論理回路群の出力する値をそれぞれそのま
ま通す所定数未満の複数のモード設定手段群を有し、ア
ドレスのビット幅以下の複数ビット幅のプリデコード信
号をそれぞれ出力する複数のプリデコーダ回路部と、各
プリデコーダ回路部の出力側に接続され、与えられたプ
リデコード信号がすべて第１の論理レベルのときにイネ
ーブルのデコード信号をそれぞれ出力する複数のデコー
ダ回路部と、各デコーダ回路部の出力側に接続され、デ
コード信号がイネーブルであると共にアドレスの少なく
とも１つの特定ビットがイネーブルの値を示す時に各ワ
ード線を所望の電位にそれぞれ立ち上げ、該特定ビット
がディスイネーブルの値を示す時には該各ワード線の立
ち上げを行わない複数のワードドライバ回路部とを備え
ている。
【００２４】第５の発明では、第４の発明のロウアドレ
スデコードライン回路において、複数のワードドライバ
回路部は、複数のワード線を１本おきに同時に立ち上げ
る構成にしている。第６の発明では、第４の発明のロウ
アドレスデコードライン回路において、複数のワードド
ライバ回路部は、複数のワード線を２本以上のグループ
ごとに同時に立ち上げる構成にしている。
スデコードライン回路において、複数のワードドライバ
回路部は、複数のワード線を１本おきに同時に立ち上げ
る構成にしている。第６の発明では、第４の発明のロウ
アドレスデコードライン回路において、複数のワードド
ライバ回路部は、複数のワード線を２本以上のグループ
ごとに同時に立ち上げる構成にしている。
【００２５】第４〜第６の発明によれば、以上のように
ロウアドレスデコードライン回路を構成したので、ウエ
ハーバーンイン信号がイネーブルになっても、特定ビッ
トがディスイネーブルの値を示す時にはそれに対応する
ワード線の立ち上がない。
ロウアドレスデコードライン回路を構成したので、ウエ
ハーバーンイン信号がイネーブルになっても、特定ビッ
トがディスイネーブルの値を示す時にはそれに対応する
ワード線の立ち上がない。
【００２６】第７の発明によれば、ロウアドレスデコー
ドライン回路において、次のような構成にしている。即
ち、アドレスのビット情報の論理を求める所定数以下の
複数の論理回路群を有し、アドレスのビット幅以下の複
数ビット幅のプリデコード信号をそれぞれ出力する複数
のプリデコーダ回路部と、各プリデコーダ回路部の出力
側に接続され、与えられたプリデコード信号がすべて第
１の論理レベルのときにのみデコード信号をイネーブル
にすると共に、与えられた制御信号がイネーブルの時に
は該デコード信号をそのまま出力し、該制御信号がディ
スイネーブルの時には該デコード信号を強制的にイネー
ブルしてそれぞれ出力する複数のデコーダ回路部と、各
デコーダ回路部の出力側に接続され、デコード信号がイ
ネーブルのときに各ワード線を所望の電位にそれぞれ立
ち上げる複数のワードドライバ回路部とを備えている。
そして、複数のデコーダ回路の一部には、イネーブルま
たはディスイネーブルの値を示す第１のウエハーバーン
イン信号を前記制御信号として入力し、残りデコーダ回
路には、該第１のウエハーバーンイン信号とは独立にイ
ネーブルまたはディスイネーブルの値を示す第２のウエ
ハーバーンイン信号を入力し、第１または第２のウエハ
ーバーンイン信号に基づき少なくとも２本以上のワード
線を同時に立ち上げる構成にしている。
ドライン回路において、次のような構成にしている。即
ち、アドレスのビット情報の論理を求める所定数以下の
複数の論理回路群を有し、アドレスのビット幅以下の複
数ビット幅のプリデコード信号をそれぞれ出力する複数
のプリデコーダ回路部と、各プリデコーダ回路部の出力
側に接続され、与えられたプリデコード信号がすべて第
１の論理レベルのときにのみデコード信号をイネーブル
にすると共に、与えられた制御信号がイネーブルの時に
は該デコード信号をそのまま出力し、該制御信号がディ
スイネーブルの時には該デコード信号を強制的にイネー
ブルしてそれぞれ出力する複数のデコーダ回路部と、各
デコーダ回路部の出力側に接続され、デコード信号がイ
ネーブルのときに各ワード線を所望の電位にそれぞれ立
ち上げる複数のワードドライバ回路部とを備えている。
そして、複数のデコーダ回路の一部には、イネーブルま
たはディスイネーブルの値を示す第１のウエハーバーン
イン信号を前記制御信号として入力し、残りデコーダ回
路には、該第１のウエハーバーンイン信号とは独立にイ
ネーブルまたはディスイネーブルの値を示す第２のウエ
ハーバーンイン信号を入力し、第１または第２のウエハ
ーバーンイン信号に基づき少なくとも２本以上のワード
線を同時に立ち上げる構成にしている。
【００２７】第８の発明では、第７の発明のロウアドレ
スデコードライン回路において、複数のワードドライバ
回路部は、複数のワード線を１本おきに同時に立ち上げ
る構成にしている。第９の発明では、第７の発明のロウ
アドレスデコードライン回路において、複数のワードド
ライバ回路部は、複数のワード線を２本以上のグループ
ごとに同時に立ち上げる構成にしている。
スデコードライン回路において、複数のワードドライバ
回路部は、複数のワード線を１本おきに同時に立ち上げ
る構成にしている。第９の発明では、第７の発明のロウ
アドレスデコードライン回路において、複数のワードド
ライバ回路部は、複数のワード線を２本以上のグループ
ごとに同時に立ち上げる構成にしている。
【００２８】第７〜第９の発明によれば、以上のように
ロウアドレスデコードライン回路を構成したので、プリ
デコーダ回路部は、アドレスに応じたプリデコード信号
を出力する。デコーダ回路部は、例えば第１のウエハー
バーンイン信号がイネーブルのときには、プリデコード
信号がすべて第１の論理レベルのときにのみデコード信
号をイネーブルにして出力し、第１のウエハーバーンイ
ン信号がディスイネーブルの時には該デコード信号を強
制的にイネーブルしてそれぞれ出力する。そのため、第
１及び第２のウエハーバーンイン信号の与え方で、選択
したワード線を強制的に立ち上げるこてができる。
ロウアドレスデコードライン回路を構成したので、プリ
デコーダ回路部は、アドレスに応じたプリデコード信号
を出力する。デコーダ回路部は、例えば第１のウエハー
バーンイン信号がイネーブルのときには、プリデコード
信号がすべて第１の論理レベルのときにのみデコード信
号をイネーブルにして出力し、第１のウエハーバーンイ
ン信号がディスイネーブルの時には該デコード信号を強
制的にイネーブルしてそれぞれ出力する。そのため、第
１及び第２のウエハーバーンイン信号の与え方で、選択
したワード線を強制的に立ち上げるこてができる。
【００２９】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すロウアドレスデコードライン
回路の構成図であり、従来を示す図３中の要素と共通の
要素には、共通の符号が付されている。前述の従来のロ
ウアドレスデコードライン回路では、ウエハーバーンイ
ン信号がＷＢＩの１種類を入力する構成であったが、こ
の第１の実施形態のロウアドレスデコードライン回路
は、第１のウエハーバーンイン信号ＷＢＩ0 と、それに
独立な第２のウエハーバーンイン信号ＷＢＩ1 とを入力
するようになっており、従来と同様のデコーダ回路部２
０及びワードドライバ回路部３０と、該デコーダ回路部
２０の前段に設けられ、該ウエハーバーンイン信号ＷＢ
Ｉ0 ，ＷＢＩ1 を入力とするプリデコーダ回路部４０と
で構成されている。
明の第１の実施形態を示すロウアドレスデコードライン
回路の構成図であり、従来を示す図３中の要素と共通の
要素には、共通の符号が付されている。前述の従来のロ
ウアドレスデコードライン回路では、ウエハーバーンイ
ン信号がＷＢＩの１種類を入力する構成であったが、こ
の第１の実施形態のロウアドレスデコードライン回路
は、第１のウエハーバーンイン信号ＷＢＩ0 と、それに
独立な第２のウエハーバーンイン信号ＷＢＩ1 とを入力
するようになっており、従来と同様のデコーダ回路部２
０及びワードドライバ回路部３０と、該デコーダ回路部
２０の前段に設けられ、該ウエハーバーンイン信号ＷＢ
Ｉ0 ，ＷＢＩ1 を入力とするプリデコーダ回路部４０と
で構成されている。
【００３０】プリデコーダ回路部４０の基本構成も従来
のプリデコーダ回路部１０と同じであり、図３のインバ
ータ１１0 〜１１n に対応するインバータ４１0 〜４１
n と、２入力ＮＡＮＤ回路１２0 〜１２n に対応するＮ
ＡＮＤ回路４２0 〜４２n と、２入力ＮＡＮＤ回路１３
0 〜１３n に対応し、該インバータ４１0 〜４１n と相
俟ってモード設定手段を形成する２入力ＮＡＮＤ回路４
３0 〜４３n とを備えている。
のプリデコーダ回路部１０と同じであり、図３のインバ
ータ１１0 〜１１n に対応するインバータ４１0 〜４１
n と、２入力ＮＡＮＤ回路１２0 〜１２n に対応するＮ
ＡＮＤ回路４２0 〜４２n と、２入力ＮＡＮＤ回路１３
0 〜１３n に対応し、該インバータ４１0 〜４１n と相
俟ってモード設定手段を形成する２入力ＮＡＮＤ回路４
３0 〜４３n とを備えている。
【００３１】インバータ４１0 〜４１n のうちの例えば
インバータ４１0 の入力側には、ウエハーバーンイン信
号ＷＢＩ0 が入力されるように結線が形成され、残りの
インバータ４１1 〜４１n の入力側には、ウエハーバー
ンイン信号ＷＢＩ1 が共通に入力されるように結線が形
成されている。２入力ＮＡＮＤ回路４２0 の一方の入力
端子には、最下位のアドレスＡＸ0 またはその反転信号
ＡＸ0bが入力され、他方の入力端子には下位２ビット目
のアドレスＡＸ1 またはその反転信号ＡＸ1bが入力され
る構成になっている。２入力ＮＡＮＤ回路４２1 の一方
の入力端子には、下位３ビット目のアドレスＡＸ2 また
はその反転信号ＡＸ2bが入力され、他方の入力端子には
下位４ビット目のアドレスＡＸ3 またはその反転信号Ａ
Ｘ3 が入力される構成になっている。以下、２入力ＮＡ
ＮＤ回路４２2 〜４２n も、同様関係になるように、ア
ドレスとその反転信号が入力されるようになっている。
インバータ４１0 の入力側には、ウエハーバーンイン信
号ＷＢＩ0 が入力されるように結線が形成され、残りの
インバータ４１1 〜４１n の入力側には、ウエハーバー
ンイン信号ＷＢＩ1 が共通に入力されるように結線が形
成されている。２入力ＮＡＮＤ回路４２0 の一方の入力
端子には、最下位のアドレスＡＸ0 またはその反転信号
ＡＸ0bが入力され、他方の入力端子には下位２ビット目
のアドレスＡＸ1 またはその反転信号ＡＸ1bが入力され
る構成になっている。２入力ＮＡＮＤ回路４２1 の一方
の入力端子には、下位３ビット目のアドレスＡＸ2 また
はその反転信号ＡＸ2bが入力され、他方の入力端子には
下位４ビット目のアドレスＡＸ3 またはその反転信号Ａ
Ｘ3 が入力される構成になっている。以下、２入力ＮＡ
ＮＤ回路４２2 〜４２n も、同様関係になるように、ア
ドレスとその反転信号が入力されるようになっている。
【００３２】各ＮＡＮＤ回路４２0 〜４２n の出力端子
は、ノードＮ0 〜Ｎn を介して２入力ＮＡＮＤ回路４３
0 〜４３n の一方の入力端子にそれぞれ接続されてい
る。各インバータ４１0 〜４１n の出力端子は、ノード
ＮＩ0 〜ＮＩn を介して２入力ＮＡＮＤ回路４３0 〜４
３n の他方の入力端子にそれぞれ接続されている。ＮＡ
ＮＤ回路４３0 〜４３n の出力端子から、（ｎ＋１）ビ
ット幅のプリデコード信号ＰＡＸ0 〜ＰＡＸn が出力さ
れるようになっている。ここで、プリデコード回路部４
０は、図１には１つしか示してしないが、実際には、従
来と同様に４(n+1）個ある。デコード回路部２０及びワ
ードドライバ部３０も４(n+1）個ある。
は、ノードＮ0 〜Ｎn を介して２入力ＮＡＮＤ回路４３
0 〜４３n の一方の入力端子にそれぞれ接続されてい
る。各インバータ４１0 〜４１n の出力端子は、ノード
ＮＩ0 〜ＮＩn を介して２入力ＮＡＮＤ回路４３0 〜４
３n の他方の入力端子にそれぞれ接続されている。ＮＡ
ＮＤ回路４３0 〜４３n の出力端子から、（ｎ＋１）ビ
ット幅のプリデコード信号ＰＡＸ0 〜ＰＡＸn が出力さ
れるようになっている。ここで、プリデコード回路部４
０は、図１には１つしか示してしないが、実際には、従
来と同様に４(n+1）個ある。デコード回路部２０及びワ
ードドライバ部３０も４(n+1）個ある。
【００３３】次に、図１のロウアドレスデコードライン
回路の動作を説明する。２種類のウエハーバーンイン信
号ＷＢＩ0 ，ＷＢＩ1 が共にイネーブルの接地電位の場
合には、アドレスＡＸ0 〜ＡＸk により、プリデコード
信号ＰＡＸ0 〜ＰＡＸn が選択的に電源電位になり、デ
コーダ回路部２０に入力されるすべてのプリデコード信
号ＰＡＸ0 〜ＰＡＸn が電源電位になった時に、デコー
ド信号Ｄ O が電源電位になる。デコード信号ＤO が電源
電位になったデコーダ回路部２０に接続されたワードド
ライバ回路部３０が、ワード線ＷＬi をワード線昇圧電
位にチャージする。
回路の動作を説明する。２種類のウエハーバーンイン信
号ＷＢＩ0 ，ＷＢＩ1 が共にイネーブルの接地電位の場
合には、アドレスＡＸ0 〜ＡＸk により、プリデコード
信号ＰＡＸ0 〜ＰＡＸn が選択的に電源電位になり、デ
コーダ回路部２０に入力されるすべてのプリデコード信
号ＰＡＸ0 〜ＰＡＸn が電源電位になった時に、デコー
ド信号Ｄ O が電源電位になる。デコード信号ＤO が電源
電位になったデコーダ回路部２０に接続されたワードド
ライバ回路部３０が、ワード線ＷＬi をワード線昇圧電
位にチャージする。
【００３４】ウエハーバーンイン信号ＷＢＩO がディス
イネーブルで接地電位、信号ＷＢＩ 1 がイネーブルで電
源電位の場合には、プリデコーダ回路部４０のインバー
タ４１1 〜４１n の出力がすべて接地電位になるので、
プリデコード信号ＰＡＸ1 〜ＰＡＸn がすべて電源電位
になる。一方、ウエハーバーンイン信号ＷＢＩ0 は接地
電位なので、インバータ４１0 の出力が電源電位とな
り、プリデコード信号ＰＡＸ0 については、アドレスＡ
Ｘ0 ，ＡＸ1 が双方とも電源電位となった場合に、電源
電位になる。プリデコード信号ＰＡＸ0 が電源電位とな
らない場合には、ワード線ＷＬi が接地電位のままであ
り、プリデコード信号ＰＡＸ0 が電源電位になった場合
のみワード線ＷＬi がワード線昇圧電位にチャージされ
る。
イネーブルで接地電位、信号ＷＢＩ 1 がイネーブルで電
源電位の場合には、プリデコーダ回路部４０のインバー
タ４１1 〜４１n の出力がすべて接地電位になるので、
プリデコード信号ＰＡＸ1 〜ＰＡＸn がすべて電源電位
になる。一方、ウエハーバーンイン信号ＷＢＩ0 は接地
電位なので、インバータ４１0 の出力が電源電位とな
り、プリデコード信号ＰＡＸ0 については、アドレスＡ
Ｘ0 ，ＡＸ1 が双方とも電源電位となった場合に、電源
電位になる。プリデコード信号ＰＡＸ0 が電源電位とな
らない場合には、ワード線ＷＬi が接地電位のままであ
り、プリデコード信号ＰＡＸ0 が電源電位になった場合
のみワード線ＷＬi がワード線昇圧電位にチャージされ
る。
【００３５】以上のように、この第１の実施形態では、
２種類のウエハーバーンイン信号ＷＢＩ0 ，ＷＢＩ1 を
適用し、ウエハーバーンイン信号ＷＢＩ0 をインバータ
４１ 0 に入力し、インバータ４１1 〜４１n にはウエハ
ーバーンイン信号ＷＢＩ1 を入力する構成としたので、
ウエハーバーンイン信号ＷＢＩ0 を接地電位にすると共
に、ウエハーバーンイン信号ＷＢＩ1 を電源電位にすれ
ば、立ち上がるワード線ＷＬi を全体の１／４本にで
き、隣接するワード線間にストレスを印加することがで
きる。その上、従来の回路からの変更が、２種類のウエ
ハーバーンイン信号ＷＢＩ0 ，ＷＢＩ1 の入力配線のみ
で実現できるので、素子の追加もなく、回路変更が容易
であると共に、従来に比べて全体の遅延等が発生するこ
ともない。
２種類のウエハーバーンイン信号ＷＢＩ0 ，ＷＢＩ1 を
適用し、ウエハーバーンイン信号ＷＢＩ0 をインバータ
４１ 0 に入力し、インバータ４１1 〜４１n にはウエハ
ーバーンイン信号ＷＢＩ1 を入力する構成としたので、
ウエハーバーンイン信号ＷＢＩ0 を接地電位にすると共
に、ウエハーバーンイン信号ＷＢＩ1 を電源電位にすれ
ば、立ち上がるワード線ＷＬi を全体の１／４本にで
き、隣接するワード線間にストレスを印加することがで
きる。その上、従来の回路からの変更が、２種類のウエ
ハーバーンイン信号ＷＢＩ0 ，ＷＢＩ1 の入力配線のみ
で実現できるので、素子の追加もなく、回路変更が容易
であると共に、従来に比べて全体の遅延等が発生するこ
ともない。
【００３６】（第２の実施形態）図５は、本発明の第２
の実施形態を示すロウアドレスデコードライン回路の構
成図である。このロウアドレスデコードライン回路は、
プリデコーダ回路部５０と、デコーダ回路部６０と、ワ
ードドライバ回路部７０とで構成されている。
の実施形態を示すロウアドレスデコードライン回路の構
成図である。このロウアドレスデコードライン回路は、
プリデコーダ回路部５０と、デコーダ回路部６０と、ワ
ードドライバ回路部７０とで構成されている。
【００３７】プリデコーダ回路部５０の基本的構成は、
従来の図３中のプリデコーダ回路部１０と同様である
が、そのプリデコーダ回路部１０が、アドレスＡＸ0 〜
ＡＸk 0 のすべてを入力したが、プリデコーダ回路部５
０では、特定のアドレスＡＸmは入力されず、アドレス
ＡＸ0 〜ＡＸm-1 とＡＸm+1 〜ＡＸk を入力するように
なっており、ウエハーバーンイン信号ＷＢＩを共通に入
力するｎ個のインバータ５１0 〜５１n-1 と、ｎ個の２
入力ＮＡＮＤ回路５２0 〜５２n-1 と、該インバータ５
１0 〜５１n-1 及びＮＡＮＤ５回路２0 〜５２n-1 の出
力側にそれぞれ接続されたｎ個の２入力ＮＡＮＤ回路５
３0 〜５３n-1 とを備えている。インバータ５１0 〜５
１n-1 、ＮＡＮＤ回路５２0 〜５２n-1 及びＮＡＮＤ回
路５３0 〜５３n-1 は、従来のインバータ１１0 〜１１
n 、ＮＡＮＤ回路１２0 〜１２n 及びＮＡＮＤ回路１３
0 〜１３n と同様に接続され、ｎビット幅でプリデコー
ド信号ＰＡＸ0 〜ＰＡＸn-1 を出力するようになってい
る。
従来の図３中のプリデコーダ回路部１０と同様である
が、そのプリデコーダ回路部１０が、アドレスＡＸ0 〜
ＡＸk 0 のすべてを入力したが、プリデコーダ回路部５
０では、特定のアドレスＡＸmは入力されず、アドレス
ＡＸ0 〜ＡＸm-1 とＡＸm+1 〜ＡＸk を入力するように
なっており、ウエハーバーンイン信号ＷＢＩを共通に入
力するｎ個のインバータ５１0 〜５１n-1 と、ｎ個の２
入力ＮＡＮＤ回路５２0 〜５２n-1 と、該インバータ５
１0 〜５１n-1 及びＮＡＮＤ５回路２0 〜５２n-1 の出
力側にそれぞれ接続されたｎ個の２入力ＮＡＮＤ回路５
３0 〜５３n-1 とを備えている。インバータ５１0 〜５
１n-1 、ＮＡＮＤ回路５２0 〜５２n-1 及びＮＡＮＤ回
路５３0 〜５３n-1 は、従来のインバータ１１0 〜１１
n 、ＮＡＮＤ回路１２0 〜１２n 及びＮＡＮＤ回路１３
0 〜１３n と同様に接続され、ｎビット幅でプリデコー
ド信号ＰＡＸ0 〜ＰＡＸn-1 を出力するようになってい
る。
【００３８】デコーダ回路部６０の基本的構成は、従来
及び第１の実施形態のデコーダ回路部２０と同様に、ノ
ードＮＤ0 を電源電位に接続するＰチャネル型トランジ
スタ６１を備えているが、接地電位にノードＮＤ0 を接
続するトランジスタの数が異なっている。ノードＮＤ0
と接地電位との間には、ｎ個のＮチャネル型トランジス
タ６２0 〜６２n-1 が直列に接続されている。トランジ
スタ６１のゲートには、リセット信号ＰＲＥｂが直列に
接続されている。各トランジスタ６２0 〜６２ n-1 のゲ
ートには、プリデコード信号ＰＡＸ0 〜ＰＡＸn-1 がそ
れぞれ入力される構成になっている。ノードＮＤ0 がイ
ンバータ６３の入力端子に接続され、該インバータ６３
からデコード信号Ｄ0 を出力するようになっている。
及び第１の実施形態のデコーダ回路部２０と同様に、ノ
ードＮＤ0 を電源電位に接続するＰチャネル型トランジ
スタ６１を備えているが、接地電位にノードＮＤ0 を接
続するトランジスタの数が異なっている。ノードＮＤ0
と接地電位との間には、ｎ個のＮチャネル型トランジス
タ６２0 〜６２n-1 が直列に接続されている。トランジ
スタ６１のゲートには、リセット信号ＰＲＥｂが直列に
接続されている。各トランジスタ６２0 〜６２ n-1 のゲ
ートには、プリデコード信号ＰＡＸ0 〜ＰＡＸn-1 がそ
れぞれ入力される構成になっている。ノードＮＤ0 がイ
ンバータ６３の入力端子に接続され、該インバータ６３
からデコード信号Ｄ0 を出力するようになっている。
【００３９】ワードドライバ回路部７０は、従来と同
様、デコード信号Ｄ0 を入力とするインバータ７１と、
該インバータ６１の出力側に接続されたレベルシフタ回
路７２と、Ｐチャネル型トランジスタ７３と、Ｎチャネ
ル型トランジスタ７４とを備えいてる。レベルシフタ回
路７２は、電源電位と接地電位との間をスイングする入
力信号を、接地電位と前記ワード線昇圧電位との間をス
イングする信号に変換する回路であり、該レベルシフタ
回路７２の出力側は、Ｐチャネル型トランジスタ７３の
ゲートと、Ｎチャネル型トランジスタ７４のゲートとに
接続されている。さらに、このワードドライバ回路部７
０には、新たに、レベルシフタ回路７５が設けられてい
る。Ｎチャネル型トランジスタ７４のソースは、接地電
位に接続されているが、Ｐチャネル型トランジスタ７４
のソースは、レベルシフタ回路７５の出力側に接続され
ている。レベルシフタ回路７５は、アドレスＡＸm を入
力し、電源電位と接地電位との間をスイングする該アド
レスＡＸm を、接地電位とワード線昇圧電位との間をス
イングする信号に変換する回路である。そして、トラン
ジスタ７３，７４のドレインがワード線ＷＬi に接続さ
れている。
様、デコード信号Ｄ0 を入力とするインバータ７１と、
該インバータ６１の出力側に接続されたレベルシフタ回
路７２と、Ｐチャネル型トランジスタ７３と、Ｎチャネ
ル型トランジスタ７４とを備えいてる。レベルシフタ回
路７２は、電源電位と接地電位との間をスイングする入
力信号を、接地電位と前記ワード線昇圧電位との間をス
イングする信号に変換する回路であり、該レベルシフタ
回路７２の出力側は、Ｐチャネル型トランジスタ７３の
ゲートと、Ｎチャネル型トランジスタ７４のゲートとに
接続されている。さらに、このワードドライバ回路部７
０には、新たに、レベルシフタ回路７５が設けられてい
る。Ｎチャネル型トランジスタ７４のソースは、接地電
位に接続されているが、Ｐチャネル型トランジスタ７４
のソースは、レベルシフタ回路７５の出力側に接続され
ている。レベルシフタ回路７５は、アドレスＡＸm を入
力し、電源電位と接地電位との間をスイングする該アド
レスＡＸm を、接地電位とワード線昇圧電位との間をス
イングする信号に変換する回路である。そして、トラン
ジスタ７３，７４のドレインがワード線ＷＬi に接続さ
れている。
【００４０】次に、図５のロウアドレスデコードライン
回路の動作を説明する。ウエハーバーンイン信号ＷＢＩ
がディスイネーブルで接地電位の場合には、従来と同様
に、アドレスＡＸm を除くアドレスＡＸ0 〜ＡＸm-1 及
びＡＸm+1 〜ＡＸk により、プリデコード信号ＰＡＸ0
〜ＰＡＸn-1 が選択的に電源電位にチャージされる。プ
リデコード信号ＰＡＸ0 〜ＰＡＸn-1 がすべて電源電位
にチャージされた時には、トランジスタ６２0 〜６２
n-1 によって、ノードＮＤ0 が接地電位に接続され、デ
コード信号Ｄ0 が電源電位になる。デコード信号Ｄ0 が
電源電位になったときには、インバータ７１及びレベル
シフタ回路７１を介して接地電位がトランジスタ７３，
７４のゲートに与えられる。ここで、アドレスＡＸmが
電源電位のときには、レベルシフタ回路７５がワード線
昇圧電位をトランジス７３のソースに与えるので、ワー
ド線ＷＬi が該トランジスタ７３を介してワード線昇圧
電位にチャージされる。アドレスＡＸm が接地電位の時
には、レベルシフタ回路７５が接地電位を出力するの
で、ワード線ＷＬi が立ち上がらない。
回路の動作を説明する。ウエハーバーンイン信号ＷＢＩ
がディスイネーブルで接地電位の場合には、従来と同様
に、アドレスＡＸm を除くアドレスＡＸ0 〜ＡＸm-1 及
びＡＸm+1 〜ＡＸk により、プリデコード信号ＰＡＸ0
〜ＰＡＸn-1 が選択的に電源電位にチャージされる。プ
リデコード信号ＰＡＸ0 〜ＰＡＸn-1 がすべて電源電位
にチャージされた時には、トランジスタ６２0 〜６２
n-1 によって、ノードＮＤ0 が接地電位に接続され、デ
コード信号Ｄ0 が電源電位になる。デコード信号Ｄ0 が
電源電位になったときには、インバータ７１及びレベル
シフタ回路７１を介して接地電位がトランジスタ７３，
７４のゲートに与えられる。ここで、アドレスＡＸmが
電源電位のときには、レベルシフタ回路７５がワード線
昇圧電位をトランジス７３のソースに与えるので、ワー
ド線ＷＬi が該トランジスタ７３を介してワード線昇圧
電位にチャージされる。アドレスＡＸm が接地電位の時
には、レベルシフタ回路７５が接地電位を出力するの
で、ワード線ＷＬi が立ち上がらない。
【００４１】一方、ウエハーバーンイン信号ＷＢＩがイ
ネーブルで電源電位の場合には、インバータ５１0 〜５
１n-1 及びＮＡＮＤ回路５３0 〜５３n-1 により、すべ
てのプリデコード信号ＰＡＸ0 〜ＰＡＸn-1 がすべて電
源電位になり、すべてのデコード信号Ｄ0 が電源電位に
なるが、アドレスＡＸm が電源電位になっているワード
ドライバ回路部７０のみ、ワード線ＷＬi を立ち上げ
る。アドレスＡＸm が接地電位になっているワードドラ
イバ回路部７０では、ワード線ＷＬi が接地電位にチャ
ージされる。
ネーブルで電源電位の場合には、インバータ５１0 〜５
１n-1 及びＮＡＮＤ回路５３0 〜５３n-1 により、すべ
てのプリデコード信号ＰＡＸ0 〜ＰＡＸn-1 がすべて電
源電位になり、すべてのデコード信号Ｄ0 が電源電位に
なるが、アドレスＡＸm が電源電位になっているワード
ドライバ回路部７０のみ、ワード線ＷＬi を立ち上げ
る。アドレスＡＸm が接地電位になっているワードドラ
イバ回路部７０では、ワード線ＷＬi が接地電位にチャ
ージされる。
【００４２】以上のように、この第２の実施形態では、
ワードドライバ回路部７０に新たなレベルシフタ回路７
５を設け、トランジスタ７３のソースに対し、アドレス
ＡＸ m が電源電位のときにワード線昇圧電位を与え、ア
ドレスＡＸm が接地電位の時には接地電位を与えるよう
にしたので、例えばアドレスＡＸm を最下位ビットのＡ
Ｘ0 とすると、ウエハーバーンインモードで立ち上がる
ワード線ＷＬi が、全体の１／２となり、かつ、１本お
きにできる。つまり、隣接するワード線間にストレスを
印加できる。その上、従来に比べて、インバータ５１0
〜５１n-1 、ＮＡＮＤ回路５２0 〜５２n-1 及びＮＡＮ
Ｄ回路５３0 〜５３n-1 や、Ｎチャネルトランジスタ６
２0 〜６２n-1 の数を減じることができ、回路形成面積
を減少できる。
ワードドライバ回路部７０に新たなレベルシフタ回路７
５を設け、トランジスタ７３のソースに対し、アドレス
ＡＸ m が電源電位のときにワード線昇圧電位を与え、ア
ドレスＡＸm が接地電位の時には接地電位を与えるよう
にしたので、例えばアドレスＡＸm を最下位ビットのＡ
Ｘ0 とすると、ウエハーバーンインモードで立ち上がる
ワード線ＷＬi が、全体の１／２となり、かつ、１本お
きにできる。つまり、隣接するワード線間にストレスを
印加できる。その上、従来に比べて、インバータ５１0
〜５１n-1 、ＮＡＮＤ回路５２0 〜５２n-1 及びＮＡＮ
Ｄ回路５３0 〜５３n-1 や、Ｎチャネルトランジスタ６
２0 〜６２n-1 の数を減じることができ、回路形成面積
を減少できる。
【００４３】（第３の実施形態）図６は、本発明の第３
の実施形態を示すロウアドレスデコードライン回路の構
成図であり、従来の図３中の要素と共通の要素に共通の
符号が付されている。このロウアドレスデコードライン
回路は、従来とは異なるプリデコーダ回路部８０及びデ
コーダ回路部９０と、従来と同様のワードドライバ回路
部３０とで構成されている。
の実施形態を示すロウアドレスデコードライン回路の構
成図であり、従来の図３中の要素と共通の要素に共通の
符号が付されている。このロウアドレスデコードライン
回路は、従来とは異なるプリデコーダ回路部８０及びデ
コーダ回路部９０と、従来と同様のワードドライバ回路
部３０とで構成されている。
【００４４】プリデコーダ回路部８０は、ビット０から
ビット１までの合計（ｋ＋１）ビット幅のアドレスＡＸ
0 〜ＡＸk と、その反転信号ＡＸ0b〜ＡＸkbとを入力
し、プリデコード信号ＰＡＸ0 〜ＰＡＸn を出力とする
回路であり、（ｎ＋１）個の２入力のＮＡＮＤ回路８１
0 〜８１n と、該各ＮＡＮＤ回路８１0 〜８１n の出力
側に接続されたインバータ８２0 〜８２n とを備えてい
る。
ビット１までの合計（ｋ＋１）ビット幅のアドレスＡＸ
0 〜ＡＸk と、その反転信号ＡＸ0b〜ＡＸkbとを入力
し、プリデコード信号ＰＡＸ0 〜ＰＡＸn を出力とする
回路であり、（ｎ＋１）個の２入力のＮＡＮＤ回路８１
0 〜８１n と、該各ＮＡＮＤ回路８１0 〜８１n の出力
側に接続されたインバータ８２0 〜８２n とを備えてい
る。
【００４５】２入力ＮＡＮＤ回路８１0 の一方の入力端
子には、従来のＮＡＮＤ回路１２0と同様、最下位のビ
ット０のアドレスＡＸ0 またはその反転信号ＡＸ0bが入
力され、他方の入力端子には下位２番目のビット１のア
ドレスＡＸ1 またはその反転信号ＡＸ1bが入力される構
成になっている。２入力ＮＡＮＤ回路８１1 の一方の入
力端子には、ＮＡＮＤ回路１２1 と同様、下位３番目の
ビット２のアドレスＡＸ2 またはその反転信号ＡＸ2bが
入力され、他方の入力端子には下位４番目のビット３の
アドレスＡＸ3 またはその反転信号ＡＸ3 が入力される
構成になっている。以下、ＮＡＮＤ回路８１2 〜８１n
も、同様の関係になるように、アドレスとその反転信号
が入力されるようになっている。インバータ８２0 〜８
２n からプリデコード信号ＰＡＸ0 〜ＰＡＸn が出力さ
れるようになっている。プリデコーダ回路部８０は、図
６には１つしか示されていないが、実際には４(n+1）個
ある。
子には、従来のＮＡＮＤ回路１２0と同様、最下位のビ
ット０のアドレスＡＸ0 またはその反転信号ＡＸ0bが入
力され、他方の入力端子には下位２番目のビット１のア
ドレスＡＸ1 またはその反転信号ＡＸ1bが入力される構
成になっている。２入力ＮＡＮＤ回路８１1 の一方の入
力端子には、ＮＡＮＤ回路１２1 と同様、下位３番目の
ビット２のアドレスＡＸ2 またはその反転信号ＡＸ2bが
入力され、他方の入力端子には下位４番目のビット３の
アドレスＡＸ3 またはその反転信号ＡＸ3 が入力される
構成になっている。以下、ＮＡＮＤ回路８１2 〜８１n
も、同様の関係になるように、アドレスとその反転信号
が入力されるようになっている。インバータ８２0 〜８
２n からプリデコード信号ＰＡＸ0 〜ＰＡＸn が出力さ
れるようになっている。プリデコーダ回路部８０は、図
６には１つしか示されていないが、実際には４(n+1）個
ある。
【００４６】プリデコーダ回路部８０の出力側のデコー
ダ回路部９０も、図６には１個しか示されていないが、
実際には４(n+1）個ある。各デコーダ回路部９０は、従
来と同様の１個のＰ型チャネルトランジスタ９１、（ｎ
＋１）個のＮチャネル型トランジスタ９２0 〜９２n 、
及びインバータ９３とを備えている。トランジスタ９１
のソースが電源電位に接続され、該トランジスタのゲー
トにはリセット信号ＰＲＥｂが与えられるようになって
いる。このトランジスタ９１のドレインと接地電位との
間に、トランジスタ９２0 〜９２n が直列に接続され、
該各トランジスタ９２0 〜９２n のゲートには、プリデ
コーダ回路部８０から、リセット信号ＰＡＸ0 〜ＰＡＸ
n が入力される構成になっている。トランジスタ９１の
ドレインとトランジスタ９２0 のドレインとが、ノード
値ＮＤO を介してインバータ９３の入力端子に共通に接
続されている。
ダ回路部９０も、図６には１個しか示されていないが、
実際には４(n+1）個ある。各デコーダ回路部９０は、従
来と同様の１個のＰ型チャネルトランジスタ９１、（ｎ
＋１）個のＮチャネル型トランジスタ９２0 〜９２n 、
及びインバータ９３とを備えている。トランジスタ９１
のソースが電源電位に接続され、該トランジスタのゲー
トにはリセット信号ＰＲＥｂが与えられるようになって
いる。このトランジスタ９１のドレインと接地電位との
間に、トランジスタ９２0 〜９２n が直列に接続され、
該各トランジスタ９２0 〜９２n のゲートには、プリデ
コーダ回路部８０から、リセット信号ＰＡＸ0 〜ＰＡＸ
n が入力される構成になっている。トランジスタ９１の
ドレインとトランジスタ９２0 のドレインとが、ノード
値ＮＤO を介してインバータ９３の入力端子に共通に接
続されている。
【００４７】各デコーダ回路部９０には、さらに、イン
バータ９４とＰチャネル型トランジスタ９５とが設けら
れている。インバータ９４は、インバータ９３の出力端
子に接続され、該インバータ９４の出力端子がノードＮ
Ｄ0 に接続されている。トランジスタ９５のドレインは
ノードＮＤ0 に接続され、該トランジスタ９５のゲート
は、インバータ９３の出力端子に接続されている。トラ
ンジスタ９５のソースには、２種類のウエハーバーンイ
ン信号ＤＷＢＩ0 またはＤＷＢＩ1 のうちのいずれか一
方を入力する構成になっている。これらのウエハーバー
ンイン信号ＤＷＢＩ0 ，ＤＷＢＩ1 は、ロウイネーブル
信号であって、ウエハーバーンインモード時には接地電
位、通常動作の時には電源電位になる互いに独立な信号
である。４(n+1）個のデコード回路部９０のうちの任意
のＱ個のなかのトランジスタ９５のソースには、ウエハ
ーバーンイン信号ＤＷＢＩ0 が与えられ、残りにはるウ
エハーバーンイン信号ＤＷＢＩ1 が与えられるようにな
っている。なお、トランジスタ９５及びインバータ９４
は、トランジスタ９２0 〜９２n に比べて電流駆動能力
が小さく設定されている。
バータ９４とＰチャネル型トランジスタ９５とが設けら
れている。インバータ９４は、インバータ９３の出力端
子に接続され、該インバータ９４の出力端子がノードＮ
Ｄ0 に接続されている。トランジスタ９５のドレインは
ノードＮＤ0 に接続され、該トランジスタ９５のゲート
は、インバータ９３の出力端子に接続されている。トラ
ンジスタ９５のソースには、２種類のウエハーバーンイ
ン信号ＤＷＢＩ0 またはＤＷＢＩ1 のうちのいずれか一
方を入力する構成になっている。これらのウエハーバー
ンイン信号ＤＷＢＩ0 ，ＤＷＢＩ1 は、ロウイネーブル
信号であって、ウエハーバーンインモード時には接地電
位、通常動作の時には電源電位になる互いに独立な信号
である。４(n+1）個のデコード回路部９０のうちの任意
のＱ個のなかのトランジスタ９５のソースには、ウエハ
ーバーンイン信号ＤＷＢＩ0 が与えられ、残りにはるウ
エハーバーンイン信号ＤＷＢＩ1 が与えられるようにな
っている。なお、トランジスタ９５及びインバータ９４
は、トランジスタ９２0 〜９２n に比べて電流駆動能力
が小さく設定されている。
【００４８】インバータ９３からデコード信号Ｄ0 が出
力されるようになっており、該インバータ９３の出力端
子が、ワードドライバ回路部３０中のインバータ３１の
入力端子に接続されている。
力されるようになっており、該インバータ９３の出力端
子が、ワードドライバ回路部３０中のインバータ３１の
入力端子に接続されている。
【００４９】次に、図６のロウアドレスデコードライン
回路の動作を説明する。プリデコーダ回路部８０は、通
常時或いはウエハーバーンインモードのいずれの場合に
も、アドレスＡＸ0 〜ＡＸk の選択により、プリデコー
ド信号ＰＡＸ0〜ＰＡＸn を選択的に立ち上げる。デコ
ーダ回路部９０は、ウエハーバーンインモード信号ＤＷ
ＢＩ0 またはＤＷＢＩ1 がディスイネーブルで電源電位
の場合には、従来と同様に、すべてのプリデコード信号
ＰＡＸ0 〜ＰＡＸn が電源電位になった時、ノードＮＤ
0 をトランジスタ９２0 〜９２によって接地電位に接続
する。そのため、デコード信号Ｄ0 が、電源電位にな
る。デコード信号Ｄ0 が電源電位になることにより、ト
ランジスタ９５はオフする。電源電位のデコード信号Ｄ
0 はワードドライバ回路部３０に与えられ、選択された
ワード線ＷＬi がワード線昇圧電位にチャージされる。
回路の動作を説明する。プリデコーダ回路部８０は、通
常時或いはウエハーバーンインモードのいずれの場合に
も、アドレスＡＸ0 〜ＡＸk の選択により、プリデコー
ド信号ＰＡＸ0〜ＰＡＸn を選択的に立ち上げる。デコ
ーダ回路部９０は、ウエハーバーンインモード信号ＤＷ
ＢＩ0 またはＤＷＢＩ1 がディスイネーブルで電源電位
の場合には、従来と同様に、すべてのプリデコード信号
ＰＡＸ0 〜ＰＡＸn が電源電位になった時、ノードＮＤ
0 をトランジスタ９２0 〜９２によって接地電位に接続
する。そのため、デコード信号Ｄ0 が、電源電位にな
る。デコード信号Ｄ0 が電源電位になることにより、ト
ランジスタ９５はオフする。電源電位のデコード信号Ｄ
0 はワードドライバ回路部３０に与えられ、選択された
ワード線ＷＬi がワード線昇圧電位にチャージされる。
【００５０】図７は、図６の動作波形を示す図であり、
この図７を参照しつつ、動作の続きを説明する。ウエハ
ーバーンイン信号ＤＷＢＩ0 またはＤＷＢＩ1 がイネー
ブルで接地電位の場合には、プリデコード信号ＰＡＸ0
〜ＰＡＸn にかかわらず、該ウエハーバーンイン信号Ｄ
ＷＢＩ0 またはＤＷＢＩ1 がイネーブルになった時点
で、ノードＮＤ0 の電位が接地電位方向に引かれ、デコ
ード信号Ｄ0 の電位が電源電位方向に引かれる。その結
果、トランジスタ９５がオフする。この時、インバータ
９３，９４により、ノードＮＤ0 が接地電位に固定さ
れ、デコード信号Ｄ0 が電源電位に固定される。つま
り、ウエハーバーンイン信号ＤＷＢＩ0 またはＤＷＢＩ
1がイネーブルの接地電位の場合には、プリデコード信
号ＰＡＸ0 〜ＰＡＸn にかかわらず、デコード信号Ｄ0
が電源電位になり、ワード線ＷＬi がワード線昇圧電位
にチャージされる。
この図７を参照しつつ、動作の続きを説明する。ウエハ
ーバーンイン信号ＤＷＢＩ0 またはＤＷＢＩ1 がイネー
ブルで接地電位の場合には、プリデコード信号ＰＡＸ0
〜ＰＡＸn にかかわらず、該ウエハーバーンイン信号Ｄ
ＷＢＩ0 またはＤＷＢＩ1 がイネーブルになった時点
で、ノードＮＤ0 の電位が接地電位方向に引かれ、デコ
ード信号Ｄ0 の電位が電源電位方向に引かれる。その結
果、トランジスタ９５がオフする。この時、インバータ
９３，９４により、ノードＮＤ0 が接地電位に固定さ
れ、デコード信号Ｄ0 が電源電位に固定される。つま
り、ウエハーバーンイン信号ＤＷＢＩ0 またはＤＷＢＩ
1がイネーブルの接地電位の場合には、プリデコード信
号ＰＡＸ0 〜ＰＡＸn にかかわらず、デコード信号Ｄ0
が電源電位になり、ワード線ＷＬi がワード線昇圧電位
にチャージされる。
【００５１】以上のように、この第３の実施形態では、
デコーダ回路部９０にインバータ９４とトランジスタ９
５を設け、ウエハーバーンイン信号ＤＷＢＩ0 またはＤ
ＷＢＩ1 の制御により、立ち上がるワード線ＷＬi を選
択できるようにしたので、ウエハーバーンイン信号ＤＷ
ＢＩ0 またはＤＷＢＩ1 の与え方により、任意のワード
線をワード線昇圧電位にチャージすることが可能にな
り、隣接するワード線ＷＬi とＷＬi+1 との間に、電位
差のストレスを印加することができる。その上、プリデ
コーダ回路部８０には、インバータ１１0 〜１１n 及び
ＮＡＮＤ回路１３ 0 〜１３n に相当する回路がインバー
タが８２0 〜８２n だけになるので、回路形成面積も縮
小できる。
デコーダ回路部９０にインバータ９４とトランジスタ９
５を設け、ウエハーバーンイン信号ＤＷＢＩ0 またはＤ
ＷＢＩ1 の制御により、立ち上がるワード線ＷＬi を選
択できるようにしたので、ウエハーバーンイン信号ＤＷ
ＢＩ0 またはＤＷＢＩ1 の与え方により、任意のワード
線をワード線昇圧電位にチャージすることが可能にな
り、隣接するワード線ＷＬi とＷＬi+1 との間に、電位
差のストレスを印加することができる。その上、プリデ
コーダ回路部８０には、インバータ１１0 〜１１n 及び
ＮＡＮＤ回路１３ 0 〜１３n に相当する回路がインバー
タが８２0 〜８２n だけになるので、回路形成面積も縮
小できる。
【００５２】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。例えば、第１の実施形態で
は、ウエハーバーンイン信号ＷＢＩ1 をインバータ４１
0 に与えて、ワード線ＷＬi を４本ごと、つまり、３本
おきに立ち上げ、第２，３の実施形態では、１本おきに
ワード線ＷＬi を立ち上げているが、２本以上のグルー
プごとにワード線ＷＬi を立ち上げるようにしてもよ
い。
ず種々の変形が可能である。例えば、第１の実施形態で
は、ウエハーバーンイン信号ＷＢＩ1 をインバータ４１
0 に与えて、ワード線ＷＬi を４本ごと、つまり、３本
おきに立ち上げ、第２，３の実施形態では、１本おきに
ワード線ＷＬi を立ち上げているが、２本以上のグルー
プごとにワード線ＷＬi を立ち上げるようにしてもよ
い。
【００５３】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明では、各プリデコーダ回路部の複数のモード設定
手段のうちの任意のモード設定手段には、第１のウエハ
ーバーンイン信号をそれぞれ与え、他のモード設定手段
には該第１のウエハーバーンイン信号とは独立の第２の
ウエハーバーンイン信号をそれぞれ与え、該第２のウエ
ハーバーンイン信号をイネーブルにする事により、少な
くとも２本以上のワード線を同時に立ち上げる構成にし
たので、ウエハーバーンインモードのときに、ワード線
間にストレスをかけることができるようになる。その
上、従来からの変更が第１及び第２のウエハーバーンイ
ン信号を入力する配線の変更のみで実現でき、回路の変
更が小くなくてすむ。
の発明では、各プリデコーダ回路部の複数のモード設定
手段のうちの任意のモード設定手段には、第１のウエハ
ーバーンイン信号をそれぞれ与え、他のモード設定手段
には該第１のウエハーバーンイン信号とは独立の第２の
ウエハーバーンイン信号をそれぞれ与え、該第２のウエ
ハーバーンイン信号をイネーブルにする事により、少な
くとも２本以上のワード線を同時に立ち上げる構成にし
たので、ウエハーバーンインモードのときに、ワード線
間にストレスをかけることができるようになる。その
上、従来からの変更が第１及び第２のウエハーバーンイ
ン信号を入力する配線の変更のみで実現でき、回路の変
更が小くなくてすむ。
【００５４】第４〜第６の発明によれば、アドレスのビ
ット情報の論理を求める複数の論理回路群、及び与えら
れたウエハーバーンイン信号の論理値がそれぞれイネー
ブルの場合に該各論理回路群の出力する値をそれぞれ第
１の論理レベルに設定し、該与えられた該ウエハーバー
ンイン信号の論理値がディスイネーブルの場合には該各
論理回路群の出力する値をそれぞれそのまま通す複数の
モード設定手段群を有する複数のプリデコーダ回路部
と、各プリデコーダ回路部の出力側に接続され、与えら
れたプリデコード信号がすべて第１の論理レベルのとき
にイネーブルのデコード信号をそれぞれ出力する複数の
デコーダ回路部と、各デコーダ回路部の出力側に接続さ
れ、デコード信号がイネーブルであると共にアドレスの
少なくとも１つの特定ビットがイネーブルの値を示す時
に各ワード線を所望の電位にそれぞれ立ち上げ、特定ビ
ットがディスイネーブルの値を示す時には各ワード線の
立ち上げを行わない複数のワードドライバ回路部とで構
成したので、ウエハーバーンインモードのときに、ワー
ド線間にストレスをかけることができるようになる。
ット情報の論理を求める複数の論理回路群、及び与えら
れたウエハーバーンイン信号の論理値がそれぞれイネー
ブルの場合に該各論理回路群の出力する値をそれぞれ第
１の論理レベルに設定し、該与えられた該ウエハーバー
ンイン信号の論理値がディスイネーブルの場合には該各
論理回路群の出力する値をそれぞれそのまま通す複数の
モード設定手段群を有する複数のプリデコーダ回路部
と、各プリデコーダ回路部の出力側に接続され、与えら
れたプリデコード信号がすべて第１の論理レベルのとき
にイネーブルのデコード信号をそれぞれ出力する複数の
デコーダ回路部と、各デコーダ回路部の出力側に接続さ
れ、デコード信号がイネーブルであると共にアドレスの
少なくとも１つの特定ビットがイネーブルの値を示す時
に各ワード線を所望の電位にそれぞれ立ち上げ、特定ビ
ットがディスイネーブルの値を示す時には各ワード線の
立ち上げを行わない複数のワードドライバ回路部とで構
成したので、ウエハーバーンインモードのときに、ワー
ド線間にストレスをかけることができるようになる。
【００５５】第７〜第９の発明によれば、複数のデコー
ダ回路の一部には、イネーブルまたはディスイネーブル
の値を示す第１のウエハーバーンイン信号を制御信号と
して入力し、残りデコーダ回路には、第２のウエハーバ
ーンイン信号を入力し、該第１または第２のウエハーバ
ーンイン信号に基づき少なくとも２本以上のワード線を
同時に立ち上げる構成にしたので、ワード線間にストレ
スをかけることができるようになる。
ダ回路の一部には、イネーブルまたはディスイネーブル
の値を示す第１のウエハーバーンイン信号を制御信号と
して入力し、残りデコーダ回路には、第２のウエハーバ
ーンイン信号を入力し、該第１または第２のウエハーバ
ーンイン信号に基づき少なくとも２本以上のワード線を
同時に立ち上げる構成にしたので、ワード線間にストレ
スをかけることができるようになる。
【図１】本発明の第１の実施形態を示すロウアドレスデ
コードライン回路の構成図である。
コードライン回路の構成図である。
【図２】メモリセルを示す回路図である。
【図３】従来のロウアドレスデコードライン回路の構成
図である。
図である。
【図４】図３の動作波形を示す図である。
【図５】本発明の第２の実施形態を示すロウアドレスデ
コードライン回路の構成図である。
コードライン回路の構成図である。
【図６】本発明の第３の実施形態を示すロウアドレスデ
コードライン回路の構成図である。
コードライン回路の構成図である。
【図７】図６の動作波形を示す図である。
２０，６０，９０ デコーダ回路部 ３０，７０ ワードドライバ回路部 ４０，５０，６０ プリデコーダ回路部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 仁 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 2G032 AA07 AB02 AK14 5B024 AA15 BA13 BA18 CA07 EA01 EA04 5L106 AA01 DD06 DD11 GG07
Claims (9)
- 【請求項１】 ビット線に複数のスイッチング素子を介
してそれぞれ接続された複数のメモリセルに対してデー
タをアクセスさせるために、該スイッチング素子をオン
状態にする複数のワード線を、ビット幅が所定数のアド
レスに基づき選択的に立ち上げるロウアドレスデコード
ライン回路において、 前記アドレスのビット情報の論理を求める前記所定数以
下の複数の論理回路群、及び与えられた信号の論理値が
それぞれイネーブルの場合に該各論理回路群の出力する
値をそれぞれ第１の論理レベルに設定し、該与えられた
信号の論理値がディスイネーブルの該場合には該各論理
回路群の出力する値をそれぞれそのまま通す該所定数以
下の複数のモード設定手段群を有し、前記アドレスのビ
ット幅以下の複数ビット幅のプリデコード信号をそれぞ
れ出力する複数のプリデコーダ回路部と、 前記各プリデコーダ回路部の出力側に接続され、与えら
れた前記プリデコード信号がすべて第１の論理レベルの
ときにイネーブルのデコード信号をそれぞれ出力する複
数のデコーダ回路部と、 前記各デコーダ回路部の出力側に接続され、前記デコー
ド信号がイネーブルのときに前記各ワード線を所望の電
位にそれぞれ立ち上げる複数のワードドライバ回路部と
を備え、 前記各プリデコーダ回路部の前記複数のモード設定手段
のうちの任意のモード設定手段には、第１のウエハーバ
ーンイン信号をそれぞれ与え、他のモード設定手段には
該第１のウエハーバーンイン信号とは独立の第２のウエ
ハーバーンイン信号をそれぞれ与え、該第２のウエハー
バーンイン信号をイネーブルにする事により、少なくと
も２本以上の前記ワード線を同時に立ち上げる構成にし
たことを特徴とするロウアドレスデコードライン回路。 - 【請求項２】 前記同時に立ち上げるワード線は、３本
おきであることを特徴とする請求請１記載のロウアドレ
スデコードライン回路。 - 【請求項３】 前記同時に立ち上げるワード線は、２本
以上のグループごとであることを特徴とする請求請１記
載のロウアドレスデコードライン回路。 - 【請求項４】 ビット線に複数のスイッチング素子を介
してそれぞれ接続された複数のメモリセルに対してデー
タをアクセスさせるために、該スイッチング素子をオン
状態にする複数のワード線を、ビット幅が所定数のアド
レスに基づき選択的に立ち上げるロウアドレスデコード
ライン回路において、 前記アドレスのビット情報の論理を求める前記所定数未
満の複数の論理回路群、及び与えられたウエハーバーン
イン信号の論理値がそれぞれイネーブルの場合に該各論
理回路群の出力する値をそれぞれ第１の論理レベルに設
定し、該与えられた該ウエハーバーンイン信号の論理値
がディスイネーブルの場合には該各論理回路群の出力す
る値をそれぞれそのまま通す該所定数未満の複数のモー
ド設定手段群を有し、前記アドレスのビット幅以下の複
数ビット幅のプリデコード信号をそれぞれ出力する複数
のプリデコーダ回路部と、 前記各プリデコーダ回路部の出力側に接続され、与えら
れた前記プリデコード信号がすべて第１の論理レベルの
ときにイネーブルのデコード信号をそれぞれ出力する複
数のデコーダ回路部と、 前記各デコーダ回路部の出力側に接続され、前記デコー
ド信号がイネーブルであると共に前記アドレスの少なく
とも１つの特定ビットがイネーブルの値を示す時に前記
各ワード線を所望の電位にそれぞれ立ち上げ、該特定ビ
ットがディスイネーブルの値を示す時には該各ワード線
の立ち上げを行わない複数のワードドライバ回路部と
を、備えたことを特徴とするロウアドレスデコードライ
ン回路。 - 【請求項５】 前記複数のワードドライバ回路部は、前
記複数のワード線を１本おきに同時に立ち上げる構成に
したことを特徴とする請求項４記載のロウアドレスデコ
ードライン回路。 - 【請求項６】 前記複数のワードドライバ回路部は、前
記複数のワード線を２本以上のグループごとに同時に立
ち上げる構成にしたことを特徴とする請求項４記載のロ
ウアドレスデコードライン回路。 - 【請求項７】 ビット線に複数のスイッチング素子を介
してそれぞれ接続された複数のメモリセルに対してデー
タをアクセスさせるために、該スイッチング素子をオン
状態にする複数のワード線を、ビット幅が所定数のアド
レスに基づき選択的に立ち上げるロウアドレスデコード
ライン回路において、 前記アドレスのビット情報の論理を求める前記所定数以
下の複数の論理回路群を有し、前記アドレスのビット幅
以下の複数ビット幅のプリデコード信号をそれぞれ出力
する複数のプリデコーダ回路部と、 前記各プリデコーダ回路部の出力側に接続され、与えら
れた前記プリデコード信号がすべて第１の論理レベルの
ときにのみデコード信号をイネーブルにすると共に、与
えられた制御信号がイネーブルの時には該デコード信号
をそのまま出力し、該制御信号がディスイネーブルの時
には該デコード信号を強制的にイネーブルしてそれぞれ
出力する複数のデコーダ回路部と、 前記各デコーダ回路部の出力側に接続され、前記デコー
ド信号がイネーブルのときに前記各ワード線を所望の電
位にそれぞれ立ち上げる複数のワードドライバ回路部と
を備え、 前記複数のデコーダ回路の一部には、イネーブルまたは
ディスイネーブルの値を示す第１のウエハーバーンイン
信号を前記制御信号として入力し、残りデコーダ回路に
は、該第１のウエハーバーンイン信号とは独立にイネー
ブルまたはディスイネーブルの値を示す第２のウエハー
バーンイン信号を入力し、該第１または第２のウエハー
バーンイン信号に基づき少なくとも２本以上の前記ワー
ド線を同時に立ち上げる構成にしたことを特徴とするロ
ウアドレスデコードライン回路。 - 【請求項８】 前記複数のワードドライバ回路部は、前
記複数のワード線を１本おきに同時に立ち上げる構成に
したことを特徴とする請求項７記載のロウアドレスデコ
ードライン回路。 - 【請求項９】 前記複数のワードドライバ回路部は、前
記複数のワード線を２本以上のグループごとに同時に立
ち上げる構成にしたことを特徴とする請求項７記載のロ
ウアドレスデコードライン回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37043199A JP2001184897A (ja) | 1999-12-27 | 1999-12-27 | ロウアドレスデコードライン回路 |
| US09/741,888 US6392940B2 (en) | 1999-12-27 | 2000-12-22 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37043199A JP2001184897A (ja) | 1999-12-27 | 1999-12-27 | ロウアドレスデコードライン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001184897A true JP2001184897A (ja) | 2001-07-06 |
Family
ID=18496900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37043199A Pending JP2001184897A (ja) | 1999-12-27 | 1999-12-27 | ロウアドレスデコードライン回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6392940B2 (ja) |
| JP (1) | JP2001184897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6741510B2 (en) | 2002-02-22 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device capable of performing burn-in test at high speed |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861364B1 (ko) * | 2006-12-29 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 워드라인 테스트 모드 회로 |
| US20090145917A1 (en) * | 2007-12-11 | 2009-06-11 | Jason Wojcik | Tamper-Proof Irrigation Box |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100206710B1 (ko) * | 1996-09-23 | 1999-07-01 | 윤종용 | 반도체 메모리 장치의 웨이퍼 번인 테스트 회로 |
-
1999
- 1999-12-27 JP JP37043199A patent/JP2001184897A/ja active Pending
-
2000
- 2000-12-22 US US09/741,888 patent/US6392940B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6741510B2 (en) | 2002-02-22 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device capable of performing burn-in test at high speed |
Also Published As
| Publication number | Publication date |
|---|---|
| US6392940B2 (en) | 2002-05-21 |
| US20010005027A1 (en) | 2001-06-28 |
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