KR100240871B1 - 반도체 메모리 장치의 리던던시 워드라인 구동회로 - Google Patents

반도체 메모리 장치의 리던던시 워드라인 구동회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 선택된 어레이 블록 내의 메모리 셀에 결함이 발생한 경우 이를 대치하기 위해 리던던시 어레이 블록 내의 리던던시 워드라인을 구동시키는 반도체 메모리 장치의 리던던시 워드라인 구동회로에 관한 것으로서, 메인 어레이 블록과 리던던시 어레이 블록으로 이루어진 어레이 블록들로 구성된 셀 어레이와; TTL 레벨의 외부 로우 어드레스 신호를 CMOS 레벨의 로우 어드레스 신호로 변환하는 로우 어드레스 버퍼와; 상기 로우 어드레스 버퍼로부터 출력된 로우 어드레스 신호를 프리디코딩하는 로우 프리디코더와; 퓨즈들을 이용하여 미리 리던던시 정보를 저장하며, 상기 프리디코딩된 로우 어드레스 신호와 상기 리던던시 정보를 비교한 후 이에 대응되는 소정 레벨의 제 1 신호를 출력하는 로우 퓨즈 박스와; 상기 메인 어레이 블록에 대응되는 리던던시 어레이 블록을 선택하기 위해, 상기 로우 퓨즈 박즈로부터 출력되는 상기 제 1 신호에 응답하여 소정 레벨의 제 2 신호를 출력하는 리던던시 블록선택회로를 구비한 반도체 메모리 장치의 리던던시 워드라인 구동회로에 있어서, 소정 레벨로 챠지되는 도전경로와; 상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 없는 정상적인 독출 동작시 상기 리던던시 블록선택회로로부터 출력되는 소정레벨의 상기 제 2 신호에 응답하여, 상기 도전경로를 제 1 레벨로 프지챠지하는 프리챠지 수단과; 상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 생긴 리던던시 독출 동작시 상기 리던던시 블록선택회로로부터 출력되는 소정레벨의 상기 제 2 신호에 응답하여, 제 1 레벨로 프리챠지된 상기 도전경로를 제 2 레벨로 디스챠지시키는 디스챠지 수단과; 상기 도전경로에 챠지되는 소정 신호의 위상을 반전시킨 소정 레벨의 제 3 신호를 출력하는 반전수단과; 상기 제 3 신호에 응답하여, 상기 도전경로가 플로팅되는 것을 방지하기 위한 플로팅 방지수단으로 이루어졌다.

Description

반도체 메모리 장치의 리던던시 워드라인 구동회로.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 선택된 어레이 블록 내의 메모리 셀에 결함이 발생한 경우 이를 대치하기 위해 리던던시 어레이 블록 내의 리던던시 워드라인을 구동시키는 반도체 메모리 장치의 리던던시 워드라인 구동회로에 관한 것이다.
도 1에는 개략적인 반도체 메모리 장치의 셀 어레이 블록의 구성을 보여주는 블록도가 도시되어 있다.
도 1를 참조하면, 셀 어레이 블록은 메인 어레이 블록(100A)과 이에 대응되는 리던던시 어레이 블록(100B)으로 구성되어 있고, 상기 메인 어레이 블록(100A) 및 리던던시 어레이 블록(100B)에는 각각 대응되는 로우 디코더(101) 및 리던던시(또는 스페어) 로우 디코더(102)가 배치되어 있다. 반도체 메모리 장치에 있어서, 메인 어레이 블록(100A)의 메모리 셀에 저장된 소정 셀 데이터를 액세스(access)하기 위해서는 대응되는 로우 디코더(101)를 통해 해당되는 워드라인을 활성화시켜야 한다. 만일, 액세스하고자 하는 선택된 메인 어레이 블록(100A) 내의 소정 메모리 셀에 결함이 발생되었을 경우 이에 대응되는 리던던시 로우 디코더(102)를 통해 러던던시 셀(redundancy cell)을 선택하여 셀 데이터를 액세스하게 된다.
도 2에는 노멀 워드라인 및 리던던시 워드라인 구동패스에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도가 도시되어 있다.
도 2에 도시된 반도체 메모리 장치는 로우 어드레스 버퍼(110), 로우 프리디코더(120), 블록선택회로(130), 노멀 워드라인 구동회로(140), 서브 워드라인 구동회로(150), 로우 퓨즈 박스(160), 리던던시 블록선택회로(170), 리던던시 워드라인 구동회로(180), 그리고 서브 리던던시 워드라인 구동회로(190)로 구성되어 있다. 셀 어레이로부터 소정 셀 데이터를 독출하기 위해서는 소정 어드레스 신호를 인가하고 이에 대응되는 메인 어레이 블록을 선택한다. 그리고, 선택된 메인 어레이 블록 내의 노멀 워드라인들 중 독출하고자 하는 셀 데이터에 해당하는 소정 노멀 워드라인을 구동함으로써 원하는 셀 데이터를 읽게 된다. 만약, 원하는 셀 데이터가 저장된 소정 메모리 셀에 결함이 생겼을 경우, 상기 메모리 셀을 대치하기 위해 배치된 리던던시 셀을 대신 액세스하여 원하는 셀 데이터를 읽게 된다.
먼저, 상기 로우 어드레스 버퍼(110)는 외부 어드레스 버퍼(미도시된)로부터 인가되는 TTL 레벨의 로우 어드레스 신호(Xi)(여기서, i는 양의 정수)를 입력받아, 이를 CMOS 레벨의 로우 어드레스 신호(RAi)로 변환하여 출력한다. 상기 로우 프리디코더(120)는 상기 로우 어드레스 버퍼(110)로부터 출력된 상기 로우 어드레스 신호(RAi)를 입력받아 이를 프리디코딩하여 출력한다. 상기 블록선택회로(140)는 상기 로우 프리디코더(120)로부터 출력되는 프리디코딩된 로우 어드레스 신호(DRAi)를 입력받아, 이에 대응되는 메인 어레이 블록을 선택한다. 그리고, 상기 노멀 워드라인 구동회로(140)는 상기 블록선택회로(130)에 의해 선택된 메인 어레이 블록 내의 소정 노멀 워드라인을 구동시키며, 하나의 노멀 워드라인에는 4개의 서브 워드라인들(WL0 - WL3)이 전기적으로 연결되어 있다. 상기 서브 워드라인 구동회로(150)는 선택된 노멀 워드라인에 전기적으로 연결된 서브 워드라인들(WL0 - WL3)을 구동시켜 원하는 셀 데이터를 읽게 된다.
그리고, 상기 로우 퓨즈 박스(160)는 도면에는 도시되지 않았지만 퓨즈들을 이용하여 미리 리던던시 정보를 저장하게 된다. 따라서, 상기 로우 프리디코더(120)로부터 출력되는 프리디코딩된 상기 로우 어드레스 신호(DRAi)를 입력받아 퓨즈들에 의해 미리 저장된 리던던시 정보와 상기 로우 어드레스 신호(DRAi)가 일치하는가 확인하여 이에 대응되는 제어신호(PREDi)를 출력한다. 상기 프리디코딩된 어드레스 신호(DRAi)와 리던던시 정보가 일치할 경우 상기 제어신호(PREDi)는 로우 레벨로 천이된다. 이에따라, 상기 블록선택회로(130)는 비 활성화되어 노멀 워드라인이 구동되지 않도록 한다. 반면, 상기 제어신호(PREDi)에 의해 활성화되는 상기 리던던시 블록선택회로(170)는 선택될 메인 어레이 블록에 대응되는 리던던시 어레이 블록을 선택하게 된다.
상기 리던던시 워드라인 구동회로(180)는 상기 리던던시 블록선택회로(170)에 의해 선택된 리던던시 어레이 블록 내의 리던던시 워드라인을 구동한다. 하나의 리던던시 워드라인에는 4개의 서브 워드라인들(SWL0 - SWL3)이 전기적으로 연결되어 있다. 그리고, 상기 서브 리던던시 워드라인 구동회로(190)는 활성화된 리던던시 워드라인에 전기적으로 연결된 서브 리던던시 워드라인을 구동함으로써 리던던시 셀로부터 원하는 셀 데이터 즉, 결함이 생긴 메모리 셀을 대치하게 된다.
도 3에는 종래 기술에 따른 반도체 메모리 장치의 리던던시 워드라인 구동회로를 보여주는 회로도가 도시되어 있다.
반도체 메모리 장치의 리던던시 워드라인 구동회로는, 도 3에 도시된 바와같이, 프리챠지 신호(PDPXP)와 리던던시 어레이 블록 선택신호(REDIS)에 응답하여 해당되는 리던던시 워드라인을 구동시키기 위한 것이다. 상기 프리챠지 신호(PDPXP)는 도 2에 도시된 로우 프리디코더(120)로부터 출력되는 프리디코딩된 로우 어드레스 신호(DRAi)가 소정 시간 지연된 신호이다. 리던던시 워드라인 구동회로(180)는 제 1 내지 제 4 MOS 트랜지스터들(10 - 13)과 인버터(14)로 이루어졌다. 상기 제 1 MOS 트랜지스터(11)는 증가형 p채널 MOS 트랜지스터로 구성되며, 전원전압(Vcc)이 인가되는 전원단자(1)와 도전경로(N1) 사이에 채널이 연결되고 상기 프리챠지 신호(PDPXP)가 인가되는 제 1 입력단자(3)에 게이트 단자가 연결되어 있다.
상기 제 2 MOS 트랜지스터(11)는 증가형 p채널 MOS 트랜지스터로 구성되며, 상기 전원단자(1)와 상기 도전경로(N1) 사이에 채널이 연결되고 리던던시 워드라인 구동신호(REDIS)가 출력되는 출력단자(5)에 게이트 단자가 연결되어 있다. 상기 제 3 및 제 4 MOS 트랜지스터들(12, 13)은 증가형 n채널 MOS 트랜지스터들로 구성되며, 상기 도전경로(N1)와 접지전압(Vss)이 인가되는 접지단자(2) 사이에 직렬연결되어 있다. 그리고, 각 게이트 단자는 상기 리던던시 어레이 블록 선택신호(REDIS)가 인가되는 제 2 입력단자(4)와 상기 제 1 입력단자(3)에 연결되어 있다. 상기 인버터(14)는 상기 노드 1과 상기 출력단자(5) 사이에 연결되어 있다.
도 4에는 종래 기술에 따른 동작 타이밍도가 도시되어 있고, 도 5에는 종래 기술에 따른 문제점을 보여주는 동작 타이밍도가 도시되어 있다.
이하 도 1 내지 도 5를 참조하면서, 종래 기술에 따른 리던던시 동작을 설명하면 다음과 같다.
메모리 셀에 해당되는 로우 어드레스 신호(RAi)가, 도 4에 도시된 바와같이, 활성화(enable)되면 이를 입력받은 로우 프리디코더(120)는 상기 로우 어드레스 신호(RAi)를 프리디코딩하게 된다. 그리고, 상기 로우 프리디코더(120)로부터 프리디코딩된 로우 어드레스 신호(DRAi)가 활성화되면, 이에 따라 프리챠지 신호(PDPXP)와 내부신호(PRAD)가 순차적으로 활성화된다. 그리고, 로우 퓨즈 박스(160)는 상기 로우 프리디코더(120)로부터 출력된 상기 프리디코딩된 로우 어드레스 신호(DRAi)를 입력받아, 미리 저장된 리던던시 정보와 비교하여 일치하는가를 판별하게 된다. 만약, 일치할 경우 상기 로우 퓨즈 박즈(160)는 로우 레벨의 제어신호(PREDi)를 출력한다. 이와 같이, 상기 제어신호(PREDi)가 로우 레벨로 출력되는 것은 독출하고자 하는 메모리 셀에 결함이 발생하였음을 나타내는 것이다.
상기 로우 레벨의 제어신호(PREDi)에 따라 블록선택회로(130)는 비 활성화(disable)되고 리던던시 블록선택회로(170)는 활성화되어 리던던시 동작이 수행되게 된다. 리던던시 동작이 수행되면, 상기 활성화된 리던던시 블록선택회로(170)로부터 하이 레벨의 리던던시 어레이 블록 선택신호(REDIS)가 출력된다. 그리고, 리던던시 어레이 블록 선택신호(REDIS)에 제어되는 제 3 MOS 트랜지스터(12)와 상기 프리챠지 신호(PDPXP)에 제어되는 제 4 MOS 트랜지스터(13)는 모두 턴-온된다. 이로인해, 도전경로(N1)의 전압레벨이 로우 레벨로 천이되고, 인버터(14)를 통해 하이 레벨의 리던던시 워드라인 구동신호(SWE)가 출력되어 리던던시 셀을 액세스하게 된다.
그리고, 선택된 메인 어레이 블록 내에 결함이 생긴 메모리 셀이 존재하지 않을 경우, 상기 로우 퓨즈 박스(160)로부터 하이 레벨의 상기 제어신호(PREDi)가 출력된다. 이로인해, 상기 리던던시 블록선택회로(170)는 로우 레벨의 상기 리던던시 어레이 블록 선택신호(REDIS)를 출력한다. 따라서, 상기 리던던시 워드라인 구동회로(180)로부터 출력되는 상기 리던던시 워드라인 구동신호(SWE)는 로우 레벨로 유지되어 리던던시 셀이 액세스되지 않는다. 반면, 상기 블록선택회로(130)는 상기 하이 레벨의 제어신호(PREDi)에 의해 활성화되어 노멀 워드라인 구동회로(140)와 서브 워드라인 구동회로(150)를 통해 메인 어레이 블록 내의 메모리 셀을 액세스하게 된다.
그러나, 상술한 바와같은 종래 리던던시 워드라인 구동회로에 의하면, 임의의 노이즈(noise)로 인해 리던던시 어레이 블록 선택신호(REDIS)가, 도 5에 도시된 바와같이, A 구간 동안 펄스가 발생하게 된다. 이로인해, 정상적인 동작상태에서 리던던시 워드라인 구동신호(SWE)가 하이 레벨로 래치되어 서브 리던던시 워드라인 구동회로(190)가 동작하게 된다. 따라서, 반도체 메모리 장치 내에서 노멀 워드라인과 리던던시 워드라인이 동시에 활성화되어 공급되는 전원전압이 소모되는 문제점이 생겼다. 뿐만아니라, 메인 어레이 블록 내의 셀 데이터를 액세스할 경우 액세스 시간이 증가하게 되는 문제점도 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 특정 노이즈에 따라 불필요한 리던던시 워드라인이 구동되는 것을 방지할 수 있는 반도체 메모리 장치의 리던던시 워드라인 구동회로를 제공하는데 있다.
도 1은 개략적인 셀 어레이 블록의 구성을 보여주는 블록도;
도 2는 워드라인 구동패스 및 리던던시 워드라인 구동패스에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 3은 종래 기술에 따른 반도체 메모리 장치의 리던던시 워드라인 구동회로를 보여주는 회로도;
도 4는 종래 기술에 따른 동작 타이밍도;
도 5는 종래 기술에 따른 문제점을 보여주기 위한 동작 타이밍도;
도 6는 본 발명에 따른 반도체 메모리 장치의 리던던시 워드라인 구동회로를 보여주는 회로도;
도 7은 본 발명에 따른 동작 타이밍도;
도 8은 본 발명에 따른 개선 효과를 보여주는 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이 110 : 로우 어드레스 버퍼
120 : 로우 프리디코더 130 : 블록선택회로
140 : 노멀 워드라인 구동회로 150 : 서브 워드라인 구동회로
160 : 로우 퓨즈 박스 170 : 리던던시 블록선택회로
180 : 리던던시 워드라인 구동회로 190 : 서브 리던던시 워드라인 구동회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 메인 어레이 블록과 리던던시 어레이 블록으로 이루어진 어레이 블록들로 구성된 셀 어레이와; TTL 레벨의 외부 로우 어드레스 신호를 CMOS 레벨의 로우 어드레스 신호로 변환하는 로우 어드레스 버퍼와; 상기 로우 어드레스 버퍼로부터 출력된 로우 어드레스 신호를 프리디코딩하는 로우 프리디코더와; 퓨즈들을 이용하여 미리 리던던시 정보를 저장하며, 상기 프리디코딩된 로우 어드레스 신호와 상기 리던던시 정보를 비교한 후 이에 대응되는 소정 레벨의 제 1 신호를 출력하는 로우 퓨즈 박스와; 상기 메인 어레이 블록에 대응되는 리던던시 어레이 블록을 선택하기 위해, 상기 로우 퓨즈 박즈로부터 출력되는 상기 제 1 신호에 응답하여 소정 레벨의 제 2 신호를 출력하는 리던던시 블록선택회로를 구비한 반도체 메모리 장치의 리던던시 워드라인 구동회로에 있어서, 소정 레벨로 챠지되는 도전경로와; 상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 없는 정상적인 독출 동작시 상기 리던던시 블록선택회로로부터 출력되는 소정레벨의 상기 제 2 신호에 응답하여, 상기 도전경로를 제 1 레벨로 프지챠지하는 프리챠지 수단과; 상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 생긴 리던던시 독출 동작시 상기 리던던시 블록선택회로로부터 출력되는 소정레벨의 상기 제 2 신호에 응답하여, 제 1 레벨로 프리챠지된 상기 도전경로를 제 2 레벨로 디스챠지시키는 디스챠지 수단과; 상기 도전경로에 챠지되는 소정 신호의 위상을 반전시킨 소정 레벨의 제 3 신호를 출력하는 반전수단과; 상기 제 3 신호에 응답하여, 상기 도전경로가 플로팅되는 것을 방지하기 위한 플로팅 방지수단을 포함한다.
이 실시예에 있어서, 상기 프리챠지 수단은, 상기 제 2 신호가 인가되는 입력단자에 게이트 단자가 연결되며 제 1 전원전압이 인가되는 제 1 전원단자와 상기 도전경로 사이에 채널이 연결된 제 1 증가형 PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디스챠지 수단은, 상기 입력단자에 게이트 단자가 연결되며 상기 도전경로와 제 2 전원전압이 인가되는 제 2 전원단자 사이에 채널이 연결된 제 2 증가형 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반전 수단은, 상기 도전경로와 상기 제 3 신호가 출력되는 출력단자 사이에 연결된 인버터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 플로팅 방지수단은, 상기 출력단자에 게이트 단자가 연결되며 상기 제 1 전원단자와 상기 도전경로 사이에 채널이 연결된 제 3 PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하며, 메모리 셀들을 구비한 메인 어레이 블록과 리던던시 셀들을 구비한 리던던시 어레이 블록으로 구성된 어레이 블록과; TTL 레벨의 외부 로우 어드레스 신호를 CMOS 레벨의 로우 어드레스 신호로 변환하는 로우 어드레스 버퍼와; 상기 로우 어드레스 버퍼로부터 출력된 로우 어드레스 신호를 프리디코딩하는 로우 프리디코더와; 퓨즈들을 이용하여 미리 리던던시 정보를 저장하며, 프리디코딩된 어드레스 신호와 상기 리던던시 정보를 비교한 후 이에 대응되는 소정 레벨의 제 1 신호를 출력하는 로우 퓨즈 박스와; 상기 로우 어드레스 신호를 입력받아, 상기 제 1 신호에 응답하여 상기 셀 어레이 내의 소정 메인 어레이 블록을 선택하는 블록선택회로와; 상기 선택된 메인 어레이 블록의 노멀 워드라인을 구동시키는 노멀 워드라인 구동회로와; 노멀 워드라인에 전기적을 연결된 서브 워드라인들을 구동시키는 서브 워드라인 구동회로와; 상기 메인 어레이 블록에 대응되는 리던던시 어레이 블록을 선택하며 하기 위해, 상기 로우 퓨즈 박즈로부터 출력되는 상기 제 1 신호에 응답하여 소정 레벨의 제 2 신호를 출력하는 리던던시 블록선택회로와; 상기 선택된 리던던시 어레이 블록 내의 리던던시 워드라인을 구동시키기 위해, 상기 제 2 신호에 응답하여 소정 레벨의 제 3 신호를 출력하는 리던던시 워드라인 구동회로와; 상기 제 3 신호에 응답하여, 상기 리던던시 워드라인에 전기적으로 연결된 서브 리던던시 워드라인을 구동시키는 서브 리던던시 워드라인 구동회로를 포함하되, 상기 리던던시 워드라인 구동회로는, 소정 레벨로 챠지되는 도전경로와; 상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 없는 정상적인 독출 동작시 상기 리던던시 블록선택회로로부터 출력되는 소정레벨의 상기 제 2 신호에 응답하여, 상기 도전경로를 제 1 레벨로 프지챠지하는 프리챠지 수단과; 상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 생긴 리던던시 독출 동작시 상기 리던던시 블록선택회로로부터 출력되는 소정레벨의 상기 제 2 신호에 응답하여, 제 1 레벨로 프리챠지된 상기 도전경로를 제 2 레벨로 디스챠지시키는 디스챠지 수단과; 상기 도전경로에 챠지되는 소정 신호의 위상을 반전시킨 소정 레벨의 제 3 신호를 출력하는 반전수단과; 상기 제 3 신호에 응답하여, 상기 도전경로가 플로팅되는 것을 방지하기 위한 플로팅 방지수단으로 구성된다.
이와같은 회로에 의해서, 특정 노이즈로 인해 리던던시 워드라인이 구동되지 않을 뿐만아니라, 전체적인 제어신호를 단순화하고 고집적화를 실현할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 6 내지 도 8에 의거하여 상세히 설명한다.
도 6 내지 도 8에 있어서, 도 1 내지 도 5에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조번호를 병기한다.
도 6에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 리던던시 워드라인 구동회로를 보여주는 회로도가 도시되어 있다.
도 6에 도시된 본 발명에 따른 리던던시 워드라인 구동회로는 제 1 내지 제 3 증가형 MOS 트랜지스터들(M1 - M3)과 인버터(I1)로 구성되어 있다. 상기 제 1 증가형 MOS 트랜지스터(M1)는 p채널 MOS 트랜지스터로 구비되며, 전원전압(Vcc)이 인가되는 전원단자(1)와 도전경로(N2) 사이에 채널이 연결되며 리던던시 어레이 블록 선택신호(REDIS)가 인가되는 입력단자(3)에 게이트 단자가 연결되어 있다. 상기 제 2 증가형 MOS 트랜지스터(M2)는 n채널 MOS 트랜지스터로 구비되며, 상기 도전경로(N2)와 접지전압(Vss)이 인가되는 접지단자(2) 사이에 채널이 연결되며, 상기 입력단자(3)에 게이트 단자가 연결되어 있다. 상기 인버터(I1)는 상기 도전경로(N2)와 상기 출력단자(5) 사이에 연결되어 있다. 그리고, 상기 제 3 증가형 MOS 트랜지스터(M3)는 p채널 MOS 트랜지스터로 구비되며, 상기 전원단자(1)와 상기 도전경로(N2) 사이에 채널이 연결되며, 리던던시 워드라인 구동신호(SWE)가 출력되는 출력단자(5)에 게이트 단자가 연결되어 있다.
도 7에는 본 발명에 따른 동작 타이밍도가 도시되어 있고, 도 8에는 본 발명에 따른 개선 효과를 보여주는 동작 타이밍도가 되어있다.
이하 도 6 내지 도 8를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.
액세스(access)하고자 하는 메모리 셀에 해당되는 로우 어드레스 신호(RAi)가, 도 7에 도시된 바와같이, 활성화(enable)되면 이를 입력받은 로우 프리디코더(120)는 상기 로우 어드레스 신호(RAi)를 프리디코딩하게 된다. 그리고, 상기 로우 프리디코더(120)로부터 프리디코딩된 로우 어드레스 신호(DRAi)가 활성화되면, 이에 따라 내부신호(PRAD)가 활성화된다. 그리고, 로우 퓨즈 박스(160)는 상기 로우 프리디코더(120)로부터 출력된 상기 프리디코딩된 로우 어드레스 신호(DRAi)를 입력받아, 미리 저장된 리던던시 정보와 비교하여 일치하는가를 판별하게 된다.
만약, 일치할 경우 상기 로우 퓨즈 박즈(160)는 로우 레벨의 제어신호(PREDi)를 출력한다. 이와 같이, 상기 제어신호(PREDi)가 로우 레벨로 출력되는 것은 독출하고자 하는 메모리 셀에 결함이 발생하였음을 나타내는 것이다. 따라서, 상기 활성화된 리던던시 블록선택회로(170)부터 하이 레벨의 리던던시 어레이 블록 선택신호(REDIS)가 출력된다.
도 6에 도시된 바와같이, 상기 리던던시 어레이 블록 선택신호(REDIS)에 제어되는 프리챠지용 MOS 트랜지스터(M1)는 턴-오프되고, 스위칭용 MOS 트랜지스터(M2)는 턴-온된다. 이로인해, 도전경로(N2)의 전압레벨이 로우 레벨로 천이되고, 인버터(I1)를 통해 하이 레벨의 리던던시 워드라인 구동신호(SWE)가 출력되어 리던던시 셀을 액세스할 수 있게 된다.
그리고, 선택된 어레이 블록 내에 결함이 생긴 메모리 셀이 존재하지 않을 경우, 상기 로우 퓨즈 박스(160)로부터 하이 레벨의 제어신호(PREDi)가 출력되고 이로인해 상기 리던던시 블록선택회로(170)는 로우 레벨의 상기 리던던시 블록선택신호(REDIS)를 출력한다. 따라서, 상기 리던던시 워드라인 구동회로(180)로부터 출력되는 상기 리던던시 워드라인 구동신호(SWE)는 로우 레벨로 유지되어 리던던시 셀이 액세스되지 않는다. 반면, 상기 블록선택회로(130)는 상기 하이 레벨의 제어신호(PREDi)에 의해 활성화되어 노멀 워드라인 구동회로(140)와 서브 워드라인 구동회로(150)를 통해 메인 어레이 블록 내의 메모리 셀을 액세스하게 된다.
만일, 반도체 메모리 장치 내에 발생되는 특정 노이즈에 의해 리던던시 어레이 블록 선택신호(REDIS)에, 도 8에 도시된 바와같이, B 구간 동안 펄스가 발생되면 리던던시 워드라인 구동회로(180)의 도전경로(N2)는 하이 레벨로 천이된다. 이에따라, 리던던시 워드라인 구동신호(SWE)가 하이 레벨로 활성화되지만 상기 리던던시 어레이 블록 선택신호(REDIS)의 노이즈가 제거되면 로우 레벨로 복귀되고 프리챠지용 PMOS 트랜지스터(M1)에 의해 도전경로(N2)는 다시 하이 레벨로 유지된다.
따라서, 종래 기술의 경우 특정 노이즈에 의해 노멀 워드라인과 리던던시 워드라인이 동시에 활성화되었던 것을 방지할 수 있게 되었다. 또한, 본 발명에 사용된 리던던시 워드라인 구동회로는 하나의 NMOS 트랜지스터(M2)와 PMOS 트랜지스터(M1)의 게이트 신호를 리던던시 어레이 블록 선택신호(REDIS)를 이용함으로써 전체적인 제어신호를 단순화할 수 있을 뿐만아니라, 반도체 메모리 장치의 고집적화에 기여할 수 있게 된다.
상기한 바와같이, 리던던시 어레이 블록 선택신호를 이용하여 프리챠지용 PMOS 트랜지스터와 스위칭용 NMOS 트랜지스터를 제어하도록 구현하였다. 이로써, 종래의 경우 특정 노이즈로 인해 상기 리던던시 어레이 블록 선택신호에 펄스가 발생하여 리던던시 워드라인 구동신호를 활성화시키더라도, 노이즈가 제거된 후 상기 선택신호에 제어되는 프리챠지용 PMOS 트랜지스터가 다시 상기 구동신호를 비 활성화시키게 된다.
따라서, 특정 노이즈에 의해 노멀 워드라인과 리던던시 워드라인이 동시에 활성화되는 것을 방지할 수 있다. 뿐만아니라, 프리챠지용 PMOS 트랜지스터를 제어하기 위한 제어신호로 상기 리던던시 어레이 블록 선택신호를 이용함으로써 내부 제어신호를 단순화할 수 있다. 또한, 종래의 경우에 비해 구성 소자 수를 줄임으로써 반도체 메모리 장치의 고집적화를 실현할 수 있다.

Claims (6)

  1. 메모리 셀들을 구비한 메인 어레이 블록(100A)과 리던던시 셀들을 구비한 리던던시 어레이 블록(100B)으로 구성된 어레이 블록(100)과; TTL 레벨의 외부 로우 어드레스 신호(Xi)(여기서, i는 양의 정수)를 CMOS 레벨의 로우 어드레스 신호(RAi)로 변환하는 로우 어드레스 버퍼(110)와; 상기 로우 어드레스 버퍼(110)로부터 출력된 상기 로우 어드레스 신호(RAi)를 프리디코딩하는 로우 프리디코더(120)와; 퓨즈들을 이용하여 미리 리던던시 정보를 저장하며, 프리디코딩된 상기 로우 어드레스 신호(DRAi)와 상기 리던던시 정보를 비교한 후 이에 대응되는 소정 레벨의 제 1 신호(PREDi)를 출력하는 로우 퓨즈 박스(160)와; 상기 메인 어레이 블록에 대응되는 리던던시 어레이 블록을 선택하기 위해, 상기 로우 퓨즈 박즈(160)로부터 출력된 상기 제 1 신호(PREDi)에 응답하여 소정 레벨의 제 2 신호(REDIS)를 출력하는 리던던시 블록선택회로(170)를 구비한 반도체 메모리 장치의 리던던시 워드라인 구동회로에 있어서,
    소정 레벨로 챠지되는 도전경로(N2)와;
    상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 없는 정상적인 독출 동작시 상기 리던던시 블록선택회로(170)로부터 출력되는 소정레벨의 상기 제 2 신호(REDIS)에 응답하여, 상기 도전경로(N2)를 제 1 레벨로 프지챠지하는 프리챠지 수단(182)과;
    상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 생긴 리던던시 독출 동작시 상기 리던던시 블록선택회로(170)로부터 출력되는 소정레벨의 상기 제 2 신호(REDIS)에 응답하여, 제 1 레벨로 프리챠지된 상기 도전경로(N2)를 제 2 레벨로 디스챠지시키는 디스챠지 수단(184)과;
    상기 도전경로(N2)에 챠지되는 소정 신호의 위상을 반전시킨 제 3 신호(SWE)를 출력하는 반전수단(186)과;
    상기 제 3 신호(SWE)에 응답하여, 상기 도전경로(N2)가 플로팅되는 것을 방지하기 위한 플로팅 방지수단(188)을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 구동회로.
  2. 제 1 항에 있어서,
    상기 프리챠지 수단(182)은, 상기 제 2 신호(REDIS)가 인가되는 입력단자(3)에 게이트 단자가 연결되며 제 1 전원전압(Vcc)이 인가되는 제 1 전원단자(1)와 상기 도전경로(N2) 사이에 채널이 연결된 제 1 증가형 PMOS 트랜지스터(M1)로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 구동회로.
  3. 제 1 항에 있어서,
    상기 디스챠지 수단(184)은, 상기 입력단자(3)에 게이트 단자가 연결되며 상기 도전경로(N2)와 제 2 전원전압(Vss)이 인가되는 제 2 전원단자(2) 사이에 채널이 연결된 제 2 증가형 NMOS 트랜지스터(M2)로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 구동회로.
  4. 제 1 항에 있어서,
    상기 반전 수단(186)은, 상기 도전경로(N2)와 상기 제 3 신호(SWE)가 출력되는 출력단자(5) 사이에 연결된 인버터(I1)로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 구동회로.
  5. 제 1 항에 있어서,
    상기 플로팅 방지수단(188)은, 상기 출력단자(5)에 게이트 단자가 연결되며 상기 제 1 전원단자(1)와 상기 도전경로(N2) 사이에 채널이 연결된 제 3 PMOS 트랜지스터(M3)로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 구동회로.
  6. 메모리 셀들을 구비한 메인 어레이 블록(100A)과 리던던시 셀들을 구비한 리던던시 어레이 블록(100B)으로 구성된 어레이 블록(100)과;
    TTL 레벨의 외부 로우 어드레스 신호(Xi)(여기서, i는 양의 정수)를 CMOS 레벨의 로우 어드레스 신호(RAi)로 변환하는 로우 어드레스 버퍼(110)와;
    상기 로우 어드레스 버퍼(110)로부터 출력된 상기 로우 어드레스 신호(RAi)를 프리디코딩하는 로우 프리디코더(120)와;
    퓨즈들을 이용하여 미리 리던던시 정보를 저장하며, 프리디코딩된 로우 어드레스 신호(DRAi)와 상기 리던던시 정보를 비교한 후 이에 대응되는 소정 레벨의 제 1 신호(PREDi)를 출력하는 로우 퓨즈 박스(160)와;
    상기 로우 어드레스 신호(DRAi)를 입력받아, 상기 제 1 신호(PREDi)에 응답하여 상기 셀 어레이(100) 내의 소정 메인 어레이 블록을 선택하는 블록선택회로(130)와;
    상기 선택된 메인 어레이 블록의 노멀 워드라인을 구동시키는 노멀 워드라인 구동회로(140)와;
    노멀 워드라인에 전기적을 연결된 서브 워드라인들을 구동시키는 서브 워드라인 구동회로(150)와;
    상기 메인 어레이 블록에 대응되는 리던던시 어레이 블록을 선택하며 하기 위해, 상기 로우 퓨즈 박즈(160)로부터 출력되는 상기 제 1 신호(PREDi)에 응답하여 소정 레벨의 제 2 신호(REDIS)를 출력하는 리던던시 블록선택회로(170)와;
    상기 선택된 리던던시 어레이 블록 내의 리던던시 워드라인을 구동시키기 위해, 상기 제 2 신호(REDIS)에 응답하여 소정 레벨의 제 3 신호(SWE)를 출력하는 리던던시 워드라인 구동회로(180)와;
    상기 제 3 신호(SWE)에 응답하여, 상기 리던던시 워드라인에 전기적으로 연결된 서브 리던던시 워드라인을 구동시키는 서브 리던던시 워드라인 구동회로(190)를 포함하되,
    상기 리던던시 워드라인 구동회로(180)는,
    소정 레벨로 챠지되는 도전경로(N2)와;
    상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 없는 정상적인 독출 동작시 상기 리던던시 블록선택회로(170)로부터 출력되는 소정레벨의 상기 제 2 신호(REDIS)에 응답하여, 상기 도전경로(N2)를 제 1 레벨로 프지챠지하는 프리챠지 수단(182)과;
    상기 메인 어레이 블록 내의 소정 메모리 셀을 액세스하고자 하는 경우 상기 메모리 셀에 결함이 생긴 리던던시 독출 동작시 상기 리던던시 블록선택회로(170)로부터 출력되는 소정레벨의 상기 제 2 신호(REDIS)에 응답하여, 제 1 레벨로 프리챠지된 상기 도전경로(N2)를 제 2 레벨로 디스챠지시키는 디스챠지 수단(184)과;
    상기 도전경로(N2)에 챠지되는 소정 신호의 위상을 반전시킨 제 3 신호(SWE)를 출력하는 반전수단(186)과;
    상기 제 3 신호(SWE)에 응답하여, 상기 도전경로(N2)가 플로팅되는 것을 방지하기 위한 플로팅 방지수단(188)으로 구성되는 반도체 메모리 장치.
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