JPH1145598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1145598A JPH1145598A JP9215920A JP21592097A JPH1145598A JP H1145598 A JPH1145598 A JP H1145598A JP 9215920 A JP9215920 A JP 9215920A JP 21592097 A JP21592097 A JP 21592097A JP H1145598 A JPH1145598 A JP H1145598A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】可変である行選択回路を有しＢＴ試験に要する
電源電圧まで昇圧し、ＢＴ選別工程に要する時間を短縮
する半導体記憶装置の提供。 【解決手段】複数のワード線を同時にＢＴ試験に必要な
電源電圧まで検知回路をもった昇圧回路が駆動するワー
ド線昇圧回路を有し、行選択回路が通常時とテスト時で
異なる選択のされ方をし、テスト時には、通常時よりも
多数のワード線が選択され、これらが昇圧駆動されるこ
とで、初期不良を検出することができる構成とされてい
る。
電源電圧まで昇圧し、ＢＴ選別工程に要する時間を短縮
する半導体記憶装置の提供。 【解決手段】複数のワード線を同時にＢＴ試験に必要な
電源電圧まで検知回路をもった昇圧回路が駆動するワー
ド線昇圧回路を有し、行選択回路が通常時とテスト時で
異なる選択のされ方をし、テスト時には、通常時よりも
多数のワード線が選択され、これらが昇圧駆動されるこ
とで、初期不良を検出することができる構成とされてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にバーンインテスト時に通常動作時より多くのワ
ード線を選択昇圧する構成の半導体記憶装置に関する。
し、特にバーンインテスト時に通常動作時より多くのワ
ード線を選択昇圧する構成の半導体記憶装置に関する。
【０００２】
【従来の技術】ＩＣの劣化の初期不良を取り除く為に、
ＢＴ（バーインテスト）試験においては、電源を通常動
作時（５Ｖ）よりも高い電圧（約７Ｖ）として長時間
（８〜４０時間程度）行なわれている。このスクリーニ
ング効果は、電圧が高い程、また時間が長いほど効果が
大きい事が知られている。またストレスは、周辺回路に
は通常動作時で、毎サイクル１，０動作するので、十分
なストレスがかかっているが、セルのトランジスタにか
かるストレスは、ＢＴ試験において、通常の動作では全
セルのうちの選択されたセル群（例えば１６ＭＤＲＡＭ
では、全セルの１／２０００）にしかストレスが掛から
ない。
ＢＴ（バーインテスト）試験においては、電源を通常動
作時（５Ｖ）よりも高い電圧（約７Ｖ）として長時間
（８〜４０時間程度）行なわれている。このスクリーニ
ング効果は、電圧が高い程、また時間が長いほど効果が
大きい事が知られている。またストレスは、周辺回路に
は通常動作時で、毎サイクル１，０動作するので、十分
なストレスがかかっているが、セルのトランジスタにか
かるストレスは、ＢＴ試験において、通常の動作では全
セルのうちの選択されたセル群（例えば１６ＭＤＲＡＭ
では、全セルの１／２０００）にしかストレスが掛から
ない。
【０００３】したがって、セルのトランジスタには、全
ＢＴ時間の１／２０００の時間しか電圧がかかっていな
い（ストレスがかかっていない）。
ＢＴ時間の１／２０００の時間しか電圧がかかっていな
い（ストレスがかかっていない）。
【０００４】このことから、通常動作時よりも多くのセ
ルを選択すれば、すなわち通常時よりもワード線の選択
数を多くすれば、スクリーニングの効果を上げることが
でき、且つＢＴ時間を短縮できることは明白である。
ルを選択すれば、すなわち通常時よりもワード線の選択
数を多くすれば、スクリーニングの効果を上げることが
でき、且つＢＴ時間を短縮できることは明白である。
【０００５】しかし、この時、多数選択しているワード
線のレベルが下がってきたら、スクリーニングの効果を
上げることができなくなる。
線のレベルが下がってきたら、スクリーニングの効果を
上げることができなくなる。
【０００６】また、もしワード線にも十分なレベルに達
するようにするとすれば、周辺回路により高い電圧をか
けねばならず、周辺回路にストレスがかかりすぎてしま
うことになる。
するようにするとすれば、周辺回路により高い電圧をか
けねばならず、周辺回路にストレスがかかりすぎてしま
うことになる。
【０００７】逆に、もし、ワード線のレベルが上がりす
ぎれば、メモリセルにストレスを掛けすぎてしまうこと
になる。
ぎれば、メモリセルにストレスを掛けすぎてしまうこと
になる。
【０００８】例えば特開平６−７６５９９号公報には、
ＢＴ時同時に複数本のワード線を選択し全ワード線を選
択する時間を短縮し、バーンインテスト時間を短縮する
ための構成として、図８に示すような構成が提案されて
いる。行選択回路６２を、テスト行選択信号Φ１、Φ２
が非活性状態のときはアドレス信号ＡＤに従って複数の
ワード線のうち一本を選択する通常動作を行い、テスト
行選択信号Φ１、Φ２が活性状態のときは全ワード線か
ら切り離される回路とし、テスト行選択回路６３は、テ
スト行選択信号Φ１、Φ２に従って複数のワード線ＷＬ
１〜ＷＬ４のうちの少なくとも２本を同時に選択し、非
活性状態のときは全ワード線から切り離される。
ＢＴ時同時に複数本のワード線を選択し全ワード線を選
択する時間を短縮し、バーンインテスト時間を短縮する
ための構成として、図８に示すような構成が提案されて
いる。行選択回路６２を、テスト行選択信号Φ１、Φ２
が非活性状態のときはアドレス信号ＡＤに従って複数の
ワード線のうち一本を選択する通常動作を行い、テスト
行選択信号Φ１、Φ２が活性状態のときは全ワード線か
ら切り離される回路とし、テスト行選択回路６３は、テ
スト行選択信号Φ１、Φ２に従って複数のワード線ＷＬ
１〜ＷＬ４のうちの少なくとも２本を同時に選択し、非
活性状態のときは全ワード線から切り離される。
【０００９】電源電圧以上の電圧が得るための手段とし
て、Ｖｃｃ−Ｖｔ（但しＶｔはトランジスタのしきい値
電圧）のレベルにした節点の容量の対極を叩くことによ
って電源電圧以上のレベルを作っている。図９に昇圧回
路の一例を示す。図９において、１００、１０１、１０
２はコンデンサ、９０、９１、９２、９３、９４、９５
はインバータ、８８ａ、８８ｂ、８８ｃ、８８ｅはＮｃ
ｈトランジスタである。Ｆ１、Ｆ２は昇圧するタイミン
グを決める信号、Ｆ３はリセットを決める信号、ｇは昇
圧される節点を示している。
て、Ｖｃｃ−Ｖｔ（但しＶｔはトランジスタのしきい値
電圧）のレベルにした節点の容量の対極を叩くことによ
って電源電圧以上のレベルを作っている。図９に昇圧回
路の一例を示す。図９において、１００、１０１、１０
２はコンデンサ、９０、９１、９２、９３、９４、９５
はインバータ、８８ａ、８８ｂ、８８ｃ、８８ｅはＮｃ
ｈトランジスタである。Ｆ１、Ｆ２は昇圧するタイミン
グを決める信号、Ｆ３はリセットを決める信号、ｇは昇
圧される節点を示している。
【００１０】信号Ｆ１がＬｏｗになることによって、節
点ｃがＶｃｃ−Ｖｔ（ＶｔはＮ型トランジスタ８８ａの
しきい値電圧）のレベルとなり、次にＦ２がＨｉｇｈに
なることによって、容量１００の対極である節点ｃが叩
かれ、トランジスタ８８ｂがＯＮする。これによって、
ノードｅが充電されＶｃｃになる。さらにノードｅが叩
かれ、トランジスタ８８ｃをＯＮし、ノードｂを叩くこ
とによって、ノードｆを昇圧し、これを出力ノードｇに
伝える。
点ｃがＶｃｃ−Ｖｔ（ＶｔはＮ型トランジスタ８８ａの
しきい値電圧）のレベルとなり、次にＦ２がＨｉｇｈに
なることによって、容量１００の対極である節点ｃが叩
かれ、トランジスタ８８ｂがＯＮする。これによって、
ノードｅが充電されＶｃｃになる。さらにノードｅが叩
かれ、トランジスタ８８ｃをＯＮし、ノードｂを叩くこ
とによって、ノードｆを昇圧し、これを出力ノードｇに
伝える。
【００１１】
【発明が解決しようとする課題】図８に示した構成の上
記公報の半導体記憶装置においては、ワード線２本を選
択するものとしているが、この方法では、検知回路をも
たない昇圧回路で昇圧しているために、ワード線のレベ
ルが上がりすぎたり、またこれ以上のワード線を選択し
ようとすると、容量を大きくしなければならないので、
面積的にも不利であり容量の数を増やすのでなければ、
選択するワード線の本数に限界がある。
記公報の半導体記憶装置においては、ワード線２本を選
択するものとしているが、この方法では、検知回路をも
たない昇圧回路で昇圧しているために、ワード線のレベ
ルが上がりすぎたり、またこれ以上のワード線を選択し
ようとすると、容量を大きくしなければならないので、
面積的にも不利であり容量の数を増やすのでなければ、
選択するワード線の本数に限界がある。
【００１２】また例えば特開平７−２４４９９８号公報
に記載の構成では、電源電圧以上にすることは不可能で
ある。これを以下に説明する。
に記載の構成では、電源電圧以上にすることは不可能で
ある。これを以下に説明する。
【００１３】図６において、ＷＬ１〜ＷＬｎまでがワー
ド線である。Ｖｃｃは電源電圧、ＶｓｓはＧＮＤ、Ｖｘ
ｘはテスト時と通常動作時でレベルが異なるノードであ
る。Ｖｘｘはテスト時Ｖｄｄであり、通常時Ｖｓｓとな
っている。その制御は、信号ΦＴＥで行われる。また、
５５ａ、５６ａ、５７ａはＰｃｈトランジスタ、５５
ｂ、５６ｂ、５７ｂはＮｃｈトランジスタである。
ド線である。Ｖｃｃは電源電圧、ＶｓｓはＧＮＤ、Ｖｘ
ｘはテスト時と通常動作時でレベルが異なるノードであ
る。Ｖｘｘはテスト時Ｖｄｄであり、通常時Ｖｓｓとな
っている。その制御は、信号ΦＴＥで行われる。また、
５５ａ、５６ａ、５７ａはＰｃｈトランジスタ、５５
ｂ、５６ｂ、５７ｂはＮｃｈトランジスタである。
【００１４】まずＶｘｘであるが、トランジスタ５７ａ
がＰｃｈトランジスタであるため、そのゲート電圧を電
源電圧以上に昇圧する事なしにＶｘｘを電源以上にする
ことはできない。このため、上記特開平７−２４４９９
８号公報に記載の構成においては、ワード線ＷＬ１〜Ｗ
ｌｎを電源以上にすることは不可能である。また、もし
Ｖｘｘを電源以上にできたとしてもノードＮ１〜Ｎｎは
ここではＨレベルであり、ワード線ＷＬ１〜ＷＬｎを電
源以上にすることは不可能である。またノードＮ１〜Ｎ
ｎを電源以上にできたとしても、この場合ウエル、ゲー
ト全てにＶｃｃ以上の電圧を加えるのは、基板（ＳＵ
Ｂ）に高電圧が加わることになり、トランジスタにとっ
て好ましくない。
がＰｃｈトランジスタであるため、そのゲート電圧を電
源電圧以上に昇圧する事なしにＶｘｘを電源以上にする
ことはできない。このため、上記特開平７−２４４９９
８号公報に記載の構成においては、ワード線ＷＬ１〜Ｗ
ｌｎを電源以上にすることは不可能である。また、もし
Ｖｘｘを電源以上にできたとしてもノードＮ１〜Ｎｎは
ここではＨレベルであり、ワード線ＷＬ１〜ＷＬｎを電
源以上にすることは不可能である。またノードＮ１〜Ｎ
ｎを電源以上にできたとしても、この場合ウエル、ゲー
ト全てにＶｃｃ以上の電圧を加えるのは、基板（ＳＵ
Ｂ）に高電圧が加わることになり、トランジスタにとっ
て好ましくない。
【００１５】以上から、上記特開平７−２４４９９８号
公報では、ワード線全てを電源電圧以上に昇圧すること
は不可能であり、実現例を示すものではない。
公報では、ワード線全てを電源電圧以上に昇圧すること
は不可能であり、実現例を示すものではない。
【００１６】次にワード線を多数選択するがそのレベル
がＶｃｃまでしかでない例として特開平７−２８２５９
８号公報に記載の半導体記憶装置について説明する。な
お、上記公報には、全ワード線を一括選択して全メモリ
セルのゲート酸化膜に高電界を印加する擬似的なバーン
インを低消費電力で行うことができるようにした半導体
記憶装置の構成が提案されている。
がＶｃｃまでしかでない例として特開平７−２８２５９
８号公報に記載の半導体記憶装置について説明する。な
お、上記公報には、全ワード線を一括選択して全メモリ
セルのゲート酸化膜に高電界を印加する擬似的なバーン
インを低消費電力で行うことができるようにした半導体
記憶装置の構成が提案されている。
【００１７】図７において、ＤＷＬ００〜ＤＷＬｉ３
は、ＮｃｈトランジスタＱＮ００〜Ｑｎｉ３を選択する
信号でありテストモード時全てＨｉｇｈとなる。ＭＷ０
〜ＭＷｉはＮｃｈトランジスタＱ０〜Ｑｉ（図ではＱ０
のみが示されている）を選択する信号でありテスト時Ｈ
ｉｇｈになり、ＮｃｈトランジスタＱＮ００〜Ｑｎｉ３
のソース電位をＬｏｗに引き抜く。ＷＤ０〜ＷＤｉは選
択するところのワード線、ＩＮＶ０〜ＩＮＶｉはワード
線を駆動するためのインバータであり、テスト時にそれ
ぞれのワード線を駆動する。ＱＰ００〜ＱＰＢはＰｃｈ
トランジスタであり、テスト時ＯＦＦする。個々のワー
ド線は、それぞれを駆動するインバータによって駆動さ
れる。インバータに使用する電源はＶＣＣであり、電源
以上にすることはできない。
は、ＮｃｈトランジスタＱＮ００〜Ｑｎｉ３を選択する
信号でありテストモード時全てＨｉｇｈとなる。ＭＷ０
〜ＭＷｉはＮｃｈトランジスタＱ０〜Ｑｉ（図ではＱ０
のみが示されている）を選択する信号でありテスト時Ｈ
ｉｇｈになり、ＮｃｈトランジスタＱＮ００〜Ｑｎｉ３
のソース電位をＬｏｗに引き抜く。ＷＤ０〜ＷＤｉは選
択するところのワード線、ＩＮＶ０〜ＩＮＶｉはワード
線を駆動するためのインバータであり、テスト時にそれ
ぞれのワード線を駆動する。ＱＰ００〜ＱＰＢはＰｃｈ
トランジスタであり、テスト時ＯＦＦする。個々のワー
ド線は、それぞれを駆動するインバータによって駆動さ
れる。インバータに使用する電源はＶＣＣであり、電源
以上にすることはできない。
【００１８】このため、上記特開平７−２８２５９８号
公報においては、ＤＲＡＭにおける加速試験において電
源電圧以上の電圧でのセルトランジスタのスクリーニン
グを行うことはできない。
公報においては、ＤＲＡＭにおける加速試験において電
源電圧以上の電圧でのセルトランジスタのスクリーニン
グを行うことはできない。
【００１９】以上説明したように、上記従来技術では、
ワード線を実際に多重選択にして、ＢＴに効果的である
電源電圧にあげることができない、という問題点を有し
ている。
ワード線を実際に多重選択にして、ＢＴに効果的である
電源電圧にあげることができない、という問題点を有し
ている。
【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、可変である行選
択回路を有しＢＴ試験に要する電源電圧まで昇圧し、Ｂ
Ｔ選別工程に要する時間を短縮する半導体記憶装置を提
供することにある。
てなされたものであって、その目的は、可変である行選
択回路を有しＢＴ試験に要する電源電圧まで昇圧し、Ｂ
Ｔ選別工程に要する時間を短縮する半導体記憶装置を提
供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、複数のワード線とこれ
らワード線と絶縁された複数のデータ線との交差位置に
メモリセルが配置されてなるメモリセルアレイと、バー
ンインテスト時にワード線を通常時よりも多数を選択す
る行選択回路と、を有し、これら複数のワード線を駆動
する為の検知回路を備えた昇圧回路を用いてワード線を
複数選択昇圧し、通常時には、前記各ワード線を通常時
の行選択回路によって選択する、ことを特徴とする。
め、本発明の半導体記憶装置は、複数のワード線とこれ
らワード線と絶縁された複数のデータ線との交差位置に
メモリセルが配置されてなるメモリセルアレイと、バー
ンインテスト時にワード線を通常時よりも多数を選択す
る行選択回路と、を有し、これら複数のワード線を駆動
する為の検知回路を備えた昇圧回路を用いてワード線を
複数選択昇圧し、通常時には、前記各ワード線を通常時
の行選択回路によって選択する、ことを特徴とする。
【００２２】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の半導体記憶装置は、その好ましい実施の
形態において、ワード線選択のためのＮｃｈトランジス
タとワード線を実際に電源電圧以上に駆動するための駆
動回路と、を有する。
する。本発明の半導体記憶装置は、その好ましい実施の
形態において、ワード線選択のためのＮｃｈトランジス
タとワード線を実際に電源電圧以上に駆動するための駆
動回路と、を有する。
【００２３】本発明の実施の形態においては、バーンイ
ンテスト時、ワード線駆動回路の低位側のＮｃｈトラン
ジスタ（図１のＱ６０）のゲートに供給する電位（図１
のノードＮ００）を行選択回路部で引き抜き、高位側の
Ｎｃｈトランジスタ（図１のＱ５０）のゲートにＨｉｇ
ｈレベルを供給し昇圧回路（図１の１０３）から、複数
のワード線駆動部の高位側トランジスタを介して複数の
ワード線を昇圧レベルとする。
ンテスト時、ワード線駆動回路の低位側のＮｃｈトラン
ジスタ（図１のＱ６０）のゲートに供給する電位（図１
のノードＮ００）を行選択回路部で引き抜き、高位側の
Ｎｃｈトランジスタ（図１のＱ５０）のゲートにＨｉｇ
ｈレベルを供給し昇圧回路（図１の１０３）から、複数
のワード線駆動部の高位側トランジスタを介して複数の
ワード線を昇圧レベルとする。
【００２４】
【実施例】上記した本発明の実施の形態について更に詳
細に記すべく、本発明の実施例について以下に説明す
る。図１は、本発明の第一の実施例の回路構成を示す図
である。図１において、Ｑ００，Ｑ１０，Ｑ２０，Ｑ３
０，Ｑ４０，Ｑ５０，Ｑ６０はＮｃｈトランジスタ，Ｑ
７０はＰｃｈトランジスタ、Ｎ００，Ｎ１０，Ｎ２０は
節点（ノード）、１０３はブート（ＢＯＯＴ）回路であ
りワード線の昇圧回路、ＷＬ０〜ＷＬ２はワード線、Ｂ
Ｔはバーンインテスト時に選択される信号、Ａ２Ａ３，
Ａ４Ａ５，Ａ６Ａ７Ａ８はアドレス信号、ＩＮＶはイン
バータ回路、ＰＸ２はノードＮ００をプリチャージする
信号、ＶＣＣ２、ＶＣＣ３は昇圧された電源である。な
お、ワード線ＷＬ１、ＷＬ２に関するＸデコーダ１０
１′と駆動部１０２′、１０１″と１０２″の構成は、
ワード線ＷＬ０に関する回路ブロック１０１、１０２の
構成と同一とされている。
細に記すべく、本発明の実施例について以下に説明す
る。図１は、本発明の第一の実施例の回路構成を示す図
である。図１において、Ｑ００，Ｑ１０，Ｑ２０，Ｑ３
０，Ｑ４０，Ｑ５０，Ｑ６０はＮｃｈトランジスタ，Ｑ
７０はＰｃｈトランジスタ、Ｎ００，Ｎ１０，Ｎ２０は
節点（ノード）、１０３はブート（ＢＯＯＴ）回路であ
りワード線の昇圧回路、ＷＬ０〜ＷＬ２はワード線、Ｂ
Ｔはバーンインテスト時に選択される信号、Ａ２Ａ３，
Ａ４Ａ５，Ａ６Ａ７Ａ８はアドレス信号、ＩＮＶはイン
バータ回路、ＰＸ２はノードＮ００をプリチャージする
信号、ＶＣＣ２、ＶＣＣ３は昇圧された電源である。な
お、ワード線ＷＬ１、ＷＬ２に関するＸデコーダ１０
１′と駆動部１０２′、１０１″と１０２″の構成は、
ワード線ＷＬ０に関する回路ブロック１０１、１０２の
構成と同一とされている。
【００２５】通常動作時、信号線ＢＴはＬｏｗレベルで
あり、トランジスタＱ３０はオフしている。この時、ア
ドレス信号Ａ２Ａ３，Ａ４Ａ５，Ａ６Ａ７Ａ８がＨｉｇ
ｈになることによって、ノードＮ００がＧＮＤ（グラン
ド）電位に引かれる。その時、ノードＮ２０がＨｉｇｈ
になり、この時，ワード線はＷＬ０のみ選択される。
あり、トランジスタＱ３０はオフしている。この時、ア
ドレス信号Ａ２Ａ３，Ａ４Ａ５，Ａ６Ａ７Ａ８がＨｉｇ
ｈになることによって、ノードＮ００がＧＮＤ（グラン
ド）電位に引かれる。その時、ノードＮ２０がＨｉｇｈ
になり、この時，ワード線はＷＬ０のみ選択される。
【００２６】次にバーンインテスト時について説明す
る。バーンインテスト時は、信号ＢＴはＨｉｇｈとなり
選択される。この時、トランジスタＱ３０が導通し、節
点Ｎ００は、アドレス信号Ａ２Ａ３，Ａ４Ａ５，Ａ６Ａ
７Ａ８に関係なくＧＮＤに引かれる。その時、節点Ｎ２
０は、Ｈｉｇｈになりワード線ＷＬ０が選択される。そ
のとき検知回路をもった昇圧回路１０３（図４参照）よ
り、所定のレベルまで昇圧してワード線が選択駆動され
る。
る。バーンインテスト時は、信号ＢＴはＨｉｇｈとなり
選択される。この時、トランジスタＱ３０が導通し、節
点Ｎ００は、アドレス信号Ａ２Ａ３，Ａ４Ａ５，Ａ６Ａ
７Ａ８に関係なくＧＮＤに引かれる。その時、節点Ｎ２
０は、Ｈｉｇｈになりワード線ＷＬ０が選択される。そ
のとき検知回路をもった昇圧回路１０３（図４参照）よ
り、所定のレベルまで昇圧してワード線が選択駆動され
る。
【００２７】この時、ワード線はＷＬ０だけでなく、Ｗ
Ｌ１、ＷＬ２、…、ＷＬｎも選択される。
Ｌ１、ＷＬ２、…、ＷＬｎも選択される。
【００２８】また、通常バーンインテストの行われるテ
ストサイクルから考えて数１００ｎｓのレベルであるの
で、駆動回路１０３の容量が多少小さくても、数１０ｎ
ｓ待っていれば、昇圧回路１０３には検知回路を備えて
いるので、スクリーニングに必要とされるレベルまで昇
圧回路が動作し、このためＢＴ電圧まで達することが実
際にできる。
ストサイクルから考えて数１００ｎｓのレベルであるの
で、駆動回路１０３の容量が多少小さくても、数１０ｎ
ｓ待っていれば、昇圧回路１０３には検知回路を備えて
いるので、スクリーニングに必要とされるレベルまで昇
圧回路が動作し、このためＢＴ電圧まで達することが実
際にできる。
【００２９】したがって、要求されるテストのサイクル
とＢＴ負荷のかかる時間との関係で選択するワードの本
数を決めることができ、選択本数が可変であり、その点
でも従来例とは異なり実際的であるといえる。この場合
には、周辺回路にもストレスをかけすぎず、またワード
線にもストレスをかけすぎずに等しくストレスをかける
ことができる。
とＢＴ負荷のかかる時間との関係で選択するワードの本
数を決めることができ、選択本数が可変であり、その点
でも従来例とは異なり実際的であるといえる。この場合
には、周辺回路にもストレスをかけすぎず、またワード
線にもストレスをかけすぎずに等しくストレスをかける
ことができる。
【００３０】本発明の第二の実施例の構成について説明
する。図２、図３は、本発明の第二の実施例の構成を示
す図である。図３は、本実施例におけるプリデコーダー
回路の構成を示す図である。図３を参照すると、本実施
例においては、プリデコーダー回路にＢＴ信号が入力さ
れている。図３において、３００、３０１、３０２、３
０３はＮＡＮＤ回路であり、Ａｉ、Ａｊはアドレス信
号、ＡｉＡｊ、Ａ￣ｉＡｊ、ＡｉＡｊ￣、Ａ￣ｉ、Ａｊ
￣はそのデコード信号である。
する。図２、図３は、本発明の第二の実施例の構成を示
す図である。図３は、本実施例におけるプリデコーダー
回路の構成を示す図である。図３を参照すると、本実施
例においては、プリデコーダー回路にＢＴ信号が入力さ
れている。図３において、３００、３０１、３０２、３
０３はＮＡＮＤ回路であり、Ａｉ、Ａｊはアドレス信
号、ＡｉＡｊ、Ａ￣ｉＡｊ、ＡｉＡｊ￣、Ａ￣ｉ、Ａｊ
￣はそのデコード信号である。
【００３１】図３を参照すると、通常動作時は、信号Ｂ
ＴはＨｉｇｈであり、その時、Ａｉ，Ａｊの組み合わせ
によって、ＡｉＡｊ，Ａｉ￣Ａｊ，ＡｉＡｊ￣，Ａｉ￣
Ａｊ￣のうち一つだけＨｉｇｈになり選択される。ＢＴ
試験時には、ＢＴ信号がＬｏｗとなり、強制的にＡｉＡ
ｊ，Ａｉ￣Ａｊ，ＡｉＡｊ￣，Ａｉ￣Ａｊ￣が全てＨｉ
ｇｈになる。このため、ＢＴ試験時、図２の節点Ｎ１０
０はＧＮＤ電位して引き抜かれる。
ＴはＨｉｇｈであり、その時、Ａｉ，Ａｊの組み合わせ
によって、ＡｉＡｊ，Ａｉ￣Ａｊ，ＡｉＡｊ￣，Ａｉ￣
Ａｊ￣のうち一つだけＨｉｇｈになり選択される。ＢＴ
試験時には、ＢＴ信号がＬｏｗとなり、強制的にＡｉＡ
ｊ，Ａｉ￣Ａｊ，ＡｉＡｊ￣，Ａｉ￣Ａｊ￣が全てＨｉ
ｇｈになる。このため、ＢＴ試験時、図２の節点Ｎ１０
０はＧＮＤ電位して引き抜かれる。
【００３２】この時、ＢＴ信号を入れる信号の数によっ
て、同時に選択されるワード線の数を昇圧回路の実力に
よって調節できる。またリタンダンシー（冗長）ワード
についても、先の信号Ａｉ，Ａｊが両方ともＬｏｗにな
るときに選択される構成によって、ノーマルワードと同
等に扱うことができ、等しく選択することができる（図
５参照）。
て、同時に選択されるワード線の数を昇圧回路の実力に
よって調節できる。またリタンダンシー（冗長）ワード
についても、先の信号Ａｉ，Ａｊが両方ともＬｏｗにな
るときに選択される構成によって、ノーマルワードと同
等に扱うことができ、等しく選択することができる（図
５参照）。
【００３３】すなわち従来技術のように、１本のドライ
バーで１本のワード線を昇圧するのでなく、本実施例に
おいては、１つのドライバーで、複数のワード線を昇圧
するところが異なる。また従来技術では、ドライバーと
ワード線が１対１に対応しており、面積的にも不利であ
る。
バーで１本のワード線を昇圧するのでなく、本実施例に
おいては、１つのドライバーで、複数のワード線を昇圧
するところが異なる。また従来技術では、ドライバーと
ワード線が１対１に対応しており、面積的にも不利であ
る。
【００３４】図４に、上記第一、第二の実施例における
昇圧回路１０３の構成の一例を示す。図４を参照する
と、検知回路５０１と昇圧回路５０２からなり、Ａは活
性化信号、Ｂは昇圧回路５０２を動作スタートさせる信
号、Ｃは昇圧された信号であり、検知回路５０１にフィ
ードバックされている。昇圧出力を入力とする検知回路
５０１により、ＤＲＡＭのセルのストレス試験に必要な
レベルを確実に与えることができ、また周辺回路へ過度
のストレスが印加され良品を破壊してしまうことを回避
するものである。
昇圧回路１０３の構成の一例を示す。図４を参照する
と、検知回路５０１と昇圧回路５０２からなり、Ａは活
性化信号、Ｂは昇圧回路５０２を動作スタートさせる信
号、Ｃは昇圧された信号であり、検知回路５０１にフィ
ードバックされている。昇圧出力を入力とする検知回路
５０１により、ＤＲＡＭのセルのストレス試験に必要な
レベルを確実に与えることができ、また周辺回路へ過度
のストレスが印加され良品を破壊してしまうことを回避
するものである。
【００３５】上記した実施例によれば、バーンインテス
トにおいて通常動作時よりも多数のワード線を選択昇圧
することにより、ＢＴ時間を短縮する事が出来、選別コ
ストを下げることができる。例えば１ＫＲｅｆにした場
合、１／１０００にできる。
トにおいて通常動作時よりも多数のワード線を選択昇圧
することにより、ＢＴ時間を短縮する事が出来、選別コ
ストを下げることができる。例えば１ＫＲｅｆにした場
合、１／１０００にできる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
バーンインテストにおいて通常動作時よりも多数のワー
ド線を選択昇圧することにより、ＢＴ時間を短縮する事
が出来、選別コストを下げることができるという効果を
奏する。
バーンインテストにおいて通常動作時よりも多数のワー
ド線を選択昇圧することにより、ＢＴ時間を短縮する事
が出来、選別コストを下げることができるという効果を
奏する。
【図１】本発明の第一の実施例の構成を示す図である。
【図２】本発明の第二の実施例の構成を示す図である。
【図３】本発明の第二の実施例におけるプリデコーダー
の構成を示す図である。
の構成を示す図である。
【図４】本発明の第一、第二の実施例における昇圧回路
の構成を示す図である。
の構成を示す図である。
【図５】本発明の第二の実施例におけるプリデコーダー
の構成を示す図である。
の構成を示す図である。
【図６】従来技術の構成を示す図である。
【図７】従来技術の構成を示す図である。
【図８】従来技術の構成を示す図である。
【図９】従来技術の構成を示す図である。
【符号の説明】 Ｑ００，Ｑ１０，Ｑ２０，Ｑ３０，Ｑ４０，Ｑ５０，Ｑ
６０ Ｎｃｈトランジスタ Ｑ７０ Ｐｃｈトランジスタ ＩＮＶ インバータ Ｒｉ 駆動回路 ＷＬ０，ＷＬ１，ＷＬ２，ＷＬＮ ワード線 Ｎ００，Ｎ１０，Ｎ２０ 節点 ＢＴ テスト時選択される信号線 ＰＸ２ Ｎ００をプリチャージする信号 Ａ２Ａ３，ＡＡ４Ａ５，Ａ６Ａ７Ａ８ アドレス信号 ＰＸ２ 節点Ｎ００をプリチャージする信号 ＶＣＣ２，ＶＣＣ３ 昇圧された電源 ３００，３０１，３０２，３０３ ＮＡＮＤ回路 Ａｉ，Ａｊ アドレス信号 ＡｉＡｊ，Ａｉ￣Ａｊ，ＡｉＡｊ￣，Ａｉ￣Ａｊ￣ デ
コード信号 Ａ 活性化信号 Ｂ 昇圧回路を動作スタートさせる信号 Ｃ 昇圧された信号 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎｎ 節点 ５５ａ，５６ａ，５７ａ Ｐ−ｃｈトランジスタ ５５ｂ，５６ｂ，５７ｂ Ｎ−ｃｈトランジスタ Ｖｘｘ テスト時に昇圧される節点 ＩＮＶ０，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ
ー ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３ ワード線 ＱＰＢ００，ＱＰＢ０１，ＱＰＢ０２，ＱＰＢ０３，Ｑ
Ｐ００，ＱＰ０１，ＱＰ０２，ＱＰ０３ Ｐｃｈトラン
ジスタ Ｑ０，ＱＮ００，ＱＮ０１，ＱＮ０２，ＱＮ０３ Ｎｃ
ｈトランジスタ ＭＷ０，ＤＷＬ００，ＤＷＬ０１，ＤＷＬ０２，ＤＷＬ
０３ ワード線選択信号 Ｑｓ Ｎｃｈトランジスタ Ｃｓ コンデンサ ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，
ＭＣ２２，ＭＣ２３，ＭＣ２４ メモリーセル ＳＡ センスアンプ回路 ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ ワード線 ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２ デジット線 ＰＡ 行選択回路 ＡＤ アドレス信号 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ
９，Ｑ１０，Ｑ１１，Ｑ１２ Ｎｃｈトランジスタ １００，１０１，１０２ コンデンサ ９０，９１，９２，９３，９４，９５ インバータ ８８ａ，８８ｂ，８８ｃ，８８ｅ Ｎｃｈトランジスタ Ｆ１、Ｆ２ 昇圧するタイミングを決める信号 Ｆ３ リセットをきめる信号 ｇ 昇圧される節点
６０ Ｎｃｈトランジスタ Ｑ７０ Ｐｃｈトランジスタ ＩＮＶ インバータ Ｒｉ 駆動回路 ＷＬ０，ＷＬ１，ＷＬ２，ＷＬＮ ワード線 Ｎ００，Ｎ１０，Ｎ２０ 節点 ＢＴ テスト時選択される信号線 ＰＸ２ Ｎ００をプリチャージする信号 Ａ２Ａ３，ＡＡ４Ａ５，Ａ６Ａ７Ａ８ アドレス信号 ＰＸ２ 節点Ｎ００をプリチャージする信号 ＶＣＣ２，ＶＣＣ３ 昇圧された電源 ３００，３０１，３０２，３０３ ＮＡＮＤ回路 Ａｉ，Ａｊ アドレス信号 ＡｉＡｊ，Ａｉ￣Ａｊ，ＡｉＡｊ￣，Ａｉ￣Ａｊ￣ デ
コード信号 Ａ 活性化信号 Ｂ 昇圧回路を動作スタートさせる信号 Ｃ 昇圧された信号 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎｎ 節点 ５５ａ，５６ａ，５７ａ Ｐ−ｃｈトランジスタ ５５ｂ，５６ｂ，５７ｂ Ｎ−ｃｈトランジスタ Ｖｘｘ テスト時に昇圧される節点 ＩＮＶ０，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ
ー ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３ ワード線 ＱＰＢ００，ＱＰＢ０１，ＱＰＢ０２，ＱＰＢ０３，Ｑ
Ｐ００，ＱＰ０１，ＱＰ０２，ＱＰ０３ Ｐｃｈトラン
ジスタ Ｑ０，ＱＮ００，ＱＮ０１，ＱＮ０２，ＱＮ０３ Ｎｃ
ｈトランジスタ ＭＷ０，ＤＷＬ００，ＤＷＬ０１，ＤＷＬ０２，ＤＷＬ
０３ ワード線選択信号 Ｑｓ Ｎｃｈトランジスタ Ｃｓ コンデンサ ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，
ＭＣ２２，ＭＣ２３，ＭＣ２４ メモリーセル ＳＡ センスアンプ回路 ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ ワード線 ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２ デジット線 ＰＡ 行選択回路 ＡＤ アドレス信号 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ
９，Ｑ１０，Ｑ１１，Ｑ１２ Ｎｃｈトランジスタ １００，１０１，１０２ コンデンサ ９０，９１，９２，９３，９４，９５ インバータ ８８ａ，８８ｂ，８８ｃ，８８ｅ Ｎｃｈトランジスタ Ｆ１、Ｆ２ 昇圧するタイミングを決める信号 Ｆ３ リセットをきめる信号 ｇ 昇圧される節点
Claims (3)
- 【請求項１】複数のワード線とこれらワード線と絶縁さ
れた複数のデータ線との交差位置にメモリセルが配置さ
れてなるメモリセルアレイと、 バーンインテスト時に複数のワード線を同時にバーンイ
ンテスト試験に必要な電源電圧にまで昇圧回路により昇
圧駆動するワード線昇圧回路を有し、 行選択回路は、テスト時には、通常時よりも多数のワー
ド線を選択し、 前記昇圧回路の出力を検知する検知回路を備えたことを
特徴とする半導体記憶装置。 - 【請求項２】バーンインテスト時に、プッシュプル型の
ワード線駆動回路の低位側トランジスタのゲートに供給
する電位を行選択回路部で引き抜き、高位側トランジス
タをオンとして昇圧回路から複数のワード線駆動部の前
記高位側トランジスタを介して複数のワード線を昇圧レ
ベルに設定可能としたことを特徴とする半導体記憶装
置。 - 【請求項３】複数のワード線とこれらワード線と絶縁さ
れた複数のデータ線との交差位置にメモリセルが配置さ
れてなるメモリセルアレイと、 バーンインテスト時にワード線を通常時よりも多数を選
択する行選択回路と、 を有し、 検知回路を備えた昇圧回路を用いてワード線を複数選択
して昇圧し、 通常時には、前記各ワード線を通常時の行選択回路によ
って選択する、ことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215920A JPH1145598A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
| TW087111976A TW397985B (en) | 1997-07-25 | 1998-07-22 | Semiconductor memory device with aging detection function |
| DE19832960A DE19832960A1 (de) | 1997-07-25 | 1998-07-22 | Halbleiterspeichervorrichtung mit Einbrenntestfunktion |
| US09/120,507 US5936910A (en) | 1997-07-25 | 1998-07-23 | Semiconductor memory device having burn-in test function |
| KR1019980029902A KR100286913B1 (ko) | 1997-07-25 | 1998-07-24 | 번인 테스트 기능을 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215920A JPH1145598A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145598A true JPH1145598A (ja) | 1999-02-16 |
Family
ID=16680457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9215920A Pending JPH1145598A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5936910A (ja) |
| JP (1) | JPH1145598A (ja) |
| KR (1) | KR100286913B1 (ja) |
| DE (1) | DE19832960A1 (ja) |
| TW (1) | TW397985B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334532B1 (ko) * | 1999-04-03 | 2002-05-02 | 박종섭 | 워드라인 구동장치 |
| KR100348837B1 (ko) * | 1999-01-12 | 2002-08-17 | 닛본 덴기 가부시끼가이샤 | 패키징 이후의 번-인 테스트에 사용되는 파워 메이크업회로를 구비한 반도체 집적 회로 장치 및 테스트 방법 |
| JP2005257527A (ja) * | 2004-03-12 | 2005-09-22 | Denso Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933784A1 (en) * | 1997-12-31 | 1999-08-04 | STMicroelectronics S.r.l. | High voltage driver circuit for the decoding phase in multilevel non-volatile memory devices. |
| US6023434A (en) * | 1998-09-02 | 2000-02-08 | Micron Technology, Inc. | Method and apparatus for multiple row activation in memory devices |
| KR100577551B1 (ko) * | 1999-04-09 | 2006-05-08 | 삼성전자주식회사 | 반도체 메모리 장치 |
| JP2001216799A (ja) * | 1999-11-25 | 2001-08-10 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| DE10043218C2 (de) * | 2000-09-01 | 2003-04-24 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Alterungsbeschleunigung bei einem MRAM |
| KR100454251B1 (ko) * | 2002-03-11 | 2004-10-26 | 주식회사 하이닉스반도체 | 메모리 테스트 시간을 줄인 반도체 메모리 장치 |
| US7802141B2 (en) * | 2004-03-05 | 2010-09-21 | Denso Corporation | Semiconductor device having one-chip microcomputer and over-voltage application testing method |
| JP2007164922A (ja) * | 2005-12-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | デコーダ回路 |
| KR100825012B1 (ko) * | 2006-09-28 | 2008-04-24 | 주식회사 하이닉스반도체 | 저전력 소모를 위한 컬럼 디코더 |
| KR100873613B1 (ko) * | 2006-11-14 | 2008-12-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전압 생성 회로 및 방법 |
| US20090006179A1 (en) * | 2007-06-26 | 2009-01-01 | Ebay Inc. | Economic optimization for product search relevancy |
| WO2012114647A1 (ja) * | 2011-02-22 | 2012-08-30 | パナソニック株式会社 | ワード線起動回路、半導体記憶装置、および半導体集積回路 |
| US11769545B2 (en) * | 2021-10-12 | 2023-09-26 | Globalfoundries U.S. Inc. | Low-leakage row decoder and memory structure incorporating the low-leakage row decoder |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2972455B2 (ja) * | 1992-08-28 | 1999-11-08 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP3015652B2 (ja) * | 1994-03-03 | 2000-03-06 | 株式会社東芝 | 半導体メモリ装置 |
| JP3220326B2 (ja) * | 1994-04-07 | 2001-10-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3222684B2 (ja) * | 1994-04-20 | 2001-10-29 | 株式会社東芝 | 半導体記憶装置 |
| KR0119887B1 (ko) * | 1994-06-08 | 1997-10-30 | 김광호 | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 |
-
1997
- 1997-07-25 JP JP9215920A patent/JPH1145598A/ja active Pending
-
1998
- 1998-07-22 DE DE19832960A patent/DE19832960A1/de not_active Withdrawn
- 1998-07-22 TW TW087111976A patent/TW397985B/zh not_active IP Right Cessation
- 1998-07-23 US US09/120,507 patent/US5936910A/en not_active Expired - Lifetime
- 1998-07-24 KR KR1019980029902A patent/KR100286913B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348837B1 (ko) * | 1999-01-12 | 2002-08-17 | 닛본 덴기 가부시끼가이샤 | 패키징 이후의 번-인 테스트에 사용되는 파워 메이크업회로를 구비한 반도체 집적 회로 장치 및 테스트 방법 |
| KR100334532B1 (ko) * | 1999-04-03 | 2002-05-02 | 박종섭 | 워드라인 구동장치 |
| JP2005257527A (ja) * | 2004-03-12 | 2005-09-22 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19832960A1 (de) | 1999-02-04 |
| US5936910A (en) | 1999-08-10 |
| KR100286913B1 (ko) | 2001-04-16 |
| TW397985B (en) | 2000-07-11 |
| KR19990014168A (ko) | 1999-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |