WO2012114647A1 - ワード線起動回路、半導体記憶装置、および半導体集積回路 - Google Patents

ワード線起動回路、半導体記憶装置、および半導体集積回路 Download PDF

Info

Publication number
WO2012114647A1
WO2012114647A1 PCT/JP2012/000280 JP2012000280W WO2012114647A1 WO 2012114647 A1 WO2012114647 A1 WO 2012114647A1 JP 2012000280 W JP2012000280 W JP 2012000280W WO 2012114647 A1 WO2012114647 A1 WO 2012114647A1
Authority
WO
WIPO (PCT)
Prior art keywords
word line
signal
transistor
line activation
source
Prior art date
Application number
PCT/JP2012/000280
Other languages
English (en)
French (fr)
Inventor
忠司 新田
剛 小池
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2012800044259A priority Critical patent/CN103282964A/zh
Priority to JP2013500854A priority patent/JPWO2012114647A1/ja
Publication of WO2012114647A1 publication Critical patent/WO2012114647A1/ja
Priority to US13/946,850 priority patent/US20140056094A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a technique for operating a word line activation circuit that selects and activates a word line at high speed.
  • FIG. 15 is a diagram showing a circuit configuration example around the word line activation circuit of the semiconductor memory device disclosed in Patent Document 1.
  • the decode unit 10 as the word line activation circuit receives different address signals ADU0 to ADU3 and a word line activation signal WACTCLK [3: 0], and activates different word lines WL [3: 0].
  • Each decoding unit 10 has the same configuration.
  • the decoding unit 10 that activates the word line WL [0] includes the inverter 14 that activates the word line WL [0], the PMOS transistor 12 that holds the potential of the word line WL [0], and the address signal ADU0.
  • NMOS transistor 13 is precharged, and an NMOS transistor 13 is turned on / off by an address signal ADU0.
  • the word line activation signal WACTCLK [0] is input to the source of the NMOS transistor 13 and is connected via the NMOS transistor 13 to the intermediate signal MWL [0] that activates the word line.
  • the word line activation signal output circuit 25 is composed of two NMOS transistors 21 and 22 and an inverter 23.
  • the word line activation signal WACTCLK [0] is controlled by the NMOS transistors 21 and 22.
  • the NMOS transistor 21 is activated by an address signal AD
  • the NMOS transistor 22 is activated by an inverted signal of the address signal AD via an inverter 23.
  • a power supply control circuit 24 is connected to the source of the NMOS transistor 21.
  • the power supply control circuit 24 has a role of controlling the “H” level of the word line activation signal WACTCLK [0] to be lower than the power supply voltage.
  • Other word line activation signals WACTCLK [3: 1] are also output from the word line activation signal output circuit 25 having the same configuration to which an address different from the address signal AD is input, and are individually selected by the address.
  • FIG. 16 shows a timing chart of input / output signals in the circuit configuration of FIG. Initially, the address signal AD is “H”, and the word line activation signal WACTCLK [0] is set to “H” which is lower than the power supply voltage by the power supply control circuit 24. On the other hand, since the address signal ADU0 is “L”, the NMOS transistor 13 is turned off, the PMOS transistor 11 is turned on, the intermediate signal MWL [0] input to the inverter 14 becomes “H”, and the word line WL [0 ] Is “L”.
  • the word line WL [3: 0] is activated by the amplitude of the word line activation signal WACTCLK [3: 0], but the power supply control circuit 24 sets the word line activation signal WACTCLK [3: 0] to “H”.
  • the power supply control circuit 24 sets the word line activation signal WACTCLK [3: 0] to “H”.
  • the amplitude is reduced, whereby the word lines WL [3: 0] can be activated at high speed.
  • the power consumption of the semiconductor memory device can be reduced by keeping the “H” level lower than the power supply voltage.
  • the “H” level of the word line activation signal is made lower than the power supply voltage and the amplitude thereof is reduced, thereby realizing high-speed activation of the word line.
  • the present invention makes it possible to execute word line activation at high speed even in a case where the load of the word line activation signal increases, for example, in a semiconductor memory device that requires a large capacity and high-speed operation.
  • An object is to provide a word line activation circuit.
  • the word line activation circuit includes an output node that outputs a word line signal, a source that receives the word line activation signal, a drain that is connected to the output node, and a gate that is connected to the first node.
  • a first conductivity type first transistor for receiving an input signal; a source connected to a first power supply; a drain connected to the output node; and a second conductivity type for receiving a second input signal at a gate.
  • a third transistor of the first conductivity type having a source connected to the second power source and a drain connected to the source of the first transistor and receiving the second input signal at the gate. And a transistor.
  • the second input signal when the first input signal is at the first logic level (eg, “H”) and the first transistor is in the ON state, the second input signal is at the first logic level.
  • the second transistor When the second transistor is turned off, the output node is connected to the word line activation signal via the first transistor.
  • the word line activation signal changes to the second logic level (eg, “L”)
  • the word line signal changes to the second logic level.
  • the third transistor changes the word line activation signal to the second logic level (for example, to the ground voltage). ) Is assisted.
  • the source is connected to the first power supply
  • the drain is connected to the drain of the third transistor
  • the gate receives the second input signal.
  • the fourth transistor of the second conductivity type may be provided.
  • the second input signal becomes the second logic level, whereby the third transistor is turned off and the fourth transistor is turned on.
  • the fourth transistor assists the return of the word line activation signal to the first logic level (for example, precharge to the power supply voltage). Thereby, it is possible to shorten the time (cycle time) until the next operation is started.
  • the word line activation circuit has an output node that outputs a word line signal, a source that receives the word line activation signal, a drain that is connected to the output node, and a gate that is connected to the first node.
  • a first conductivity type first transistor for receiving an input signal; a source connected to a first power supply; a drain connected to the output node; and a second conductivity type for receiving a second input signal at a gate.
  • a first transistor of the first conductivity type having a source connected to the second power source and a drain connected to the source of the first transistor, and a source connected to the first power source. And the drain is connected to the gate of the third transistor, and the gate is connected to the source of the first transistor.
  • a fourth transistor of the serial second conductivity type Assume that a fourth transistor of the serial second conductivity type.
  • the second input signal when the first input signal is at the first logic level (eg, “H”) and the first transistor is in the ON state, the second input signal is at the first logic level.
  • the second transistor When the second transistor is turned off, the output node is connected to the word line activation signal via the first transistor.
  • the word line activation signal changes to the second logic level (eg, “L”)
  • the word line signal changes to the second logic level.
  • the fourth transistor since the word line activation signal is at the second logic level, the fourth transistor is turned on. For this reason, since the voltage of the first power supply is applied to the gate of the third transistor, the third transistor is turned on. become.
  • the third transistor assists the change of the word line activation signal to the second logic level (for example, discharge to the ground voltage).
  • the second logic level for example, discharge to the ground voltage.
  • a semiconductor memory device includes a word line activation circuit block including a predetermined number of word line activation circuits according to the first or second aspect, a part of an address signal, and a word line activation timing.
  • a word line activation circuit that generates and outputs the word line activation signal or its inverted signal and the second input signal or its inverted signal individually to the predetermined number of word line activation circuits.
  • a signal output block that is a signal.
  • a plurality of the word line activation circuit blocks are provided, and the remaining part of the address signal is input to select any one of the word line activation circuit blocks.
  • At least one address decoder for generating the address decode signal wherein each of the word line activation circuit blocks is supplied with a common signal as the first input signal to the predetermined number of word line activation circuits. It is preferable that the first input signal is activated when the word line activation circuit block is selected by a signal.
  • the circuit configuration of the word line activation circuit of the first and second aspects may be used as a semiconductor integrated circuit that activates a pulse signal by a pulse activation signal. Even in this case, the change of the pulse activation signal to the second logic level (for example, discharge to the ground voltage) is assisted by the third transistor. Thereby, the rounding of the signal amplitude due to the load applied to the pulse activation signal and the signal delay associated therewith can be improved. Therefore, the pulse signal can be raised at a high speed, and for example, the start-up of the subsequent circuit can be accelerated.
  • the change in the word line activation signal is assisted by the transistor in the word line activation circuit, the rounding of the signal amplitude due to the load applied to the word line activation signal and the signal delay associated therewith can be improved. Therefore, the activation of the word line can be speeded up, and the access time can be shortened.
  • the pulse signal can be raised at a high speed, and for example, the start-up of the subsequent circuit can be accelerated.
  • FIG. 1 is a schematic block diagram of a semiconductor memory device according to each embodiment.
  • FIG. 3 is a circuit configuration diagram of a row decoder control circuit according to the first embodiment. 1 is a circuit configuration diagram of a row decoder according to a first embodiment.
  • FIG. FIG. 2 is a circuit configuration diagram of a word line activation circuit according to the first embodiment. 3 is a timing chart showing an operation at the time of starting a word line in the first embodiment. It is a circuit block diagram of the word line starting circuit which concerns on 2nd Embodiment. 10 is a timing chart showing an operation at the time of activation of a word line in the second embodiment. It is a circuit block diagram of the modification of the word line starting circuit which concerns on 2nd Embodiment.
  • FIG. 1 is a block diagram schematically showing the semiconductor memory device according to the first embodiment.
  • a semiconductor memory device 100 includes a memory array 103, a row decoder 102 that activates a word line WL [63: 0] of the memory array 103, and a bit line BL [63: 0] from the memory array 103.
  • a data output circuit 104 that receives data, and a control circuit 101 that controls the row decoder 102 and the data output circuit 104 are provided.
  • the control circuit 101 has a row decoder control circuit 107.
  • the row decoder control circuit 107 receives the address signal AD [5: 0] and the clock signal CLK and generates a row decoder control signal SRD. Row decoder control signal SRD is applied to row decoder 102.
  • the control circuit 101 outputs a data output circuit control signal SDO to the data output circuit 104.
  • the row decoder 102 receives the row decoder control signal SRD supplied from the control circuit 101, selects any one of the word lines WL [63: 0], and starts up.
  • the memory array 103 outputs memory cell data from the bit lines BL [63: 0] in accordance with the activated word lines WL [63: 0].
  • the data output circuit 104 outputs the output data DO [63: 0] based on the memory cell data output from the bit line BL [63: 0] and the data output circuit control signal SDO given from the control circuit 101. Generate and output.
  • FIG. 2 is a diagram showing a circuit configuration of the row decoder control circuit 107 according to the present embodiment.
  • the row decoder control circuit 107 in FIG. 2 includes a word line activation signal output block 250 and two address decoders 252.
  • Address decode signals RAD32 [3: 0], RAD54 [ 3: 0], an inverted word line precharge signal NPCLK [3: 0] for precharging the potential of the word line, and a word line activation signal WACTCLK [3: 0] for controlling the activation timing of the word line are generated.
  • Each of the address decoders 252 includes two inverters 220, four NAND logic elements 221, and four inverters 222.
  • the address decoder 252 receives the address signals AD [5: 4] or AD [3: 2].
  • an address decode signal RAD54 [3: 0] or RAD32 [3: 0] is output.
  • Address decode signals RAD54 [3: 0] and RAD32 [3: 0] are used to select one of word line activation circuit blocks 300 to be described later.
  • the inverter 220 receives the address signal AD [5: 4] or AD [3: 2] and outputs the inverted address signal NAD [5: 4] or NAD [3: 2].
  • the four NAND logic elements 221 include either the address signal AD [5] and the inverted address signal NAD [5] and either the address signal AD [4] and the inverted address signal NAD [4] (or the address signal). Any of AD [3] and inverted address signal NAD [3] and address signal AD [2] and inverted address signal NAD [2] are input in different combinations.
  • the four inverters 222 respectively receive the outputs of the four NAND logic elements 221 and output the inverted signals as address decode signals RAD54 [3: 0] or RAD32 [3: 0].
  • the word line activation signal output block 250 includes two inverters 201 and four word line activation signal output circuits 251.
  • the word line activation signal output block 250 receives the address signal AD [1: 0] and the clock signal CLK as input,
  • the start signal WACTCLK [3: 0] and the inverted word line precharge signal NPCLK [3: 0] are output.
  • the inverted signal may be output instead of the word line activation signal WACTCLK, or the word line precharge signal PCLK [3: 0] may be output instead of the inverted word line precharge signal NPCLK.
  • the word line activation signal output circuit 251 includes NAND logic elements 202, 204, and 205 and inverters 203, 206, and 207, respectively.
  • the two inverters 201 respectively receive the address signals AD [1] and AD [0] and output inverted address signals NAD [1] and NAD [0].
  • the four word line activation signal output circuits 251 receive the clock signal CLK, respectively, one of the address signal AD [1] and the inverted address signal NAD [1], the address signal AD [0] and the inverted address signal. Any of NAD [0] is input in a different combination.
  • the four word line activation signal output circuits 251 output the word line activation signal WACTCLK [3: 0] and the inverted word line precharge signal NPCLK [3: 0].
  • the NAND logic element 202 includes any one of the address signal AD [1] and the inverted address signal NAD [1], and any of the address signal AD [0] and the inverted address signal NAD [0]. Heels are entered.
  • Inverter 203 receives the output of NAND logic element 202 as an input, and outputs its inverted signal as address decode signal PAD.
  • Each of the NAND logic elements 204 and 205 receives a clock signal CLK and an address decode signal PAD.
  • the output of the NAND logic element 204 is output as one of the word line activation signals WACTCLK [3: 0] via the inverters 206 and 207.
  • the output of the NAND logic element 205 is output as one of the inverted word line precharge signals NPCLK [3: 0].
  • FIG. 3 is a diagram showing a circuit configuration of the row decoder 102 according to the present embodiment.
  • the row decoder 102 of FIG. 3 includes 16 word line activation circuit blocks 300 that activate the word lines WL [63: 0] four by four.
  • One of the address decode signals RAD54 [3: 0] and one of the address decode signals RAD32 [3: 0] are input to each word line activation circuit block 300 in different combinations.
  • the inverted word line precharge signal NPCLK [3: 0] and the word line activation signal WACTCLK [3: 0] are input to each word line activation circuit block 300, respectively.
  • Each word line activation circuit block 300 includes four word line activation circuits 301, a NAND logic element 302, an inverter 303, and four inverters 304.
  • the NAND logic element 302 receives either the address decode signal RAD54 [3: 0] or the address decode signal RAD32 [3: 0] given to the word line activation circuit block 300 as an input.
  • the inverter 303 receives the output of the NAND logic element 302 and outputs address decode signals RAD [0] to [15].
  • the four inverters 304 each receive the inverted word line precharge signal NPCLK [3: 0] and output the word line precharge signal PCLK [3: 0].
  • word line activation circuits 301 receive address decoder signals RAD [0] to [15] as signals common to IN input terminals, and receive word line precharge signals PCLK [3: 0] at PCLK inputs, A word line activation signal WACTCLK [3: 0] is received at the WACTCLK input. Then, any one of the word lines WL [63: 0] is activated from the WL output.
  • the address decode signals RAD [0] to [15] are active when the word line activation circuit block 300 is selected by the address decode signals RAD54 [3: 0] and RAD32 [3: 0] (here, “ H ′′).
  • FIG. 4 is a diagram showing a circuit configuration of the word line activation circuit 301 according to the present embodiment.
  • the circuit shown in FIG. 4 receives a word line activation signal WACTCLK, an input signal IN (address decode signal RAD) as a first input signal, and a word line precharge signal PCLK as a second input signal, and outputs from an output node N1.
  • An intermediate signal (word line signal) MWL is output.
  • the word line WL is activated by the intermediate signal MWL.
  • the NMOS transistor 403 as the first transistor of the first conductivity type receives the word line activation signal WACTCLK at its source, has its drain connected to the output node N1, and receives the input signal IN at its gate.
  • the PMOS transistor 401 as the second transistor of the second conductivity type has a source connected to the first power supply that supplies the power supply voltage, a drain connected to the output node N1, and a gate connected to the word line pre- Receives charge signal PCLK.
  • the NMOS transistor 405 as a third transistor of the first conductivity type has a source connected to a second power supply that supplies a ground voltage, a drain connected to the source of the NMOS transistor 403, and a gate connected to a word Receives line precharge signal PCLK.
  • a PMOS transistor 402 for holding the potential of the word line WL, and an inverter 404 for receiving the word line signal MWL and driving the word line WL are provided. Note that the PMOS transistor 402 and the inverter 404 are not necessarily provided.
  • FIG. 5 is a timing chart showing signal waveforms when the word line is activated in the semiconductor memory device having the circuit configuration shown in FIGS.
  • the conventional signal waveform is shown with the broken line.
  • the address signals AD [1: 0] are all “L”. Since all the address signals AD [5: 2] are changed from “H” to “L”, both the address decode signals RAD54 [3: 0] and RAD32 [3: 0] are changed from “8h” to “1h”. To change. At this time, the address decode signal RAD [0] becomes “H”, and the input signal IN, that is, “H” is applied to the gate of the NMOS transistor 403 in the four word line activation circuits 301 that activate the word lines WL [3: 0]. Is given. In other word line activation circuits 301, the NMOS transistor 403 is off.
  • the word line activation signal WACTCLK [3: 0] is “H”
  • the word line precharge signal PCLK [3: Since 0] is “L”
  • the PMOS transistor 401 is on, so the intermediate signal MWL is “H”.
  • the word lines WL [3: 0] are all “L”.
  • the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the NMOS transistor 405 is off.
  • the word line precharge signal PCLK [0] changes from “L” to “H”. Therefore, in the word line activation circuit 301 that activates the word line WL [0], the PMOS transistor 401 is turned off, and the node N1 that outputs the intermediate signal MWL is connected to the word line activation signal WACTCLK [0] via the NMOS transistor 403. Connected. The NMOS transistor 405 is turned on. At the same time, the word line activation signal WACTCLK [0] changes from “H” to “L” while being affected by the wiring load.
  • the NMOS transistors 405 in all the word line activation circuits 301 connected to the word line precharge signal PCLK [0] are turned on, so that the word line activation signal WACTCLK [0] is discharged to “L”.
  • the word line activation signal WACTCLK [0] transitions to “L” at a higher speed than before, and the intermediate signal MWL becomes “L” at a higher speed than before.
  • the word line WL [0] is changed to the conventional level. It changes from “L” to “H” at a higher speed. Since the word line WL [0] becomes “H”, the PMOS transistor 402 is turned off in the word line activation circuit 301 that activates the word line WL [0].
  • the word line precharge signal PCLK [0] changes from “H” to “L”.
  • the PMOS transistor 401 is turned on, the intermediate signal MWL is precharged to “H”, and the word line WL [0] becomes “L”.
  • the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the NMOS transistor 405 is turned off.
  • the word line activation signal WACTCLK [0] is precharged from “L” to “H”.
  • the NMOS transistor 405 is turned off, the word line activation signal WACTCLK [0] is prevented from being precharged. There is no.
  • the word line activation signal WACTCLK [3: 0] is “H”
  • the word line precharge signal PCLK [3: Since 0] is “L”
  • the PMOS transistor 401 is on, so the intermediate signal MWL is “H”.
  • the word lines WL [63:60] are all “L”.
  • the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the NMOS transistor 405 is off.
  • the word line precharge signal PCLK [3] changes from “L” to “H”. Therefore, in the word line activation circuit 301 that activates the word line WL [63], the PMOS transistor 401 is turned off, and the node N1 that outputs the intermediate signal MWL is connected to the word line activation signal WACTCLK [3] via the NMOS transistor 403. Connected. The NMOS transistor 405 is turned on. At the same time, the word line activation signal WACTCK [3] changes from “H” to “L” while being affected by the wiring load.
  • the NMOS transistors 405 in all the word line activation circuits 301 to which the word line precharge signal PCLK [3] is connected are turned on, whereby the word line activation signal WACTCLK [3] is discharged to “L”.
  • the word line activation signal WACTCLK [3] transitions to “L” at a higher speed than before, and the intermediate signal MWL becomes “L” at a higher speed than before.
  • the word line WL [63] is changed to the conventional level. It changes from “L” to “H” at a higher speed. Since the word line WL [63] becomes “H”, the PMOS transistor 402 is turned off in the word line activation circuit 301 that activates the word line WL [63].
  • the word line precharge signal PCLK [3] changes from “H” to “L”.
  • the PMOS transistor 401 is turned on, the intermediate signal MWL is precharged to “H”, and the word line WL [63] becomes “L”.
  • the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the NMOS transistor 405 is turned off.
  • the word line activation signal WACTCUK [3] is precharged from “L” to “H”, but since the NMOS transistor 405 is off, the word line activation signal WACTCLK [3] is prevented from being precharged. There is no.
  • the NMOS transistor 405 that receives the word line precharge signal PCLK at the gate is provided between the source of the NMOS transistor 403 and the ground voltage power supply.
  • the NMOS transistor 405 is turned on by the word line precharge signal PCLK to assist the discharge of the word line activation signal WACTCLK to “L”. Therefore, the word line WL can be activated at a higher speed than in the prior art.
  • the word line activation signal can be discharged to the ground voltage at high speed without greatly increasing the circuit area. Therefore, the word line can be activated at high speed, and the access time of the semiconductor memory device can be shortened. Further, it is not necessary to adjust the wiring width of the word line activation signal, that is, to adjust the balance between the wiring capacitance and the wiring resistance so that the signal amplitude rounding is reduced.
  • the word line activation signal output block 250 corresponds to the four word line activation circuits 301 included in the word line activation circuit block 300 from the decode signal of the address signal AD [1: 0].
  • Inverted word line precharge signal PCLK [3: 0] is generated. That is, the word line activation signal output block 250 can individually select the word line precharge signals PCLK [3: 0], and as can be seen from FIG. 5, the word line precharge signals PCLK [3: 0]. Among them, only the signal corresponding to the word line activation circuit 301 selected by the word line activation signal WACTCLK [3: 0] is activated. Therefore, the discharge of the word line activation signal WACTCLK can be assisted only by the selected word line activation circuit 301 without affecting the non-selected word line activation signal.
  • each word line activation circuit 301 has a function of assisting discharge of the word line activation signal. Therefore, the number of word lines increases or decreases depending on the capacity of the semiconductor memory device, and the word line activation signal Even when the load applied to the memory cell increases or decreases, the ability to discharge the word line activation signal also increases or decreases in accordance with the increase or decrease of the number of word lines. For this reason, the signal delay improvement effect can be obtained with an optimum circuit area. As a result, it is possible to easily expand the capacity of the semiconductor memory device without adjusting the wiring width of the word line activation signal and by simply calculating the gate capacity without being aware of the increase or decrease in the number of word lines.
  • the configuration of the semiconductor memory device according to the second embodiment is the same as that of the first embodiment, as shown in FIGS. However, in this embodiment, the configuration of the word line activation circuit is different from that of the first embodiment.
  • FIG. 6 is a diagram showing a circuit configuration of the word line activation circuit 301A according to the present embodiment.
  • a PMOS transistor 501 is added.
  • the PMOS transistor 501 serving as the fourth transistor of the second conductivity type has a source connected to the first power supply for supplying the power supply voltage, a drain connected to the drain of the NMOS transistor 403, and a gate connected to the word Receives line precharge signal PCLK. That is, the PMOS transistor 501 receives the word line activation signal WACTCLK at its drain and is turned on / off by the word line precharge signal PCLK.
  • FIG. 7 shows signal waveforms when the word line is activated in the semiconductor memory device having the circuit configuration shown in FIGS. 1 to 3 and FIG.
  • the conventional signal waveform is shown with the broken line.
  • the word line precharge signal PCLK [0] changes from “L” to “H”. Therefore, in the word line activation circuit 301A that activates the word line WL [0], the PMOS transistor 401 is turned off, and the node N1 that outputs the intermediate signal MWL is connected to the word line activation signal WACTCLK [0] via the NMOS transistor 403. Connected. Further, the NMOS transistor 405 is turned on and the PMOS transistor 501 is turned off.
  • the word line activation signal WACTCLK [0] changes from “H” to “L” while being affected by the wiring load.
  • the NMOS transistors 405 in all the word line activation circuits 301A to which the word line precharge signal PCLK [0] is connected are turned on, whereby the word line activation signal WACTCLK [0] is discharged to “L”. Assisted.
  • the word line precharge signal PCLK [0] changes from “H” to “L”.
  • the PMOS transistor 401 is turned on, the intermediate signal MWL is precharged to “H”, and the word line WL [0] becomes “L”.
  • the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the NMOS transistor 405 is turned off and the PMOS transistor 501 is turned on.
  • the word line activation signal WACTCLK [0] is precharged from L ”to“ H ”while being affected by the wiring load.
  • the word line activation signal WACTCLK The precharge of [0] to “H” is assisted, and the precharge of the word line activation signal WACTCLK [0] is completed at a higher speed than in the prior art, and since the NMOS transistor 405 is off, the word line The precharge of the activation signal WACTCLK [0] is not prevented.
  • the word line precharge signal PCLK [3] changes from “L” to “H”. Therefore, in the word line activation circuit 301A that activates the word line WL [63], the PMOS transistor 401 is turned off, and the node N1 that outputs the intermediate signal MWL is connected to the word line activation signal WACTCLK [3] via the NMOS transistor 403. Connected. Also, the NMOS transistor 405 is turned on and the PMOS transistor 501 is turned on.
  • the word line activation signal WACTCK [3] changes from “H” to “L” while being affected by the wiring load.
  • the NMOS transistors 405 in all the word line activation circuits 301A to which the word line precharge signal PCLK [3] is connected are turned on, so that the word line activation signal WACTCLK [3] is discharged to “L”. Assisted.
  • the word line precharge signal PCLK [3] changes from “H” to “L”.
  • the PMOS transistor 401 is turned on, the intermediate signal MWL is precharged to “H”, and the word line WL [63] becomes “L”.
  • the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the NMOS transistor 405 is turned off and the PMOS transistor 501 is turned on.
  • the word line activation signal WACTCLK [3] is precharged from “L” to “H” while being affected by the wiring load.
  • the PMOS transistor 501 since the PMOS transistor 501 is on, the precharge of the word line start signal WACTCLK [3] to “H” is assisted, and the precharge of the word line start signal WACTCLK [3] is faster than before. Is completed. Further, since the NMOS transistor 405 is off, precharge of the word line activation signal WACTCLK [3] is not hindered.
  • the PMOS transistor 501 that receives the word line precharge signal PCLK at the gate is provided between the source of the NMOS transistor 403 and the power supply voltage power supply.
  • the PMOS transistor 501 is turned on by the word line precharge signal PCLK to assist the precharge of the word line activation signal WACTCLK to “H”.
  • the word line activation signal WACTCLK can be precharged faster than in the prior art.
  • the NMOS transistor 405 that receives the word line precharge signal PCLK at the gate is provided between the source of the NMOS transistor 403 and the ground voltage power supply, when the word line is activated, The NMOS transistor 405 can assist discharge of the word line activation signal WACTCLK to “L”. As a result, the word line WL can be activated at a higher speed than in the prior art.
  • the word line activation signal can be discharged to the ground voltage at high speed and can be precharged to the power supply voltage at high speed.
  • the access time of the semiconductor memory device can be shortened and the cycle time can be shortened.
  • it is not necessary to adjust the wiring width of the word line activation signal that is, to adjust the balance between the wiring capacitance and the wiring resistance so that the signal amplitude rounding is reduced.
  • the size of the buffer that drives the word line activation signal can be reduced, and the circuit area can be reduced.
  • the word line activation signal output block 250 corresponds to the four word line activation circuits 301A included in the word line activation circuit block 300 from the decode signal of the address signal AD [1: 0].
  • the word line activation signal WACTCLK [3: 0] and the inverted word line precharge signal PCLK [3: 0] are generated. That is, the word line activation signal output block 250 can individually select the word line precharge signals PCLK [3: 0], and as can be seen from FIG. 7, the word line precharge signals PCLK [3: 0]. Of these, only the signal corresponding to the word line activation circuit 301A selected by the word line activation signal WACTCLK [3: 0] is activated. Therefore, the discharge and precharge of the word line activation signal WACTCLK can be assisted only by the selected word line activation circuit 301A without affecting the unselected word line activation signal.
  • each word line activation circuit 301A has a function of assisting discharge and precharge of the word line activation signal, so that the number of word lines increases or decreases according to the capacity of the semiconductor memory device. Even when the load applied to the line activation signal increases or decreases, the ability to discharge and precharge the word line activation signal also increases or decreases in accordance with the increase or decrease of the number of word lines. For this reason, the signal delay improvement effect can be obtained with an optimum circuit area. As a result, it is possible to easily expand the capacity of the semiconductor memory device without adjusting the wiring width of the word line activation signal and by simply calculating the gate capacity without being aware of the increase or decrease in the number of word lines.
  • the word line activation signal WACTCLK can be precharged to “H”, and the word line activation signal WACTCLK can be precharged at a higher speed than in the prior art.
  • the configuration of the semiconductor memory device according to the third embodiment is almost the same as that of the first embodiment, but the configuration of the word line activation signal output circuit in the row decoder control circuit and the configuration of the word line activation circuit are different. Is different.
  • FIG. 9 is a diagram showing a circuit configuration of the row decoder control circuit 107A according to the present embodiment.
  • the row decoder control circuit 107A in FIG. 9 includes a word line activation signal output block 750 and two address decoders 252.
  • Address decode signals RAD32 [3: 0], RAD54 [ 3: 0], an inverted word line precharge signal NPCLK [3: 0] for precharging the potential of the word line, and a word line activation signal WACTCLK [3: 0] for controlling the activation timing of the word line are generated.
  • the configuration of the address decoder 252 is the same as that shown in FIG.
  • the word line activation signal output block 750 includes two inverters 201 and four word line activation signal output circuits 751, and receives the address signal AD [1: 0] and the clock signal CLK as input, The start signal WACTCLK [3: 0] and the inverted word line precharge signal NPCLK [3: 0] are output. Note that the inverted signal may be output instead of the word line activation signal WACTCLK, or the word line precharge signal PCLK [3: 0] may be output instead of the inverted word line precharge signal NPCLK.
  • Each of the word line activation signal output circuits 751 includes NAND logic elements 202 and 204 and inverters 203, 206, 207, and 755.
  • the two inverters 201 respectively receive the address signals AD [1] and AD [0] and output inverted address signals NAD [1] and NAD [0].
  • the four word line activation signal output circuits 751 receive the clock signal CLK, respectively, one of the address signal AD [1] and the inverted address signal NAD [1], the address signal AD [0] and the inverted address signal. Any of NAD [0] is input in a different combination. Then, the four word line activation signal output circuits 751 output the word line activation signal WACTCLK [3: 0] and the inverted word line precharge signal NPCLK [3: 0].
  • the NAND logic element 202 includes any one of the address signal AD [1] and the inverted address signal NAD [1], and any one of the address signal AD [0] and the inverted address signal NAD [0]. Heels are entered.
  • Inverter 203 receives the output of NAND logic element 202 as an input, and outputs its inverted signal as address decode signal PAD.
  • the NAND logic element 204 receives the clock signal CLK and the address decode signal PAD, and the output is output as one of the word line activation signals WACTCLK [3: 0] via the inverters 206 and 207.
  • the inverter 755 receives the clock signal CLK and outputs the inverted signal as one of the inverted word line precharge signals NPCLK [3: 0].
  • the row decoder control circuit 107A of FIG. 9 outputs the same signal, that is, an inverted signal of the clock signal CLK, as the inverted word line precharge signal NPCLK [3: 0].
  • the inverted word line precharge signal NPCLK [3: 0] is described as four separate signals, but may be commonly input to all word line activation circuits as one signal.
  • FIG. 10 is a diagram showing a circuit configuration of the word line activation circuit 301B according to the present embodiment. Similar to the circuit shown in FIG. 4, the circuit shown in FIG. 10 receives the word line activation signal WACTCLK, the input signal IN as the first input signal, and the word line precharge signal PCLK as the second input signal, and outputs them. An intermediate signal (word line signal) MWL is output from the node N1. The word line WL is activated by the intermediate signal MWL.
  • the NMOS transistor 403 as the first transistor of the first conductivity type receives the word line activation signal WACTCLK at its source, has its drain connected to the output node N1, and receives the input signal IN at its gate.
  • the PMOS transistor 401 as the second transistor of the second conductivity type has a source connected to the first power supply that supplies the power supply voltage, a drain connected to the output node N1, and a gate connected to the word line pre- Receives charge signal PCLK.
  • the NMOS transistor 704 as the third transistor of the first conductivity type has a source connected to a second power supply that supplies a ground voltage, and a drain connected to the source of the NMOS transistor 403.
  • the PMOS transistor 701 as the fourth transistor of the second conductivity type has a source connected to the first power supply, a drain connected to the gate of the NMOS transistor 704, and a gate connected to the source of the NMOS transistor 403. It is connected.
  • the PMOS transistor 701 is turned on / off by the word line activation signal WACTCLK.
  • the inverter 703 receives the word line precharge signal PCLK and outputs an inverted signal thereof.
  • the NMOS transistor 702 as the fifth transistor of the first conductivity type has a source connected to the second power supply that supplies the ground voltage, a drain connected to the drain of the PMOS transistor 701, and an inverter connected to the gate. The inverted signal output from 703 is received. Note that the inverter 703 and the NMOS transistor 702 may be omitted.
  • a PMOS transistor 402 for holding the potential of the word line WL, and an inverter 404 for receiving the word line signal MWL and driving the word line WL are provided. Note that the PMOS transistor 402 and the inverter 404 are not necessarily provided.
  • FIG. 11 is a timing chart showing signal waveforms at the time of activation of the word lines in the semiconductor memory device having the circuit configuration shown in FIG. 1, FIG. 3, FIG. 9 and FIG.
  • the conventional signal waveform is shown with the broken line.
  • the address signals AD [1: 0] are all “L”. Since all the address signals AD [5: 2] are changed from “H” to “L”, both the address decode signals RAD54 [3: 0] and RAD32 [3: 0] are changed from “8h” to “1h”. To change. At this time, the address decode signal RAD [0] becomes “H”, and the input signal IN, that is, “H” is applied to the gate of the NMOS transistor 403 in the four word line activation circuits 301B that activate the word lines WL [3: 0]. Is given. In the other word line activation circuit 301B, the NMOS transistor 403 is off.
  • the word line activation signal WACTCLK [3: 0] is “H” and the word line precharge signal PCLK [3: Since 0] is “L”, the PMOS transistor 401 is on, so the intermediate signal MWL is “H”. As a result, the word lines WL [3: 0] are all “L”. The PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”. At this time, since the PMOS transistor 701 is off and the NMOS transistor 702 is on, “L” is applied to the gate of the NMOS transistor 704 and the NMOS transistor 704 is off.
  • the word line precharge signal PCLK [3: 0] changes from “L” to “H”. Therefore, in the word line activation circuit 301B that activates the word line WL [3: 0], the PMOS transistor 401 and the NMOS transistor 702 are turned off. In the word line activation circuit 301B that activates the word line WL [0], the node N1 that outputs the intermediate signal MWL is connected to the word line activation signal WACTCLK [0] via the NMOS transistor 403.
  • the word line activation signal WACTCLK [0] changes from “H” to “L” while being affected by the wiring load.
  • the potential of the word line activation signal WACTCLK [0] falls to a level at which the PMOS transistor 701 is turned on
  • the PMOS transistor 701 is turned on, so that “H” is given to the gate of the NMOS transistor 704. Turn on. That is, when the NMOS transistors 704 in all the word line activation circuits 301B to which the word line activation signal WACTCLK [0] is connected are turned on, the discharge of the word line activation signal WACTCLK [0] to “L” is assisted.
  • the word line activation signal WACTCLK [0] transitions to “L” at a higher speed than before, and the intermediate signal MWL becomes “L” at a higher speed than before.
  • the word line WL [0] is changed to the conventional level. It changes from “L” to “H” at a higher speed. Since the word line WL [0] becomes “H”, the PMOS transistor 402 is turned off in the word line activation circuit 301B that activates the word line WL [0].
  • the word line precharge signal PCLK [3: 0] changes from “H” to “L”.
  • the NMOS transistor 702 is turned on and the PMOS transistor 401 is turned on, so that the intermediate signal MWL is precharged to “H”.
  • the word line WL [0] becomes “L”. Since the word line WL [0] is “L”, the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the word line activation signal WACTCLK [0] is precharged from “L” to “H”.
  • the NMOS transistor 702 is turned on, so that the NMOS transistor 704 is turned off. Therefore, the NMOS transistor 704 does not prevent the precharge of the word line activation signal WACTCLK [0].
  • the word line activation signal WACTCLK [3: 0] is “H”
  • the word line precharge signal PCLK [3: Since 0] is “L”
  • the PMOS transistor 401 is on, so the intermediate signal MWL is “H”.
  • the word lines WL [63:60] are all “L”.
  • the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • “L” is applied to the gate of the NMOS transistor 704 and the NMOS transistor 704 is off.
  • the word line precharge signal PCLK [3: 0] changes from “L” to “H”. Therefore, in the word line activation circuit 301B that activates the word line WL [63:60], the PMOS transistor 401 and the NMOS transistor 702 are turned off. In the word line activation circuit 301B that activates the word line WL [63], the node N1 that outputs the intermediate signal MWL is connected to the word line activation signal WACTCLK [3] via the NMOS transistor 403.
  • the word line activation signal WACTCLK [3] changes from “H” to “L” while being affected by the wiring load.
  • the potential of the word line activation signal WACTCLK [3] drops to a level at which the PMOS transistor 701 is turned on
  • the PMOS transistor 701 is turned on, so that “H” is given to the gate of the NMOS transistor 704. Turn on. That is, when the NMOS transistors 704 in all the word line activation circuits 301B to which the word line activation signal WACTCLK [3] is connected are turned on, discharge of the word line activation signal WACTCLK [3] to “L” is assisted.
  • the word line activation signal WACTCLK [3] transitions to “L” at a higher speed than before, and the intermediate signal MWL becomes “L” at a higher speed than before.
  • the word line WL [63] is changed to the conventional level. It changes from “L” to “H” at a higher speed. Since the word line WL [63] becomes “H”, the PMOS transistor 402 is turned off in the word line activation circuit 301B that activates the word line WL [63].
  • the word line precharge signal PCLK [3: 0] changes from “H” to “L”.
  • the word line activation circuit 301B that activates the word line WL [63:60] the NMOS transistor 702 is turned on and the PMOS transistor 401 is turned on, so that the intermediate signal MWL is precharged to “H”.
  • the word line WL [63] becomes “L”. Since the word line WL [63] is “L”, the PMOS transistor 402 is turned on, and the intermediate signal MWL holds “H”.
  • the word line activation signal WACTCLK [3] is precharged from “L” to “H”.
  • the NMOS transistor 702 is turned on, so that the NMOS transistor 704 is turned off. Therefore, the NMOS transistor 704 does not prevent the precharge of the word line activation signal WACTCLK [3].
  • the NMOS transistor 704 is provided between the source of the NMOS transistor 403 and the ground voltage power supply.
  • the NMOS transistor 704 is turned on / off by the word line precharge signal PCLK and the word line activation signal WACTCLK.
  • the NMOS transistor 704 can assist the discharge of the word line activation signal WACTCLK to “L”. Therefore, the word line WL can be activated at a higher speed than in the prior art.
  • the word line activation signal can be discharged to the ground voltage at high speed without greatly increasing the circuit area. Therefore, the word line can be activated at high speed, and the access time of the semiconductor memory device can be shortened. Further, it is not necessary to adjust the wiring width of the word line activation signal, that is, to adjust the balance between the wiring capacitance and the wiring resistance so that the signal amplitude rounding is reduced.
  • the signal waveform in which the input signal IN changes faster than the word line precharge signal PCLK is shown as an example, but for example, the change timing of the input signal IN and the word line precharge signal PCLK. May be the same.
  • the input signal IN is determined before the word line activation signal WACTCLK changes from “H” to “L” and before the word line precharge signal PCLK changes from “L” to “H”, the input signal IN is determined before the word line activation signal WACTCLK changes from “H” to “L” and before the word line precharge signal PCLK changes from “L” to “H”, the input signal IN is determined before the word line activation signal WACTCLK changes from “H” to “L” and before the word line precharge signal PCLK changes from “L” to “H”, the input signal IN is determined before the word line activation signal WACTCLK changes from “H” to “L” and before the word line precharge signal PCLK changes from “L” to “H”, the input signal IN is determined before the word line activation signal WACTCLK changes
  • the word line activation circuit in each of the embodiments described above receives two input signals of the input signal IN and the word line precharge signal PCLK as input signals other than the word line activation signal WACTCLK. These two signals may be common signals.
  • FIG. 12 is a diagram showing a modification of the word line activation circuit 301 of FIG. 4, in which the word line precharge signal PCLK is not input, and the input signal IN is the PMOS transistor 401, NMOS transistor 403, and NMOS. Commonly supplied to the gates of the transistors 501.
  • the word line activation circuit 301A in FIG. 6 and the word line activation circuit 301B in FIG. 10 may be modified in the same manner as in FIG.
  • FIG. 13 is a diagram showing a circuit configuration in which the PMOS transistor and the NMOS transistor are interchanged, and the power supply voltage power supply and the ground voltage power supply are interchanged in the word line activation circuit 301 of FIG.
  • FIG. 14 is a diagram showing a circuit configuration in which the PMOS transistor and the NMOS transistor are interchanged, and the power supply voltage power supply and the ground voltage power supply are interchanged in the word line activation circuit 301B of FIG.
  • the active / inactive logic of each signal is opposite to that of the above-described embodiments.
  • each transistor may be configured by a combination of a plurality of transistors.
  • the transistor 405 is arranged between the second power source and the source of the transistor 403 in series or in parallel, or in a form in which series and parallel are mixed. May be constituted by a plurality of transistors each receiving the word line precharge signal PCLK.
  • the transistor 704 is arranged between the second power source and the source of the transistor 403 in series or in parallel, or in a form in which series and parallel are mixed, and the gate May be composed of a plurality of transistors each connected to the drain of the transistor 701.
  • the address signal AD is 6 bits for the sake of simplification.
  • the present invention is not limited to this, and it is sufficient that the word line WL can be selected by the address decode signal RAD.
  • the number of word lines WL and bit lines BL and the number of output data DO are not limited to those shown here.
  • a bit line NBL having the opposite logic may be output.
  • each address decoder 252 has a circuit configuration for generating a 4-bit address decode signal RAD from a 2-bit address signal AD.
  • the number and the number of address decode signals to be output are not limited to this.
  • the number of address decoders 252 is two, the number is not limited to this, and may be one or more. That is, it may be appropriately increased or decreased according to the input address signal AD.
  • two bits of AD [1: 0] are input to the word line activation signal output blocks 250 and 750 as a part of the address signal AD.
  • the number of bits of the address signal AD input to the blocks 250 and 750 is not limited to this.
  • the configuration in which the word line activation circuit can be activated at high speed by the word line activation circuit in the semiconductor memory device has been described.
  • the circuit configuration of the word line activation circuit shown in each of the above embodiments is not limited to the use for driving the word line in the semiconductor memory device as described here, and can be applied to other uses. Is possible. That is, by using the circuit configuration described above as a semiconductor integrated circuit that outputs a pulse signal MWL for controlling a subsequent circuit from the output node N1 when the pulse drive signal WACTCLK becomes active, the pulse signal MWL can be launched at high speed. As a result, for example, it is possible to speed up the activation of the subsequent circuit.
  • the semiconductor memory device in the semiconductor memory device, it is possible to speed up the activation of the word line without being limited to the type or structure of the semiconductor memory element.
  • Word line activation signal output block 252 Address decoder 300 Word line activation circuit blocks 301, 301A, 301B Word line activation circuit 401 Second transistor 403 First transistor 405 Third transistor 501 Fourth transistor 701 Fourth transistor 702 Fifth Transistor 703 Inverter 704 Third transistor N1 Output node AD Address signal CLK Clock signal IN Input signal (first input signal) MWL Word line signal NPCLK Inverted word line precharge signal PCLK Word line precharge signal (second input signal) RAD32, RAD54 Address decode signal WACTCLK Word line start signal WL Word line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

　信号（ＩＮ）が"Ｈ"でＮＭＯＳトランジスタ（４０３）がオン状態のとき、信号（ＰＣＬＫ）が"Ｈ"になりＰＭＯＳトランジスタ（４０１）がオフ状態になると、出力ノード（Ｎ１）がＮＭＯＳトランジスタ（４０３）を介してワード線起動信号（ＷＡＣＴＣＬＫ）に接続された状態になる。ワード線起動信号（ＷＡＣＴＣＬＫ）が"Ｌ"に変化すると、ワード線信号（ＭＷＬ）が"Ｌ"に変化する。信号（ＰＣＬＫ）が"Ｈ"でＮＭＯＳトランジスタ（４０５）がオン状態なので、このＮＭＯＳトランジスタ（４０５）によって、ワード線起動信号（ＷＡＣＴＣＬＫ）の接地電圧へのディスチャージがアシストされる。

Description

ワード線起動回路、半導体記憶装置、および半導体集積回路
　本発明は、半導体記憶装置に関するものであり、特に、ワード線を選択し起動するワード線起動回路を高速に動作させる技術に関するものである。
　図１５は特許文献１に開示された、半導体記憶装置のワード線起動回路周辺の回路構成例を示す図である。図１５において、ワード線起動回路としてのデコード部１０は、それぞれ異なるアドレス信号ＡＤＵ０～３、およびワード線起動信号ＷＡＣＴＣＬＫ［３：０］が入力され、それぞれ異なるワード線ＷＬ［３：０］を起動する。各デコード部１０は同様の構成からなる。例えばワード線ＷＬ［０］を起動するデコード部１０は、ワード線ＷＬ［０］を起動するインバータ１４、ワード線ＷＬ［０］の電位を保持するＰＭＯＳトランジスタ１２、アドレス信号ＡＤＵ０によってワード線ＷＬ［０］をプレチャージするＰＭＯＳトランジスタ１１、及びアドレス信号ＡＤＵ０によってオン・オフするＮＭＯＳトランジスタ１３によって構成される。ワード線起動信号ＷＡＣＴＣＬＫ［０］は、ＮＭＯＳトランジスタ１３のソースに入力され、ＮＭＯＳトランジスタ１３を介して、ワード線を起動する中間信号ＭＷＬ［０］に接続される。
　ワード線起動信号出力回路２５は、２個のＮＭＯＳトランジスタ２１，２２、およびインバータ２３によって構成されている。ワード線起動信号ＷＡＣＴＣＬＫ［０］はＮＭＯＳトランジスタ２１，２２によって制御される。ＮＭＯＳトランジスタ２１はアドレス信号ＡＤによって、また、ＮＭＯＳトランジスタ２２はインバータ２３を介したアドレス信号ＡＤの反転信号によって起動される。ＮＭＯＳトランジスタ２１のソースには電源制御回路２４が接続されている。電源制御回路２４は、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｈ”レベルを電源電圧よりも低く制御する役割を持つ。他のワード線起動信号ＷＡＣＴＣＬＫ［３：１］も、アドレス信号ＡＤとは異なるアドレスが入力された同一構成のワード線起動信号出力回路２５から出力され、それぞれアドレスによって個別に選択される。
　図１６は図１５の回路構成における入出力信号のタイミングチャートを示している。最初、アドレス信号ＡＤは“Ｈ”であり、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、電源制御回路２４によって電源電圧よりも低いレベルの“Ｈ”になっている。一方、アドレス信号ＡＤＵ０が“Ｌ”であるため、ＮＭＯＳトランジスタ１３がオフ、ＰＭＯＳトランジスタ１１がオンし、インバータ１４に入力される中間信号ＭＷＬ［０］が“Ｈ”になり、ワード線ＷＬ［０］が“Ｌ”になっている。
　アドレス信号ＡＤＵ０が“Ｌ”から“Ｈ”になると、ＮＭＯＳトランジスタ１３がオン、ＰＭＯＳトランジスタがオフする。一方、アドレス信号ＡＤが“Ｈ”から“Ｌ”になると、ワード線起動信号ＷＡＣＴＣＬＫ［０］が“Ｌ”になり、中間信号ＭＷＬ［０］が“Ｌ”になり、ワード線ＷＬ［０］が“Ｈ”になる。
　次に、アドレス信号ＡＤＵ０が“Ｈ”から“Ｌ”になることによって、中間信号ＭＷＬ［０］が“Ｈ”になり、ワード線ＷＬ［０］が“Ｌ”にプレチャージされる。また、アドレス信号ＡＤが“Ｌ”から“Ｈ”になることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］が電源電圧よりも低いレベルの“Ｈ”になる。
　以上のように、ワード線ＷＬ［３：０］はワード線起動信号ＷＡＣＴＣＬＫ［３：０］の振幅によって起動するが、電源制御回路２４によってワード線起動信号ＷＡＣＴＣＬＫ［３：０］の“Ｈ”レベルを電源電圧よりも低くすることによって、その振幅を小さくし、これにより、ワード線ＷＬ［３：０］を高速起動することができる。また“Ｈ”レベルを電源電圧よりも低く抑えることによって、半導体記憶装置の低消費電力化が実現される。
特開２００７－１６４９２２号公報
　特許文献１の構成では、ワード線起動信号の“Ｈ”レベルを電源電圧よりも低くし、その振幅を小さくすることによって、ワード線の高速起動を実現している。
　しかしながら、半導体記憶装置の大容量化に伴い、ワード線の本数が増えた場合には、ワード線起動信号１本当たりに接続されるワード線起動回路の個数が増え、また、ワード線起動信号の配線が長くなる。このため、ワード線起動信号の負荷が増えることになり、これによりワード線起動信号の振幅がなまり、ワード線の起動が遅くなる、という問題が生じる。ワード線の起動が遅くなると、要望されるデータ出力までの時間（アクセスタイム）を満たせなくなる可能性が高くなり、好ましくない。
　また、ワード線起動信号がなまってもワード線を起動するのに十分なワード線起動信号の振幅を得るために、ワード線起動信号の起動時間を延ばした場合には、要望される動作周波数（サイクルタイム）を満たせなくなる、という問題が生じる。
　前記の問題に鑑み、本発明は、大容量かつ高速動作が求められる半導体記憶装置において、例えばワード線起動信号の負荷が増えた場合であっても、ワード線の起動を高速に実行可能にするワード線起動回路を提供することを目的とする。
　本発明の第１態様では、ワード線起動回路は、ワード線信号を出力する出力ノードと、ソースにワード線起動信号を受けるとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける第１導電型の第１トランジスタと、ソースが第１電源と接続されているとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける第２導電型の第２トランジスタと、ソースが第２電源と接続されているとともにドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける前記第１導電型の第３トランジスタとを備えているものとする。
　この第１態様によると、第１の入力信号が第１論理レベル（例えば“Ｈ”）になり第１トランジスタがオン状態である場合において、第２の入力信号が第１論理レベルになることによって第２トランジスタがオフ状態になると、出力ノードが第１トランジスタを介してワード線起動信号に接続された状態になる。この状態で、ワード線起動信号が第２論理レベル（例えば“Ｌ”）に変化することによって、ワード線信号が第２論理レベルに変化する。このとき、第２の入力信号が第１論理レベルであることから第３トランジスタがオン状態であるため、この第３トランジスタによって、ワード線起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。これにより、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、データ出力までの時間（アクセスタイム）を短縮させることが可能となる。
　そして、前記第１態様のワード線起動回路において、ソースが前記第１電源と接続されているとともにドレインが前記第３トランジスタのドレインと接続されており、かつ、ゲートに前記第２入力信号を受ける前記第２導電型の第４トランジスタを備えたものとしてもよい。
　これにより、ワード線信号が第２論理レベルに変化した後、第２の入力信号が第２論理レベルになることによって、第３トランジスタがオフ状態になるとともに、第４トランジスタがオン状態になる。この状態で、ワード線起動信号が第１論理ベルに戻るとき、第４トランジスタによって、ワード線起動信号の第１論理レベルへの復帰（例えば電源電圧へのプレチャージ）がアシストされる。これにより、次の動作を開始するまでの時間（サイクルタイム）を短縮させることが可能となる。
　本発明の第２態様では、ワード線起動回路は、ワード線信号を出力する出力ノードと、ソースにワード線起動信号を受けるとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける第１導電型の第１トランジスタと、ソースが第１電源と接続されているとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける第２導電型の第２トランジスタと、ソースが第２電源と接続されているとともにドレインが前記第１トランジスタのソースと接続されている前記第１導電型の第３トランジスタと、ソースが前記第１電源と接続されているとともにドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている前記第２導電型の第４トランジスタとを備えているものとする。
　この第２態様によると、第１の入力信号が第１論理レベル（例えば“Ｈ”）になり第１トランジスタがオン状態である場合において、第２の入力信号が第１論理レベルになることによって第２トランジスタがオフ状態になると、出力ノードが第１トランジスタを介してワード線起動信号に接続された状態になる。この状態で、ワード線起動信号が第２論理レベル（例えば“Ｌ”）に変化することによって、ワード線信号が第２論理レベルに変化する。このとき、ワード線起動信号が第２論理レベルであることから第４トランジスタがオン状態となり、このため、第３トランジスタのゲートに第１電源の電圧が印加されるために第３トランジスタがオン状態になる。このため、この第３トランジスタによって、ワード線起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。この結果、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、データ出力までの時間（アクセスタイム）を短縮させることが可能となる。
　また、本発明の第３態様では、半導体記憶装置は、前記第１または第２態様のワード線起動回路を所定個備えたワード線起動回路ブロックと、アドレス信号の一部とワード線起動のタイミングを制御するクロック信号とを入力とし、前記所定個のワード線起動回路に個別に、前記ワード線起動信号またはその反転信号および前記第２入力信号またはその反転信号を生成し、出力するワード線起動信号出力ブロックとを備えたものとする。
　そして、前記第３態様の半導体記憶装置は、前記ワード線起動回路ブロックが複数個設けられており、前記アドレス信号の残部を入力とし、前記ワード線起動回路ブロックのいずれか１つを選択するためのアドレスデコード信号を生成する少なくとも１つのアドレスデコーダをさらに備え、前記各ワード線起動回路ブロックは、前記所定個のワード線起動回路に前記第１入力信号として共通の信号が与えられ、前記アドレスデコード信号によって当該ワード線起動回路ブロックが選択されたとき、前記第１入力信号がアクティブになるよう、構成されているのが好ましい。
　また、前記第１および第２態様のワード線起動回路の回路構成は、パルス起動信号によってパルス信号を起動する半導体集積回路として用いてもかまわない。この場合でも、第３トランジスタによって、パルス起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。これにより、パルス起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、パルス信号を高速に立ち上げることができ、例えば、後段の回路の起動を速めることが可能となる。
　本発明によると、ワード線起動信号の変化がワード線起動回路内のトランジスタによってアシストされるので、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、アクセスタイムを短縮させることが可能となる。
　また、本発明によると、パルス起動信号の変化が半導体集積回路内のトランジスタによってアシストされるので、パルス起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、パルス信号を高速に立ち上げることができ、例えば、後段の回路の起動を速めることが可能となる。
各実施形態に係る半導体記憶装置の模式的なブロック図である。 第１の実施形態に係るロウデコーダ制御回路の回路構成図である。 第１の実施形態に係るロウデコーダの回路構成図である。 第１の実施形態に係るワード線起動回路の回路構成図である。 第１の実施形態におけるワード線起動時の動作を示すタイミングチャートである。 第２の実施形態に係るワード線起動回路の回路構成図である。 第２の実施形態におけるワード線起動時の動作を示すタイミングチャートである。 第２の実施形態に係るワード線起動回路の変形例の回路構成図である。 第３の実施形態に係るロウデコーダ制御回路の回路構成図である。 第３の実施形態に係るワード線起動回路の回路構成図である。 第３の実施形態におけるワード線起動時の動作を示すタイミングチャートである。 ワード線起動回路の変形例の回路構成図である。 ワード線起動回路の変形例の回路構成図である。 ワード線起動回路の変形例の回路構成図である。 従来のワード線起動回路周辺の回路構成の一例である。 図１５の回路構成におけるワード線起動時の動作を示すタイミングチャートである。
　以下、本発明の実施形態について、図面を参照しながら説明する。
　（第１の実施形態）
　図１は第１の実施形態に係る半導体記憶装置を模式的に示すブロック図である。図１において、半導体記憶装置１００は、メモリアレイ１０３と、メモリアレイ１０３のワード線ＷＬ［６３：０］を起動するロウデコーダ１０２と、メモリアレイ１０３からビット線ＢＬ［６３：０］を介してデータを受けるデータ出力回路１０４と、ロウデコーダ１０２およびデータ出力回路１０４を制御するコントロール回路１０１とを備えている。
　コントロール回路１０１は、ロウデコーダ制御回路１０７を有しており、ロウデコーダ制御回路１０７は、アドレス信号ＡＤ［５：０］およびクロック信号ＣＬＫを入力とし、ロウデコーダ制御信号ＳＲＤを生成する。ロウデコーダ制御信号ＳＲＤはロウデコーダ１０２に与えられる。またコントロール回路１０１は、データ出力回路制御信号ＳＤＯをデータ出力回路１０４に出力する。
　ロウデコーダ１０２は、コントロール回路１０１から与えられたロウデコーダ制御信号ＳＲＤを受け、ワード線ＷＬ［６３：０］のうちのいずれか１つを選択し、起動する。メモリアレイ１０３は、起動されたワード線ＷＬ［６３：０］に従って、ビット線ＢＬ［６３：０］からメモリセルデータを出力する。データ出力回路１０４は、ビット線ＢＬ［６３：０］から出力されたメモリセルデータと、コントロール回路１０１から与えられたデータ出力回路制御信号ＳＤＯとに基づいて、出力データＤＯ［６３：０］を生成し出力する。
　図２は本実施形態に係るロウデコーダ制御回路１０７の回路構成を示す図である。図２のロウデコーダ制御回路１０７は、ワード線起動信号出力ブロック２５０と、２個のアドレスデコーダ２５２とを備えており、ロウデコーダ制御信号ＳＲＤとして、アドレスデコード信号ＲＡＤ３２［３：０］，ＲＡＤ５４［３：０］、ワード線の電位をプレチャージする反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］、および、ワード線の起動タイミングを制御するワード線起動信号ＷＡＣＴＣＬＫ［３：０］を生成する。
　アドレスデコーダ２５２はそれぞれ、２個のインバータ２２０と、４個のＮＡＮＤ論理素子２２１と、４個のインバータ２２２とによって構成されており、アドレス信号ＡＤ［５：４］またはＡＤ［３：２］を入力とし、アドレスデコード信号ＲＡＤ５４［３：０］またはＲＡＤ３２［３：０］を出力する。アドレスデコード信号ＲＡＤ５４［３：０］およびＲＡＤ３２［３：０］は、後述するワード線起動回路ブロック３００のいずれか１つを選択するために用いられる。インバータ２２０は、アドレス信号ＡＤ［５：４］またはＡＤ［３：２］が入力され、反転アドレス信号ＮＡＤ［５：４］またはＮＡＤ［３：２］を出力する。４個のＮＡＮＤ論理素子２２１には、アドレス信号ＡＤ［５］および反転アドレス信号ＮＡＤ［５］のいずれかとアドレス信号ＡＤ［４］および反転アドレス信号ＮＡＤ［４］のいずれかとが（または、アドレス信号ＡＤ［３］および反転アドレス信号ＮＡＤ［３］のいずれかとアドレス信号ＡＤ［２］および反転アドレス信号ＮＡＤ［２］のいずれかとが）、互いに異なる組み合わせにおいて入力される。４個のインバータ２２２は、４個のＮＡＮＤ論理素子２２１の出力をそれぞれ受け、その反転信号をアドレスデコード信号ＲＡＤ５４［３：０］またはＲＡＤ３２［３：０］として出力する。
　ワード線起動信号出力ブロック２５０は、２個のインバータ２０１と、４個のワード線起動信号出力回路２５１とを備えており、アドレス信号ＡＤ［１：０］およびクロック信号ＣＬＫを入力とし、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。なお、ワード線起動信号ＷＡＣＴＣＬＫに代えてその反転信号を出力してもよいし、反転ワード線プレチャージ信号ＮＰＣＬＫに代えてワード線プレチャージ信号ＰＣＬＫ［３：０］を出力してもよい。ワード線起動信号出力回路２５１はそれぞれ、ＮＡＮＤ論理素子２０２，２０４，２０５、およびインバータ２０３，２０６，２０７によって構成されている。
　２個のインバータ２０１は、アドレス信号ＡＤ［１］，ＡＤ［０］をそれぞれ入力とし、反転アドレス信号ＮＡＤ［１］，ＮＡＤ［０］を出力する。４個のワード線起動信号出力回路２５１には、クロック信号ＣＬＫがそれぞれ入力されるとともに、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが、互いに異なる組み合わせにおいて入力される。そして、４個のワード線起動信号出力回路２５１は、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。
　各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０２には、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが入力される。インバータ２０３はＮＡＮＤ論理素子２０２の出力を入力とし、その反転信号をアドレスデコード信号ＰＡＤとして出力する。ＮＡＮＤ論理素子２０４，２０５はそれぞれ、クロック信号ＣＬＫおよびアドレスデコード信号ＰＡＤを入力とする。ＮＡＮＤ論理素子２０４の出力はインバータ２０６，２０７を介して、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］のいずれかとして出力される。ＮＡＮＤ論理素子２０５の出力は、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］のいずれかとして出力される。
　図３は本実施形態に係るロウデコーダ１０２の回路構成を示す図である。図３のロウデコーダ１０２は、ワード線ＷＬ［６３：０］を４本ずつ起動する１６個のワード線起動回路ブロック３００を備えている。各ワード線起動回路ブロック３００には、アドレスデコード信号ＲＡＤ５４［３：０］のいずれかとアドレスデコード信号ＲＡＤ３２［３：０］のいずれかとが、互いに異なる組み合わせにおいて入力される。さらに、各ワード線起動回路ブロック３００にはそれぞれ、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］およびワード線起動信号ＷＡＣＴＣＬＫ［３：０］が入力される。
　各ワード線起動回路ブロック３００は、４個のワード線起動回路３０１、ＮＡＮＤ論理素子３０２、インバータ３０３、および４個のインバータ３０４を備えている。ＮＡＮＤ論理素子３０２は、当該ワード線起動回路ブロック３００に与えられた、アドレスデコード信号ＲＡＤ５４［３：０］のいずれかおよびアドレスデコード信号ＲＡＤ３２［３：０］のいずれかを入力とする。インバータ３０３はＮＡＮＤ論理素子３０２の出力を入力とし、アドレスデコード信号ＲＡＤ［０］～［１５］を出力する。４個のインバータ３０４は、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］をそれぞれ入力とし、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ出力する。４個のワード線起動回路３０１は、ＩＮ入力端子に共通の信号としてアドレスデコーダ信号ＲＡＤ［０］～［１５］を受け、ＰＣＬＫ入力にワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ受け、ＷＡＣＴＣＬＫ入力にワード線起動信号ＷＡＣＴＣＬＫ［３：０］をそれぞれ受ける。そして、ＷＬ出力から、ワード線ＷＬ［６３：０］のうちのいずれか１本をそれぞれ起動する。なお、アドレスデコード信号ＲＡＤ［０］～［１５］は、当該ワード線起動回路ブロック３００がアドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］によって選択されたとき、アクティブ（ここでは“Ｈ”）になる信号である。
　図４は本実施形態に係るワード線起動回路３０１の回路構成を示す図である。図４に示す回路は、ワード線起動信号ＷＡＣＴＣＬＫ、第１入力信号としての入力信号ＩＮ（アドレスデコード信号ＲＡＤ）、および第２入力信号としてのワード線プレチャージ信号ＰＣＬＫを入力とし、出力ノードＮ１から中間信号（ワード線信号）ＭＷＬを出力する。この中間信号ＭＷＬによって、ワード線ＷＬが起動される。
　第１導電型の第１トランジスタとしてのＮＭＯＳトランジスタ４０３は、ソースにワード線起動信号ＷＡＣＴＣＬＫを受けるとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートに入力信号ＩＮを受ける。第２導電型の第２トランジスタとしてのＰＭＯＳトランジスタ４０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。第１導電型の第３トランジスタとしてのＮＭＯＳトランジスタ４０５は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のソースと接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。
　さらに、ワード線ＷＬの電位を保持するためのＰＭＯＳトランジスタ４０２、および、ワード線信号ＭＷＬを受けてワード線ＷＬを駆動するインバータ４０４を備えている。なお、このＰＭＯＳトランジスタ４０２およびインバータ４０４は必ずしも設けなくてもよい。
　図５は図１～図４に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示すタイミングチャートである。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
　＜時間Ｔ００の前後＞
　クロック信号ＣＬＫが“Ｈ”になる前、アドレス信号ＡＤ［１：０］は全て“Ｌ”である。また、アドレス信号ＡＤ［５：２］は全て“Ｈ”から“Ｌ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］はともに“８ｈ”から“１ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［０］が“Ｈ”になり、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１においては、ＮＭＯＳトランジスタ４０３はオフしている。
　またクロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック２５０における各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０４，２０５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
　このとき、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１において、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［３：０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＮＭＯＳトランジスタ４０５はオフしている。
　次にクロック信号ＣＬＫが“Ｈ”になると、アドレス信号ＡＤ［１：０］が全て“Ｌ”であるため、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。また、ＮＭＯＳトランジスタ４０５はオンする。また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。
　このとき、ワード線プレチャージ信号ＰＣＬＫ［０］が接続される全てのワード線起動回路３０１内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［０］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［０］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［０］が“Ｈ”になるため、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０２はオフする。
　＜時間Ｔ０１の前後＞
　クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフする。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は“Ｌ”から“Ｈ”にプレチャージされるが、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
　＜時間Ｔ０２の前後＞
　アドレス信号ＡＤ［５：２］は全て“Ｌ”から“Ｈ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］、ＲＡＤ３２［３：０］はともに“１ｈ”から“８ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［１５］が“Ｈ”になり、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１においては、ＮＭＯＳトランジスタ４０３はオフしている。また、アドレス信号ＡＤ［１：０］は全て“Ｌ”から“Ｈ”に変化している。
　一方、クロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック２５０における各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０４，２０５の出力がともに“Ｌ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
　このとき、ワード線ＷＬ［６３：６０］を起動する４個のワード線起動回路３０１において、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［６３：６０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＮＭＯＳトランジスタ４０５はオフしている。
　次にクロック信号ＣＬＫが“Ｈ”になると、アドレス信号ＡＤ［１：０］が全て“Ｈ”であるため、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。また、ＮＭＯＳトランジスタ４０５はオンする。また同時に、ワード線起動信号ＷＡＣＴＣＫ［３］は配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［３］が接続される全てのワード線起動回路３０１内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［３］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［６３］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［６３］が“Ｈ”になるため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０２はオフする。
　＜時間Ｔ０３の前後＞
　クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフする。また同時に、ワード線起動信号ＷＡＣＴＣＵＫ［３］は“Ｌ”から“Ｈ”にプレチャージされるが、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
　以上のように本実施形態によると、ワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間に、ワード線プレチャージ信号ＰＣＬＫをゲートに受けるＮＭＯＳトランジスタ４０５が設けられている。そして、ワード線の起動時に、このＮＭＯＳトランジスタ４０５をワード線プレチャージ信号ＰＣＬＫによってオンさせることによって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。したがって、従来よりも高速にワード線ＷＬを起動させることができる。
　すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を高速に接地電圧にディスチャージすることができる。したがって、ワード線を高速に起動させることができ、半導体記憶装置のアクセスタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。
　また本実施形態では、ワード線起動信号出力ブロック２５０は、アドレス信号ＡＤ［１：０］のデコード信号から、ワード線起動回路ブロック３００に含まれた４個のワード線起動回路３０１にそれぞれ対応する、反転ワード線プレチャージ信号ＰＣＬＫ［３：０］を生成する。すなわち、ワード線起動信号出力ブロック２５０は、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ個別に選択することができ、図５から分かるように、ワード線プレチャージ信号ＰＣＬＫ［３：０］のうちアクティブになるものは、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］によって選択されたワード線起動回路３０１に対応する信号のみである。このため、非選択のワード線起動信号に影響を与えることなく、選択されたワード線起動回路３０１のみにおいて、ワード線起動信号ＷＡＣＴＣＬＫのディスチャージをアシストすることができる。
　すなわち、本実施形態の構成によって、アドレスのデコードによってワード線起動信号を複数生成する場合、非選択ワード線起動信号に影響を与えず、アドレスによって選択されたワード線起動信号のみ、信号振幅のなまりとそれに伴う信号遅延を改善することができる。これにより、アドレスや回路構成に応じて、容易にワード線起動信号の本数を展開することが可能となる。
　さらに本実施形態では、各ワード線起動回路３０１がワード線起動信号のディスチャージをアシストする機能を有しているため、半導体記憶装置の容量に応じてワード線の数が増減し、ワード線起動信号にかかる負荷が増減する場合においても、ワード線の数の増減に対応して、ワード線起動信号をディスチャージする能力も増減する。このため、最適な回路面積で信号遅延の改善効果が得られる。これにより、ワード線起動信号の配線幅調整を行うことなく、ワード線の数の増減を意識せず簡単なゲート容量計算で、容易に半導体記憶装置の容量展開をすることが可能となる。
　（第２の実施形態）
　第２の実施形態に係る半導体記憶装置の構成は、第１の実施形態と同様であり、図１～図３に示すとおりである。ただし、本実施形態では、ワード線起動回路の構成が第１の実施形態と異なっている。
　図６は本実施形態に係るワード線起動回路３０１Ａの回路構成を示す図である。図４の回路構成と対比すると、ＰＭＯＳトランジスタ５０１が追加されている点が異なっている。第２導電型の第４トランジスタとしてのＰＭＯＳトランジスタ５０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のドレインと接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。すなわち、ＰＭＯＳトランジスタ５０１は、ドレインにワード線起動信号ＷＡＣＴＣＬＫを受けており、ワード線プレチャージ信号ＰＣＬＫによってオン・オフされる。
　図７は図１～図３および図６に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示している。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
　図７に示す動作は第１の実施形態とほぼ同様であるため、以下では、第１の実施形態との相違点を中心にして説明を行い、その他の動作については適宜省略する。
　＜時間Ｔ００の前後＞
　クロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。また、ＮＭＯＳトランジスタ４０５はオンし、ＰＭＯＳトランジスタ５０１はオフする。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［０］が接続される全てのワード線起動回路３０１Ａ内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。
　＜時間Ｔ０１の前後＞
　クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフし、ＰＭＯＳトランジスタ５０１はオンする。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながらＬ”から“Ｈ”にプレチャージされる。このとき、ＰＭＯＳトランジスタ５０１がオンしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｈ”へのプレチャージがアシストされ、従来よりも高速に、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージが完了する。また、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
　＜時間Ｔ０２の前後＞
　次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。また、ＮＭＯＳトランジスタ４０５はオンし、ＰＭＯＳトランジスタ５０１はオンする。
　また同時に、ワード線起動信号ＷＡＣＴＣＫ［３］は配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［３］が接続される全てのワード線起動回路３０１Ａ内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。
　＜時間Ｔ０３の前後＞
　クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフし、ＰＭＯＳトランジスタ５０１はオンする。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は、配線負荷の影響を受けながら、“Ｌ”から“Ｈ”にプレチャージされる。このとき、ＰＭＯＳトランジスタ５０１がオンしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｈ”へのプレチャージがアシストされ、従来よりも高速に、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージが完了する。また、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
　以上のように本実施形態によると、ワード線起動回路３０１Ａにおいて、ＮＭＯＳトランジスタ４０３のソースと電源電圧電源との間に、ワード線プレチャージ信号ＰＣＬＫをゲートに受けるＰＭＯＳトランジスタ５０１が設けられている。そして、ワード線のプレチャージ時に、このＰＭＯＳトランジスタ５０１をワード線プレチャージ信号ＰＣＬＫによってオンさせることによって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｈ”へのプレチャージをアシストすることができる。これにより、従来よりも高速にワード線起動信号ＷＡＣＴＣＬＫをプレチャージすることができる。
　また、第１の実施形態と同様に、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間にワード線プレチャージ信号ＰＣＬＫをゲートに受けるＮＭＯＳトランジスタ４０５が設けられているので、ワード線の起動時に、このＮＭＯＳトランジスタ４０５によって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。これにより、従来よりも高速にワード線ＷＬを起動させることができる。
　すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を、高速に接地電圧にディスチャージすることができ、かつ、高速に電源電圧にプレチャージすることができる。これにより、半導体記憶装置のアクセスタイムを短縮することができるとともに、サイクルタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。さらには、ワード線起動信号をドライブするバッファのサイズを小さくすることができ、回路面積の縮小が可能となる。
　また本実施形態では、ワード線起動信号出力ブロック２５０は、アドレス信号ＡＤ［１：０］のデコード信号から、ワード線起動回路ブロック３００に含まれた４個のワード線起動回路３０１Ａにそれぞれ対応する、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＰＣＬＫ［３：０］を生成する。すなわち、ワード線起動信号出力ブロック２５０は、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ個別に選択することができ、図７から分かるように、ワード線プレチャージ信号ＰＣＬＫ［３：０］のうちアクティブになるものは、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］によって選択されたワード線起動回路３０１Ａに対応する信号のみである。このため、非選択のワード線起動信号に影響を与えることなく、選択されたワード線起動回路３０１Ａのみにおいて、ワード線起動信号ＷＡＣＴＣＬＫのディスチャージおよびプレチャージをアシストすることができる。
　すなわち、本実施形態の構成によって、アドレスのデコードによってワード線起動信号を複数生成する場合、非選択ワード線起動信号に影響を与えず、アドレスによって選択されたワード線起動信号のみ、信号振幅のなまりとそれに伴う信号遅延を改善することができる。これにより、アドレスや回路構成に応じて、容易にワード線起動信号の本数を展開することが可能となる。
　さらに本実施形態では、各ワード線起動回路３０１Ａがワード線起動信号のディスチャージおよびプレチャージをアシストする機能を有しているため、半導体記憶装置の容量に応じてワード線の数が増減し、ワード線起動信号にかかる負荷が増減する場合においても、ワード線の数の増減に対応して、ワード線起動信号をディスチャージおよびプレチャージする能力も増減する。このため、最適な回路面積で信号遅延の改善効果が得られる。これにより、ワード線起動信号の配線幅調整を行うことなく、ワード線の数の増減を意識せず簡単なゲート容量計算で、容易に半導体記憶装置の容量展開をすることが可能となる。
　なお、図８に示すように、図６の構成からＮＭＯＳトランジスタ４０５を省いた構成としてもよい。この回路構成でも、ワード線起動信号ＷＡＣＴＣＬＫの“Ｈ”へのプレチャージをアシストすることができ、従来よりも高速にワード線起動信号ＷＡＣＴＣＬＫをプレチャージすることができる。
　（第３の実施形態）
　第３の実施形態に係る半導体記憶装置の構成は、第１の実施形態とほぼ同様であるが、ロウデコーダ制御回路内のワード線起動信号出力回路の構成と、ワード線起動回路の構成とが異なっている。
　図９は本実施形態に係るロウデコーダ制御回路１０７Ａの回路構成を示す図である。図９のロウデコーダ制御回路１０７Ａは、ワード線起動信号出力ブロック７５０と、２個のアドレスデコーダ２５２とを備えており、ロウデコーダ制御信号ＳＲＤとして、アドレスデコード信号ＲＡＤ３２［３：０］，ＲＡＤ５４［３：０］、ワード線の電位をプレチャージする反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］、および、ワード線の起動タイミングを制御するワード線起動信号ＷＡＣＴＣＬＫ［３：０］を生成する。なお、アドレスデコーダ２５２の構成は図２と同様であり、ここでは説明を省略する。
　ワード線起動信号出力ブロック７５０は、２個のインバータ２０１と、４個のワード線起動信号出力回路７５１とを備えており、アドレス信号ＡＤ［１：０］およびクロック信号ＣＬＫを入力とし、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。なお、ワード線起動信号ＷＡＣＴＣＬＫに代えてその反転信号を出力してもよいし、反転ワード線プレチャージ信号ＮＰＣＬＫに代えてワード線プレチャージ信号ＰＣＬＫ［３：０］を出力してもよい。ワード線起動信号出力回路７５１はそれぞれ、ＮＡＮＤ論理素子２０２，２０４、およびインバータ２０３，２０６，２０７，７５５によって構成されている。
　２個のインバータ２０１は、アドレス信号ＡＤ［１］，ＡＤ［０］をそれぞれ入力とし、反転アドレス信号ＮＡＤ［１］，ＮＡＤ［０］を出力する。４個のワード線起動信号出力回路７５１には、クロック信号ＣＬＫがそれぞれ入力されるとともに、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが、互いに異なる組み合わせにおいて入力される。そして、４個のワード線起動信号出力回路７５１は、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。
　各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０２には、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが入力される。インバータ２０３はＮＡＮＤ論理素子２０２の出力を入力とし、その反転信号をアドレスデコード信号ＰＡＤとして出力する。ＮＡＮＤ論理素子２０４はクロック信号ＣＬＫおよびアドレスデコード信号ＰＡＤを入力とし、その出力はインバータ２０６，２０７を介して、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］のいずれかとして出力される。インバータ７５５はクロック信号ＣＬＫを入力とし、その反転信号を反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］のいずれかとして出力する。
　すなわち、図９のロウデコーダ制御回路１０７Ａは、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］として、全て同じ信号、すなわちクロック信号ＣＬＫの反転信号を出力する。なお図９では、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を４個の別の信号として記載したが、１個の信号として、全てのワード線起動回路に共通に入力させてもよい。
　図１０は本実施形態に係るワード線起動回路３０１Ｂの回路構成を示す図である。図１０に示す回路は、図４に示す回路と同様に、ワード線起動信号ＷＡＣＴＣＬＫ、第１入力信号としての入力信号ＩＮ、および第２入力信号としてのワード線プレチャージ信号ＰＣＬＫを入力とし、出力ノードＮ１から中間信号（ワード線信号）ＭＷＬを出力する。この中間信号ＭＷＬによって、ワード線ＷＬが起動される。
　第１導電型の第１トランジスタとしてのＮＭＯＳトランジスタ４０３は、ソースにワード線起動信号ＷＡＣＴＣＬＫを受けるとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートに入力信号ＩＮを受ける。第２導電型の第２トランジスタとしてのＰＭＯＳトランジスタ４０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。第１導電型の第３トランジスタとしてのＮＭＯＳトランジスタ７０４は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のソースと接続されている。第２導電型の第４トランジスタとしてのＰＭＯＳトランジスタ７０１は、ソースが第１電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ７０４のゲートと接続されており、かつ、ゲートがＮＭＯＳトランジスタ４０３のソースと接続されている。ＰＭＯＳトランジスタ７０１は、ワード線起動信号ＷＡＣＴＣＬＫによってオン・オフされる。
　また、インバータ７０３は、ワード線プレチャージ信号ＰＣＬＫを受け、その反転信号を出力する。第１導電型の第５トランジスタとしてのＮＭＯＳトランジスタ７０２は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＰＭＯＳトランジスタ７０１のドレインと接続されており、かつ、ゲートにインバータ７０３から出力された反転信号を受ける。なお、このインバータ７０３およびＮＭＯＳトランジスタ７０２は、省いてもかまわない。
　さらに、ワード線ＷＬの電位を保持するためのＰＭＯＳトランジスタ４０２、および、ワード線信号ＭＷＬを受けてワード線ＷＬを駆動するインバータ４０４を備えている。なお、このＰＭＯＳトランジスタ４０２およびインバータ４０４は必ずしも設けなくてもよい。
　図１１は図１、図３、図９および図１０に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示すタイミングチャートである。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
　＜時間Ｔ００の前後＞
　クロック信号ＣＬＫが“Ｈ”になる前、アドレス信号ＡＤ［１：０］は全て“Ｌ”である。また、アドレス信号ＡＤ［５：２］は全て“Ｈ”から“Ｌ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］はともに“８ｈ”から“１ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［０］が“Ｈ”になり、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１Ｂにおいては、ＮＭＯＳトランジスタ４０３はオフしている。
　またクロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック７５０における各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０４およびインバータ７５５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
　このとき、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１Ｂにおいて、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［３：０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＰＭＯＳトランジスタ７０１はオフ、ＮＭＯＳトランジスタ７０２はオンしているため、ＮＭＯＳトランジスタ７０４のゲートには“Ｌ”が与えられ、ＮＭＯＳトランジスタ７０４はオフしている。
　次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［３：０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ７０２はオフする。また、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ｂにおいて、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線起動信号ＷＡＣＴＣＬＫ［０］の電位がＰＭＯＳトランジスタ７０１をオンするレベルまで下がると、ＰＭＯＳトランジスタ７０１がオンすることによってＮＭＯＳトランジスタ７０４のゲートに“Ｈ”が与えられ、ＮＭＯＳトランジスタ７０４はオンする。すなわち、ワード線起動信号ＷＡＣＴＣＬＫ［０］が接続される全てのワード線起動回路３０１Ｂ内のＮＭＯＳトランジスタ７０４がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［０］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［０］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［０］が“Ｈ”になるため、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０２はオフする。
　＜時間Ｔ０１の前後＞
　クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［３：０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ７０２はオンし、また、ＰＭＯＳトランジスタ４０１がオンすることによって、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は“Ｌ”から“Ｈ”にプレチャージされ、ＰＭＯＳトランジスタ７０１がオフすると、ＮＭＯＳトランジスタ７０２がオンしているため、ＮＭＯＳトランジスタ７０４はオフする。このため、ＮＭＯＳトランジスタ７０４がワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
　＜時間Ｔ０２の前後＞
　アドレス信号ＡＤ［５：２］は全て“Ｌ”から“Ｈ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］、ＲＡＤ３２［３：０］はともに“１ｈ”から“８ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［１５］が“Ｈ”になり、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１Ｂにおいては、ＮＭＯＳトランジスタ４０３はオフしている。また、アドレス信号ＡＤ［１：０］は全て“Ｌ”から“Ｈ”に変化している。
　一方、クロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック７５０における各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０４およびインバータ７５５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
　このとき、ワード線ＷＬ［６３：６０］を起動する４個のワード線起動回路３０１Ｂにおいて、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［６３：６０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＰＭＯＳトランジスタ７０１はオフ、ＮＭＯＳトランジスタ７０２はオンしているため、ＮＭＯＳトランジスタ７０４のゲートには“Ｌ”が与えられ、ＮＭＯＳトランジスタ７０４はオフしている。
　次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ７０２はオフする。また、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ｂにおいて、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線起動信号ＷＡＣＴＣＬＫ［３］の電位がＰＭＯＳトランジスタ７０１をオンするレベルまで下がると、ＰＭＯＳトランジスタ７０１がオンすることによってＮＭＯＳトランジスタ７０４のゲートに“Ｈ”が与えられ、ＮＭＯＳトランジスタ７０４はオンする。すなわち、ワード線起動信号ＷＡＣＴＣＬＫ［３］が接続される全てのワード線起動回路３０１Ｂ内のＮＭＯＳトランジスタ７０４がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［３］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［６３］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［６３］が“Ｈ”になるため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０２はオフする。
　＜時間Ｔ０３の前後＞
　クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ７０２はオンし、また、ＰＭＯＳトランジスタ４０１がオンすることによって、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。
　また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は“Ｌ”から“Ｈ”にプレチャージされ、ＰＭＯＳトランジスタ７０１がオフすると、ＮＭＯＳトランジスタ７０２がオンしているため、ＮＭＯＳトランジスタ７０４はオフする。このため、ＮＭＯＳトランジスタ７０４がワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
　以上のように本実施形態によると、ワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間にＮＭＯＳトランジスタ７０４が設けられている。そして、このＮＭＯＳトランジスタ７０４のオン・オフは、ワード線プレチャージ信号ＰＣＬＫおよびワード線起動信号ＷＡＣＴＣＬＫによって制御される。これにより、ワード線の起動時に、ＮＭＯＳトランジスタ７０４によって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。したがって、従来よりも高速にワード線ＷＬを起動させることができる。
　すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を高速に接地電圧にディスチャージすることができる。したがって、ワード線を高速に起動させることができ、半導体記憶装置のアクセスタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。
　なお、上述の各実施形態では、入力信号ＩＮの方がワード線プレチャージ信号ＰＣＬＫよりも早く変化する信号波形を例として示したが、例えば、入力信号ＩＮとワード線プレチャージ信号ＰＣＬＫの変化タイミングが同じであってもよい。好ましくは、ワード線起動信号ＷＡＣＴＣＬＫが“Ｈ”から“Ｌ”に変化する前に、かつワード線プレチャージ信号ＰＣＬＫが“Ｌ”から“Ｈ”に変化する前に、入力信号ＩＮが確定していることである。
　また、上述の各実施形態におけるワード線起動回路は、ワード線起動信号ＷＡＣＴＣＬＫ以外の入力信号として、入力信号ＩＮと、ワード線プレチャージ信号ＰＣＬＫとの２個の入力信号を受けるものとしたが、この２個の信号は共通の信号であってもかまわない。
　例えば、図１２は図４のワード線起動回路３０１の変形例を示す図であり、ワード線プレチャージ信号ＰＣＬＫが入力されておらず、入力信号ＩＮが、ＰＭＯＳトランジスタ４０１、ＮＭＯＳトランジスタ４０３、およびＮＭＯＳトランジスタ５０１のゲートに共通に与えられている。同様に、図６のワード線起動回路３０１Ａや図１０のワード線起動回路３０１Ｂ等についても、図１２と同様に変形してもかまわない。
　また、上述の各実施形態におけるワード線起動回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた構成としても、同様の効果が実現される。例えば、図１３は図４のワード線起動回路３０１において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた回路構成を示す図である。また、図１４は図１０のワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた回路構成を示す図である。なお、この場合、各信号のアクティブ・インアクティブの論理が、上述の各実施形態とは逆になる。
　また、上述の各実施形態におけるワード線起動回路において、それぞれのトランジスタを、複数個のトランジスタの組み合わせによって構成してもかまわない。例えば、図４のワード線起動回路３０１において、トランジスタ４０５を、第２電源とトランジスタ４０３のソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートにそれぞれワード線プレチャージ信号ＰＣＬＫを受ける、複数のトランジスタによって構成してもかまわない。あるいは、図１０のワード線起動回路３０１Ｂにおいて、トランジスタ７０４を、第２電源とトランジスタ４０３のソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートがそれぞれトランジスタ７０１のドレインと接続されている、複数のトランジスタによって構成してもかまわない。
　また、上述の各実施形態では説明の簡単化のため、アドレス信号ＡＤを６ビットとしたが、これに限られるものではなく、アドレスデコード信号ＲＡＤによってワード線ＷＬが選択できればよい。同様に、ワード線ＷＬやビット線ＢＬの本数や出力データＤＯの個数についても、ここで示したものに限定されるものでない。また、メモリアレイ１０３から出力されるビット線ＢＬに加えて、反対の論理を持つビット線ＮＢＬが出力されていてもよい。
　また、上述の各実施形態では、各アドレスデコーダ２５２は、２ビットのアドレス信号ＡＤから４ビットのアドレスデコード信号ＲＡＤを生成する回路構成としたが、アドレスレコーダの回路構成、入力されるアドレス信号の数、および出力するアドレスデコード信号の数は、これに限られるものではない。また、アドレスデコーダ２５２の個数は２としたが、これに限られるものではなく、１個または２個以上であってもよい。すなわち、入力されるアドレス信号ＡＤに応じて適宜増減させれてばよい。
　また、上述の各実施形態では、ワード線起動信号出力ブロック２５０，７５０にアドレス信号ＡＤの一部としてＡＤ［１：０］の２ビットが入力されているものとしたが、ワード線起動信号出力ブロック２５０，７５０に入力されるアドレス信号ＡＤのビット数は、これに限られるものではない。
　また、上述の各実施形態では、半導体記憶装置において、ワード線起動回路によってワード線の起動を高速に実行可能にする構成について説明を行ってきた。しかしながら、上述の各実施形態で示したワード線起動回路の回路構成は、ここで説明したような、半導体記憶装置においてワード線を駆動する用途に限られるものではなく、他の用途にも適用が可能である。すなわち、パルス駆動信号ＷＡＣＴＣＬＫがアクティブになることによって、出力ノードＮ１から、後段の回路を制御する等のためのパルス信号ＭＷＬを出力する半導体集積回路として、上述した回路構成を用いることによって、パルス信号ＭＷＬを高速に立ち上げることができる。これにより例えば、後段の回路の起動を速めることが可能となる。
　本発明では、半導体記憶装置において、半導体記憶素子の種類や構造に限定されることなく、ワード線の起動を高速化することが可能となるので、例えば、メモリに対して、データ出力のアクセスタイム短縮、または大容量化とデータ出力のアクセスタイム短縮の両立が求められる分野、あるいは、データ出力のサイクルタイム短縮、または大容量化とデータ出力のサイクルタイム短縮の両立が求められる分野に対して有用である。
２５０，７５０　ワード線起動信号出力ブロック
２５２　アドレスデコーダ
３００　ワード線起動回路ブロック
３０１，３０１Ａ，３０１Ｂ　ワード線起動回路
４０１　第２トランジスタ
４０３　第１トランジスタ
４０５　第３トランジスタ
５０１　第４トランジスタ
７０１　第４トランジスタ
７０２　第５トランジスタ
７０３　インバータ
７０４　第３トランジスタ
Ｎ１　出力ノード
ＡＤ　アドレス信号
ＣＬＫ　クロック信号
ＩＮ　入力信号（第１入力信号）
ＭＷＬ　ワード線信号
ＮＰＣＬＫ　反転ワード線プレチャージ信号
ＰＣＬＫ　ワード線プレチャージ信号（第２入力信号）
ＲＡＤ３２，ＲＡＤ５４　アドレスデコード信号
ＷＡＣＴＣＬＫ　ワード線起動信号
ＷＬ　ワード線

Claims (14)

  1. 　ワード線信号を出力する出力ノードと、
    　ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
    　ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
    　ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第１導電型の第３トランジスタとを備えている
    ことを特徴とするワード線起動回路。
  2. 　請求項１記載のワード線起動回路において、
    　ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのドレインと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第２導電型の第４トランジスタを備えた
    ことを特徴とするワード線起動回路。
  3. 　請求項１記載のワード線起動回路において、
    　前記第３のトランジスタは、前記第２電源と前記第１トランジスタのソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートにそれぞれ前記第２入力信号を受ける、複数のトランジスタによって構成されている
    ことを特徴とするワード線起動回路。
  4. 　ワード線信号を出力する出力ノードと、
    　ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
    　ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
    　ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されている、前記第１導電型の第３トランジスタと、
    　ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている、前記第２導電型の第４トランジスタとを備えている
    ことを特徴とするワード線起動回路。
  5. 　請求項４記載のワード線起動回路において、
    　前記第２入力信号を受け、その反転信号を出力するインバータと
    　ソースが前記第２電源と接続されているとともに、ドレインが前記第４トランジスタのドレインと接続されており、かつ、ゲートに前記反転信号を受ける、前記第１導電型の第５トランジスタとを備えた
    ことを特徴とするワード線起動回路。
  6. 　請求項４記載のワード線起動回路において、
    　前記第３のトランジスタは、前記第２電源と前記第１トランジスタのソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートがそれぞれ前記第３トランジスタのゲートと接続されている、複数のトランジスタによって構成されている
    ことを特徴とするワード線起動回路。
  7. 　請求項１または４記載のワード線起動回路において、
    　前記第１および第２入力信号として、共通の信号が入力される
    ことを特徴とするワード線起動回路。
  8. 　請求項１または４記載のワード線起動回路において、
    　前記第１導電型はＮ型、前記第２導電型はＰ型であり
    　前記第１の電源は電源電圧を供給するものであり、前記第２の電源は接地電圧を供給するものである
    ことを特徴とするワード線起動回路。
  9. 　請求項１または４記載のワード線起動回路において、
    　前記第１導電型はＰ型、前記第２導電型はＮ型であり
    　前記第１の電源は接地電圧を供給するものであり、前記第２の電源は電源電圧を供給するものである
    ことを特徴とするワード線起動回路。
  10. 　ワード線信号を出力する出力ノードと、
    　ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
    　ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
    　ソースが前記第１電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第２導電型の第３トランジスタを備えた
    ことを特徴とするワード線起動回路。
  11. 　請求項１または４記載のワード線起動回路を、所定個、備えたワード線起動回路ブロックと、
    　アドレス信号の一部と、ワード線起動のタイミングを制御するクロック信号とを入力とし、前記所定個のワード線起動回路に、個別に、前記ワード線起動信号またはその反転信号、および、前記第２入力信号またはその反転信号を生成し、出力するワード線起動信号出力ブロックとを備えた
    ことを特徴とする半導体記憶装置。
  12. 　請求１１記載の半導体記憶装置において、
    　前記ワード線起動回路ブロックが、複数個、設けられており、
    　前記アドレス信号の残部を入力とし、前記ワード線起動回路ブロックのいずれか１つを選択するためのアドレスデコード信号を生成する、少なくとも１つのアドレスデコーダをさらに備え、
    　前記各ワード線起動回路ブロックは、前記所定個のワード線起動回路に前記第１入力信号として共通の信号が与えられ、前記アドレスデコード信号によって当該ワード線起動回路ブロックが選択されたとき、前記第１入力信号がアクティブになるよう、構成されている
    ことを特徴とする半導体記憶装置。
  13. 　パルス信号を出力する出力ノードと、
    　ソースにパルス起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
    　ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
    　ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第１導電型の第３トランジスタとを備えている
    ことを特徴とする半導体集積回路。
  14. 　パルス信号を出力する出力ノードと、
    　ソースにパルス起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
    　ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
    　ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されている、前記第１導電型の第３トランジスタと、
    　ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている、前記第２導電型の第４トランジスタとを備えている
    ことを特徴とする半導体集積回路。
PCT/JP2012/000280 2011-02-22 2012-01-18 ワード線起動回路、半導体記憶装置、および半導体集積回路 WO2012114647A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2012800044259A CN103282964A (zh) 2011-02-22 2012-01-18 字线启动电路、半导体存储装置以及半导体集成电路
JP2013500854A JPWO2012114647A1 (ja) 2011-02-22 2012-01-18 ワード線起動回路、半導体記憶装置、および半導体集積回路
US13/946,850 US20140056094A1 (en) 2011-02-22 2013-07-19 Word-line activation circuit, semiconductor memory device, and semiconductor integrated circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-036045 2011-02-22
JP2011036045 2011-02-22

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/946,850 Continuation US20140056094A1 (en) 2011-02-22 2013-07-19 Word-line activation circuit, semiconductor memory device, and semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
WO2012114647A1 true WO2012114647A1 (ja) 2012-08-30

Family

ID=46720444

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/000280 WO2012114647A1 (ja) 2011-02-22 2012-01-18 ワード線起動回路、半導体記憶装置、および半導体集積回路

Country Status (4)

Country Link
US (1) US20140056094A1 (ja)
JP (1) JPWO2012114647A1 (ja)
CN (1) CN103282964A (ja)
WO (1) WO2012114647A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04281294A (ja) * 1991-03-11 1992-10-06 Matsushita Electric Ind Co Ltd 駆動回路
JPH0950694A (ja) * 1995-08-04 1997-02-18 Hitachi Ltd 半導体論理回路
JP2002118455A (ja) * 2000-10-05 2002-04-19 Nec Corp 半導体集積回路
JP2006228294A (ja) * 2005-02-16 2006-08-31 Renesas Technology Corp 半導体集積回路装置
JP2007164922A (ja) * 2005-12-15 2007-06-28 Matsushita Electric Ind Co Ltd デコーダ回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW378330B (en) * 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
JPH1145598A (ja) * 1997-07-25 1999-02-16 Nec Corp 半導体記憶装置
JP4077140B2 (ja) * 2000-06-30 2008-04-16 富士通株式会社 半導体記憶装置
JP2004348815A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置のドライバ回路及び携帯電子機器
US7313050B2 (en) * 2006-04-18 2007-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line driver for memory devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04281294A (ja) * 1991-03-11 1992-10-06 Matsushita Electric Ind Co Ltd 駆動回路
JPH0950694A (ja) * 1995-08-04 1997-02-18 Hitachi Ltd 半導体論理回路
JP2002118455A (ja) * 2000-10-05 2002-04-19 Nec Corp 半導体集積回路
JP2006228294A (ja) * 2005-02-16 2006-08-31 Renesas Technology Corp 半導体集積回路装置
JP2007164922A (ja) * 2005-12-15 2007-06-28 Matsushita Electric Ind Co Ltd デコーダ回路

Also Published As

Publication number Publication date
US20140056094A1 (en) 2014-02-27
JPWO2012114647A1 (ja) 2014-07-07
CN103282964A (zh) 2013-09-04

Similar Documents

Publication Publication Date Title
US9653143B2 (en) Apparatuses including memory section control circuits with global drivers
US8971133B1 (en) Memory device and method of operation of such a memory device
US9373378B1 (en) Semiconductor device for driving sub word lines
US20070153614A1 (en) Method of operating a semiconductor device and the semiconductor device
US6999367B2 (en) Semiconductor memory device
JP5212112B2 (ja) アドレスデコーダ回路及び半導体記憶装置
US7660176B2 (en) Semiconductor memory device and method for driving the same
KR20140139265A (ko) 블록 선택 회로 및 이를 포함하는 반도체 장치
JP5784558B2 (ja) 半導体記憶装置
US20150009768A1 (en) Semiconductor device, semiconductor memory device, and method for driving the same
WO2012114647A1 (ja) ワード線起動回路、半導体記憶装置、および半導体集積回路
US8723559B2 (en) Dynamic driver circuit
CN116264091A (zh) 半导体器件
JP4984759B2 (ja) 半導体記憶装置
KR100825012B1 (ko) 저전력 소모를 위한 컬럼 디코더
US8644089B2 (en) Semiconductor memory device
US11152045B2 (en) Output drivers and semiconductor memory devices having the same
KR101522479B1 (ko) Ｎａｎｄ 논리 워드 라인 선택
KR100934857B1 (ko) 워드라인 구동 장치
KR101586850B1 (ko) 스태틱 랜덤 액세스 메모리
KR101586848B1 (ko) 스태틱 랜덤 액세스 메모리
JP2004046936A (ja) 半導体記憶装置
TWI488191B (zh) 動態驅動器電路
KR20100002656A (ko) 반도체 메모리 장치의 센스앰프 구동회로
JP2010287266A (ja) ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、及びＳＲＡＭへのアクセス方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12749135

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013500854

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12749135

Country of ref document: EP

Kind code of ref document: A1