JPH0950694A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】 【目的】クロック信号を使用せずに半導体論理回路にプ
リチャージ動作を行わせ、クロック発生回路のファンア
ウト数を低減し、クロック発生回路の消費電力を低減す
る。 【構成】プリチャージ期間中に必ず低レベルの信号を出
力する回路の出力に各々のゲートが接続されるＰチャネ
ル電界効果トランジスタＭＰ１及びＮチャネル電界効果
トランジスタＭＮ１と、Ｎ形論理ブロックＮＬＢとで半
導体論理回路を構成する。 【効果】ワード線が１６本のデコード回路で、クロック
発生回路のファンアウト数を半分にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体論理回路に関す
る。

【０００２】

【従来の技術】図２は第１の従来例を示し、従来からよ
く知られているドミノ回路を示している。このドミノ回
路の動作については、例えば、“ＣＭＯＳ ＶＬＳＩ設
計の原理”（富沢・松山監訳、丸善）の１４１頁ないし
１４４頁に記載してある。ドミノ回路ではクロック信号
φにより一定の周期毎にプリチャージを行う。

【０００３】すなわち本図でクロック信号φが低レベル
の時、Ｐチャネル電界効果トランジスタＭＰ１，ＭＰ２
がオンし、それぞれのドレインがプリチャージされる。
しかし、このようにクロック信号φを用いてプリチャー
ジの制御を行うと、各回路毎にクロック信号φを入力す
る必要がある。従って回路の個数が多くなると、クロッ
ク信号φを発生する回路（クロック発生回路）が駆動し
なければならない回路の数、すなわち、電界効果トラン
ジスタの個数（ファンアウト数）が増加し、クロック発
生回路の消費電力が増加する。

【０００４】この消費電力の増加を防止するために、例
えば、本図の後段の回路を、一般に多用されているＣＭ
ＯＳ回路で構成する方法が考えられる。図３は第２の従
来例を示す図であり、図２の後段の回路をＣＭＯＳ回路
で構成した例を示している。

【０００５】後段の回路をＣＭＯＳ回路にすることによ
り、後段の回路にクロック信号φが不要になっている。
しかし、後段の回路をＣＭＯＳ回路にすると、後段の回
路を構成する電界効果トランジスタの個数が増加（本例
では５個から６個に増加）するだけでなく、前段の回路
が駆動する電界効果トランジスタの個数（ファンアウト
数）も増加（図２では１個（ＭＮ４）が、図３では２個
（ＭＮ４，ＭＰ６）に増加）してしまう。従ってこの方
法は、クロック発生回路の消費電力が増加するのを防止
できるが、トランジスタ数の増加及び前段の回路のファ
ンアウト数の増加を引き起こす。

【０００６】

【発明が解決しようとする課題】図４は第３の従来例を
示す回路図であり、クロック発生回路のファンアウト数
が極めて大きい例を示している。すなわち、本図は、従
来のドミノ回路で半導体メモリのデコード回路を構成し
た例を示している。本図でφはクロック信号、Ａ０ない
しＡ３はアドレス信号、Ｗ０ないしＷ１５はワード線で
ある。また、ＡＢはアドレスバッファであり、アドレス
信号の肯定及び否定信号を出力する。

【０００７】また、ＰＤはプリデコード回路であり、ア
ドレス信号の肯定及び否定信号を基にプリデコードを行
う。また、ＷＤはワード線駆動回路であり、プリデコー
ド回路の出力信号を基にデコードを行い、その信号を基
にワード線を駆動する。

【０００８】本例では、アドレスバッファＡＢ，プリデ
コード回路ＰＤ，ワード線駆動回路ＷＤの全てをドミノ
回路で構成している。従って、各回路毎にクロック信号
φを入力する必要があり、クロック発生回路が駆動しな
ければならない電界効果トランジスタの個数（ファンア
ウト数）は６４個になっている。すなわち、ＡＢ回路１
個あたりのファンアウト数は４個で、ＡＢ回路は全部で
４個あるので、ファンアウト数の小計は１６個。また、
ＰＤ回路１個あたりのファンアウト数は２個で、ＰＤ回
路は全部で８個あるので、ファンアウト数の小計は１６
個。また、ＷＤ回路１個あたりのファンアウト数は２個
で、ＷＤ回路は全部で１６個あるので、ファンアウト数
の小計は３２個。従ってファンアウト数の合計は６４
個。なお、本例では簡単なために、ワード線の本数が１
６本の例を示しているが、例えば、実際の２５６ｋビッ
トのメモリではワード線の本数が５１２本にもなり、フ
ァンアウト数の合計はほぼワード線駆動回路の個数（５
１２個）で決まり、著しく大きくなる。このようにクロ
ック発生回路のファンアウト数が増加すると、クロック
発生回路が充電及び放電しなければならない電荷がファ
ンアウト数に比例して増加するため、クロック発生回路
の消費電力が著しく増加するという問題が発生する。

【０００９】本発明の目的は、一定の周期毎にプリチャ
ージを行う回路に入力するクロック信号を不要とし、ク
ロック発生回路の消費電力を低減することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明が採用した手段は、一定の周期毎にプリチャ
ージを行い、このプリチャージ期間中に必ず低（高）レ
ベルの信号を出力する第１の回路と、この第１の回路の
出力を入力とする第２の回路とからなる半導体論理回路
において、上記第２の回路は、ゲートが上記第１の回路
の出力に接続され、ソースが第１の電源に接続されるＰ
（Ｎ）チャネル電界効果トランジスタと、ゲートが上記
第１の回路の出力に接続される第１のＮ（Ｐ）チャネル
電界効果トランジスタと、第２ないし第ｍ（ｍは２以上
の整数）のＮ（Ｐ）チャネル電界効果トランジスタで構
成されるＮ（Ｐ）形論理ブロックとからなり、上記第１
のＮ（Ｐ）チャネル電界効果トランジスタと上記Ｎ
（Ｐ）形論理ブロックは直列に接続され、上記Ｐ（Ｎ）
チャネル電界効果トランジスタのドレインと第２の電源
との間に挿入されており、上記Ｐ（Ｎ）チャネル電界効
果トランジスタのドレインから信号を出力する手段であ
る。

【００１１】

【作用】この手段を用いると、第１の回路がプリチャー
ジ期間中に低（高）レベルの信号を出力するので、この
時、第２の回路内のＰ（Ｎ）チャネル電界効果トランジ
スタがオンし、第１のＮ（Ｐ）チャネル電界効果トラン
ジスタがオフし、Ｐ(Ｎ)チャネル電界効果トランジスタ
のドレインが高（低）レベルにプリチャージされる。す
なわち、第２の回路は、クロック信号を使用せずにプリ
チャージ動作を行うことができる。従って、クロック発
生回路のファンアウト数を低減でき、クロック発生回路
の消費電力を低減することができる。

【００１２】

【実施例】図１は本発明の第１の実施例を示す回路図で
ある。本例では、一定の周期毎にプリチャージを行い、
このプリチャージ期間中に必ず低レベルの信号を出力す
る第１の回路ＰＣＬと、この第１の回路の出力を入力と
する第２の回路とからなる半導体論理回路において、第
２の回路を、ゲートが第１の回路の出力に接続され、ソ
ースが第１の電源ＶＤＤに接続されるＰチャネル電界効
果トランジスタＭＰ１と、ゲートが第１の回路の出力に
接続される第１のＮチャネル電界効果トランジスタＭＮ
１と、第２ないし第ｍ（ｍは２以上の整数）のＮチャネ
ル電界効果トランジスタで構成されるＮ形論理ブロック
ＮＬＢとで構成し、第１のＮチャネル電界効果トランジ
スタＭＮ１とＮ形論理ブロックＮＬＢを直列に接続し、
Ｐチャネル電界効果トランジスタＭＰ１のドレインと第
２の電源ＶＳＳとの間に挿入し、Ｐチャネル電界効果ト
ランジスタＭＰ１のドレインから信号ＯＵＴを出力する
ようにしている。

【００１３】半導体回路をこのように構成すると、ＰＣ
Ｌがプリチャージ期間中に低レベルの信号を出力するの
で、この時、第２の回路内のＭＰ１がオンし、ＭＮ１が
オフし、ＭＰ１のドレインが高レベルにプリチャージさ
れる。すなわち、第２の回路は、クロック信号を使用せ
ずにプリチャージ動作を行うことができる。従って、ク
ロック発生回路のファンアウト数を低減でき、クロック
発生回路の消費電力を低減することができる。

【００１４】図５は本発明の第２の実施例を示す回路図
である。本例では、一定の周期毎にプリチャージを行
い、このプリチャージ期間中に必ず高レベルの信号を出
力する第１の回路ＰＣＨと、この第１の回路の出力を入
力とする第２の回路とからなる半導体論理回路におい
て、第２の回路を、ゲートが第１の回路の出力に接続さ
れ、ソースが第１の電源ＶＳＳに接続されるＮチャネル
電界効果トランジスタMN1と、ゲートが第１の回路の出
力に接続される第１のＰチャネル電界効果トランジスタ
ＭＰ１と、第２ないし第ｍ（ｍは２以上の整数）のＰチ
ャネル電界効果トランジスタで構成されるＰ形論理ブロ
ックＰＬＢとで構成し、第１のＰチャネル電界効果トラ
ンジスタＭＰ１とＰ形論理ブロックＰＬＢを直列に接続
し、Ｎチャネル電界効果トランジスタＭＮ１のドレイン
と第２の電源ＶＤＤとの間に挿入し、Ｎチャネル電界効
果トランジスタＭＮ１のドレインから信号ＯＵＴを出力
するようにしている。

【００１５】半導体回路をこのように構成すると、ＰＣ
Ｈがプリチャージ期間中に高レベルの信号を出力するの
で、この時、第２の回路内のＭＮ１がオンし、ＭＰ１が
オフし、ＭＮ１のドレインが低レベルにプリチャージさ
れる。すなわち、第２の回路は、クロック信号を使用せ
ずにプリチャージ動作を行うことができる。従って、ク
ロック発生回路のファンアウト数を低減でき、クロック
発生回路の消費電力を低減することができる。

【００１６】図６は本発明の第３の実施例を示す回路図
である。本例では、図１に示したプリチャージ期間中に
必ず低レベルの信号を出力する第１の回路ＰＣＬ及び第
２ないし第ｍ（ｍは２以上の整数）のＮチャネル電界効
果トランジスタで構成されるＮ形論理ブロックＮＬＢの
具体例として、図２及び図３と同じ論理機能を実現する
例を示している。すなわち、ＰＣＬは従来のドミノ回路
で構成した２入力のＯＲ回路であり、クロック信号φが
低レベルの時プリチャージ動作する。また、ＮＬＢは２
入力のＮＯＲ回路である。

【００１７】本例でも図１で述べたように、ＰＣＬがプ
リチャージ期間中に低レベルの信号を出力するので、こ
の時、第２の回路内のＭＰ１がオンし、ＭＮ１がオフ
し、ＭＰ１のドレインが高レベルにプリチャージされ
る。すなわち、第２の回路は、クロック信号を使用せず
にプリチャージ動作を行うことができる。従って、クロ
ック発生回路のファンアウト数を低減でき、クロック発
生回路の消費電力を低減することができる。

【００１８】さらに、本例の後段の回路を構成する電界
効果トランジスタの個数は４個であり、図２の５個及び
図３の６個より少ない。

【００１９】なお本例では、直列接続したＭＮ１とＮＬ
ＢをＭＰ１とＶＳＳとの間に挿入しているが、ここでは
ＭＮ１をＭＰ１のドレインに接続している。このように
接続すると、信号Ｃ及びＤが低レベルでＭＮ２及びＭＮ
３がオフしている場合に、プリチャージが終了し、ＭＰ
１がオフ，ＭＮ１がオンした時、もし仮にＭＮ２（ＭＮ
３）のドレインが低レベルＶＳＳに放電されていたとす
ると、ＭＮ１のソースとドレイン間で電荷の再配分が起
こり、高レベルにあるべき出力ＯＵＴが低下するという
問題が発生する。

【００２０】図７は本発明の第４の実施例を示す回路図
である。本例では図６で述べた問題点を解決するため
に、直列接続された第１のＮチャネル電界効果トランジ
スタＭＮ１とＮ形論理ブロックＮＬＢを、Ｐチャネル電
界効果トランジスタＭＰ１のドレインと第２の電源ＶＳ
Ｓとの間に、Ｎ形論理ブロックＮＬＢがＰチャネル電界
効果トランジスタＭＰ１のドレインに接続されるように
挿入している。このようにすると、信号Ｃ及びＤが低レ
ベルでＭＮ２及びＭＮ３がオフしている場合、プリチャ
ージ期間中にＭＮ２（ＭＮ３）のドレインは必ず高レベ
ルＶＤＤに充電されるので、プリチャージが終了し、Ｍ
Ｐ１がオフ，ＭＮ１がオンした時に電荷の再配分は起こ
らず、高レベルにあるべき出力ＯＵＴが低下するという
問題は発生しない。

【００２１】また本例でも、図１で述べた議論が同様に
成立し、クロック発生回路の消費電力を低減することが
できる。

【００２２】図８は本発明の第５の実施例を示す回路図
である。本例では、図５に示したプリチャージ期間中に
必ず高レベルの信号を出力する第１の回路ＰＣＨ及び第
２ないし第ｍ（ｍは２以上の整数）のＰチャネル電界効
果トランジスタで構成されるＰ形論理ブロックＰＬＢの
具体例を示している。すなわち、ＰＣＨは従来のドミノ
回路で構成した２入力のＡＮＤ回路であり、クロック信
号φが高レベルの時プリチャージ動作する。また、ＰＬ
Ｂは２入力のＮＡＮＤ回路である。

【００２３】本例でも図５で述べたように、ＰＣＨがプ
リチャージ期間中に高レベルの信号を出力するので、こ
の時、第２の回路内のＭＮ１がオンし、ＭＰ１がオフ
し、ＭＮ１のドレインが低レベルにプリチャージされ
る。すなわち、第２の回路は、クロック信号を使用せず
にプリチャージ動作を行うことができる。従って、クロ
ック発生回路のファンアウト数を低減でき、クロック発
生回路の消費電力を低減することができる。

【００２４】なお、本例でも、直列接続された第１のＰ
チャネル電界効果トランジスタMP1とＰ形論理ブロック
ＰＬＢを、Ｎチャネル電界効果トランジスタＭＮ１のド
レインと第２の電源ＶＤＤとの間に、Ｐ形論理ブロック
ＰＬＢがＮチャネル電界効果トランジスタＭＮ１のドレ
インに接続されるように挿入している。このようにする
と、信号Ｃ及びＤが高レベルでＭＰ２及びＭＰ３がオフ
している場合、プリチャージ期間中にＭＰ２（ＭＰ３）
のドレインは必ず高レベルＶＳＳに放電されるので、プ
リチャージが終了し、ＭＮ１がオフ，ＭＰ１がオンした
時に電荷の再配分は起こらず、低レベルにあるべき出力
ＯＵＴが上昇するという問題は発生しない。

【００２５】図９は本発明の第６の実施例を示す回路図
である。本例は図４に示したデコード回路内のワード線
駆動回路ＷＤに本発明に係る半導体論理回路を適用した
例を示している。従って、本例ではワード線駆動回路Ｗ
Ｄにクロック信号φを入力する必要がなくなり、クロッ
ク発生回路が駆動しなければならない電界効果トランジ
スタの個数（ファンアウト数）は６４個から３２個と半
分になる。なお、本例では簡単なために、ワード線の本
数が１６本の例を示しているが、例えば、実際の２５６
ｋビットのメモリではワード線の本数が５１２本にもな
るので、本発明の効果は極めて大きくなる。このように
クロック発生回路のファンアウト数を低減すると、クロ
ック発生回路の消費電力を著しく低減できる。さらに、
本例でも請求項２に従って回路を構成しているので、電
荷の再配分は起こらず、高レベルにあるべき出力が低下
するという問題は発生しない。

【００２６】なお本例では、プリデコード回路ＰＤ０な
いしＰＤ７の出力を何の制約もなく、ワード線駆動回路
ＷＤに接続している。しかし、このようにすると、例え
ば、本図に示したように、ＰＤ０ないしＰＤ３のファン
アウト数がそれぞれ８個である（ＷＤ回路１個あたりの
ファンアウト数は２個で、それぞれＷＤ回路を４個駆動
している）のに対し、ＰＤ４ないしＰＤ７のファンアウ
ト数がそれぞれ４個（ＷＤ回路１個あたりのファンアウ
ト数は１個で、それぞれＷＤ回路を４個駆動している）
となり、ファンアウト数がアンバランスとなってしま
う。従って、ＰＤ０ないしＰＤ３のスピードが遅くなる
という問題が発生する。

【００２７】図１０は本発明の第７の実施例を示す回路
図である。本例では図９で述べた問題点を解決するため
に、ｐ＝２入力の回路ＸＤがｑ＝１６個あり、これらを
ｒ＝８個の回路ＰＤで駆動する場合、ｒ＝８個の回路Ｐ
Ｄのそれぞれの出力を、ｑ＝１６個の回路ＸＤのｐ×ｑ
／ｒ＝４個の入力に接続しており、このうちｑ／ｒ＝２
個は第１のＮチャネル電界効果トランジスタのゲートに
接続し、ｑ×(ｐ−１)／ｒ＝２個はＮ形論理ブロックに
接続している。このようにすると、ＰＤ０ないしＰＤ７
のそれぞれのファンアウト数は全て６個となり、ファン
アウト数がアンバランスになることはない。従って、図
９のようにＰＤ０ないしＰＤ３のスピードが遅くなると
いう問題は発生しない。

【００２８】図１１は本発明の第８の実施例を示す回路
図である。本例は図４に示したデコード回路内のワード
線駆動回路ＷＤ及びプリデコード回路ＰＤに本発明の半
導体論理回路を適用した例を示している。従って、本例
ではワード線駆動回路ＷＤ及びプリデコード回路ＰＤに
クロック信号φを入力する必要がなくなり、クロック発
生回路が駆動しなければならない電界効果トランジスタ
の個数（ファンアウト数）は６４個から１６個と１／４
になる。このようにクロック発生回路のファンアウト数
を低減すると、クロック発生回路の消費電力を著しく低
減できる。さらに、本例でも請求項２に従って回路を構
成しているので、電荷の再配分は起こらず、高レベルに
あるべき出力が低下するという問題は発生しない。ま
た、本例でも請求項４に従って回路を構成しているの
で、アドレスバッファＡＢ及びプリデコード回路ＰＤの
ファンアウト数がアンバランスになることはない。

【００２９】図１２は本発明の第９の実施例を示す回路
図である。本例は図４に示したデコード回路内のワード
線駆動回路ＷＤ及びプリデコード回路ＰＤに本発明の半
導体論理回路を適用した例を示している。従って、本例
ではワード線駆動回路ＷＤ及びプリデコード回路ＰＤに
クロック信号φを入力する必要がなくなり、クロック発
生回路が駆動しなければならない電界効果トランジスタ
の個数（ファンアウト数）は６４個から１６個と１／４
になる。このようにクロック発生回路のファンアウト数
を低減すると、クロック発生回路の消費電力を著しく低
減できる。さらに、電荷の再配分は起こらず、高レベル
にあるべき出力が低下するという問題は発生しない。ま
た、アドレスバッファＡＢ及びプリデコード回路ＰＤの
ファンアウト数がアンバランスになることはない。

【００３０】なお、本例では、第１の回路ＡＢをＮ形論
理ブロックを用いて構成し、第２の回路ＰＤをＰ形論理
ブロックで構成し、さらに第３の回路ＷＤをＮ形論理ブ
ロックを用いて構成している。このようにすると、図示
したように、ＡＢ回路及びＰＤ回路内のインバータが不
要となるので、回路を簡単化できる。なお、図４の従来
のドミノ回路でこのような構成にすると、ＰＤに入力す
るクロック信号／φが必要となり、すなわち、クロック
信号が２種類（φ及び／φ）必要となる。しかし、本例
では、ＰＤのクロック信号を不要にできるので、クロッ
ク信号が２種類必要とはならない。

【００３１】図１３は本発明の第１０の実施例を示す回
路図である。本例は図４に示したデコード回路内のワー
ド線駆動回路ＷＤ及びプリデコード回路ＰＤの一部に本
発明の半導体論理回路を適用した例を示している。なお
本例では、Ｎ形論理ブロックを構成するＮチャネル電界
効果トランジスタ（例えばＷＤ内のＭＮＡまたはPD0内
のＭＮＢ）のゲートを、プリチャージ動作を行わない回
路、すなわち、本例では通常のＣＭＯＳ回路（ＰＤ４な
いしＰＤ７またはＡＢ１）の出力に接続している。この
ようにすると、クロック信号φが必要な回路をアドレス
バッファＡＢ０のみにできる。従って、クロック発生回
路が駆動しなければならない電界効果トランジスタの個
数（ファンアウト数）は６４個から４個と１／１６にな
る。このようにクロック発生回路のファンアウト数を低
減すると、クロック発生回路の消費電力を著しく低減で
きる。さらに、本例でも請求項２に従って回路を構成し
ているので、電荷の再配分は起こらず、高レベルにある
べき出力が低下するという問題は発生しない。

【００３２】図１４は本発明の第１１の実施例を示す回
路図である。本例は図４に示したデコード回路内のワー
ド線駆動回路ＷＤ及びプリデコード回路ＰＤの一部に本
発明の半導体論理回路を適用した例を示している。なお
本例では、さらに請求項６に従い、Ｎ形論理ブロックを
構成するＮチャネル電界効果トランジスタ（例えばＷＤ
内のＭＮＡ）のゲート及びＰ形論理ブロックを構成する
Ｐチャネル電界効果トランジスタ（例えばＰＤ０内のＭ
ＰＢ）のゲートを、プリチャージ動作を行わない回路、
すなわち、本例では通常のＣＭＯＳ回路ＰＤ４〜ＰＤ７
またはＡＢ１の出力に接続している。このようにする
と、クロック信号φが必要な回路をアドレスバッファＡ
Ｂ０のみにできる。従って、クロック発生回路が駆動し
なければならない電界効果トランジスタの個数（ファン
アウト数）は６４個から４個と１／１６になる。このよ
うにクロック発生回路のファンアウト数を低減すると、
クロック発生回路の消費電力を著しく低減できる。さら
に、本例でも請求項２に従って回路を構成しているの
で、電荷の再配分は起こらず、高レベルにあるべき出力
が低下するという問題は発生しない。

【００３３】なお本例ではさらに、第１の回路ＡＢ０を
Ｎ形論理ブロックを用いて構成し、第２の回路ＰＤ０〜
ＰＤ３をＰ形論理ブロックで構成し、さらに第３の回路
ＷＤをＮ形論理ブロックを用いて構成している。このよ
うにすると、図示したように、ＡＢ回路及びＰＤ回路内
のインバータが不要となるので、回路を簡単化できる。

【００３４】図１５は本発明の第１２の実施例を示す図
である。本例ではＰチャネル電界効果トランジスタＭＰ
２を追加した点のみが図１と異なる。従って、本例でも
図１で述べた議論が同様に成立し、クロック発生回路の
消費電力を低減することができる。なお、本例のように
ＭＰ２を追加すると、ＮＬＢ，ＭＮ１のリークの影響を
打ち消すことができる。なお、ＭＰ２はリーク補償用の
トランジスタなので、そのサイズは十分小さくてよい。

【００３５】また、図５において、ＭＮ１と並列にＮチ
ャネル電界効果トランジスタを設けても同様の効果が得
られることは明らかである。さらに、以下の実施例で
も、本例と同様の追加を行うと、同様の効果が得られる
ことは明らかである。

【００３６】図１６は本発明の第１３の実施例を示す図
である。本例ではＰチャネル電界効果トランジスタＭＰ
２とインバータＩＮＶを追加した点のみが図１と異な
る。従って、本例でも図１で述べた議論が同様に成立
し、クロック発生回路の消費電力を低減することができ
る。なお、本例のようにＭＰ２とＩＮＶを追加すると、
図１５と同様ＮＬＢ，ＭＮ１のリークの影響を打ち消す
ことができる。なお、MP2はリーク補償用のトランジス
タなので、そのサイズは十分小さくてよい。

【００３７】また、図５でも、ＭＮ１と並列にＮチャネ
ル電界効果トランジスタを設け、さらにＩＮＶを追加す
ると、同様の効果が得られることは明らかである。さら
に、以下の実施例においても、本例と同様の追加を行う
と、同様の効果が得られることは明らかである。

【００３８】図１７は本発明の第１４の実施例を示す図
であり、図１に示した回路２個分の機能を実現した例を
示している。すなわち、本例では図１に示した回路のＮ
形論理ブロックＮＬＢとＮチャネル電界効果トランジス
タＭＮ１の接続関係を逆にした回路を２個設け、さらに
それぞれのＮＬＢを共通にして１個にしている。このよ
うにＮＬＢを共通にすると、その分回路を簡単化でき、
回路の占有面積を低減できる。

【００３９】ただし本例では、図６の回路と同様に電荷
の再配分が起こり、高レベルにあるべき出力ＯＵＴが低
下するという問題が発生する。

【００４０】図１８は本発明の第１５の実施例を示す図
である。本例では図１７で述べた問題点を解決するため
に、Ｐチャネル電界効果トランジスタＭＰ３を追加して
いる。このようにすると、プリチャージ期間中にＭＮ１
及びＭＮ２のソースは必ず高レベルＶＤＤに充電される
ので、プリチャージが終了した時に電荷の再配分は起こ
らず、高レベルにあるべき出力ＯＵＴが低下するという
問題は発生しない。なお、ＭＰ３はプリチャージ用のト
ランジスタなので、そのサイズは十分小さくてよい。

【００４１】ただし本例では、プリチャージ期間中にＮ
ＬＢがオンしていると、ＭＰ３及びＮＬＢを介してＶＤ
ＤからＶＳＳに貫通電流が流れ、消費電力が増加すると
いう問題が発生する。

【００４２】図１９は本発明の第１６の実施例を示す図
である。本例では図１８で述べた問題点を解決するため
に、Ｎ形論理ブロックＮＬＢ内のＮチャネル電界効果ト
ランジスタＭＮ３のゲートをＰチャネル電界効果トラン
ジスタＭＰ３のゲートに接続している。このようにする
と、プリチャージ期間中にＮＬＢが必ずオフするので、
貫通電流が流れ消費電力が増加するという問題は発生し
ない。

【００４３】図２０は本発明の第１７の実施例を示す図
である。本例はデコード回路に請求項７，８，９に記載
の半導体論理回路を適用した例を示している。すなわ
ち、本例では、例えば、プリデコード回路ＰＤ０及びＰ
Ｄ１のＮ形論理ブロックを共通にし、これをアドレスバ
ッファＡＢ１内に移動している(ＭＮＡ)。また、電荷の
再配分を防止するためにＭＰＡを設け、さらに貫通電流
を防止するためにＭＮＡとＭＰＡのゲートを接続してい
る。また、例えばワード線駆動回路ＷＤ０，WD1,ＷＤ
２，ＷＤ３のＮ形論理ブロックを共通にし、これをプリ
デコード回路ＰＤ４内に移動している(ＭＮＢ)。また、
電荷の再配分を防止するためにＭＰＢを設け、さらに貫
通電流を防止するためにＭＮＢとＭＰＢのゲートを接続
している。また、例えばプリデコード回路ＰＤ４及びＰ
Ｄ６のＰ形論理ブロックを共通にし、これをアドレスバ
ッファＡＢ２内に移動している（ＭＰＣ）。また、電荷
の再配分を防止するためにＭＮＣを設け、さらに貫通電
流を防止するためにＭＮＣとＭＰＣのゲートを接続して
いる。このようにＮまたはＰ形論理ブロックを共通にす
ると、その分デコード回路を簡単化でき、回路の占有面
積を低減できる。

【００４４】図２１は本発明の第１８の実施例を示す図
である。本例は、図２０のアドレスバッファＡＢ１及び
ＡＢ３内の出力段の回路構成をド・モルガンの法則（／
（／φ・Ａ）＝φ＋／Ａ）に基づき変更し、逆相のクロ
ック信号／φを不要にしている点のみが図２０と異な
る。

【００４５】図２２は本発明の第１９の実施例を示す図
である。本例は、図２０の全てのアドレスバッファＡＢ
及びプリデコード回路ＰＤの回路構成をド・モルガンの
法則（／（／Ａ・Ｂ）＝Ａ＋／Ｂ）に基づき変更し、回
路を構成するトランジスタの個数を低減している点のみ
が図２０と異なる。

【００４６】図２３は本発明の第２０の実施例を示す図
である。本例は、図２２のアドレスバッファＡＢ０及び
ＡＢ２内の出力段の回路構成をド・モルガンの法則（／
（／φ・Ａ）＝φ＋／Ａ）に基づき変更し、逆相のクロ
ック信号／φを不要にしている点のみが図２２と異な
る。

【００４７】このように、本発明の回路はド・モルガン
の法則に従って如何様にも変形できる。しかし、図２２
及び図２３のように本法則を使用してトランジスタの総
数を低減していくと、逆に直列に接続されるトランジス
タの個数が増加し（例えば、図２２のＷＤ内の入力段の
Ｎチャネル電界効果トランジスタとＰＤ４内のＮチャネ
ル電界効果トランジスタとＡＢ３内の２個のＮチャネル
電界効果トランジスタ、すなわち、合計４個のトランジ
スタは直列接続されている）、回路の速度が遅くなって
しまう。

【００４８】図２４は本発明の第２１の実施例を示す図
である。本例では図２３で述べた問題点を解決するため
に、アドレスバッファＡＢ及びプリデコード回路ＰＤの
回路構成をド・モルガンの法則（／（／Ａ・Ｂ）＝Ａ＋
／Ｂ）に基づき変更し、直列に接続されるトランジスタ
の個数が２を超えないようにしている。このようにする
と、回路の速度が遅くなるという問題は発生しない。

【００４９】

【発明の効果】本発明によれば、クロック信号を使用せ
ずに半導体論理回路のプリチャージ動作を行うことがで
きる。従って、クロック発生回路のファンアウト数を低
減でき、クロック発生回路の消費電力を低減することが
できる。

【００５０】また、プリチャージが終了した時に電荷の
再配分が起こらず、高（低）レベルにあるべき出力ＯＵ
Ｔが低下（上昇）するという問題が発生しない。

【００５１】また、例えばワード線の本数が１６本のデ
コード回路では、クロック発生回路が駆動しなければな
らないデコード回路内の電界効果トランジスタの個数
（ファンアウト数）を半分（６４個から３２個）、また
は、１／４(６４個から１６個)にできる。

【００５２】また、ファンアウト数がアンバランスにな
り、回路のスピードが遅くなるという問題が発生しなく
なる。

【００５３】また、従来必要であった回路内のインバー
タが不要となるので、回路を簡単化できる。またこの
時、従来回路のようにクロック信号が２種類必要とはな
らなくなる。

【００５４】また、クロック発生回路が駆動しなければ
ならない電界効果トランジスタの個数（ファンアウト
数）を１／１６（６４個から４個）にでき、クロック発
生回路の消費電力を著しく低減できる。

【００５５】また、Ｎ（Ｐ）形論理ブロックを共通にで
きるので、その分回路を簡単化でき、回路の占有面積を
低減できる。

【００５６】また、プリチャージが終了した時に電荷の
再配分が起こらず、高（低）レベルにあるべき出力ＯＵ
Ｔが低下（上昇）するという問題が発生しない。

【００５７】また、プリチャージ期間中にＶＤＤからＶ
ＳＳに貫通電流が流れ、消費電力が増加するという問題
が発生しない。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図。

【図２】第１の従来例を示す回路図。

【図３】第２の従来例を示す回路図。

【図４】第３の従来例を示す回路図。

【図５】本発明の第２の実施例を示す回路図。

【図６】本発明の第３の実施例を示す回路図。

【図７】本発明の第４の実施例を示す回路図。

【図８】本発明の第５の実施例を示す回路図。

【図９】本発明の第６の実施例を示す回路図。

【図１０】本発明の第７の実施例を示す回路図。

【図１１】本発明の第８の実施例を示す回路図。

【図１２】本発明の第９の実施例を示す回路図。

【図１３】本発明の第１０の実施例を示す回路図。

【図１４】本発明の第１１の実施例を示す回路図。

【図１５】本発明の第１２の実施例を示す図。

【図１６】本発明の第１３の実施例を示す図。

【図１７】本発明の第１４の実施例を示す図。

【図１８】本発明の第１５の実施例を示す図。

【図１９】本発明の第１６の実施例を示す図。

【図２０】本発明の第１７の実施例を示す図。

【図２１】本発明の第１８の実施例を示す図。

【図２２】本発明の第１９の実施例を示す図。

【図２３】本発明の第２０の実施例を示す図。

【図２４】本発明の第２１の実施例を示す図。

【符号の説明】

ＭＮ１…Ｎチャネル電界効果トランジスタ、ＭＰ１…Ｐ
チャネル電界効果トランジスタ、ＮＬＢ…Ｎ形論理ブロ
ック、ＰＣＬ…低レベルの信号を出力する回路、ＶＳＳ
…電源電圧、ＯＵＴ…出力。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 枢 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】一定の周期毎にプリチャージを行い、上記
   プリチャージの期間中に必ず低(高)レベルの信号を出力
   する第１の回路と、上記第１の回路の出力を入力とする
   第２の回路とからなる半導体論理回路において、 上記第２の回路は、ゲートが上記第１の回路の出力に接
   続され、ソースが第１の電源に接続されるＰ（Ｎ）チャ
   ネル電界効果トランジスタと、ゲートが上記第１の回路
   の出力に接続される第１のＮ（Ｐ）チャネル電界効果ト
   ランジスタと、他のＮ（Ｐ）チャネル電界効果トランジ
   スタで構成されるＮ（Ｐ）形論理ブロックとからなり、
   上記第１のＮ（Ｐ）チャネル電界効果トランジスタと上
   記Ｎ(Ｐ)形論理ブロックは直列に接続され、上記Ｐ
   （Ｎ）チャネル電界効果トランジスタのドレインと第２
   の電源との間に挿入されており、上記Ｐ（Ｎ）チャネル
   電界効果トランジスタのドレインから信号を出力するよ
   うにしたことを特徴とする半導体論理回路。
2. 【請求項２】直列接続された上記第１のＮ（Ｐ）チャネ
   ル電界効果トランジスタと上記Ｎ（Ｐ）形論理ブロック
   は、上記Ｐ（Ｎ）チャネル電界効果トランジスタのドレ
   インと上記第２の電源との間に、上記Ｎ（Ｐ）形論理ブ
   ロックが上記Ｐ（Ｎ）チャネル電界効果トランジスタの
   ドレインに接続されるように挿入された請求項１に記載
   の半導体論理回路。
3. 【請求項３】デコード回路が請求項１に記載の半導体論
   理回路を用いて構成された半導体論理回路。
4. 【請求項４】ｐ（ｐは２以上の整数）入力の請求項１に
   記載の第２の回路がｑ（ｑは２以上の整数）個あり、こ
   れらをｒ（ｒは２以上の整数）個の回路で駆動する半導
   体論理回路において、上記ｒ個の回路のそれぞれの出力
   は、上記ｑ個の回路のｐ×ｑ／ｒ個の入力に接続されて
   おり、このうちｑ／ｒ個は上記第１のＮ（Ｐ）チャネル
   電界効果トランジスタのゲートに接続され、ｑ×(ｐ−
   １)／ｒ個は上記Ｎ(Ｐ)形論理ブロックに接続されてい
   る半導体論理回路。
5. 【請求項５】請求項１に記載の上記第１の回路をＮ
   （Ｐ）形論理ブロックを用いて構成し、上記第２の回路
   をＰ（Ｎ）形論理ブロックを用いて構成した半導体論理
   回路。
6. 【請求項６】請求項１に記載の第２ないし第ｍ（ｍは２
   以上の整数）のＮ（Ｐ）チャネル電界効果トランジスタ
   のゲートを、プリチャージ動作を行わない回路の出力に
   接続した半導体論理回路。
7. 【請求項７】一定の周期毎にプリチャージを行い、上記
   プリチャージの期間中に必ず低(高)レベルの信号を出力
   する複数の第１の回路と、上記第１の回路の出力を入力
   とする第２の回路とからなる半導体論理回路において、 上記第２の回路は、それぞれのゲートが上記第１の回路
   の出力に接続され、ソースが第１の電源に接続される第
   １の回路と同数のＰ（Ｎ）チャネル電界効果トランジス
   タと、それぞれのゲートが上記第１の回路の出力に接続
   され、それぞれのドレインが上記Ｐ（Ｎ）チャネル電界
   効果トランジスタのドレインに接続される第１の回路と
   同数の第１のＮ（Ｐ）チャネル電界効果トランジスタ
   と、一端が上記第１のＮ（Ｐ）チャネル電界効果トラン
   ジスタのソースに共通に接続され、他端が第２の電源に
   接続される第２ないし第ｍ（ｍは２以上の整数）のＮ
   （Ｐ）チャネル電界効果トランジスタで構成されるＮ
   （Ｐ）形論理ブロックとからなり、上記Ｐ（Ｎ）チャネ
   ル電界効果トランジスタのドレインからそれぞれ信号を
   出力するようにしたことを特徴とする半導体論理回路。
8. 【請求項８】ドレインが上記第１のＮ（Ｐ）チャネル電
   界効果トランジスタのソースに共通に接続され、ソース
   が第１の電源に接続され、ゲートが一定の周期毎にプリ
   チャージを行いこのプリチャージ期間中に必ず低（高）
   レベルの信号を出力する回路に接続されたＰ（Ｎ）チャ
   ネル電界効果トランジスタを付加したことを特徴とする
   請求項７に記載の半導体論理回路。
9. 【請求項９】上記Ｎ（Ｐ）形論理ブロック内の少なくと
   も１個のＮ（Ｐ）チャネル電界効果トランジスタのゲー
   トが請求項８に記載のＰ（Ｎ）チャネル電界効果トラン
   ジスタのゲートに接続されている半導体論理回路。