JP3593389B2 - 半導体論理回路 - Google Patents
半導体論理回路 Download PDFInfo
- Publication number
- JP3593389B2 JP3593389B2 JP19942095A JP19942095A JP3593389B2 JP 3593389 B2 JP3593389 B2 JP 3593389B2 JP 19942095 A JP19942095 A JP 19942095A JP 19942095 A JP19942095 A JP 19942095A JP 3593389 B2 JP3593389 B2 JP 3593389B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- channel field
- effect transistor
- field effect
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【産業上の利用分野】
本発明は半導体論理回路に関する。
【０００２】
【従来の技術】
図２は第１の従来例を示し、従来からよく知られているドミノ回路を示している。このドミノ回路の動作については、例えば、“ＣＭＯＳ ＶＬＳＩ設計の原理”（富沢・松山監訳、丸善）の１４１頁ないし１４４頁に記載してある。ドミノ回路ではクロック信号φにより一定の周期毎にプリチャージを行う。
【０００３】
すなわち本図でクロック信号φが低レベルの時、Ｐチャネル電界効果トランジスタＭＰ１，ＭＰ２がオンし、それぞれのドレインがプリチャージされる。しかし、このようにクロック信号φを用いてプリチャージの制御を行うと、各回路毎にクロック信号φを入力する必要がある。従って回路の個数が多くなると、クロック信号φを発生する回路（クロック発生回路）が駆動しなければならない回路の数、すなわち、電界効果トランジスタの個数（ファンアウト数）が増加し、クロック発生回路の消費電力が増加する。
【０００４】
この消費電力の増加を防止するために、例えば、本図の後段の回路を、一般に多用されているＣＭＯＳ回路で構成する方法が考えられる。図３は第２の従来例を示す図であり、図２の後段の回路をＣＭＯＳ回路で構成した例を示している。
【０００５】
後段の回路をＣＭＯＳ回路にすることにより、後段の回路にクロック信号φが不要になっている。しかし、後段の回路をＣＭＯＳ回路にすると、後段の回路を構成する電界効果トランジスタの個数が増加（本例では５個から６個に増加）するだけでなく、前段の回路が駆動する電界効果トランジスタの個数（ファンアウト数）も増加（図２では１個（ＭＮ４）が、図３では２個（ＭＮ４，ＭＰ６）に増加）してしまう。従ってこの方法は、クロック発生回路の消費電力が増加するのを防止できるが、トランジスタ数の増加及び前段の回路のファンアウト数の増加を引き起こす。
【０００６】
【発明が解決しようとする課題】
図４は第３の従来例を示す回路図であり、クロック発生回路のファンアウト数が極めて大きい例を示している。すなわち、本図は、従来のドミノ回路で半導体メモリのデコード回路を構成した例を示している。本図でφはクロック信号、 Ａ０ないしＡ３はアドレス信号、Ｗ０ないしＷ１５はワード線である。また、 ＡＢはアドレスバッファであり、アドレス信号の肯定及び否定信号を出力する。
【０００７】
また、ＰＤはプリデコード回路であり、アドレス信号の肯定及び否定信号を基にプリデコードを行う。また、ＷＤはワード線駆動回路であり、プリデコード回路の出力信号を基にデコードを行い、その信号を基にワード線を駆動する。
【０００８】
本例では、アドレスバッファＡＢ，プリデコード回路ＰＤ，ワード線駆動回路ＷＤの全てをドミノ回路で構成している。従って、各回路毎にクロック信号φを入力する必要があり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個になっている。すなわち、ＡＢ回路１個あたりのファンアウト数は４個で、ＡＢ回路は全部で４個あるので、ファンアウト数の小計は１６個。また、ＰＤ回路１個あたりのファンアウト数は２個で、ＰＤ回路は全部で８個あるので、ファンアウト数の小計は１６個。また、ＷＤ回路１個あたりのファンアウト数は２個で、ＷＤ回路は全部で１６個あるので、ファンアウト数の小計は３２個。従ってファンアウト数の合計は６４個。なお、本例では簡単なために、ワード線の本数が１６本の例を示しているが、例えば、実際の２５６ｋビットのメモリではワード線の本数が５１２本にもなり、ファンアウト数の合計はほぼワード線駆動回路の個数（５１２個）で決まり、著しく大きくなる。このようにクロック発生回路のファンアウト数が増加すると、クロック発生回路が充電及び放電しなければならない電荷がファンアウト数に比例して増加するため、クロック発生回路の消費電力が著しく増加するという問題が発生する。
【０００９】
本発明の目的は、一定の周期毎にプリチャージを行う回路に入力するクロック信号を不要とし、クロック発生回路の消費電力を低減することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明が採用した手段は、一定の周期毎にプリチャージを行い、このプリチャージ期間中に必ず低（高）レベルの信号を出力する第１の回路と、この第１の回路の出力を入力とする第２の回路とからなる半導体論理回路において、上記第２の回路は、ゲートが上記第１の回路の出力に接続され、ソースが第１の電源に接続されるＰ（Ｎ）チャネル電界効果トランジスタと、ゲートが上記第１の回路の出力に接続される第１のＮ（Ｐ）チャネル電界効果トランジスタと、第２ないし第ｍ（ｍは２以上の整数）のＮ（Ｐ）チャネル電界効果トランジスタで構成されるＮ（Ｐ）形論理ブロックとからなり、上記第１のＮ（Ｐ）チャネル電界効果トランジスタと上記Ｎ（Ｐ）形論理ブロックは直列に接続され、上記Ｐ（Ｎ）チャネル電界効果トランジスタのドレインと第２の電源との間に挿入されており、上記Ｐ（Ｎ）チャネル電界効果トランジスタのドレインから信号を出力する手段である。
【００１１】
【作用】
この手段を用いると、第１の回路がプリチャージ期間中に低（高）レベルの信号を出力するので、この時、第２の回路内のＰ（Ｎ）チャネル電界効果トランジスタがオンし、第１のＮ（Ｐ）チャネル電界効果トランジスタがオフし、Ｐ（Ｎ）チャネル電界効果トランジスタのドレインが高（低）レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１２】
【実施例】
図１は本発明の第１の実施例を示す回路図である。本例では、一定の周期毎にプリチャージを行い、このプリチャージ期間中に必ず低レベルの信号を出力する第１の回路ＰＣＬと、この第１の回路の出力を入力とする第２の回路とからなる半導体論理回路において、
第２の回路を、ゲートが第１の回路の出力に接続され、ソースが第１の電源 ＶＤＤに接続されるＰチャネル電界効果トランジスタＭＰ１と、ゲートが第１の回路の出力に接続される第１のＮチャネル電界効果トランジスタＭＮ１と、第２ないし第ｍ（ｍは２以上の整数）のＮチャネル電界効果トランジスタで構成されるＮ形論理ブロックＮＬＢとで構成し、第１のＮチャネル電界効果トランジスタＭＮ１とＮ形論理ブロックＮＬＢを直列に接続し、Ｐチャネル電界効果トランジスタＭＰ１のドレインと第２の電源ＶＳＳとの間に挿入し、Ｐチャネル電界効果トランジスタＭＰ１のドレインから信号ＯＵＴを出力するようにしている。
【００１３】
半導体回路をこのように構成すると、ＰＣＬがプリチャージ期間中に低レベルの信号を出力するので、この時、第２の回路内のＭＰ１がオンし、ＭＮ１がオフし、ＭＰ１のドレインが高レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１４】
図５は本発明の第２の実施例を示す回路図である。本例では、一定の周期毎にプリチャージを行い、このプリチャージ期間中に必ず高レベルの信号を出力する第１の回路ＰＣＨと、この第１の回路の出力を入力とする第２の回路とからなる半導体論理回路において、第２の回路を、ゲートが第１の回路の出力に接続され、ソースが第１の電源ＶＳＳに接続されるＮチャネル電界効果トランジスタＭＮ１と、ゲートが第１の回路の出力に接続される第１のＰチャネル電界効果トランジスタＭＰ１と、第２ないし第ｍ（ｍは２以上の整数）のＰチャネル電界効果トランジスタで構成されるＰ形論理ブロックＰＬＢとで構成し、第１のＰチャネル電界効果トランジスタＭＰ１とＰ形論理ブロックＰＬＢを直列に接続し、Ｎチャネル電界効果トランジスタＭＮ１のドレインと第２の電源ＶＤＤとの間に挿入し、Ｎチャネル電界効果トランジスタＭＮ１のドレインから信号ＯＵＴを出力するようにしている。
【００１５】
半導体回路をこのように構成すると、ＰＣＨがプリチャージ期間中に高レベルの信号を出力するので、この時、第２の回路内のＭＮ１がオンし、ＭＰ１がオフし、ＭＮ１のドレインが低レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１６】
図６は本発明の第３の実施例を示す回路図である。本例では、図１に示したプリチャージ期間中に必ず低レベルの信号を出力する第１の回路ＰＣＬ及び第２ないし第ｍ（ｍは２以上の整数）のＮチャネル電界効果トランジスタで構成されるＮ形論理ブロックＮＬＢの具体例として、図２及び図３と同じ論理機能を実現する例を示している。すなわち、ＰＣＬは従来のドミノ回路で構成した２入力の ＯＲ回路であり、クロック信号φが低レベルの時プリチャージ動作する。また、ＮＬＢは２入力のＮＯＲ回路である。
【００１７】
本例でも図１で述べたように、ＰＣＬがプリチャージ期間中に低レベルの信号を出力するので、この時、第２の回路内のＭＰ１がオンし、ＭＮ１がオフし、 ＭＰ１のドレインが高レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１８】
さらに、本例の後段の回路を構成する電界効果トランジスタの個数は４個であり、図２の５個及び図３の６個より少ない。
【００１９】
なお本例では、直列接続したＭＮ１とＮＬＢをＭＰ１とＶＳＳとの間に挿入しているが、ここではＭＮ１をＭＰ１のドレインに接続している。このように接続すると、信号Ｃ及びＤが低レベルでＭＮ２及びＭＮ３がオフしている場合に、プリチャージが終了し、ＭＰ１がオフ，ＭＮ１がオンした時、もし仮にＭＮ２ （ＭＮ３）のドレインが低レベルＶＳＳに放電されていたとすると、ＭＮ１のソースとドレイン間で電荷の再配分が起こり、高レベルにあるべき出力ＯＵＴが低下するという問題が発生する。
【００２０】
図７は本発明の第４の実施例を示す回路図である。本例では図６で述べた問題点を解決するために、直列接続された第１のＮチャネル電界効果トランジスタ ＭＮ１とＮ形論理ブロックＮＬＢを、Ｐチャネル電界効果トランジスタＭＰ１のドレインと第２の電源ＶＳＳとの間に、Ｎ形論理ブロックＮＬＢがＰチャネル電界効果トランジスタＭＰ１のドレインに接続されるように挿入している。このようにすると、信号Ｃ及びＤが低レベルでＭＮ２及びＭＮ３がオフしている場合、プリチャージ期間中にＭＮ２（ＭＮ３）のドレインは必ず高レベルＶＤＤに充電されるので、プリチャージが終了し、ＭＰ１がオフ，ＭＮ１がオンした時に電荷の再配分は起こらず、高レベルにあるべき出力ＯＵＴが低下するという問題は発生しない。
【００２１】
また本例でも、図１で述べた議論が同様に成立し、クロック発生回路の消費電力を低減することができる。
【００２２】
図８は本発明の第５の実施例を示す回路図である。本例では、図５に示したプリチャージ期間中に必ず高レベルの信号を出力する第１の回路ＰＣＨ及び第２ないし第ｍ（ｍは２以上の整数）のＰチャネル電界効果トランジスタで構成されるＰ形論理ブロックＰＬＢの具体例を示している。すなわち、ＰＣＨは従来のドミノ回路で構成した２入力のＡＮＤ回路であり、クロック信号φが高レベルの時プリチャージ動作する。また、ＰＬＢは２入力のＮＡＮＤ回路である。
【００２３】
本例でも図５で述べたように、ＰＣＨがプリチャージ期間中に高レベルの信号を出力するので、この時、第２の回路内のＭＮ１がオンし、ＭＰ１がオフし、 ＭＮ１のドレインが低レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００２４】
なお、本例でも、直列接続された第１のＰチャネル電界効果トランジスタＭＰ１とＰ形論理ブロックＰＬＢを、Ｎチャネル電界効果トランジスタＭＮ１のドレインと第２の電源ＶＤＤとの間に、Ｐ形論理ブロックＰＬＢがＮチャネル電界効果トランジスタＭＮ１のドレインに接続されるように挿入している。このようにすると、信号Ｃ及びＤが高レベルでＭＰ２及びＭＰ３がオフしている場合、プリチャージ期間中にＭＰ２（ＭＰ３）のドレインは必ず高レベルＶＳＳに放電されるので、プリチャージが終了し、ＭＮ１がオフ，ＭＰ１がオンした時に電荷の再配分は起こらず、低レベルにあるべき出力ＯＵＴが上昇するという問題は発生しない。
【００２５】
図９は本発明の第６の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤに本発明に係る半導体論理回路を適用した例を示している。従って、本例ではワード線駆動回路ＷＤにクロック信号φを入力する必要がなくなり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から３２個と半分になる。なお、本例では簡単なために、ワード線の本数が１６本の例を示しているが、例えば、実際の２５６ｋビットのメモリではワード線の本数が５１２本にもなるので、本発明の効果は極めて大きくなる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。
【００２６】
なお本例では、プリデコード回路ＰＤ０ないしＰＤ７の出力を何の制約もなく、ワード線駆動回路ＷＤに接続している。しかし、このようにすると、例えば、本図に示したように、ＰＤ０ないしＰＤ３のファンアウト数がそれぞれ８個である（ＷＤ回路１個あたりのファンアウト数は２個で、それぞれＷＤ回路を４個駆動している）のに対し、ＰＤ４ないしＰＤ７のファンアウト数がそれぞれ４個 （ＷＤ回路１個あたりのファンアウト数は１個で、それぞれＷＤ回路を４個駆動している）となり、ファンアウト数がアンバランスとなってしまう。従って、 ＰＤ０ないしＰＤ３のスピードが遅くなるという問題が発生する。
【００２７】
図１０は本発明の第７の実施例を示す回路図である。本例では図９で述べた問題点を解決するために、ｐ＝２入力の回路ＸＤがｑ＝１６個あり、これらをｒ＝８個の回路ＰＤで駆動する場合、ｒ＝８個の回路ＰＤのそれぞれの出力を、ｑ＝１６個の回路ＸＤのｐ×ｑ／ｒ＝４個の入力に接続しており、このうちｑ／ｒ＝２個は第１のＮチャネル電界効果トランジスタのゲートに接続し、ｑ×（ｐ−１）／ｒ＝２個はＮ形論理ブロックに接続している。このようにすると、ＰＤ０ないしＰＤ７のそれぞれのファンアウト数は全て６個となり、ファンアウト数がアンバランスになることはない。従って、図９のようにＰＤ０ないしＰＤ３のスピードが遅くなるという問題は発生しない。
【００２８】
図１１は本発明の第８の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤに本発明の半導体論理回路を適用した例を示している。従って、本例ではワード線駆動回路ＷＤ及びプリデコード回路ＰＤにクロック信号φを入力する必要がなくなり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から１６個と１／４になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。また、本例でも請求項４に従って回路を構成しているので、アドレスバッファＡＢ及びプリデコード回路ＰＤのファンアウト数がアンバランスになることはない。
【００２９】
図１２は本発明の第９の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤに本発明の半導体論理回路を適用した例を示している。従って、本例ではワード線駆動回路ＷＤ及びプリデコード回路ＰＤにクロック信号φを入力する必要がなくなり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から１６個と１／４になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。また、アドレスバッファＡＢ及びプリデコード回路ＰＤのファンアウト数がアンバランスになることはない。
【００３０】
なお、本例では、第１の回路ＡＢをＮ形論理ブロックを用いて構成し、第２の回路ＰＤをＰ形論理ブロックで構成し、さらに第３の回路ＷＤをＮ形論理ブロックを用いて構成している。このようにすると、図示したように、ＡＢ回路及び ＰＤ回路内のインバータが不要となるので、回路を簡単化できる。なお、図４の従来のドミノ回路でこのような構成にすると、ＰＤに入力するクロック信号／φが必要となり、すなわち、クロック信号が２種類（φ及び／φ）必要となる。しかし、本例では、ＰＤのクロック信号を不要にできるので、クロック信号が２種類必要とはならない。
【００３１】
図１３は本発明の第１０の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤの一部に本発明の半導体論理回路を適用した例を示している。なお本例では、Ｎ形論理ブロックを構成するＮチャネル電界効果トランジスタ（例えばＷＤ内のＭＮＡまたはＰＤ０内のＭＮＢ）のゲートを、プリチャージ動作を行わない回路、すなわち、本例では通常のＣＭＯＳ回路（ＰＤ４ないしＰＤ７またはＡＢ１）の出力に接続している。このようにすると、クロック信号φが必要な回路をアドレスバッファＡＢ０のみにできる。従って、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から４個と１／１６になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。
【００３２】
図１４は本発明の第１１の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤの一部に本発明の半導体論理回路を適用した例を示している。なお本例では、さらに請求項６に従い、Ｎ形論理ブロックを構成するＮチャネル電界効果トランジスタ（例えば ＷＤ内のＭＮＡ）のゲート及びＰ形論理ブロックを構成するＰチャネル電界効果トランジスタ（例えばＰＤ０内のＭＰＢ）のゲートを、プリチャージ動作を行わない回路、すなわち、本例では通常のＣＭＯＳ回路ＰＤ４〜ＰＤ７またはＡＢ１の出力に接続している。このようにすると、クロック信号φが必要な回路をアドレスバッファＡＢ０のみにできる。従って、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から４個と１／１６になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。
【００３３】
なお本例ではさらに、第１の回路ＡＢ０をＮ形論理ブロックを用いて構成し、第２の回路ＰＤ０〜ＰＤ３をＰ形論理ブロックで構成し、さらに第３の回路ＷＤをＮ形論理ブロックを用いて構成している。このようにすると、図示したように、ＡＢ回路及びＰＤ回路内のインバータが不要となるので、回路を簡単化できる。
【００３４】
図１５は本発明の第１２の実施例を示す図である。本例ではＰチャネル電界効果トランジスタＭＰ２を追加した点のみが図１と異なる。従って、本例でも図１で述べた議論が同様に成立し、クロック発生回路の消費電力を低減することができる。なお、本例のようにＭＰ２を追加すると、ＮＬＢ，ＭＮ１のリークの影響を打ち消すことができる。なお、ＭＰ２はリーク補償用のトランジスタなので、そのサイズは十分小さくてよい。
【００３５】
また、図５において、ＭＮ１と並列にＮチャネル電界効果トランジスタを設けても同様の効果が得られることは明らかである。さらに、以下の実施例でも、本例と同様の追加を行うと、同様の効果が得られることは明らかである。
【００３６】
図１６は本発明の第１３の実施例を示す図である。本例ではＰチャネル電界効果トランジスタＭＰ２とインバータＩＮＶを追加した点のみが図１と異なる。従って、本例でも図１で述べた議論が同様に成立し、クロック発生回路の消費電力を低減することができる。なお、本例のようにＭＰ２とＩＮＶを追加すると、図１５と同様ＮＬＢ，ＭＮ１のリークの影響を打ち消すことができる。なお、ＭＰ２はリーク補償用のトランジスタなので、そのサイズは十分小さくてよい。
【００３７】
また、図５でも、ＭＮ１と並列にＮチャネル電界効果トランジスタを設け、さらにＩＮＶを追加すると、同様の効果が得られることは明らかである。さらに、以下の実施例においても、本例と同様の追加を行うと、同様の効果が得られることは明らかである。
【００３８】
図１７は本発明の第１４の実施例を示す図であり、図１に示した回路２個分の機能を実現した例を示している。すなわち、本例では図１に示した回路のＮ形論理ブロックＮＬＢとＮチャネル電界効果トランジスタＭＮ１の接続関係を逆にした回路を２個設け、さらにそれぞれのＮＬＢを共通にして１個にしている。このようにＮＬＢを共通にすると、その分回路を簡単化でき、回路の占有面積を低減できる。
【００３９】
ただし本例では、図６の回路と同様に電荷の再配分が起こり、高レベルにあるべき出力ＯＵＴが低下するという問題が発生する。
【００４０】
図１８は本発明の第１５の実施例を示す図である。本例では図１７で述べた問題点を解決するために、Ｐチャネル電界効果トランジスタＭＰ３を追加している。このようにすると、プリチャージ期間中にＭＮ１及びＭＮ２のソースは必ず高レベルＶＤＤに充電されるので、プリチャージが終了した時に電荷の再配分は起こらず、高レベルにあるべき出力ＯＵＴが低下するという問題は発生しない。なお、ＭＰ３はプリチャージ用のトランジスタなので、そのサイズは十分小さくてよい。
【００４１】
ただし本例では、プリチャージ期間中にＮＬＢがオンしていると、ＭＰ３及びＮＬＢを介してＶＤＤからＶＳＳに貫通電流が流れ、消費電力が増加するという問題が発生する。
【００４２】
図１９は本発明の第１６の実施例を示す図である。本例では図１８で述べた問題点を解決するために、Ｎ形論理ブロックＮＬＢ内のＮチャネル電界効果トランジスタＭＮ３のゲートをＰチャネル電界効果トランジスタＭＰ３のゲートに接続している。このようにすると、プリチャージ期間中にＮＬＢが必ずオフするので、貫通電流が流れ消費電力が増加するという問題は発生しない。
【００４３】
図２０は本発明の第１７の実施例を示す図である。本例はデコード回路に請求項７，８，９に記載の半導体論理回路を適用した例を示している。すなわち、本例では、例えば、プリデコード回路ＰＤ０及びＰＤ１のＮ形論理ブロックを共通にし、これをアドレスバッファＡＢ１内に移動している（ＭＮＡ）。また、電荷の再配分を防止するためにＭＰＡを設け、さらに貫通電流を防止するためにＭＮＡとＭＰＡのゲートを接続している。また、例えばワード線駆動回路ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３のＮ形論理ブロックを共通にし、これをプリデコード回路ＰＤ４内に移動している（ＭＮＢ）。また、電荷の再配分を防止するためにＭＰＢを設け、さらに貫通電流を防止するためにＭＮＢとＭＰＢのゲートを接続している。また、例えばプリデコード回路ＰＤ４及びＰＤ６のＰ形論理ブロックを共通にし、これをアドレスバッファＡＢ２内に移動している（ＭＰＣ）。また、電荷の再配分を防止するためにＭＮＣを設け、さらに貫通電流を防止するためにＭＮＣと ＭＰＣのゲートを接続している。このようにＮまたはＰ形論理ブロックを共通にすると、その分デコード回路を簡単化でき、回路の占有面積を低減できる。
【００４４】
図２１は本発明の第１８の実施例を示す図である。本例は、図２０のアドレスバッファＡＢ１及びＡＢ３内の出力段の回路構成をド・モルガンの法則（／（／φ・Ａ）＝φ＋／Ａ）に基づき変更し、逆相のクロック信号／φを不要にしている点のみが図２０と異なる。
【００４５】
図２２は本発明の第１９の実施例を示す図である。本例は、図２０の全てのアドレスバッファＡＢ及びプリデコード回路ＰＤの回路構成をド・モルガンの法則（／（／Ａ・Ｂ）＝Ａ＋／Ｂ）に基づき変更し、回路を構成するトランジスタの個数を低減している点のみが図２０と異なる。
【００４６】
図２３は本発明の第２０の実施例を示す図である。本例は、図２２のアドレスバッファＡＢ０及びＡＢ２内の出力段の回路構成をド・モルガンの法則（／（／φ・Ａ）＝φ＋／Ａ）に基づき変更し、逆相のクロック信号／φを不要にしている点のみが図２２と異なる。
【００４７】
このように、本発明の回路はド・モルガンの法則に従って如何様にも変形できる。しかし、図２２及び図２３のように本法則を使用してトランジスタの総数を低減していくと、逆に直列に接続されるトランジスタの個数が増加し（例えば、図２２のＷＤ内の入力段のＮチャネル電界効果トランジスタとＰＤ４内のＮチャネル電界効果トランジスタとＡＢ３内の２個のＮチャネル電界効果トランジスタ、すなわち、合計４個のトランジスタは直列接続されている）、回路の速度が遅くなってしまう。
【００４８】
図２４は本発明の第２１の実施例を示す図である。本例では図２３で述べた問題点を解決するために、アドレスバッファＡＢ及びプリデコード回路ＰＤの回路構成をド・モルガンの法則（／（／Ａ・Ｂ）＝Ａ＋／Ｂ）に基づき変更し、直列に接続されるトランジスタの個数が２を超えないようにしている。このようにすると、回路の速度が遅くなるという問題は発生しない。
【００４９】
【発明の効果】
本発明によれば、クロック信号を使用せずに半導体論理回路のプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００５０】
また、プリチャージが終了した時に電荷の再配分が起こらず、高（低）レベルにあるべき出力ＯＵＴが低下（上昇）するという問題が発生しない。
【００５１】
また、例えばワード線の本数が１６本のデコード回路では、クロック発生回路が駆動しなければならないデコード回路内の電界効果トランジスタの個数（ファンアウト数）を半分（６４個から３２個）、または、１／４（６４個から１６個）にできる。
【００５２】
また、ファンアウト数がアンバランスになり、回路のスピードが遅くなるという問題が発生しなくなる。
【００５３】
また、従来必要であった回路内のインバータが不要となるので、回路を簡単化できる。またこの時、従来回路のようにクロック信号が２種類必要とはならなくなる。
【００５４】
また、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）を１／１６（６４個から４個）にでき、クロック発生回路の消費電力を著しく低減できる。
【００５５】
また、Ｎ（Ｐ）形論理ブロックを共通にできるので、その分回路を簡単化でき、回路の占有面積を低減できる。
【００５６】
また、プリチャージが終了した時に電荷の再配分が起こらず、高（低）レベルにあるべき出力ＯＵＴが低下（上昇）するという問題が発生しない。
【００５７】
また、プリチャージ期間中にＶＤＤからＶＳＳに貫通電流が流れ、消費電力が増加するという問題が発生しない。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図。
【図２】第１の従来例を示す回路図。
【図３】第２の従来例を示す回路図。
【図４】第３の従来例を示す回路図。
【図５】本発明の第２の実施例を示す回路図。
【図６】本発明の第３の実施例を示す回路図。
【図７】本発明の第４の実施例を示す回路図。
【図８】本発明の第５の実施例を示す回路図。
【図９】本発明の第６の実施例を示す回路図。
【図１０】本発明の第７の実施例を示す回路図。
【図１１】本発明の第８の実施例を示す回路図。
【図１２】本発明の第９の実施例を示す回路図。
【図１３】本発明の第１０の実施例を示す回路図。
【図１４】本発明の第１１の実施例を示す回路図。
【図１５】本発明の第１２の実施例を示す図。
【図１６】本発明の第１３の実施例を示す図。
【図１７】本発明の第１４の実施例を示す図。
【図１８】本発明の第１５の実施例を示す図。
【図１９】本発明の第１６の実施例を示す図。
【図２０】本発明の第１７の実施例を示す図。
【図２１】本発明の第１８の実施例を示す図。
【図２２】本発明の第１９の実施例を示す図。
【図２３】本発明の第２０の実施例を示す図。
【図２４】本発明の第２１の実施例を示す図。
【符号の説明】
ＭＮ１…Ｎチャネル電界効果トランジスタ、ＭＰ１…Ｐチャネル電界効果トランジスタ、ＮＬＢ…Ｎ形論理ブロック、ＰＣＬ…低レベルの信号を出力する回路、ＶＳＳ…電源電圧、ＯＵＴ…出力。
【産業上の利用分野】
本発明は半導体論理回路に関する。
【０００２】
【従来の技術】
図２は第１の従来例を示し、従来からよく知られているドミノ回路を示している。このドミノ回路の動作については、例えば、“ＣＭＯＳ ＶＬＳＩ設計の原理”（富沢・松山監訳、丸善）の１４１頁ないし１４４頁に記載してある。ドミノ回路ではクロック信号φにより一定の周期毎にプリチャージを行う。
【０００３】
すなわち本図でクロック信号φが低レベルの時、Ｐチャネル電界効果トランジスタＭＰ１，ＭＰ２がオンし、それぞれのドレインがプリチャージされる。しかし、このようにクロック信号φを用いてプリチャージの制御を行うと、各回路毎にクロック信号φを入力する必要がある。従って回路の個数が多くなると、クロック信号φを発生する回路（クロック発生回路）が駆動しなければならない回路の数、すなわち、電界効果トランジスタの個数（ファンアウト数）が増加し、クロック発生回路の消費電力が増加する。
【０００４】
この消費電力の増加を防止するために、例えば、本図の後段の回路を、一般に多用されているＣＭＯＳ回路で構成する方法が考えられる。図３は第２の従来例を示す図であり、図２の後段の回路をＣＭＯＳ回路で構成した例を示している。
【０００５】
後段の回路をＣＭＯＳ回路にすることにより、後段の回路にクロック信号φが不要になっている。しかし、後段の回路をＣＭＯＳ回路にすると、後段の回路を構成する電界効果トランジスタの個数が増加（本例では５個から６個に増加）するだけでなく、前段の回路が駆動する電界効果トランジスタの個数（ファンアウト数）も増加（図２では１個（ＭＮ４）が、図３では２個（ＭＮ４，ＭＰ６）に増加）してしまう。従ってこの方法は、クロック発生回路の消費電力が増加するのを防止できるが、トランジスタ数の増加及び前段の回路のファンアウト数の増加を引き起こす。
【０００６】
【発明が解決しようとする課題】
図４は第３の従来例を示す回路図であり、クロック発生回路のファンアウト数が極めて大きい例を示している。すなわち、本図は、従来のドミノ回路で半導体メモリのデコード回路を構成した例を示している。本図でφはクロック信号、 Ａ０ないしＡ３はアドレス信号、Ｗ０ないしＷ１５はワード線である。また、 ＡＢはアドレスバッファであり、アドレス信号の肯定及び否定信号を出力する。
【０００７】
また、ＰＤはプリデコード回路であり、アドレス信号の肯定及び否定信号を基にプリデコードを行う。また、ＷＤはワード線駆動回路であり、プリデコード回路の出力信号を基にデコードを行い、その信号を基にワード線を駆動する。
【０００８】
本例では、アドレスバッファＡＢ，プリデコード回路ＰＤ，ワード線駆動回路ＷＤの全てをドミノ回路で構成している。従って、各回路毎にクロック信号φを入力する必要があり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個になっている。すなわち、ＡＢ回路１個あたりのファンアウト数は４個で、ＡＢ回路は全部で４個あるので、ファンアウト数の小計は１６個。また、ＰＤ回路１個あたりのファンアウト数は２個で、ＰＤ回路は全部で８個あるので、ファンアウト数の小計は１６個。また、ＷＤ回路１個あたりのファンアウト数は２個で、ＷＤ回路は全部で１６個あるので、ファンアウト数の小計は３２個。従ってファンアウト数の合計は６４個。なお、本例では簡単なために、ワード線の本数が１６本の例を示しているが、例えば、実際の２５６ｋビットのメモリではワード線の本数が５１２本にもなり、ファンアウト数の合計はほぼワード線駆動回路の個数（５１２個）で決まり、著しく大きくなる。このようにクロック発生回路のファンアウト数が増加すると、クロック発生回路が充電及び放電しなければならない電荷がファンアウト数に比例して増加するため、クロック発生回路の消費電力が著しく増加するという問題が発生する。
【０００９】
本発明の目的は、一定の周期毎にプリチャージを行う回路に入力するクロック信号を不要とし、クロック発生回路の消費電力を低減することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明が採用した手段は、一定の周期毎にプリチャージを行い、このプリチャージ期間中に必ず低（高）レベルの信号を出力する第１の回路と、この第１の回路の出力を入力とする第２の回路とからなる半導体論理回路において、上記第２の回路は、ゲートが上記第１の回路の出力に接続され、ソースが第１の電源に接続されるＰ（Ｎ）チャネル電界効果トランジスタと、ゲートが上記第１の回路の出力に接続される第１のＮ（Ｐ）チャネル電界効果トランジスタと、第２ないし第ｍ（ｍは２以上の整数）のＮ（Ｐ）チャネル電界効果トランジスタで構成されるＮ（Ｐ）形論理ブロックとからなり、上記第１のＮ（Ｐ）チャネル電界効果トランジスタと上記Ｎ（Ｐ）形論理ブロックは直列に接続され、上記Ｐ（Ｎ）チャネル電界効果トランジスタのドレインと第２の電源との間に挿入されており、上記Ｐ（Ｎ）チャネル電界効果トランジスタのドレインから信号を出力する手段である。
【００１１】
【作用】
この手段を用いると、第１の回路がプリチャージ期間中に低（高）レベルの信号を出力するので、この時、第２の回路内のＰ（Ｎ）チャネル電界効果トランジスタがオンし、第１のＮ（Ｐ）チャネル電界効果トランジスタがオフし、Ｐ（Ｎ）チャネル電界効果トランジスタのドレインが高（低）レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１２】
【実施例】
図１は本発明の第１の実施例を示す回路図である。本例では、一定の周期毎にプリチャージを行い、このプリチャージ期間中に必ず低レベルの信号を出力する第１の回路ＰＣＬと、この第１の回路の出力を入力とする第２の回路とからなる半導体論理回路において、
第２の回路を、ゲートが第１の回路の出力に接続され、ソースが第１の電源 ＶＤＤに接続されるＰチャネル電界効果トランジスタＭＰ１と、ゲートが第１の回路の出力に接続される第１のＮチャネル電界効果トランジスタＭＮ１と、第２ないし第ｍ（ｍは２以上の整数）のＮチャネル電界効果トランジスタで構成されるＮ形論理ブロックＮＬＢとで構成し、第１のＮチャネル電界効果トランジスタＭＮ１とＮ形論理ブロックＮＬＢを直列に接続し、Ｐチャネル電界効果トランジスタＭＰ１のドレインと第２の電源ＶＳＳとの間に挿入し、Ｐチャネル電界効果トランジスタＭＰ１のドレインから信号ＯＵＴを出力するようにしている。
【００１３】
半導体回路をこのように構成すると、ＰＣＬがプリチャージ期間中に低レベルの信号を出力するので、この時、第２の回路内のＭＰ１がオンし、ＭＮ１がオフし、ＭＰ１のドレインが高レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１４】
図５は本発明の第２の実施例を示す回路図である。本例では、一定の周期毎にプリチャージを行い、このプリチャージ期間中に必ず高レベルの信号を出力する第１の回路ＰＣＨと、この第１の回路の出力を入力とする第２の回路とからなる半導体論理回路において、第２の回路を、ゲートが第１の回路の出力に接続され、ソースが第１の電源ＶＳＳに接続されるＮチャネル電界効果トランジスタＭＮ１と、ゲートが第１の回路の出力に接続される第１のＰチャネル電界効果トランジスタＭＰ１と、第２ないし第ｍ（ｍは２以上の整数）のＰチャネル電界効果トランジスタで構成されるＰ形論理ブロックＰＬＢとで構成し、第１のＰチャネル電界効果トランジスタＭＰ１とＰ形論理ブロックＰＬＢを直列に接続し、Ｎチャネル電界効果トランジスタＭＮ１のドレインと第２の電源ＶＤＤとの間に挿入し、Ｎチャネル電界効果トランジスタＭＮ１のドレインから信号ＯＵＴを出力するようにしている。
【００１５】
半導体回路をこのように構成すると、ＰＣＨがプリチャージ期間中に高レベルの信号を出力するので、この時、第２の回路内のＭＮ１がオンし、ＭＰ１がオフし、ＭＮ１のドレインが低レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１６】
図６は本発明の第３の実施例を示す回路図である。本例では、図１に示したプリチャージ期間中に必ず低レベルの信号を出力する第１の回路ＰＣＬ及び第２ないし第ｍ（ｍは２以上の整数）のＮチャネル電界効果トランジスタで構成されるＮ形論理ブロックＮＬＢの具体例として、図２及び図３と同じ論理機能を実現する例を示している。すなわち、ＰＣＬは従来のドミノ回路で構成した２入力の ＯＲ回路であり、クロック信号φが低レベルの時プリチャージ動作する。また、ＮＬＢは２入力のＮＯＲ回路である。
【００１７】
本例でも図１で述べたように、ＰＣＬがプリチャージ期間中に低レベルの信号を出力するので、この時、第２の回路内のＭＰ１がオンし、ＭＮ１がオフし、 ＭＰ１のドレインが高レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００１８】
さらに、本例の後段の回路を構成する電界効果トランジスタの個数は４個であり、図２の５個及び図３の６個より少ない。
【００１９】
なお本例では、直列接続したＭＮ１とＮＬＢをＭＰ１とＶＳＳとの間に挿入しているが、ここではＭＮ１をＭＰ１のドレインに接続している。このように接続すると、信号Ｃ及びＤが低レベルでＭＮ２及びＭＮ３がオフしている場合に、プリチャージが終了し、ＭＰ１がオフ，ＭＮ１がオンした時、もし仮にＭＮ２ （ＭＮ３）のドレインが低レベルＶＳＳに放電されていたとすると、ＭＮ１のソースとドレイン間で電荷の再配分が起こり、高レベルにあるべき出力ＯＵＴが低下するという問題が発生する。
【００２０】
図７は本発明の第４の実施例を示す回路図である。本例では図６で述べた問題点を解決するために、直列接続された第１のＮチャネル電界効果トランジスタ ＭＮ１とＮ形論理ブロックＮＬＢを、Ｐチャネル電界効果トランジスタＭＰ１のドレインと第２の電源ＶＳＳとの間に、Ｎ形論理ブロックＮＬＢがＰチャネル電界効果トランジスタＭＰ１のドレインに接続されるように挿入している。このようにすると、信号Ｃ及びＤが低レベルでＭＮ２及びＭＮ３がオフしている場合、プリチャージ期間中にＭＮ２（ＭＮ３）のドレインは必ず高レベルＶＤＤに充電されるので、プリチャージが終了し、ＭＰ１がオフ，ＭＮ１がオンした時に電荷の再配分は起こらず、高レベルにあるべき出力ＯＵＴが低下するという問題は発生しない。
【００２１】
また本例でも、図１で述べた議論が同様に成立し、クロック発生回路の消費電力を低減することができる。
【００２２】
図８は本発明の第５の実施例を示す回路図である。本例では、図５に示したプリチャージ期間中に必ず高レベルの信号を出力する第１の回路ＰＣＨ及び第２ないし第ｍ（ｍは２以上の整数）のＰチャネル電界効果トランジスタで構成されるＰ形論理ブロックＰＬＢの具体例を示している。すなわち、ＰＣＨは従来のドミノ回路で構成した２入力のＡＮＤ回路であり、クロック信号φが高レベルの時プリチャージ動作する。また、ＰＬＢは２入力のＮＡＮＤ回路である。
【００２３】
本例でも図５で述べたように、ＰＣＨがプリチャージ期間中に高レベルの信号を出力するので、この時、第２の回路内のＭＮ１がオンし、ＭＰ１がオフし、 ＭＮ１のドレインが低レベルにプリチャージされる。すなわち、第２の回路は、クロック信号を使用せずにプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００２４】
なお、本例でも、直列接続された第１のＰチャネル電界効果トランジスタＭＰ１とＰ形論理ブロックＰＬＢを、Ｎチャネル電界効果トランジスタＭＮ１のドレインと第２の電源ＶＤＤとの間に、Ｐ形論理ブロックＰＬＢがＮチャネル電界効果トランジスタＭＮ１のドレインに接続されるように挿入している。このようにすると、信号Ｃ及びＤが高レベルでＭＰ２及びＭＰ３がオフしている場合、プリチャージ期間中にＭＰ２（ＭＰ３）のドレインは必ず高レベルＶＳＳに放電されるので、プリチャージが終了し、ＭＮ１がオフ，ＭＰ１がオンした時に電荷の再配分は起こらず、低レベルにあるべき出力ＯＵＴが上昇するという問題は発生しない。
【００２５】
図９は本発明の第６の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤに本発明に係る半導体論理回路を適用した例を示している。従って、本例ではワード線駆動回路ＷＤにクロック信号φを入力する必要がなくなり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から３２個と半分になる。なお、本例では簡単なために、ワード線の本数が１６本の例を示しているが、例えば、実際の２５６ｋビットのメモリではワード線の本数が５１２本にもなるので、本発明の効果は極めて大きくなる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。
【００２６】
なお本例では、プリデコード回路ＰＤ０ないしＰＤ７の出力を何の制約もなく、ワード線駆動回路ＷＤに接続している。しかし、このようにすると、例えば、本図に示したように、ＰＤ０ないしＰＤ３のファンアウト数がそれぞれ８個である（ＷＤ回路１個あたりのファンアウト数は２個で、それぞれＷＤ回路を４個駆動している）のに対し、ＰＤ４ないしＰＤ７のファンアウト数がそれぞれ４個 （ＷＤ回路１個あたりのファンアウト数は１個で、それぞれＷＤ回路を４個駆動している）となり、ファンアウト数がアンバランスとなってしまう。従って、 ＰＤ０ないしＰＤ３のスピードが遅くなるという問題が発生する。
【００２７】
図１０は本発明の第７の実施例を示す回路図である。本例では図９で述べた問題点を解決するために、ｐ＝２入力の回路ＸＤがｑ＝１６個あり、これらをｒ＝８個の回路ＰＤで駆動する場合、ｒ＝８個の回路ＰＤのそれぞれの出力を、ｑ＝１６個の回路ＸＤのｐ×ｑ／ｒ＝４個の入力に接続しており、このうちｑ／ｒ＝２個は第１のＮチャネル電界効果トランジスタのゲートに接続し、ｑ×（ｐ−１）／ｒ＝２個はＮ形論理ブロックに接続している。このようにすると、ＰＤ０ないしＰＤ７のそれぞれのファンアウト数は全て６個となり、ファンアウト数がアンバランスになることはない。従って、図９のようにＰＤ０ないしＰＤ３のスピードが遅くなるという問題は発生しない。
【００２８】
図１１は本発明の第８の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤに本発明の半導体論理回路を適用した例を示している。従って、本例ではワード線駆動回路ＷＤ及びプリデコード回路ＰＤにクロック信号φを入力する必要がなくなり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から１６個と１／４になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。また、本例でも請求項４に従って回路を構成しているので、アドレスバッファＡＢ及びプリデコード回路ＰＤのファンアウト数がアンバランスになることはない。
【００２９】
図１２は本発明の第９の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤに本発明の半導体論理回路を適用した例を示している。従って、本例ではワード線駆動回路ＷＤ及びプリデコード回路ＰＤにクロック信号φを入力する必要がなくなり、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から１６個と１／４になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。また、アドレスバッファＡＢ及びプリデコード回路ＰＤのファンアウト数がアンバランスになることはない。
【００３０】
なお、本例では、第１の回路ＡＢをＮ形論理ブロックを用いて構成し、第２の回路ＰＤをＰ形論理ブロックで構成し、さらに第３の回路ＷＤをＮ形論理ブロックを用いて構成している。このようにすると、図示したように、ＡＢ回路及び ＰＤ回路内のインバータが不要となるので、回路を簡単化できる。なお、図４の従来のドミノ回路でこのような構成にすると、ＰＤに入力するクロック信号／φが必要となり、すなわち、クロック信号が２種類（φ及び／φ）必要となる。しかし、本例では、ＰＤのクロック信号を不要にできるので、クロック信号が２種類必要とはならない。
【００３１】
図１３は本発明の第１０の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤの一部に本発明の半導体論理回路を適用した例を示している。なお本例では、Ｎ形論理ブロックを構成するＮチャネル電界効果トランジスタ（例えばＷＤ内のＭＮＡまたはＰＤ０内のＭＮＢ）のゲートを、プリチャージ動作を行わない回路、すなわち、本例では通常のＣＭＯＳ回路（ＰＤ４ないしＰＤ７またはＡＢ１）の出力に接続している。このようにすると、クロック信号φが必要な回路をアドレスバッファＡＢ０のみにできる。従って、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から４個と１／１６になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。
【００３２】
図１４は本発明の第１１の実施例を示す回路図である。本例は図４に示したデコード回路内のワード線駆動回路ＷＤ及びプリデコード回路ＰＤの一部に本発明の半導体論理回路を適用した例を示している。なお本例では、さらに請求項６に従い、Ｎ形論理ブロックを構成するＮチャネル電界効果トランジスタ（例えば ＷＤ内のＭＮＡ）のゲート及びＰ形論理ブロックを構成するＰチャネル電界効果トランジスタ（例えばＰＤ０内のＭＰＢ）のゲートを、プリチャージ動作を行わない回路、すなわち、本例では通常のＣＭＯＳ回路ＰＤ４〜ＰＤ７またはＡＢ１の出力に接続している。このようにすると、クロック信号φが必要な回路をアドレスバッファＡＢ０のみにできる。従って、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）は６４個から４個と１／１６になる。このようにクロック発生回路のファンアウト数を低減すると、クロック発生回路の消費電力を著しく低減できる。さらに、本例でも請求項２に従って回路を構成しているので、電荷の再配分は起こらず、高レベルにあるべき出力が低下するという問題は発生しない。
【００３３】
なお本例ではさらに、第１の回路ＡＢ０をＮ形論理ブロックを用いて構成し、第２の回路ＰＤ０〜ＰＤ３をＰ形論理ブロックで構成し、さらに第３の回路ＷＤをＮ形論理ブロックを用いて構成している。このようにすると、図示したように、ＡＢ回路及びＰＤ回路内のインバータが不要となるので、回路を簡単化できる。
【００３４】
図１５は本発明の第１２の実施例を示す図である。本例ではＰチャネル電界効果トランジスタＭＰ２を追加した点のみが図１と異なる。従って、本例でも図１で述べた議論が同様に成立し、クロック発生回路の消費電力を低減することができる。なお、本例のようにＭＰ２を追加すると、ＮＬＢ，ＭＮ１のリークの影響を打ち消すことができる。なお、ＭＰ２はリーク補償用のトランジスタなので、そのサイズは十分小さくてよい。
【００３５】
また、図５において、ＭＮ１と並列にＮチャネル電界効果トランジスタを設けても同様の効果が得られることは明らかである。さらに、以下の実施例でも、本例と同様の追加を行うと、同様の効果が得られることは明らかである。
【００３６】
図１６は本発明の第１３の実施例を示す図である。本例ではＰチャネル電界効果トランジスタＭＰ２とインバータＩＮＶを追加した点のみが図１と異なる。従って、本例でも図１で述べた議論が同様に成立し、クロック発生回路の消費電力を低減することができる。なお、本例のようにＭＰ２とＩＮＶを追加すると、図１５と同様ＮＬＢ，ＭＮ１のリークの影響を打ち消すことができる。なお、ＭＰ２はリーク補償用のトランジスタなので、そのサイズは十分小さくてよい。
【００３７】
また、図５でも、ＭＮ１と並列にＮチャネル電界効果トランジスタを設け、さらにＩＮＶを追加すると、同様の効果が得られることは明らかである。さらに、以下の実施例においても、本例と同様の追加を行うと、同様の効果が得られることは明らかである。
【００３８】
図１７は本発明の第１４の実施例を示す図であり、図１に示した回路２個分の機能を実現した例を示している。すなわち、本例では図１に示した回路のＮ形論理ブロックＮＬＢとＮチャネル電界効果トランジスタＭＮ１の接続関係を逆にした回路を２個設け、さらにそれぞれのＮＬＢを共通にして１個にしている。このようにＮＬＢを共通にすると、その分回路を簡単化でき、回路の占有面積を低減できる。
【００３９】
ただし本例では、図６の回路と同様に電荷の再配分が起こり、高レベルにあるべき出力ＯＵＴが低下するという問題が発生する。
【００４０】
図１８は本発明の第１５の実施例を示す図である。本例では図１７で述べた問題点を解決するために、Ｐチャネル電界効果トランジスタＭＰ３を追加している。このようにすると、プリチャージ期間中にＭＮ１及びＭＮ２のソースは必ず高レベルＶＤＤに充電されるので、プリチャージが終了した時に電荷の再配分は起こらず、高レベルにあるべき出力ＯＵＴが低下するという問題は発生しない。なお、ＭＰ３はプリチャージ用のトランジスタなので、そのサイズは十分小さくてよい。
【００４１】
ただし本例では、プリチャージ期間中にＮＬＢがオンしていると、ＭＰ３及びＮＬＢを介してＶＤＤからＶＳＳに貫通電流が流れ、消費電力が増加するという問題が発生する。
【００４２】
図１９は本発明の第１６の実施例を示す図である。本例では図１８で述べた問題点を解決するために、Ｎ形論理ブロックＮＬＢ内のＮチャネル電界効果トランジスタＭＮ３のゲートをＰチャネル電界効果トランジスタＭＰ３のゲートに接続している。このようにすると、プリチャージ期間中にＮＬＢが必ずオフするので、貫通電流が流れ消費電力が増加するという問題は発生しない。
【００４３】
図２０は本発明の第１７の実施例を示す図である。本例はデコード回路に請求項７，８，９に記載の半導体論理回路を適用した例を示している。すなわち、本例では、例えば、プリデコード回路ＰＤ０及びＰＤ１のＮ形論理ブロックを共通にし、これをアドレスバッファＡＢ１内に移動している（ＭＮＡ）。また、電荷の再配分を防止するためにＭＰＡを設け、さらに貫通電流を防止するためにＭＮＡとＭＰＡのゲートを接続している。また、例えばワード線駆動回路ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３のＮ形論理ブロックを共通にし、これをプリデコード回路ＰＤ４内に移動している（ＭＮＢ）。また、電荷の再配分を防止するためにＭＰＢを設け、さらに貫通電流を防止するためにＭＮＢとＭＰＢのゲートを接続している。また、例えばプリデコード回路ＰＤ４及びＰＤ６のＰ形論理ブロックを共通にし、これをアドレスバッファＡＢ２内に移動している（ＭＰＣ）。また、電荷の再配分を防止するためにＭＮＣを設け、さらに貫通電流を防止するためにＭＮＣと ＭＰＣのゲートを接続している。このようにＮまたはＰ形論理ブロックを共通にすると、その分デコード回路を簡単化でき、回路の占有面積を低減できる。
【００４４】
図２１は本発明の第１８の実施例を示す図である。本例は、図２０のアドレスバッファＡＢ１及びＡＢ３内の出力段の回路構成をド・モルガンの法則（／（／φ・Ａ）＝φ＋／Ａ）に基づき変更し、逆相のクロック信号／φを不要にしている点のみが図２０と異なる。
【００４５】
図２２は本発明の第１９の実施例を示す図である。本例は、図２０の全てのアドレスバッファＡＢ及びプリデコード回路ＰＤの回路構成をド・モルガンの法則（／（／Ａ・Ｂ）＝Ａ＋／Ｂ）に基づき変更し、回路を構成するトランジスタの個数を低減している点のみが図２０と異なる。
【００４６】
図２３は本発明の第２０の実施例を示す図である。本例は、図２２のアドレスバッファＡＢ０及びＡＢ２内の出力段の回路構成をド・モルガンの法則（／（／φ・Ａ）＝φ＋／Ａ）に基づき変更し、逆相のクロック信号／φを不要にしている点のみが図２２と異なる。
【００４７】
このように、本発明の回路はド・モルガンの法則に従って如何様にも変形できる。しかし、図２２及び図２３のように本法則を使用してトランジスタの総数を低減していくと、逆に直列に接続されるトランジスタの個数が増加し（例えば、図２２のＷＤ内の入力段のＮチャネル電界効果トランジスタとＰＤ４内のＮチャネル電界効果トランジスタとＡＢ３内の２個のＮチャネル電界効果トランジスタ、すなわち、合計４個のトランジスタは直列接続されている）、回路の速度が遅くなってしまう。
【００４８】
図２４は本発明の第２１の実施例を示す図である。本例では図２３で述べた問題点を解決するために、アドレスバッファＡＢ及びプリデコード回路ＰＤの回路構成をド・モルガンの法則（／（／Ａ・Ｂ）＝Ａ＋／Ｂ）に基づき変更し、直列に接続されるトランジスタの個数が２を超えないようにしている。このようにすると、回路の速度が遅くなるという問題は発生しない。
【００４９】
【発明の効果】
本発明によれば、クロック信号を使用せずに半導体論理回路のプリチャージ動作を行うことができる。従って、クロック発生回路のファンアウト数を低減でき、クロック発生回路の消費電力を低減することができる。
【００５０】
また、プリチャージが終了した時に電荷の再配分が起こらず、高（低）レベルにあるべき出力ＯＵＴが低下（上昇）するという問題が発生しない。
【００５１】
また、例えばワード線の本数が１６本のデコード回路では、クロック発生回路が駆動しなければならないデコード回路内の電界効果トランジスタの個数（ファンアウト数）を半分（６４個から３２個）、または、１／４（６４個から１６個）にできる。
【００５２】
また、ファンアウト数がアンバランスになり、回路のスピードが遅くなるという問題が発生しなくなる。
【００５３】
また、従来必要であった回路内のインバータが不要となるので、回路を簡単化できる。またこの時、従来回路のようにクロック信号が２種類必要とはならなくなる。
【００５４】
また、クロック発生回路が駆動しなければならない電界効果トランジスタの個数（ファンアウト数）を１／１６（６４個から４個）にでき、クロック発生回路の消費電力を著しく低減できる。
【００５５】
また、Ｎ（Ｐ）形論理ブロックを共通にできるので、その分回路を簡単化でき、回路の占有面積を低減できる。
【００５６】
また、プリチャージが終了した時に電荷の再配分が起こらず、高（低）レベルにあるべき出力ＯＵＴが低下（上昇）するという問題が発生しない。
【００５７】
また、プリチャージ期間中にＶＤＤからＶＳＳに貫通電流が流れ、消費電力が増加するという問題が発生しない。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図。
【図２】第１の従来例を示す回路図。
【図３】第２の従来例を示す回路図。
【図４】第３の従来例を示す回路図。
【図５】本発明の第２の実施例を示す回路図。
【図６】本発明の第３の実施例を示す回路図。
【図７】本発明の第４の実施例を示す回路図。
【図８】本発明の第５の実施例を示す回路図。
【図９】本発明の第６の実施例を示す回路図。
【図１０】本発明の第７の実施例を示す回路図。
【図１１】本発明の第８の実施例を示す回路図。
【図１２】本発明の第９の実施例を示す回路図。
【図１３】本発明の第１０の実施例を示す回路図。
【図１４】本発明の第１１の実施例を示す回路図。
【図１５】本発明の第１２の実施例を示す図。
【図１６】本発明の第１３の実施例を示す図。
【図１７】本発明の第１４の実施例を示す図。
【図１８】本発明の第１５の実施例を示す図。
【図１９】本発明の第１６の実施例を示す図。
【図２０】本発明の第１７の実施例を示す図。
【図２１】本発明の第１８の実施例を示す図。
【図２２】本発明の第１９の実施例を示す図。
【図２３】本発明の第２０の実施例を示す図。
【図２４】本発明の第２１の実施例を示す図。
【符号の説明】
ＭＮ１…Ｎチャネル電界効果トランジスタ、ＭＰ１…Ｐチャネル電界効果トランジスタ、ＮＬＢ…Ｎ形論理ブロック、ＰＣＬ…低レベルの信号を出力する回路、ＶＳＳ…電源電圧、ＯＵＴ…出力。
Claims (3)
- それぞれ供給されるクロック信号に基づき一定の周期毎にプリチャージを行い、上記プリチャージの期間中に必ず低(高)レベルの信号を出力する複数の第１の回路と、上記第１の回路の出力を入力とする第２の回路とからなる半導体論理回路において、
上記第２の回路は、それぞれのゲートが上記第１の回路の出力に接続され、ソースが第１の電源に接続される第１の回路と同数のＰ（Ｎ）チャネル電界効果トランジスタと、それぞれのゲートが上記第１の回路の出力に個別に接続され、それぞれのドレインが上記Ｐ（Ｎ）チャネル電界効果トランジスタのドレインに個別に接続される第１の回路と同数の第１のＮ（Ｐ）チャネル電界効果トランジスタと、一端が上記第１のＮ（Ｐ）チャネル電界効果トランジスタのソースに共通に接続され、他端が第２の電源に接続される論理ブロックであって、複数個のＮ（Ｐ）チャネル電界効果トランジスタで構成されるＮ（Ｐ）形論理ブロックとからなり、
上記Ｐ（Ｎ）チャネル電界効果トランジスタのドレインからそれぞれ信号を出力するようにしたことを特徴とする半導体論理回路。 - ドレインが上記第１のＮ（Ｐ）チャネル電界効果トランジスタのソースに共通に接続され、ソースが第１の電源に接続され、ゲートが供給されるクロック信号に基づき前記一定の周期毎にプリチャージを行いこのプリチャージ期間中に必ず低（高）レベルの信号を出力する第３の回路に接続されたＰ（Ｎ）チャネル電界効果トランジスタを更に有することを特徴とする請求項１に記載の半導体論理回路。
- 上記Ｎ（Ｐ）形論理ブロック内の少なくとも１個のＮ（Ｐ）チャネル電界効果トランジスタのゲートが請求項２に記載のＰ（Ｎ）チャネル電界効果トランジスタのゲートに接続されている半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19942095A JP3593389B2 (ja) | 1995-08-04 | 1995-08-04 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19942095A JP3593389B2 (ja) | 1995-08-04 | 1995-08-04 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0950694A JPH0950694A (ja) | 1997-02-18 |
| JP3593389B2 true JP3593389B2 (ja) | 2004-11-24 |
Family
ID=16407516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19942095A Expired - Fee Related JP3593389B2 (ja) | 1995-08-04 | 1995-08-04 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3593389B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| JP4791195B2 (ja) * | 2006-01-30 | 2011-10-12 | パナソニック株式会社 | ダイナミック回路 |
| US7693002B2 (en) * | 2006-10-10 | 2010-04-06 | Qualcomm Incorporated | Dynamic word line drivers and decoders for memory arrays |
| JPWO2012114647A1 (ja) * | 2011-02-22 | 2014-07-07 | パナソニック株式会社 | ワード線起動回路、半導体記憶装置、および半導体集積回路 |
-
1995
- 1995-08-04 JP JP19942095A patent/JP3593389B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0950694A (ja) | 1997-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Mai et al. | Low-power SRAM design using half-swing pulse-mode techniques | |
| US6134181A (en) | Configurable memory block | |
| US6901003B2 (en) | Lower power and reduced device split local and continuous bitline for domino read SRAMs | |
| US20090039936A1 (en) | Flip-flop circuit, pipeline circuit including a flip-flop circuit, and method of operating a flip-flop circuit | |
| KR19980024776A (ko) | 동기형 반도체논리회로 | |
| US5420528A (en) | Semiconductor integrated circuit having a function of reducing a consumed current | |
| JP3593389B2 (ja) | 半導体論理回路 | |
| US6456118B2 (en) | Decoder circuit | |
| JP2588936B2 (ja) | 半導体記憶装置 | |
| US20080144402A1 (en) | Semiconductor memory device | |
| US6559680B2 (en) | Data driven keeper for a domino circuit | |
| US20080084777A1 (en) | Ultra high-speed nor-type lsdl/domino combined address decoder | |
| US6772277B2 (en) | Method of writing to a memory array using clear enable and column clear signals | |
| US6741493B1 (en) | Split local and continuous bitline requiring fewer wires | |
| US5724249A (en) | System and method for power management in self-resetting CMOS circuitry | |
| Chang et al. | Low-power and high-speed ROM modules for ASIC applications | |
| JP3857697B2 (ja) | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 | |
| US6329846B1 (en) | Cross-coupled dual rail dynamic logic circuit | |
| US6223199B1 (en) | Method and apparatus for an N-NARY HPG gate | |
| KR930000815B1 (ko) | Rom 회로 | |
| US6216146B1 (en) | Method and apparatus for an N-nary adder gate | |
| US6219687B1 (en) | Method and apparatus for an N-nary Sum/HPG gate | |
| EP0851428A2 (en) | Conditional restore for execution unit | |
| US6593776B2 (en) | Method and apparatus for low power domino decoding | |
| JP3693369B2 (ja) | 不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040325 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040601 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040810 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040830 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |