KR930000815B1 - Rom 회로 - Google Patents

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Abstract

내용 없음.

Description

ROM 회로
제1도는 종래 CMOS 설게방식에 의한 2x3스태틱 ROM의 회로도.
제2도는 본 발명에 의한 바람직한 일 실시예의 2x3 프리차지 앤드형 ROM의 회로도.
제3도는 제2도의 게이트수단에 채용된 앤드게이트의 상세 회로도.
제4도는 본 발명에 의한 바람직한 다른 실시예의 M x N 프리차지 노아형 ROM의 회로도
* 도면의 주요부분에 대한 부호의 설명
1,10,30 : 디코더 2,20 : 인코더
3 : 앤드회로부 4 : 오아회로부
22,32 : 게이트수단 24,34 : 메모리 셀어레이
26,36 : 프리차지수단 28 : 앤드게이트회로
29 : 인버터회로 G1~G8: 앤드게이트
W0~W3: 워드라인 D0~D2: 출력라인
NOR : 노아게이트 INV : 인버터
본 발명은 리드 온리 메모리(Read Only Memory ; ROM) 회로에 관한 것으로, 특히 회로구성을, 간략화하여 소요면적을 줄일 수 있는 프리차지형 ROM 회로에 관한 것이다.
ROM은 읽기전용메모리소자로 여러가지 전기.전자 제품에 널리 사용되고 있다. 최근, 디지탈신호처리기술의 진보로 ROM의 수요가 증대되고 있는 반도체 제조기술의 발전은 어떠한 특정기능수행을 위한 회로시스템을 원칩(one chip)화하는 것을 가능하게 하였다. 예를들면, 디지탈 오디오 테이프 레코오더(DAT: Digital Audio Tape re corder)는 오디오신호를 디지탈적으로 처리하여 고품위의 음질을 제공할 수 있는 장치로, 전용 디지탈신호처리용 칩, 즉 DSP(Digital Signal Processor)칩을 구비하고 있다. DSP칩은 집적도가 매우 큰 CMOS로직 VLSI로 내부에 여러개의 ROM, RAM및 주변 로직회로등을 원칩내에 가지고 있다.
현재의 DSP칩에 내장되는 ROM회로는 스태택(static) COMS 설계방식에 따르기 때문에 소요면적이 커서 전체적인 DSP 칩의 사이즈가 커지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 회로구성이 간략한 ROM회로를 제공하는데 있다.
본 발명의 다른 목적은 DAT용 DSP칩의 고부가가치 및 고품위화를 꾀할 수 있는 ROM 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 Mbit(M은 자연수)의 어드레스신호를 디코딩하여 L(=2M)개의 워드라인들과 N(N은자연수)개의 출력라인들의 각 교차부에 프로그램된 Nbit의 데이타를 출력하는 ROM회로에 있어서, 상기 Mbit의 어드레스신호를 입력하여 Lbit 의 워드신호를 발생하기 위한 디코더; 상기 Lbit의 워드신호를 클럭신호에 따라 상기 대응하는 워드라인상에 각각 공급하기 위한 게이트수단; 상기 L개의 워드라인들과 N개의 출력라인들의 각 교차부에 MOS트랜지스터의 결합유무에 따라 소정 데이타가 기록된 메모리 셀 어레이; 그리고 상기 N개의 출력라인들 각각에 상기 클럭신호에 따라 프리차지시키기 위한 프리차지수단을 구비한 것을 특징으로 한다.
여기서, 프리차지수단은 클럭신호에 따라 각 출력라인마다 하나의 P채널 MOS트랜지스터를 통하여 프리차지시키는 것을 특징으로 한다.
이와같은 본 발명에 의한 ROM 회로는 종래의 ROM회로에 비해 앤드회로부의 회로구성을 대폭 간략화 할 수 있고 배선영역을 줄일 수 있어 ROM회로가 차지하는 면적을 축소시킬 수 있게 된다.
첨부한 도면에 도시되어 있는 본 발명에 의한 바람직한 실시예를 통하여 본 발명을 상세히 설명하면 다음과 같다.
먼저 본 발명을 설명하기전에 종래 방식의 ROM회로를 설명하고자 한다.
제1도는 종래의CMOS설계방식에 의한 2x3 스태틱(static) ROM의 회로도이다.
제1도에서 ROM 회로는 크게 디코더(1)와 엔코더(2)로 구분된다. 디코더(1)는 입력되는 2bit의 어드레스신호 (A0,A1)를 디코딩하여 4bit의 워드신호를 발생한다. 이는 출력단자에 워드라인 (w0~w3)이 각각 연결되고 4개의 앤드(AND)게이트(G1~ G4)를 구비하고 입력상태에 따라 대응하는 워드라인을 각각 구동한다.
엔코더(2)는 제1전도형, 예컨대 P채널 MOS트랜지스터로 구성되는 앤드회로부(3)와, 제2전도형, 예컨대 N채널 MOS트랜지스터로 구성되는 오아회로부(4)로 구성된다. 앤드회로부(3)와 오아회로부(4)는 3개의 출력라인(D0~D2)으로 연결된다. 오아회로부(4)는 워드라인(W0~W3)과 출력라인(D0~D2)의 각 교차부에서, 제조공정시에 N채널 MOS트랜지스터의 결합유무에 따라 소정 데이타가 프로그램되어 기억되는 영역이다. N채널 MOS 트랜지스터의 드레인 전극은 출력라인에 연결되고 게이트전극은 워드라인에 연결되고 소오스전극은 제1전압공급전원(Vss또는 그라운드전위)에 연결된다. 상기 앤드회로부(3)는 각 출력라인과 제2전압공급전원(VDD)사이에 어드레스신호의 비트수와 동일한 갯수의 P채널 MOS 트랜지스터들이 그 전류통로가 서로 직렬로 연결되도록 수성되고, 각 P채널MOS트랜지스터의 게이트전극에는 이들 P채널MOS 트랜지스터들에 의해 구동되는 출력라인 (예컨대 출력라인 (D
Figure kpo00001
))과 워드라인들(W0~ W3)의 교차점에서 N채널 MOS트랜지스터로 결합되는 워드라인(예컨대 워드라인(W1, W2))이 각각 연결된다.
이와 같이 구성된 ROM 회로의 어드레스신호 (A0,A1)에 따른 출력상태는 아래〈표1〉과 같다.
[표 1]
Figure kpo00002
따라서 이와 같은 종래의 CMOS설계방식의 ROM회로에 있어서는 N채널 MOS트랜지스터에 대응하는 P채널 MOS 트랜지스터가 동시에 구비되어야 한다. 더구나, P채널 MOS트랜지스터는 n-채널 MOS 트랜지스터에 비해 캐리어의 이동속도가 느리므로 상대적으로 큰 채널폭을 가지게 되므로 더욱 많은 면적을 차지하게 되었다.
또한, P채널 MOS 트랜지스터로 구성되는 앤드회로부(3)에 대응하는 워드라인들의 연결을 위한 배선영역이 소요되므로 메모리용량이 커질수록 배선영역의 면적도 비례하여 커지는 단점을 가지고 있다.
제2도는 본 발명에 의한 2x3 프리차지 앤드(AND)형 ROM 의 회로도이다. 제2도에서 디코더(10) 및 메모리 셀 어레이 또는 오아회로부(24)는 상술한 제1도의 디코더(1)및 오아회로부(4)와 동일한 구성이다. 상기 디코더(10)의 각 출력단자는 게이트수단(22)을 통하여 각 워드라인(W0~W3) 에 연결된다. 이 게이트 수단(22)은 일측입력단자에 클럭신호(CK)가 입력되고 타측입력단자에 대응하는 상기 디코더(10)의 출력단자가 접속된 4개의 앤드게이트(G5~G8)로 구성된다. 이들 앤드케이트(G5~G8)는 클럭신호(CK)의 하이레벨에서 디코더(10)의 출력신호를 워드라인에 공급한다;
또한, 각 출력라인(D0~D2)프리차지수단(26)을 통하여 제2전압공급전원(VDD)에 연결된다. 이 프리차지수단(26)은 각 출력라인 (D0~D2)에 제2전압공급전원(VDD)을 클럭신호(CK)의 로우레벨기간에 각각 공급하기 위해 소오스전극이 제2전압공급전원(VDD)에 연결되고, 드레인 전극이 대응하는 출력라인에 연결되고, 게이트전극에 클럭신호(CK)가 공급되도록 연결된 P채널 MOS트랜지스터로 구성된다.
이와같이 구성한 본 발명에 의한 실시예의 입력에 따른 출력상태는 아래〈표2〉와 같다.
[표 2]
Figure kpo00003
예컨대, 어드레스신호 (A1,A0)가 00일때를 가정하여 회로동작을 살펴보면, 디코더(10)의 앤드게이트(G1)의 출력만“1”상태가 되고 나머지 앤드게이트(G2~G4)의 출력은“0”상태로 된다. 한편, 클럭신호(CK)가 “0”상태일 때에는 프리차지수단( 26)의 P채널 MOS트랜지스터은 턴온되고 출력라인 (D0~D2)에 전류가 주입되어 이들은 각각 “1”상태로 프리차지되어 있다. 클럭신호(CK)가 “0”상태에서“1”상태로 전환되면 프리차지수단(26)의 P채널 MOS트랜지스터들은 턴오프되고 게이트수단( 22)의 논리곱 게이트(G5)는 두입력 단자에 공급되는 신호가 모두 “1”상태로 되어 그 출력단자가 “1”상태로 워드라인(W0)에 연결된 메모리 셀어레이 또는 오아회로부( 24)의 N채널 MOS 트랜지스터들이 턴온되게 된다. 이에 N채널 MOS트랜지스터가 연결된 출력라인(D1,D2)에는 제1전압공급전원(VSS또는 그라운드전위)이 인가되어 “0”상태로 되고 출력라인(D0)은 프리차지된“1”상태를 그대로 유지하게 된다. 따라서 출력상태는 “100”로 된다.
본 발명의 실시예에서 게이트수단(22)의 앤드게이트(G5~G8)들은 제3도에 도시한 바와 같이 각각 4개의 MOS트랜지스터로 구성되는 CMOS NAND 게이트회로( 28)와 2개의 MOS트랜지스터로 구성되는 CMOS인버터회로(29)로 구성되므로 총 6개의 MOS 트랜지스터가 소요된다. 따라서, 게이트수단(22)의 추가로 트랜지스터의 수가 증가되는 듯하나 전체적인 ROM회로의 트랜지스터 갯수는 용량이 클수록 대폭적으로 감소되며, 이를 논리적으로 증명하기 위해 소요면적이 축약(compaction)됨을 살펴보면 아래와 같다. 예컨대, Mbit의 입력, Nbit의 출력을 가진 ROM회로의 워드라인의 수는 2M=L이라 가정한다.
종래의 스태틱 CMOS방식의 ROM회로에서 인코더의 트랜지스터 갯수는 2LN개가 된다. 즉 야드회로부와 오아회로부의 트랜지스터의 갯수는 동일하고 오아회로부에서 트랜지스터가 모든 교차부에 형성되어 있지 않더라도 트랜지스터가 형성되지 않은 교차부에서도 면적은 동일하게 레이아웃되므로 트랜지스터의 갯수는 동일하다고 가정한다.
본 발명에 의한 프리차지 앤드형 ROM 회로의 경우에 있어서 인코더의 트랜지스터 갯수는 LN +6L + N개이다. 여기서 LN은 메모리 셀 어레이 또는 오아회로부(24)의 N채널 MOS트랜지스터들의 갯수이고, 6L은 게이트수단(22)의 MOS트랜지스터의 갯수이고 N은 프리차지수단(26)의 P채널 MOS트랜지스터의 갯수이다.
따라서 LN +6L + N〈2LN의 조건에 따라 이 부등식을 정리하면 6L+N〈LN이 되고, 여기서 대략 L=N이라 가정하면 L=2M〉7이라는 조건을 얻을 수 있다. 따라서, M≥3이상, 즉 입력 비트수가 3bit이상이고 출력 비트수가 8bit이상이면 프리차지 AND형 ROM의 회로가 기존의 스태틱 CMOS ROM 회로보다 사이즈가 작아짐을 알 수 있다.
제4도는 본 발명에 의한 다른 실시예인 프리차지 NOR형 ROM의 회로도이다. 제4도에서는 클럭신호(CK)의 “1”상태에서 프리차지(precharge)시키고 “0”상태에서 정상동작시키기 위해 제2도의 게이트수단 (22)의 앤드케이트를 인버터 및 노아게이트로 치환시킨 게이트수단(32)으로 구성한 ROM회로를 나타낸다. 여기서 프리차지수단(36)에는 클럭신호(CK)를 반전시켜 공급하기 위해 게이트수단(32)으로 구성한 ROM회로를 나타낸다. 여기서 프리차지수단(36)에는 클럭신호(CK)를 반전시켜 공급하기 위해 게이트수단(32)의 노아게이트(NOR1)의 출력을 프리차지수단(36)의 P채널 MOS 트랜지스터들의 게이트전극에 각각 공급한다. 따라서 클럭신호(CK)의 “1”상태에서 프리차지시키고 “0”상태에서 정상동작을 수행하게 된다. 축약정도는 상술한 프리차지 앤드형 ROM회로와 동일하다.
이상과 같이 본 발명에서 CMOS형ROM회로에 있어서 P채널 MOS트랜지스터의 앤드회로부를 클럭신호에 따라 구동되는 출력라인수의 P채널 MOS 트랜지스터들과 워드라인 수의 노아게이트 및 인버터로 대치함으로써 3x8사이즈 이상의 ROM회로의 사이즈를 종래의 스태틱 CMOS ROM 회로에 비해, 메모리 용량에 비례하여 줄일 수 있게 된다. 이는 DAT등에 사용되는 전용 DSP칩내의 ROM 회로의 소요면적을 줄일 수 있게하여 동일 칩면적내에 다른 여러 기능의 회로를 추가할 수 있는 여유를 주게되어 DSP칩의 고부가가치 및 고품위화를 꾀할 수 있다.

Claims (10)

  1. Mbit(M은자연수)의 어드레스신호를 디코딩하여 L(=2M)개의 워드라인들과 N(N은 자연수)개의 출력라인들의 각 교차부에 프로그램된 Nbit의 데이타를 출력하는 ROM회로에 있어서, 상기 Mbit의 어드레스신호를 입력하여 Lbit의 워드신호를 발생하기 위한 디코더; 상기 Lbit의 워드신호를 클럭신호에 따라 상기 대응하는 워드라인상에 각각 공급하기 위한 게이트수단; 상기 L개의 워드라인들과 N개의 출력라인들의 각 교차부에 MOS 트랜지스터의 결합유무에 따라 소정 데이타가 기록된 메모리 셀 어레이; 그리고 상기 N개의 출력라인들 각각에 상기 클럭신호에 따라 프리차지시키기 위한 프리차지수단을 구비한 것을 특징으로 하는 ROM회로.
  2. 제1항에 있어서, 상기 프리차지수단은 제1전압공급전원과 상기 각 출력라인들 사이에 연결되어 상기 클럭신호에 따라 턴온/턴오프되는 스위칭소자를 구비한 것을 특징으로 하는 ROM 회로.
  3. 제2항에 있어서, 상기 스위칭소자는 제1전도형의 MOS트랜지스터로 구성하고 상기 메모리 셀 어레이의 MOS트랜지스터는 제2전도형인 것을 특징으로 하는 ROM회로.
  4. 제3항에 있어서, 상기 제1전도형 MOS트랜지스터는 P채널 MOS트랜지스터이고 제2전도형 MOS트랜지스터는 N채널 MOS 트랜지스터인 것을 특징으로 하는 ROM회로.
  5. 제1항에 있어서, 상기 게이트수단은 일측입력단자에 클럭신호가 가해지고, 타측입력단자에 상기 디코더의 대응하는 출력신호가 가해지며 출력단자에 대응하는 워드라인이 연결되는 L개의 앤드게이트를 구비한 것을 특징으로 하는 ROM 회로.
  6. 제1항 있어서, 상기 게이트수단은 일측입력단자에 클럭신호가 가해지고, 타측입력단자에 상기 디코더의 대응하는 출력신호가 인버터를 통하여 가해지며, 출력단자에 대응하는 워드라인이 연결되는 L개의 노아게이트를 구비하고, 상기 프리차지수단은 상기 클럭신호를 반전시켜 입력하는 것을 특징으로 하는 ROM 회로.
  7. 제6항에 있어서, 상기 프리차지수단은 상기 게이트수단의 L개의 노아게이트중 어느 하나를 통하여 클럭신호를 공급받는 것을 특징으로 하는 ROM회로.
  8. 제1항에 있어서, 상기 어드레스신호는 3bit이상이고 출력라인은 8bit이상인 것을 특징으로 하는 ROM 회로.
  9. 제1항에 있어서, 상기 게이트수단은 클럭신호의 논리 “1”상태에서 디코더의 출력상태“1”을 워드라인상에 공급하고, 상기 프리차지수단은 클럭신호의 논리 “0”상태에서 출력라인을 프리차지시키는 것을 특징으로 하는 ROM 회로.
  10. 제1항에 있어서, 상기 게이트수단은 클럭신호의 논리“0”상태에서 디코더의 출력상태 “1”을 워드라인상에 공급하고, 상기 프리차지수단은 클럭신호의 논리“1”상태에서 출력라인을 프리차지시키는 것을 특징으로 하는 ROM 회로.
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