FR2535886A1 - Procede d'acces rapide a une memoire a lecture seule et memoire a acces rapide utilisant ce procede - Google Patents
Procede d'acces rapide a une memoire a lecture seule et memoire a acces rapide utilisant ce procede Download PDFInfo
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Abstract
L'INVENTION CONCERNE UN PROCEDE D'ACCES RAPIDE A UNE MEMOIRE A LECTURE SEULE ET A UNE MEMOIRE A ACCES RAPIDE UTILISANT CE PROCEDE. LE PROCEDE CONSISTE A DETECTER TOUT CHANGEMENT D'ADRESSE ET A UTILISER LE TEMPS DE TRANSIT DU DECODEUR D'ADRESSE DEC ASSOCIE A CETTE MEMOIRE POUR PRECHARGER TOUTES LES COLONNES DE DONNEE C0 A C2. LA MEMOIRE A ACCES RAPIDE COMPORTE UN DETECTEUR DE CHANGEMENT D'ADRESSE DET FOURNISSANT, S'IL Y A CHANGEMENT D'ADRESSE, UN ECHELON DE TENSION A UNE BASCULE BA. CETTE BASCULE BA FOURNIT ALORS, AUX PORTES NON-OU PO A P4 UNE VARIABLE LOGIQUE Q 1. LE TRANSFERT DES ANCIENS ELEMENTS BINAIRES H A H, FOURNIS PAR LE DECODEUR D'ADRESSE, EST AINSI BLOQUE. LA CHARGE RAPIDE DES COLONNES DE DONNEE EST ALORS REALISEE A TRAVERS LES TRANSISTORS TQ0 A TQ2. L'INVENTION CONCERNE LES MEMOIRES A LECTURE SEULE A ACCES RAPIDE.
Description
La présente invention se rapporte à un procédé d'accès rapide à une mémoire à lecture seule et à une mémoire à accès rapide utilisant ce procédé. L'accès aux informations contenues dans ce type de mémoire est réalisé, par un décodeur #d'adresse, à partir des adresses véhiculées par le bus d'adresse. A partir d'une adresse donnée, et si celle-ci concerne la mémoire considérée, le décodeur d'adresse fournira, sur sa sortie correspondant à cette adresse, un niveau logique 1.
la mémoire à lecture seule est constituée d'un certain nombre de lignes d'adresse, chacune commandée par une sortie du décodeur, et d'un certain nombre de colonnes de donnée. Ces colonnes de donnée peuvent être mises à la masse, soit au niveau logique O, par d'éventuels transistors associés aux croisements ligne-colonne. Les niveaux logiques apparaissant sur ces colonnes de donnée constituent les informations de sortie de la mémoire.
Or, il existe un certain retard entre l'instant où les adresses sont présentes à entrée du décodeur d'adresse et l'instant où les données apparaissent sur les sorties de donnée de la mémoire. Ce retard est dû au temps de transit du décodeur d'adresse et ensuite au retard résultant de la charge des capacités parasites, constituées par les colonnes de donnée, à travers les résistances de polarisation de ces colonnes de donnée.
Ainsi, la présente invention a pour objet un procédé d'accès rapide à une mémoire a lecture seule, comportant m éléments binaires d'adresse et n éléments binaires de donnée, qui permet de diminuer ce retard total.
Selon la présente invention, ce procédé consiste à détecter tout changement d'adresse et à utiliser le temps de transit du décodeur d'adresse associé à cette mémoire pour précharger toutes les colonnes de donnée
Ce procédé trouve son #application dans les systèmes où la rapidité d'accès aux informations prime sur la consommation.
Ce procédé trouve son #application dans les systèmes où la rapidité d'accès aux informations prime sur la consommation.
L'invention sera mieux comprise et d'autres caractéristiques apparaitront à l'aide de la description ci-apres et des dessins joints où - la figure I représente la mémoire à accès rapide selon la présente
invention ; et - la figure 2 représente les détails de circuit de la mémoire à accès
rapide représentée sur la figure 1.
invention ; et - la figure 2 représente les détails de circuit de la mémoire à accès
rapide représentée sur la figure 1.
Sur une partie de la figure 1, est représentée une mémoire classique du type à lecture uniquement, ou mémoire ROM, ainsi que son décodeur d'adresse DEC. Cette mémoire est simplifiée et se limite à m = 5 lignes d'adresse et à n = 3 colonnes de donnée. Chacune de ces lignes d'adresse est constituée par un conducteur relié à une des sorties du décodeur d'adresse, fournissant les variables ho à h4, et commande la grille d'un éventuel transistor TOi, T21, T20, T42, associé à une intersection ligne-colonne.Chacune de ces colonnes de donnée, d'indice O à 2, comporte un conducteur CO, Cl, C2 qui constitue avec la masse une capacité parasite relativement élevée et qui est relié à l'alimentation par une résistance de polarisation RO, Ri, R2. les éventuels transistors TOI, T21, T20, T42, associés à une intersection lignecolonne, relient la colonne de donnée correspondante à la masse si la ligne d'adresse correspondante est au niveau logique 1. L'accès aux informations contenues dans cette mémoire est réalisé à partir du décodage des adresses du type {A5 A4 A3 A2 A1 AgJ véhiculées par le bus d'adresse BUS A.A partir de cette adresse, et si celle-ci concerne la mémoire considérée, le décodeur d'adresse DEC fournira sur sa sortie correspondant à cette adresse un niveau logique O, les autres sorties restant au niveau logique 1.
L'accès à ce type de mémoire est retardé par le temps de transit du décodeur d'adresse DEC, égal au temps de transit de plusieurs portes en cascade, auquel vient s'ajouter la constante de temps de charge d'une capacité parasite, constituée par une colonne de donnée, à travers la résistance de polarisation de cette colonne. Ces résistances sont constituées par des transistors MOS à appauvrissement à canal étroit
(W faible), ce qui permet d'obtenir des résistances relativement élevées.
(W faible), ce qui permet d'obtenir des résistances relativement élevées.
les colonnes possédant à un niveau, c' est-à-dire à une adresse donnée, un transistor de mise à la masse, et cette adresse étant celle fournie à l'instant tn, pourront être concernées, à l'instant tn+l, par cette constante de temps de charge de colonne. En effet, toutes ces colonnes auront été, à l'instant t , mises au niveau logique 0. Si, à l'instant tn+l où le décodeur fournit une nouvelle adresse, il n'y a pas,
sur la ligne, ou niveau, correspondant à la nouvelle adresse, de transistor de mise à la masse associé à la colonne considérée, celle-ci devra passer du niveau logique O au niveau logique 1. L'enregistrement de cette information se fera donc nécessairement avec un certain retard.
sur la ligne, ou niveau, correspondant à la nouvelle adresse, de transistor de mise à la masse associé à la colonne considérée, celle-ci devra passer du niveau logique O au niveau logique 1. L'enregistrement de cette information se fera donc nécessairement avec un certain retard.
il est donc prévu de détecter tout changement d'adresse effectué sur le bus d'adresse BUS A et de commencer la charge de toutes ces colonnes de donnée des la détection de ce changement d'adresse. Cette charge ne pouvant être réalisez suffisamment rapidement à travers les résistances de polarisation de colonne, celles-ci seront alors court circuitées par des transistors MOS de grande géométrie TQ0, TQl, TQ2 commandés par une variable Q.
Cette détection de changement d'adresse est réalisée par un détecteur de changement d'adresse DET recevant toutes les adresses véhiculées par le bus d'adresse BUS A. Des le changement d'état d'un des éléments binaires d'adresse PPÇ, k = O à 5 dans le cas de la figure 1, la sortie A, de ce détecteur, qui était au niveau logique O, change d'état et passe au niveau logique 1. Ce changement d'état provoque le basculement de la bascule BA. Celle-ci avait sa sortie Q au niveau logique O et se retrouve avec une sortie au niveau logique 1. Le passage au niveau logique I de la sortie Q de cette bascule provoque la fermeture des portes NON-OU PO, P1, P2, P3 et P49 qui fournissent alors des sorties W0 à W4 toutes nulles. Ceci bloque tous les transistors de noeud TOi, T219 T20 et T42. Ce niveau Q = i, appliqué aussi aux transistors TQO, TQ1,
TQ2, provoque la charge des capacités des colonnes de donnée à travers ces transistors TQO, TQ1 et TQ2 placés en parallèle sur les résistances RO, Ri et R2 respectivement. Ce niveau logique Q = 1 est aussi appliqué au détecteur d'adresse DET et provoque la remise au niveau logique O de la variable A. Ceci n' a cependant aucun effet sur la bascule BA qui n'est sensible qu'aux fronts montants.
TQ2, provoque la charge des capacités des colonnes de donnée à travers ces transistors TQO, TQ1 et TQ2 placés en parallèle sur les résistances RO, Ri et R2 respectivement. Ce niveau logique Q = 1 est aussi appliqué au détecteur d'adresse DET et provoque la remise au niveau logique O de la variable A. Ceci n' a cependant aucun effet sur la bascule BA qui n'est sensible qu'aux fronts montants.
il est nécessaire de détecter la fin de la charge des colonnes de donnée concernées. On ajoute pour cela une colonne supplémentaire R, C ayant un transistor de mise à la masse à chaque intersection avec une ligne d'adresse. Ces transistors sont commandés par ces lignes d'adresse.
Cette colonne supplémentaire comporte aussi un transistor MOS TQ de grande géométrie, placé en parallèle sur la résistance de polarisation R et permettant une charge rapide de la capacité parasite de cette ligne.
Ce transistor TQ est aussi commande par la sortie Q de la bascule BA.
Dès que le potentiel du point B atteint le seuil de basculement de la bascule BA, la sortie Q de cette bascule retombe au niveau logique O, la charge rapide des capacités de colonne est arrêtée et les portes NON-OU sont débloquées. les nouveaux éléments binaires h'o à h'
O 4' qui étaient apparus en sortie du décodeur d'adresse avant le retour au niveau logique O de la sortie Q de la bascule BA, sont alors transmis sur les sorties des portes NON-OU PO à P4. Tous les transistors de la ligne d'adresse correspondant à cette nouvelle adresse déchargent rapidement les colonnes de donnée auxquelles ils sont connectés et les informations logiques apparaissent sur les sorties des lignes CO, Ci et C29 pretes à être analysées.
O 4' qui étaient apparus en sortie du décodeur d'adresse avant le retour au niveau logique O de la sortie Q de la bascule BA, sont alors transmis sur les sorties des portes NON-OU PO à P4. Tous les transistors de la ligne d'adresse correspondant à cette nouvelle adresse déchargent rapidement les colonnes de donnée auxquelles ils sont connectés et les informations logiques apparaissent sur les sorties des lignes CO, Ci et C29 pretes à être analysées.
Sur la figure 2, est représentée une réalisation possible des éléments de la mémoire à accès rapide selon la figure 1. On reconnaît la mémoire proprement dite avec sa colonne supplémentaire C Seuls les éléments associés au premier#élément binaire adresse Aog fourni par le bus d'adresse BUS A, auquel est ici associée la premiere sortie du décodeur d'adresse, fournissant la variable hg, ont été ici représentés.
Le schéma de la première porte NON-OU PO est ici donné à titre d'exemple.
Cette porte PO est de réalisation classique. Elle comporte trois transistors 1, 2 et 3 et un inverseur Ni La bascule BA est particulière.
Elle permet, par rapport aux bascules classiques, à transistors MOS, de supprimer l'indétermination apparaissant dans le cas où les deux entrées sont mises au niveau logique o. Dans ce cas, la bascule conserve l'état qu'elle avait auparavant. Cette bascule BA comporte quatre transistors 4, 5, 6 et 7 et deux résistances de polarisation RBi et P32. les transistors 4 et 5 comportent chacun une de leurs bornes reliée à l'ali- mentation par l'intermédiaire de la résistance RB1 et les transistors 6 et 7 comportent chacun une de leurs bornes reliée à l'alimentation par l'intermédiaire de la résistance P32 Cette "borne" peut être, selon le sens du courant, soit le drain, soit la source.Le point commun entre la deuxième résistance RB2 et ces transistors 6 et 7 est relié à la grille du transistor 5 et constitue la sortie de cette bascule BA. La grille du transistor 6 est reliée au point commun entre la résis- tance RBI et les transistors 4 et 5. C'est la grille du transistor 4, reliée à l'autre borne du transistor 7 qui constitue la première entrée, recevant la variable A, de cette bascule et ctest la grille du transistor 7, reliée à l'autre borne du transistor 4, qui constitue la deuxième entrée, recevant la variable B, de cette bascule. les transistors 5 et 6 ont, eux, leur deuxième borne reliée à la masse.
La partie de détecteur DET représentée, et associée la variable binaire Ag, comporte un élément à mémoire constitué des paires de transistors TD3, TD4 et TD5, TD6 ayant tous une borne reliée à la masse. Chacun des transistors de la première paire a son autre borne
reliée à l'alimentation par l'intermédiaire de la résistance RDI. Chacun
des transistors de la deuxième paire a son autre borne reliée à l'alimen
tation par l'intermédiaire de la résistance RD2. Le transistor TD4 est commandé par le potentiel du point commun entre la résistance RD2 et la paire de transistors TD5, TD6. Le transistor TD5 est commandé par le potentiel du point commun entre la résistance RD1 et la paire de transistors TD3, TD4.Le transistor TD3 reçoit par l'intermédiaire du transistor TD1 la variable binaire Ag. Le transistor TD6 reçoit par l'intermédiaire du transistor TD2 le complément os de cette variable binaire, fourni par l'inverseur N2. les transistors TD1 et TD2 sont commandés par la variable binaire Q. Cet élément à mémoire conserve en mémoire le niveau logique d'entrée Ao correspondant au dernier passage au niveau logique'due la variable binaire de sprtie Q de la bascule BA.
reliée à l'alimentation par l'intermédiaire de la résistance RDI. Chacun
des transistors de la deuxième paire a son autre borne reliée à l'alimen
tation par l'intermédiaire de la résistance RD2. Le transistor TD4 est commandé par le potentiel du point commun entre la résistance RD2 et la paire de transistors TD5, TD6. Le transistor TD5 est commandé par le potentiel du point commun entre la résistance RD1 et la paire de transistors TD3, TD4.Le transistor TD3 reçoit par l'intermédiaire du transistor TD1 la variable binaire Ag. Le transistor TD6 reçoit par l'intermédiaire du transistor TD2 le complément os de cette variable binaire, fourni par l'inverseur N2. les transistors TD1 et TD2 sont commandés par la variable binaire Q. Cet élément à mémoire conserve en mémoire le niveau logique d'entrée Ao correspondant au dernier passage au niveau logique'due la variable binaire de sprtie Q de la bascule BA.
Cet élément à mémoire fournit donc la précédente information logique d'entrée A0 et son complément A0 à un élément de détection de changement d'état d'élément binaire. Celui-ci est constitué de deux paires de transistors en série TD7, TD8 et TD9, TDIO reliées directement à la masse et reliées à l'alimentation par une même résistance RD3.
A l'instant où il y a changement de l'un des éléments binaires Ak constitutifs de l'adresse véhiculée par le bus d'adresse et si c'est l'élément binaire Ag, au moins, qui est concerné, le transistor TD7 recevra sur sa grille une variable binaire S = Ag. Le transistor TD8 recevra sur sa grille une variable A'0 = Ag, alors qu'il recevait auparavant la variable binaire Ag. A ce même instant, le transistor TD9 reçoit sur sa grille une variable binaire S = o et le transistor TDIO reçoit sur sa grille la variable A'0 = Ag. Ce dernier recevait auparavant la variable binaire W Ni l'une ni l'autre des paires de transistors TD7, TD8 ou TD9, TD10 ne permettant de conserver le point bas de la résistance RD3 relié à la masse, ce point bas, qui constitue la borne de sortie du système associe à la variable binaire AO, va passer au potentiel de l'alimentation, soit au niveau logique 1. La porte OU P recevant les sorties de m tels circuits, associés chacun à l'une des variables binaires Ak constituant l'adresse fournie par le bus d'adresse, et un au moins de ces circuits fournissant un niveau logique, cette porte OU fournira donc une variable de sortie A au niveau logique 1.
Bien que la présente invention ait été décrite dans le cadre d'un exemple de réalisation particulier, il est clair qu'elle n'est pas limitée audit exemple et qu'elle est susceptible de modifications ou de variantes sans sortir de son domaine.
Claims (8)
1. Procédé d'accès rapide à une mémoire à lecture seule, comportant m éléments binaires d'adresse et n éléments binaires de donnée, caractérisé en ce qu'il consiste à détecter tout changement d'adresse et à utiliser le temps de transit du décodeur d'adresse associé à cette mémoire pour précharger toutes les colonnes de donnée.
2. Mémoire à lecture seule à accès rapide utilisant le procédé selon la revendication 1 et comportant un décodeur d'adresse (DEC), caractérisée en ce qu'elle comporte de plus un détecteur de changement d'adresse (DET), m portes NON-OU (PO à P4) permettant de bloquer les accès des anciennes adresses de cette mémoire (ho à h4) à cette mémoire, dès la détection d'un changement d'adresse, une colonne supplémentaire (R, C) de test de la charge des colonnes de donnée, n+i transistors supplémentaires (TQ, TQO à TQ2) permettant d'obtenir alors la charge rapide des n colonnes de donnée et de la colonne supplémentaire de test, et une bascule (BA) commandant à la fois la fermeture de ces portes NON-OU (PO à P4) et la charge des n+1 colonnes (R, C ; RO, CO
R1, Ci ;R2, C2) par les n+l transistors supplémentaires (TQ, TQO à TQ2).
3. Mémoire à lecture seule à accès rapide selon la revendication 2, caractérisée en ce que la colonne supplémentaire de test (R, C) comporte, comme les autres colonnes, un conducteur (C), qui constitue avec la masse une capacité relativement élevée, relié à l'alimentation par une résistance de polarisation (R) et en ce qu'à chaque intersection ligne d'adresse-colonne de donnée est associé un transistor (TO à T4) commandé par ces lignes d'adresse et permettant de relier à la masse cette colonne supplémentaire.
4. Mémoire à lecture seule à accès rapide selon l'une quelconque des revendications 1 à 3, caractérisée en ce que les transistors supplémentaires de charge des n colonnes de donnée (TQO à TQ2) et de la colonne supplémentaire de test (TQ), sont placés chacun en parallèle sur la résistance de polarisation (R, RO à R2) de cette colonne.
5. Mémoire à lecture seule-à accès rapide selon l'une quelconque des revendications 1 à 4, caractérisée en ce que le circuit de détection de changement d'adresse (DET) reçoit les m éléments binaires d'adresse (Ao à A5) et comporte, en sortie, une porte OU (P) à m entrées et m circuits de détection du basculement d'un des éléments binaires d'adresse, chacun étant connecté sur une de ces entrées et chacUn recevant un des m éléments binaires d'adresse, le circuit de détection de basculement, d'indice k, comportant un inverseur (N2) permettant d'obtenir le complément k de l'élément binaire d'entrée Ak, un premier transistor (TOi) et un second transistor (TD2) tous deux commandés par la variable binaire de commande (Q) fournie par la bascule (BA) et commandant respectivement le transfert de l'élément binaire Ak, et de son complément #k, à un élément à mémoire (TD3 à TD6) permettant de conserver en mémoire la valeur de l'élément binaire d'entrée Ak de l'adresse précédente, et un élément (TD7 à TR10) de détection du changement d'état de l'élément binaire d'adresse d'indice k recevant sur ses premières entrées l'actuel élément binaire d'entrée A'k et son complément A'k fournis à l'entrée et sur ses secondes entrées l'ancien élément binaire d'entrée X et son complément k fournis par l'élément à mémoire.
6 Mémoire à lecture seule à accès rapide selon la revendication 5, caractérisée en ce que l'élément à mémoire d'indice k est constitue des paires (TD3, TD4 et TOUS, TD6) de transistors ayant tous une borne reliée à la masse, chacun des troisième et quatrième tran sistors, formant la première paire (TD3, TD4), ayant son autre borne reliée à l'alimentation par l'intermédiaire d'une résistance (RD1) et chacun des cinquième et sixième transistors, formant la deuxième paire (TD5, TD6), ayant son autre borne reliée à ltalimentationtpar lsintermédiaire d'une autre résistance (RD2), le troisième transistor (TD3) étant commande par la variable binaire d'entrée Ak fournie par le premier transistor (TD1), le sixième transistor (TD6) étant commandé par le complément k de cette variable, fourni par le second transistor (TD2), le quatrième transistor étant commandé par le potentiel du point commun entre la deuxième résistance (RD2) et la deuxième paire de transistors (TD5, TD6) et le cinquième transistor étant commandé par le potentiel du point commun entre la première résistance (ici) et la première paire de transistors (TD3, TD4), la sortie complé mentée S#de cet élément à mémoire étant constituée par le point commun entre la première résistance (RD1) et la première paire de transistors (TD3, TD4) et la sortie S étant constituée par le point commun entre la deuxième résistance (RD2) et la deuxième paire de transistors (TD5, TD6).
7. Mémoire à lecture seule à accès rapide selon l'une quelconque des revendications 1 à 6, caractérisée en ce que le circuit de détection de basculement d'indice k est composé d'une première paire (TD7, TD8) et d'une deuxième paire (TD9, TDl0) de transistors en série, ces deux paires étant reliées directement à la masse par une de leur borne et étant reliées à l'alimentation, à travers une revis tance (RD3), par leur autre borne qui est commune, qui constitue la sortie de ce circuit de détection et qui est reliée à une des m entrées de la porte de sortie (P) du détecteur de changement d'adresse (DET5~, le huitième transistor (TD8) et le dixième transistor (TD10) O)reliés à la résistance commune (RD3) étant commandés respectivement par le nouvel élément binaire A'k et par son complément Ask et le septième transistor (TD7) et le neuvième transistor (TD9) étant commandés respectivement par l'ancien élément binaire i et par son complément i.
8. Mémoire à lecture seule à accès rapide selon l'une quelconque des revendications 2 à 7, caractérisée en ce que cette bascule (BA) comporte quatre transistors (4, 5, 6, 7) et deux résistances de polarisation (RFI, R32), le premier et le second transistors (4, 5) comportant, chacun, une de leurs bornes reliée à l'alLmen- tation par l'intermédiaire de la première résistance (roi) et le troisième et le quatrième transistors (6, 7) comportant, chacun, une de leurs bornes reliée à l'alimentation par l'intermédiaire de la seconde résistance (RB2), en ce que le point commun entre la deuxième résistance (RB2) et le troisième et le quatrième transistors (6, 7) est relié à la grille du second transistor (5) et constitue la sortie de cette bascule (BA), la grille du troisième transistor (6) est reliée au point commun entre la première résistance (RB1) et les premier et second transistors (4, 5), la grille du premier transistor (4) est reliée à l'autre borne du quatrième transistor (7) et constitue la première entrée de cette bascule et la grille du quatrième transistor (7), constituant la deuxième entrée de cette bascule, est reliée à l'autre borne du premier transistor (4) et en ce que les second et troisième transistors (5, 6) ont leur deuxième borne reliée à la masse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8218772A FR2535886A1 (fr) | 1982-11-09 | 1982-11-09 | Procede d'acces rapide a une memoire a lecture seule et memoire a acces rapide utilisant ce procede |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| FR8218772A FR2535886A1 (fr) | 1982-11-09 | 1982-11-09 | Procede d'acces rapide a une memoire a lecture seule et memoire a acces rapide utilisant ce procede |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2535886A1 true FR2535886A1 (fr) | 1984-05-11 |
Family
ID=9279024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8218772A Pending FR2535886A1 (fr) | 1982-11-09 | 1982-11-09 | Procede d'acces rapide a une memoire a lecture seule et memoire a acces rapide utilisant ce procede |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2535886A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2658652A1 (fr) * | 1990-02-20 | 1991-08-23 | Samsung Electronics Co Ltd | Circuit de memoire morte. |
-
1982
- 1982-11-09 FR FR8218772A patent/FR2535886A1/fr active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2658652A1 (fr) * | 1990-02-20 | 1991-08-23 | Samsung Electronics Co Ltd | Circuit de memoire morte. |
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