FR2529702A1 - Memoire morte a semi-conducteurs - Google Patents

Abstract

L'INVENTION CONCERNE UNE MEMOIRE MORTE A SEMI-CONDUCTEURS. CETTE MEMOIRE COMPORTE UN RESEAU DE MEMOIRE 1 MUNI DE CELLULES DE MEMOIRE, UN CIRCUIT 3, 4 SELECTIONNANT CES CELLULES DE MEMOIRE, UN CIRCUIT DE DETECTION 8, 9 POUVANT DETECTER DES COMBINAISONS PREDETERMINEES DE SIGNAUX D'ADRESSES CONCERNANT DES CELLULES DE MEMOIRE, ET UN CIRCUIT DE SORTIE 5, 6, 10 RECEVANT UN SIGNAL DUDIT RESEAU DE MEMOIRE 1 ET DELIVRANT UN SIGNAL PRESENTANT OU NON UN NIVEAU LOGIQUE CORRESPONDANT A UN NIVEAU LOGIQUE CORRESPONDANT A UN SIGNAL LU DANS LA MEMOIRE, EN FONCTION DE LA PRESENCE OU DE L'ABSENCE D'UN SIGNAL DE DETECTION. APPLICATION NOTAMMENT A UNE MEMOIRE ROM A SEMI-CONDUCTEURS POSSEDANT UNE FONCTION DE CORRECTION D'ERREURS DE FAIBLES DIMENSIONS ET FONCTIONNANT A GRANDE VITESSE.

Description

La présente invention concerne une mémoire ROM à semiconducteurs (ROM

étant l'abréviation des termes "Read

only Memory" signifiant mémoire morte ou à lecture seule).

Jusqu'à présent on connaissait un circuit per-

mettant de corriger des données erronées lues d'une cellu-

le de mémoire défectueuse, grâce à l'utilisation par exem-

nle du code de Ilamming ou du code cyclique (désigné ci-après sous le terme de "circuit ECC" c'est-à-dire circuit à code

de correction d'erreurs).

Les auteurs à la base de la présente invention ont cherché à incorporer le circuit ECC dans une mémoire à semiconducteurs ROM afin de corriger les données erronées lues hors d'une cellule de mémoire défectueuse située dans

la mémoire ROM à semiconducteurs Cependant, lorsque le cir-

cuit ECC est prévu à l'intérieur d'une telle mémoire ROM à

semiconducteurs, l'opération de correction d'erreurs entrai-

ne un long temps d'accès de lecture de la mémoire ROM et la

vitesse de fonctionnement de cette mémoire est nettement ré-

duite En outre, il faut prévoir un réseau de mémoire com-

portant des cellules de mémoire pour des bits redondants,

et l'agencement du circuit ECC est complexe, ce qui entra -

ne l'inconvénient que la taille de la puce ou microplaquette

de la mémoire ROM à semiconducteurs devient importante.

Un but de la présente invention est de fournir une mémoire ROM à semiconducteurs qui comporte une fonction de correction d'erreurs sans accroître la réduction de la

vitesse de fonctionnement de cette mémoire en raison du re-

tard de l'accès ou de la consultation de lecture de cette mémoire.

Un autre but de la présente invention est four-

nir une mémoire ROM à semiconducteurs qui comporte une fonc-

tion de corrections d'erreurs, n'entraînant pas une plaquet-

te ou puce possédant des dimensions importantes.

La présente invention a tenu compte du fait que

des données erronées lues hors d'une cellule de mémoire dé-

fectueuse situe dans une mémoire ROM peuvent être corrigées

simplement par inversion des données.

Conformément à la présente invention, l'informa-

tion d'adresse d'une cellule de mémoire défectueuse est mémo-

risée par avance dans une:r oire ROM à semiconducteurs En parallèle avec l'opération de lecture des informations de la

cellule de mémoire défectueuse, l'information d'adresse de cet-

te dernière est distinguée sous la forme de l'information

d'adresse de la cellule de mémoire défectueuse Il en résul-

te qu'un signal de correction est formé Des données erronées lues hors de la cellule de mémoire défectueuse sont inversées sur la base du signal de correction, à la suite de quoi les

données corrigées sont transmises hors de la mémoire ROM.

Le fait qu'une cellule de mémoire soit défectueu-

se est attribué à l'imperfection de la technologie de fabri-

cation des mémoires ROM, comme indiqué ci-après Une pellicu-

le photoresistante, qxaest utilisée pour par exemple implan-

ter de façon sélective des ions d'impureté dans un substrat

semiconducteur ou pour soumettre à une attaque chimique sé-

lective une pellicule isolante ou une couche conductrice, n'est pas éliminée de façon convenable en vue de former une configuration ou un modèle désiré ou bien vient à présenter des têtes d'épingles indésirables dans de nombreux cas en

raison de la présence de défauts, de petits éléments pertur-

bateurs ou de grains de poussière, etc, qui existent dans ou sur un masque servant à réaliser l'exposition sélective

de la pellicule de résine photosensible à la lumière Lors-

que l'on utilise une pellicule de résine photosensible pos-

sédant de tels défauts, les ions d'impureté ne peuvent pas

être implantées dans la surface souhaitée du substrat semi-

conducteur ou bien sont implantés dans la surface non sou-

haitée de ce substrat En outre, la pellicule isolante ou la

couche conductrice n'est pas traitée de manière à être ame-

née sous la configuration ou le modèle désiré Il se trouve que souvent la pellicule isolante, telle que par exemple une pellicule d'oxyde de silicium, qui est déposée sur un substrat semiconducteur, comporte des parties inégales ou accidentées

indésirablesdues à de petites particules perturbatrices ou des-

grains de poussière, etc La couche conductrice telle qu'une pellicule d'aluminium déposée par évaporation devient mince dans sa partie correspondant à la partie étagée d'une surface

sous-jacente, sur laquelle elle doit être déposée, étant don-

né la directivité de l'évaporation, ce qui a pour effet que

la partie mince peut faire l'objet de rupturesou déconnexions.

Conformément à la présente invention, non seule-

ment de telles cellules de mémoire défectueusesimputables à l'imperfection de la technologie de fabrication des mémoires ROM, mais également les cellules de mémoire du type indiqué

ci-après sont considérées comme étant des cellules de mémoi-

re défectueuses.

Dans le cas o, après achèvement de l'obtention de la configuration ou du type d'-une mémoire ROM, il est souhaitable de modifier l'information devant être retenue par de telles cellules de mémoire, ces cellules ne délivrent

pas l'information de sortie à laquelle on s'attend, et peu-

vent être considérées comme étant des cellules de mémoire défectueuses.

C'est pourquoi, conformément à la présente inven-

tion,; il faut comprendre que l'expression "cellule de mémoi-

re défectueuse" désigne une cellule de mémoire qui ne, fournit

pas une information de sortie à laquelle on peut s'attendre.

Ce problème est résolu conformément à l'invention grâce à une mémoire ROM à semiconducteurs, caractérisée en ce qu'elle comporte une partie formant mémoire et qui possède plusieurs cellules de mémoire, un circuit de sélection qui sélectionne l'une des cellules de mémoire en réponse à des signaux d'adresses d'entrée, un circuit de détection qui peut

détecter des combinaisons prédéterminées des signaux d'adres-

ses d'entrée, et un circuit de sortie qui reçoit un signal lu hors de ladite partie formant mïmoire et qui délivre un signal possédant un niveau logique correspondant audit signal lu hors de ladite partie formant mémoire lorsqu'aucun signal de détection n'est délivré par ledit circuit de détection, et un signal possédant un niveau logique ne correspondant pas audit signal lu hors de ladite partie formant mémoire, lors- qu'un signal de détection est délivré par ledit circuit à détection.

D'autres caractéristiques et avantages de la pré-

sente invention ressortiront de la description donnée ci-après

prise en référence aux dessins annexés, sur lesquels: La figure 1 est un schéma-bloc montrant une forme de réalisation de la présente invention, la figure 2 est un schéma-bloc montrant une forme de réalisation des parties essentielles du dispositif de la figure 1; et

la figure 3 est un schéma-bloc montrant un exem-

ple d'un réseau de mémoire.

On va décrire ci-après les formes de réalisation

préférées de la présente invention.

La figure 1 représente un schéma-bloc d'une forme

de réalisation de la présente invention.

Bien que la présente invention n'y soit pas spé-

cialement limitée, les blocs de circuits entourés par une li-

gne en trait mixte sur la figure sont réalisés sur un seul

substrat semiconducteur selon des technologies connues de fa-

brication des circuits intégrés à semiconducteurs.

La référence 1 désigne un réseau de mémoire dans lequel les cellules de mémoire constituant une mémoire ROM du type à masquesconnue sont disposées sous la forme d'une

matrice, bien que ceci ne soit pas spécialement limitatif.

La figure 3 montre un exemple du réseau de mémoi-

re 1 Les cellules de mémoire respectives sont réalisées au

niveau des points d'intersection entre des lignes de trans-

mission de mots W 1-W 4 devant être sélectionnées par un déco-

deur X 3, et des lignes de transmission de données D 1-D 4 de-

vant être sélectionnée par un décodeur des Y 4 Bien qu'il

n'y faille y voir aucune limitation particulière, des tran-

sistors MOSFET de mémoire sont raccordés aux points d'inter-

section respectifs entre les lignes de transmission de mots et les lignes de transmission de données sur la figure 3. Chacun des transistors MOSPET de mémoire possède une tension

de seuil qui correspond à une information devant être conser-

vée Par exemple l'information " 1 " est amenée à correspondre à une tension de seuil basse et l'information " O " est amenée à correspondre à une tension de seuil élevée Sur la figure 3, afin d'éviter une représentation compliquée, on n'a pas représenté les transistors de mémoire raccordés aux points d'intersection entre les lignes de transmission de mots et

les lignes de transmission de données qui possèdent la ten-

sion de seuil élevée, c'est-à-dire les transistors qui main-

tiennent leurs états "débranchés ou bloqués" même lorsque les

lignes de transmission de mots ont été sélectionnées De cet-

te manière, l'enregistrement de l'information dans chaque cel-

lule de mémoire est effectué en fonction du fait que le tran-

sistor MOSFET est ou non essentiellement formé Sur la figure les transistors MOSFET Q 25-'Q 30 sont formés de laçon sélective, de manière à y enregistrer une information Les transistors MOSFET Q 2 l-Q 24 constituent des commutateurs de colonne qui sont commandés par le décodeur des Y 4 Les commutateurs de

colonnes sont disposés de manière à alimenter un amplifica-

teur de détection ou lecture 5 par l'une quelconque des don-

nées lues dans les lignes de transmission de données D 1 i-D 4.

Les transistors MOSFET Q 31-Q 34 sont des transistors MOSEET

de charge qui déterminent les niveaux de lecture pour les li-

gnes respectives de transmission de données Bien qu'ils n'y soient pas spécialement limités, ces transistors MOSFET de charge sont des transistors MOSFET du type à appauvrissement, dont les grilles et les sources sont court-circuitées Il

est prévu un transistor MOSFET Q 35 servant à réduire la dis-

sipation en énergie de la mémoire ROM Tant que la micropla-

guette n'est passélectionnée, le transistor MOSFET Q 35 est placé à l'état "bloqué", ce qui a pour effet de bloquer ou

d'empêcher le passage de courants inefficaces pouvant tra-

verser les transistors MOSFET de charge Qi-Q 34 Une impul-

sion 01 de commande d'entrée de grille du transistor MOSFET

Q 35 est formée par un générateur d'impulsions 7 qui sera dé-

crit ultérieurement.

La référence 2 sur la figure 1 désigne un tam-

pon d'adresses, qui reçoit des signaux d'adresses externes

A 0-An appliques à un groupe de bornes extérieures Ti et for-

me des signaux d'adresse internes a 0,a 0-aia possédant des

niveaux complémentaires.

Le décodeur des X 3, mentionné ci-dessus, forme un signal de sélection de lignes de transmission de mots en réponse au signal d'adresse X envoyé par le tampon d'adresses 2 Le décodeur des X 4, mentionné ci-dessus, forme un signal de sélection de lignes de transmission de données en réponse

au signal d'adresse Y envoyé par le tampon d'adresses 2.

L'amplificateur de détection 5 mentionné ci-des-

sus reçoit un signal de lecture de la part d'une cellule de

mémoire sélectionnée par le décodeur des X 3 et par le déco-

deur des Y 4 et décide du niveau de ce signal.

La référence 6 désire un tampon de sortie qui forme un signal de données lu DOUT et l'envoie à une borne extérieure T 1 De telles tensions d'alimention GND et VCC sont

appliquées respectivement aux bornes extérieures T 3 et T 4.

Le générateur d'impulsionr 7 mentionné ci-dessus

reçoit un signal CE de validation de microplaquette, appli-

qué à une borne extérieure U 2, et forme les impulsions né-

cessaires Les opérations ou fonctionnements des différents circuits situés dans la mémoire ROM sont commandés par les

impulsions Par exemple les blocs de circuitssont ainsi com-

mandés en étant placés dans leurs états de fonctionnement,

uniquement lorsque la microplaquette a été sélectionnée.

-35 Une telle commande entraîne une réduction de la dissipation

d'énergie dans la mémoire ROM En outre, lorsque la micro-

plaquette n'est passélectionnée, le tampon d'adresses 2 est

placé dans son état de non fonctionnement, ce qui a pour ef-

fet que l'on peut empêcher le déroulement d'une opération de positionnement des adresses, basée sur des signaux d'adresse

externes indéfinis.

Etant donné que les agencements des blocs de cir-

cuits 1, 2, 3, 4, 5, 6 et 7, décrits ci-dessus, sont bien

connus des spécialistes de la technique, on ne donnera aucu-

ne explication des réalisations possibles dans la pratique.

Dans la mémoire ROM ci-dessus, on a prévu les

circuits indiqués ci-après, afin d'éliminer les bits défec-

tueux, c'est-à-dire en d'autres termes, de corriger les don-

nées erronées lues hors des cellules de mémoire défectueuses.

La référence 8 désigne une mémoire d'adressesde défauts,dans laquelle l'information d'adresse des cellules de

mémoire défectueuse (non conformes) est enregistrée et con-

servée Bien que ceci ne signifie en aucune manière une limi-

tation particulièrement, l'enregistrement des informations des

adresses de défauts est réalisé grâce à l'utilisation de sys-

tèmes à fusibles, et ce en fonction de la présence ou de l'ab-

sence de la fusion d'un tel fusible, comme cela sera décrit

plus loin-.

Une borne t est une borne de commande qui est uti-

lisée pour l'enregistrement L'enregistrement est effectué

après que la formation de la mémoire ROM sur la pastille se-

miconductrice soit terminée et avant qu'elle soit placée dans un boitier Par conséquent la borne t n'a pas besoin d'être

une borne externe raccordée à un fil de boîtier.

La référence 9 désigne un comparateur qui reçoit

l'information des adresses de défauts de la part de la mémoi-

re 8 d'adresses de défauts et l'information d'adresse lue de la part du tampon d'adresses 2 et compare ces informations

de manière à détecter la coïncidence entre ces dernières.

Un circuit OU-Exclusif désigné par la référence

est prévu en tant que circuit à code de correction d'er-

reurs, entre l'amplificateur de détection 5 et le circuit

de sortie 6.

Une entrée du circuit OU-Exclusif 10 est alimen-

tée par un signal de lecture provenant de l'amplificateur 5, tandis que l'autre entrée de ce circuit est alimentée par le

signal de sortie EC du comparateur 9,en tant que signal de cor-

rection d'erreurs Le signal de sortie du circuit OU-Exclusif est transmis à l'entrée du tampon de sortie 6 et est délivré en tant que signal de données de sortie DUT sur la borne externe T En ce qui concerne le circuit OU-Exclusif 10, lorsque les deux niveaux des signaux d'entrée ne sont pas coïncidents,le niveau du signal de sortie passe à la valeur " 1 " et inversement, lorsque les deux niveaux des signaux dientrée sont coïncidents, le niveau du signal de sortie passe à la valeur " O " C'est pourquoi lorsque la correction

d'erreur est effectuée ou, en d'autres termes, lorsque l'in-

formation est lue hors de la cellule de mémoire défectueuse, le niveau du signal de sortie de détection de coïncidence

EC du comparateur 9 peut être amené à l'état " 1 " C'est-à-

dire que, dans l'état o le niveau du signal EC est " 1 ", si

le niveau du signal de sortie de l'amplificateur de détec-

tion 5 (niveau du signal de sortie lu)1 est 11 " O ", le circuit OUExclusif 10 inversera le niveau de ce signal de sortie pour l'amener à " 1 " et délivrera ce niveau, et si le niveau du signal de sortie lu de l'amplificateur de détection 5

est " 1 ", le circuit 10 inversera ce niveau de signal de sor-

tie en l'amenant à l'état " O " et le délivrera C'est ainsi

que la correction d'erreurs peut être réalisée.

D'autre part, dans l'état o le niveau du signal de sortie EC est " O ", si le niveau du signal de sortie de l'amplificateur de détection 5 (niveau du signal de sortie

lu) est " O ", le niveau du signal de sortie du circuit OU-Ex-

clusif 10 passera à l'état " O ", et si le niveau du signal de sortie lu de l'amplificateur de détection est " 1 ", le niveau du signal de sortie du circuit OU-Exclusif 10 passera à l'état " 1 " C'est-à-dire que, dans le cas o le niveau du signal EC est " O ", le circuit OU-Exclusif 10 transmet le signal de sortie de l'amplificateur de détection 5 au tam-

pon de sortie 6, tel qu'il est.

La figure 2 représente l'agencement du circuit d'une forme de réalisation possible de la mémoire d'adresses

de défauts 9 ainsi que du comparateur 9.

Sans toutefois y être spécialement limitée, cette forme de réalisation est réalisée avec des transistors MOSFET à canal N (c'est-à-dire des transistors à effet de champ à grille isolée) Parmi ces transistors MOSFET, les transistors MOSFET de charge Q 3 et Q 11 sont du type-à appauvrissement et

i 5 les autres transsistors MOSFET sont du type à enrichissement.

Tout d'abord on va expliquer un circuit CO enser-

ré par une ligne formée d'un trait interrompu sur la figure 2.

L'enregistrement de l'information d'adresse de la cellule de mémoire défectueuse est réalisée en fonction de la présence ou de l'absence de l'état fondu d'un fusible F 1 Le fusible F 1 et le transistor MOSFET Q 2 sont branchés en série entre la sourced'alimentation en énergie VCC et le potentiel de masse (GND) du circuit Le fait que le fusible F 1 ait ou non fondu, est déterminé par l'état "conducteur"/"'bloqué" du transistor MOSFET Q 2 ' Afin de commander de façon sélective l'état"'conducteur"/"bloqué" de ce transistor MOSFET Q 2 ' il

est prévu un transistor MOSPET Q 5 qui reçoit le signal d'adres-

ses d'enregistrement a O, et la borne interne t, qui est rac-

cordé au drain du transistor MOSFET Q 1 La borne de sortie

de ce bransistor MOSFET Q 1 est raccordée à la grille du tran-

sistor Q 2 ' En parallèle avec le transistor MOSFET Q 2 est mon-

tée une résistance de valeur élevée R 1 Bien qu'elle n'y soit pas particulièrement limitée, la résistance R 1 est Constituée

par une résistance de valeur ohmique élevée en silicium poly-

cristallin Le signal de sortie du drain du transistor MOSFET Q 2 estransmis d'une part à un inverseur qui est constitué par

les transistors MOSFET Q 3 et Q 4 Le signal de sortie de cet in-

verseur est envoyé à la grille d'un transistor MOSFET Q 5 for-

mant porte de transfert Les transistors MOSFET Q 5 et Q 6 sont branchés en série et les signaux d'adresse a O et a O servant à

comparer les adresses sont transmis respectivement par l'in-

termédiaire de ces transistors Q 5 et Q 6 ' Les transistors MOS-

FET Q 3-Q 6 décrits ci-dessuset les transistors MOSFET Q 7-Qll, qui seront décrits ci-après constituent le comparateur 9 qui

détecte la coïncidence lors de la comparaison.

Dans le cas o une information d'adresse requise pour la sélection d'une cellule de mémoire à 1 bit désirée est constituée par les (n+ 1)bits allant de a O (a 0) à an (an), des circuits Ci à Cn semblables au circuit C O mentionné ci-dessus sont prévus respectivement pour les signaux d'adresses a 1 (al) à an (an) autres que a O (a 0), bien

qu'il n'y faille y voir là aucune limitation particulière.

Il est prévu un fusible F 2 servant à réaliser

l'enregistrement du fait qu'une fonction de correction d'er-

reur est ajoutée ou non De façon plus spécifique, avec la mémoire d'adresses et le circuit comparateur représentés sur la figure 2, même si la cellule de mémoire particulière n'est pas défectueuse, le niveau du signal de correction d'erreurs EC sera placé à l'état " 1 " lorsque les niveaux des signaux d'adresse a 0-an sont à l'état " O " Le fusible F 2

sert à inhiber une telle situation La borne interne d'enre-

gistrement t est raccordée à la grille d'un transistor MOS-

FET Q 12 qui est branché'en série avec le fusible F 2 En pa-

rallèle avec le transistor MOSFET Q 12 se trouve montée une résistance R 2 de valeur élevée, semblable à la résistance

mentionnée précédemment.

Les signaux de sortie des circuits C 0-Cnprévus en correspondance avec les signaux d'adresses a O (a 0)-an (an), et le signal de sortie du drain du transistor MOSFET Q 12 sont

transmis aux grilles des transistors MOSFET Q 7 à Q 10, qui cons-

tituent une porte NON/OU, selon lalogique positive Le signal

de correction d'erreur EC obtenu à partir de la sortie de cet-

te porte NON/OU.

Les circuits du dispositif représenté sur la figu-

re 2 forment un ensemble et éliminentune cellule de mémoire défectueuse Par conséquent, afin d'éliminer les défauts de

m cellules de mémoire, il est prévu m jeux des mêmes cir-

cuit S Les signaux de correction d'erreur du type décrit

ci-dessus et le nombre m sont envoyés au circuit OU-Exclu-

sif 10 par l'intermédiaire d'un circuit OU (non représenté).

L'enregistrement de l'information d'adresse de la cellule de mémoire défectueuse est réalisé comme indiqué

ci-après, sans toutefois y être particulièrement limité.

Tout d'abord, tous les bits du réseau de mémoire 1 repré-

sentés sur la figure 1 sont lus et contrôlés C'est-à-dire

que les données enregistrées et les données lues sont compa-

rées Lorsque ces données ne correspondent pas, l'adresse de la cellule de mémoire défectueuse, dans laquelle la donnée particulière a été mémorisée, est détectée L'information

d'adresse ai (A -An) de cette cellule de mémoire défectueu-

i On

se est introduite à partir de l'ensemble des bornes d'adres-

* ses externes Ti Dans cette forme de réalisation, parmi les

signaux d'adressesinternes possédant les niveaux complémentai-

res (a 0,a 0)-(an-an) formés par le tampon d'adresses 2 confor-

mément à l'information d'adresse, les signaux d'adresses in-

versés a 0-an sont utilisés en tant que données d'entrée (in-

formation d'adresse enregistrée) pour la mémoire d'adresses

de défauts 8 C'est-à-dire que les signaux d'adresses inver-

ses a 0-an sont transmis aux grilles des transistors MOSPET

Q 1 ' etc En outre un signal O p devant être appliqué à la bor-

ne interne t est placé au niveau haut A ce moment, lorsque le niveau du signal d'adresse enregistré a O est " 1 " (niveau haut), le transistor MOSFET Q 1 passe à l'état"branché" ou "conducteur" de manière à placer le transistor MOSFET Q 2 à l'état"bloqué" Par conséquent aucun courant ne traverse le fusible F 1 pour le faire fondre, si bien que le fusible ne fond pas Au contraire, lorsque le niveau du signal d'adresse enregistré a O est" O " (niveau bas), le transistor

MOSFET Q 1 passe à l'état "bloqué" de manière à rendre "pas-

sant", le transistor MOSFET Q 2 ' Par conséquent un courant

de fusion traverse le fusible F 1 et ce dernier fond.

Il en va de même pour les autres signaux d'adres-

ses al-an.

En outre, le transistor MOSFET Q 12 est placé à l'état "passant" par le niveau haut du signal O p appliqué à la borne interne _, de sorte que la fusion du fusible F 2

se produit de façon automatique.

De cette manière l'information d'adresse de la

cellule de mémoire défectueuse (information d'adresse de dé-

faut) est enregistrée.

En ce qui concerne le circuit de la mémoire d'adresses et du comparateur, dans lequel l'information d'adresse de défaut n'est pas enregistrée,le fusible F 2 ne fond pas Par conséquent, même lorsque tous les signaux

d'adresses a 0-ansont " O ", le transistor MOSFET Q 1 est"con-

d'areses 0-a sn" 0,etrsior MSEQ 10 etcn

ducteur" si bien que le niveau du signal de correction d'er-

reur EC n'est pas amené à l'état " 1 ".

A n'importe quel moment autre que l'état d'enre-

gistrement indiqué ci-dessus, par exemple lors de l'opéra-

tion de lecture de la mémoire ROM, la borne t est maintenue dans son état flottant Cependant, le transistor MOSPET Q 2 n'est pas placé à l'état"passant" par l'état flottant La

raison en est qu'un courant de fuite traversant le transis-

tor MOSFET Q 1 place le potentiel de la borne t au potentiel

de la masse, qui est maintenu par une capacité parasite ac-

couplée à la borne Le potentiel de la borne t est également placé au potentiel de la masse lorsque le signal d'adresse to est amené au niveau haut de manière à rendre "conducteur"

le transistor MOSFET Q 1 ' Lors de l'opération de lecture, lors-

que les fusibles F 1 et F 2 ont fondu, les signaux de sortie des drains des transistors MOSFET Q 2 et Q 12 au niveau bas " O ",

-compte-tenu de la présence des résistances respectives de va-

leur élevée R 1 et R 2.

Alors dans le cas o le fusible F 2 n'est pas fon-

du (lorsque le signal d'adresse a O dont le niveau est " O " a

été enregistré dans la mémoire d'adresse de défaut représen-

tée sur la figure 2), le transistor MOSFET Q 6 est "conduc-

teur" et le transistor MOSFET Q 5 est "bloqué" Par conséquent, lorsque le niveau du signal d'adresse de lecture a O est " 1 ", ce niveau '1 " est transmis à la grille du transistor MOSFET Q 7 par l'intermédiaire du transistor MOSFET Q 6 de manière à

rendre"passant"le transistor MOSFET Q 7 o D'autre part, lors-

que le niveau du signal d'adresse de lecture a O est " O ", ce niveau " O " est envoyé à la grille du transistor MOSFET Q 7

par l'intermédiaire du transistor MOSFET Q 6 de manière à ame-

ner à l'état "bloqué" le transistor MOSFET Q 7 o En outre, dans le cas o le fusible F a fondu, Qorsque le signal d'adresse a 0, dont le niveau est " 1 ", a

été enregistré dans la mémoire d'adressesde défauts repré-

sentée sur la figure 2), le transistor MOSFET Q 5 est "conduc-

teur" et le transistor 4 MOSFET Q 6 est "bloqué" Par conséquent lorsque le niveau du signal d'adresse de lecture a O est t" O ", le niveau " 1 " du signal a O complémentaire de ce signal est

transmis à la grille du transistor MOSFET Q 7 par l'intermé-

diaire du transistor MOSFET Q 5 de manière à rendre "passant" le transistor MOSFET Q 7 D'autre part lorsque le niveau du

signal d'adresse de lecture a O est"l", le niveau " O " du si-

gnal a O complémentaire de ce signal est transmis à la gril-

le du transistor MOSFET Q 7 par l'intermédiaire du transistor MOSFET Q 5 de manière à amener à l'état"bloqué" le transistor

MOSFET Q 7.

Par conséquent, conformément au circuit décrit ci-dessus, dans le cas ole niveau du signal d'adresse a O mémorisé dans la mémoire d'adresses de défauts et le niveau du signal d'adresse lu a O ne coïncident pas, le transistor MOSFET Q 7 peut être amené à a 'état ssant Dans le cas o lesdits signaux sont coincidents, le transistor MOSFET Q 7

peut être amené à l'état "bloqué".

Lors que tbuis les signaux d'ldresses lus a O (a 0)-

an (an) coïncident avec les signaux d'adresses mémorisés dans n n la mémoire d'adressesde défau S ( 3), c'est-à-dire lorsque les transistors MOSFET Q 7 à Q 9 sorint"'bloqus" (Qn est toujours

"bloqué" compte tenu de la fusion du fusible F?),il se pro-

duit une distinction ou discrimination de la sélection de

la cellule de mémoire défectueuse Par conséquent le compa-

rateur 9 amène à la valeur " 1 " le niveau du signal de correc-

tion EC Le circuit OU-Exclusif 10 reçoit le signal EC possé-

dant le niveau " 1 " et l'information provenant de la cellule

de mémoire défectueuse, et corrige l'erreur de l'information.

L'opération consistant à distinguer ou discrimi-

ner le fait que la cellule de mémoire défectueuse est sélec-

tionnée ou non, est réalisée en parallèle avec l'opération

de lecture de l'information de la cellule de mémoire Lors-

que le signal de sortie lu est délivré à partir de l'amplifi-

cateur de détection 5, le signal de correction d'erreur EC a déjà été formé C'est pourquoi, dans le système correction d'erreus selon cette forme de réalisation, le temps de retard de l'accès de lecture correspond uniquement à un échelon du

circuit OU-Exclusif et ce temps de retard est très faible.

Par conséquent, meme lorsque la fonction de correction d'er-

reursest fournie, la vitesse de l'accès de lecture peut être améliorée. Dans le cas d'utilisation du circuit ECC pour la

correction d'erreurs,il est nécessaire d'avoir un grand nom-

bre de bits redondants Au contraire, conformément à la pré-

sente invention, aucun bit redondant n'est nécessaire, si bien que lasurface occupée par le réseau de mémoire ne s'en

trouve pas accrue.

En outre, le circuit, qui corrige les données

d'erreur lors de la détection de l'existence de l'informa-

tion d'adresse de la cellule de mémoire défectueuse, est d'une constitution plus simple que le circuit ECC Par conséquent, même lorsque la fonction de correction d'erreurs est présente, la taille de la microplaquette de la mémoire ROM ne s'en trouve pas accrue. La lecture et le contrôle bel'ensemble des bits du réseau de mémoire 1 et l'enregistrement de l'information

d'adresse des cellules de mémoire défectueusessont effec-

tués lorsque la réalisation de la mémoire a été achevée sur

la pastille semiconductrice, et la borne e pour l'enregis-

trement peut être fabriquée par avance comme borne inter-

ne C'est pourquoi aucune borne externe n'est ajoutée lors-

que la fabrication de la mémoire ROM est achevée.

La présente invention n'est pas limitée aux for-

mes de réalisation précédentes.

Les moyens formant fusibles peuvent être consti-

tués par exemple par n'importe quel conducteur en aluminium

ou analogue, qui est formé sur une microplaquette à semicon-

ducteurs moyennant l'interposition d'une pellicule isolante,

ou bien par un transistor MOSFET qui est décomposé La pré-

sente invention est applicable à desmémoires ROM autres que

la mémoire ROM à masques Par exemple elle est également ap-

plicable à une mémoire EPROM (c'est-à-dire une mémoire ROM

effaçable et programmable) utilisant des dispositifs de mé-

moire dans lesquels les informations sont enregistrées élec-

triquement En dehors de cela, l'invention est appliquéedans des mémoires PROM du type à fusibles, du type à rupture à

diodes, etc Dans la mémoire EPROM On peut également rem-

placer les moyens formant fusibles par un dispositif de mé-

moire et enregistrer l'information d'adresse des cellules

de mémoire défectueusesdans les dispositifs de mémoire.

Sans toutefois y être particulièrement limité, un tel dispositif de mémoire comporte une source, un drain et une grille flottante Lorsque des charges suffisantes

sont mémorisées dans la grille flottante, une couche d'in-

sertion est formée entre la source et le drain, et la voie

source-drain est en permanence maintenue à l'aide de conduc-

teurs Selon que la voie de source-drain est conductrice ou

non, une information pour ce dispositif de mémoire est en-

registrée Afin d'effacer l'information enregistrée, les

charges mémorisées de la grille flottante peuvent être dé-

chargées ou évacuées, par exemple par irradiation de la gril-

le flottante à l'aide de rayons ultraviolets.

En utilisant un tel dispositif de mémoire à la

place d'un fusible, il est possible d'obtenir une jilus fai-

ble dissipation d'énergie pour l'enregistrement de l'infor-

mation La raison en est qu'un courant relativement intense nécessaire pour la fusion du fusible n'est pas nécessaire

pour l'enregistrement dans un tel dispositif de mémoire.

Il est également possible d'utiliser la mémoire

ROM à masques pour le réseau de mémoire et d'enregistrer l'in-

formation d'adresse de la cellule de mémoire défectueuse en

utilisant le dispositif de mémoire indiqué ci-dessus.

En outre, dans une mémoire ROM dans laquelle n

cellules de mémoire sont désignées par une opération de lec-

ture de manière à obtenir la lecture des données de N bits, une information de position de bits de défaut (chiffres) peut

être enregistrée en même temps que l'enregistrement de l'infor-

mation d'adresse de la cellule de mémoire défectueuse, ce qui

a pour effet que N circuit OU-Exclusif sont actionnés de fa-

çon sélective sur là base de l'information de position de bits

de défauts de manière à corriger uniquement les données défec-

tueuses. L'application de la présente invention n'est pas limitée uniquement aux cellules de mémoire défectueuses Dans le cas o des données indésirables ont été enregistrées par erreur dans une cellule de mémoire normale de telle sorte que les données enregistrées et les données lues coïncident, de telles données erronées peuvent être corrigées, puis délivrées

hors de la mémoire.

Claims (5)

REVENDICATIONS

1 Mémoire ROM à semiconducteurs, caractérisée en ce qu'elle comporte une partie formant mémoire ( 1) qui comprend

cellule de mémoire, un circuit de sélection ( 3,4), qui sélec-

tionne l'une des cellules de mémoire en réponse à des signaux d'adresses d'entrée, un circuit de détection ( 8,9) qui peut

détecter les combinaisons prédéterminées des signaux d'adres-

ses d'entrée, et un circuit de sortie ( 5,6,10) qui reçoit un

signal lu hors de ladite partie formant mémoire ( 1) et qui dé-

livre un signal possédant un niveau logique correspondant au-

dit signal lu hors de ladite partie formant mémoire lorsqu'au-

cun signal de détection n'est délivré par ledit circuit de dé-

tection, et un signal possédant un niveau logique ne correspon-

dra pas audit signal Lu à partir de ladite partie formant mé-

moire lorsqu'un signal de détection est délivré par ledit cir-

cuit de détection.

2 Mémoire ROM à semiconducteurs selon la revendi-

cation 1, caractériséeen ce que ledit circuit de détection ( 8, 9) comporte des éléments de mémoire programmables (F 1) servant

à la mémorisation d'informations d'adresses.

3 Mémoire ROM à semiconducteurs selon-la revendi-

cation 2, caractérisée en ce que lesdits éléments de mémoire (F 1) pour la mémorisation d'informations d'adresses sont des fusibles.

4 Mémoire ROM à semiconducteurs selon la revendi-

cation 3, caractérisée-en ce que ledit circuit de détection ( 8,9) est constitué par plusieurs comparateurs d'adresses (CO, Cn) comprenant chacun l'élément fusible (F 1) et un couple

d'organesde commutation (Q 1,Q 2) qui sont placés de façon com-

plémentaire à l'état "conducteur" et à l'état "bloqué" par le-

dit élément fusible (F 1) et qui sélectionnent l'un ou l'autre desdits signaux d'adresses complémentaires, et par un circuit

décodeur (Q 7-Q 10 o) qui reçoit les signaux de sortie dudit ensem-

ble comparateur d'adresses (CO Cn).

5 Mémoire ROM à semiconducteurs la revendication l 18 1, caractérisé en ce que ledit circuit dc sortie comporte un

circuit OU-Exclusif ( 10) qui reçoit le signal envoyé par la-

dite partie formant méemoire (J) et le signal de détection envoyé par ledit Circuit de détection ( 8,9)