JPH01183000A - 誤り訂正回路を有する半導体メモリ装置 - Google Patents
誤り訂正回路を有する半導体メモリ装置Info
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- JPH01183000A JPH01183000A JP63007318A JP731888A JPH01183000A JP H01183000 A JPH01183000 A JP H01183000A JP 63007318 A JP63007318 A JP 63007318A JP 731888 A JP731888 A JP 731888A JP H01183000 A JPH01183000 A JP H01183000A
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- 238000001514 detection method Methods 0.000 claims description 26
- 230000015654 memory Effects 0.000 claims description 24
- 230000004044 response Effects 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 208000011580 syndromic disease Diseases 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
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- 239000003990 capacitor Substances 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は誤り訂正回路を有する半導体メモリ装置に関
し、特に、１トランジスタ一１容量方式のダイナミック
型半導体メモリセルアレイを含み、各メモリセルから読
出された情報の誤りを検出して訂正するような誤り訂正
回路を有する半導体メモリ装置に関する。
し、特に、１トランジスタ一１容量方式のダイナミック
型半導体メモリセルアレイを含み、各メモリセルから読
出された情報の誤りを検出して訂正するような誤り訂正
回路を有する半導体メモリ装置に関する。
［従来の技術］
第５図は従来のダイナツク型半導体メモリを示すブロッ
ク図である。この第５図に示した半導体メモリはたとえ
ば特開昭５１−７４５３５号公報に示されたものである
。
ク図である。この第５図に示した半導体メモリはたとえ
ば特開昭５１−７４５３５号公報に示されたものである
。
まず、第５図を参照して、従来のダイナミック型半導体
メモリについて説明する。メモリセルＭｃｏ ＋ ０−
ＭＣ６３＋ ６３は６４行、６４列のメモリセルアレイ
によって構成されていて、それぞれはＮチャネルＭＯＳ
トランジスタＱと容量Ｃ８で形成される１トランジスタ
一１容量方式のダイナミック型である。各メモリセルＭ
ＣＱ 、Ｑ〜ＭＣｌ５ｌ＋６３にはワード線Ｗｏ ％Ｗ
６．が接続されていて、各ワード線Ｗｅ ％Ｗ６．は行
デコーダ１により、外部から印加された行アドレス信号
に応じて選択される。また、各メモリセルＭ Ｃｏ 、
。
メモリについて説明する。メモリセルＭｃｏ ＋ ０−
ＭＣ６３＋ ６３は６４行、６４列のメモリセルアレイ
によって構成されていて、それぞれはＮチャネルＭＯＳ
トランジスタＱと容量Ｃ８で形成される１トランジスタ
一１容量方式のダイナミック型である。各メモリセルＭ
ＣＱ 、Ｑ〜ＭＣｌ５ｌ＋６３にはワード線Ｗｏ ％Ｗ
６．が接続されていて、各ワード線Ｗｅ ％Ｗ６．は行
デコーダ１により、外部から印加された行アドレス信号
に応じて選択される。また、各メモリセルＭ Ｃｏ 、
。
〜ＭＣ６３、６３には列方向にビット線対ＢＬＯ。
ＢＬ、−ＢＬ６．、ＢＬ、、が接続されている。
さらに、ダミーセルＤＭ０．０−ＤＭｓ ｓ 、＋には
ダミーワード線ＤＷ、、ＤＷ、が接続されていて、この
ダミーワード線ＤＷｏ 、ＤＷ、によりいずれかのダミ
ーセルが選択される。
ダミーワード線ＤＷ、、ＤＷ、が接続されていて、この
ダミーワード線ＤＷｏ 、ＤＷ、によりいずれかのダミ
ーセルが選択される。
ビット線対ＢＬｏ 、ＢＬｏ 〜ＢＬ６．．ＢＬ６、に
はＰチャネルＭＯＳトランジスタ６．８およ−びＮチャ
ネルＭＯＳ）ランジスタフ、９を交差接続したセンスア
ンプＳＡ、〜ＳＡ、、が接続されている。これらのセン
スアンプＳＡ、−３Ａ６゜に含まれるＰチャネルＭＯ８
）ランジスタロ、８およびＮチャネルＭＯＳトランジス
タ７．９の各ソースには、センス信号発生回路２から発
生された活性化信号ＳＰ、ＳＮが与えられる。
はＰチャネルＭＯＳトランジスタ６．８およ−びＮチャ
ネルＭＯＳ）ランジスタフ、９を交差接続したセンスア
ンプＳＡ、〜ＳＡ、、が接続されている。これらのセン
スアンプＳＡ、−３Ａ６゜に含まれるＰチャネルＭＯ８
）ランジスタロ、８およびＮチャネルＭＯＳトランジス
タ７．９の各ソースには、センス信号発生回路２から発
生された活性化信号ＳＰ、ＳＮが与えられる。
ビット線対ａｔ、ｏ 、ＢＬ、、ＢＬ、、、ＢＬ。
、とＩ１０バス線対Ｉ１０．Ｉｌｏとの間にはＮチャネ
ルＭＯＳトランジスタ１０〜１３が接続されている。こ
れらのＮチャネルＭＯＳ）ランジスタ１０〜１３のゲー
トには、列デコーダ３からＹ信号線ｙｏ ””’Ｙｌｉ
３が与えられる。そして、ＮチャネルＭＯＳトランジ
スタ１０〜１３はＹ信号線ｙｏ−”Ｙ６．により、ビッ
ト線対ＢＬＯ，ＢＬＯ〜ＢＬｓ ｓ、ＢＬ６ ａとの間
の導通が制御される。
ルＭＯＳトランジスタ１０〜１３が接続されている。こ
れらのＮチャネルＭＯＳ）ランジスタ１０〜１３のゲー
トには、列デコーダ３からＹ信号線ｙｏ ””’Ｙｌｉ
３が与えられる。そして、ＮチャネルＭＯＳトランジ
スタ１０〜１３はＹ信号線ｙｏ−”Ｙ６．により、ビッ
ト線対ＢＬＯ，ＢＬＯ〜ＢＬｓ ｓ、ＢＬ６ ａとの間
の導通が制御される。
Ｉ１０バス線対Ｉ１０．Ｉｌｏにはデータ出力メインア
ンプ４とデータ人力バッファ５が接続されている。デー
タ出力メインアンプ４は続出サイクルにおいて、Ｉ１０
バス線対Ｉ１０．Ｉｌｏからの情報をデータ出力Ｄｏと
して外部に出力する。
ンプ４とデータ人力バッファ５が接続されている。デー
タ出力メインアンプ４は続出サイクルにおいて、Ｉ１０
バス線対Ｉ１０．Ｉｌｏからの情報をデータ出力Ｄｏと
して外部に出力する。
データ人力バッファ５は書込サイクルにおいて、外部か
ら与えられたデータ入力ＤＩをレベル変換し、相補信号
としてＩ１０バス線対Ｉ１０．Ｉｌｏに与える。
ら与えられたデータ入力ＤＩをレベル変換し、相補信号
としてＩ１０バス線対Ｉ１０．Ｉｌｏに与える。
次に、動作について説明する。読出サイクルにおいて、
たとえばメモリセルＭ ＣＯ＋ ０が選ばれたものとす
る。そのとき、行デコーダ１はワード線ＷＯとダミーワ
ード線ＤＷｏの電位を上昇させ、予め等電位に充電され
ていたビット線対ＢＬｏ。
たとえばメモリセルＭ ＣＯ＋ ０が選ばれたものとす
る。そのとき、行デコーダ１はワード線ＷＯとダミーワ
ード線ＤＷｏの電位を上昇させ、予め等電位に充電され
ていたビット線対ＢＬｏ。
π１０−ＢＬｌｉ ２ ＊ ｒＬ ６１に、記憶容量Ｃ
ｓに蓄えられていた電荷が転送される。たとえば、ビッ
ト線ＢＬ、にはメモリセルＭＣ，、、の情報電荷が転送
され、反転ビット線ＢＬ、には基準電圧を発生させるべ
（ダミーセルＤＭＱ 、Ｑの電荷が転送される。
ｓに蓄えられていた電荷が転送される。たとえば、ビッ
ト線ＢＬ、にはメモリセルＭＣ，、、の情報電荷が転送
され、反転ビット線ＢＬ、には基準電圧を発生させるべ
（ダミーセルＤＭＱ 、Ｑの電荷が転送される。
続いて、センスアンプ活性化信号ＳＮが低レベルとなり
、活性化信号ＳＰが高レベルとなって、センスアンプＳ
ＡＧ −５Ａ６ ａが活性化される。
、活性化信号ＳＰが高レベルとなって、センスアンプＳ
ＡＧ −５Ａ６ ａが活性化される。
すなわち、ビット線対ＢＬｏ、ＢＬＯ−ＢＬｓ ３１Ｂ
Ｌｓａに転送された情報電荷による信号電圧の微小差が
感知されて増幅される。次に、列デコーダ３が外部から
与えられた列アドレス信号に応じてＹ信号線（今の場合
Ｙｏ ）が選択され、その電位が上昇してビット線対Ｂ
Ｌｏ、ＢＬＯ上の相補信号の電圧がそれぞれＩ１０バス
線対Ｉ１０． Ｉｌｏに伝達され、データ出力メイン
アンプ４によって増幅され、データ出力Ｄｏとなって外
部に出力される。
Ｌｓａに転送された情報電荷による信号電圧の微小差が
感知されて増幅される。次に、列デコーダ３が外部から
与えられた列アドレス信号に応じてＹ信号線（今の場合
Ｙｏ ）が選択され、その電位が上昇してビット線対Ｂ
Ｌｏ、ＢＬＯ上の相補信号の電圧がそれぞれＩ１０バス
線対Ｉ１０． Ｉｌｏに伝達され、データ出力メイン
アンプ４によって増幅され、データ出力Ｄｏとなって外
部に出力される。
書込サイクルにおいては、読出サイクルと逆の経路でデ
ータが所望のメモ゛リセルに書込まれる。
ータが所望のメモ゛リセルに書込まれる。
すなわち、チップ外部から印加されたデータ入力信号Ｄ
Ｉがデータ人力バッファ５によってレベル変換され、相
補信号となってＩ１０バス線対■１０、Ｉｌｏに伝達さ
れる。このＩ１０バス線対Ｉ１０、Ｉｌｏの相補データ
入力信号は、列デコーダ３によってたとえばｙｏ信号線
が選択され、ビット線対ＢＬｏ、ＢＬｏに転送される。
Ｉがデータ人力バッファ５によってレベル変換され、相
補信号となってＩ１０バス線対■１０、Ｉｌｏに伝達さ
れる。このＩ１０バス線対Ｉ１０、Ｉｌｏの相補データ
入力信号は、列デコーダ３によってたとえばｙｏ信号線
が選択され、ビット線対ＢＬｏ、ＢＬｏに転送される。
そして、そのときに、たとえばワード線Ｗｏが選択され
ていれば、このワード線Ｗｏとビット線対ＢＬＯ。
ていれば、このワード線Ｗｏとビット線対ＢＬＯ。
ＢＬ、との交点のメモリセルＭＣ，、、に情報が書込ま
れる。
れる。
［発明が解決しようとする課題］
ところで、従来の半導体メモリは上述のごとく構成され
ており、誤り検出、訂正回路は外部に接続されるのが一
般であった。もし、誤り検出、訂正回路を同一チップ上
に内蔵しようとすると、１１０バス線対Ｉ１０．Ｉｌｏ
を介してメモリセルのデータをメモリセルアレイ外へ伝
達し、そこで誤り検出、訂正を行なうことになる。そし
て、誤り検出、訂正結果を再度Ｉ１０バス線対１１０゜
Ｉｌｏを介してメモリセルに書込む必要がある。
ており、誤り検出、訂正回路は外部に接続されるのが一
般であった。もし、誤り検出、訂正回路を同一チップ上
に内蔵しようとすると、１１０バス線対Ｉ１０．Ｉｌｏ
を介してメモリセルのデータをメモリセルアレイ外へ伝
達し、そこで誤り検出、訂正を行なうことになる。そし
て、誤り検出、訂正結果を再度Ｉ１０バス線対１１０゜
Ｉｌｏを介してメモリセルに書込む必要がある。
このために、誤り検出、訂正に長時間を要するという欠
点がある。また、Ｉ１０バス線対夏１０゜丁７百の数を
増加しないようにすると、−度に訂正できるビット数が
限られてしまう。このため、ビット数を増加しようとす
ると、Ｉ１０バス線対の数が多くなってしまい、チップ
面積が増加するという問題点があった。
点がある。また、Ｉ１０バス線対夏１０゜丁７百の数を
増加しないようにすると、−度に訂正できるビット数が
限られてしまう。このため、ビット数を増加しようとす
ると、Ｉ１０バス線対の数が多くなってしまい、チップ
面積が増加するという問題点があった。
それゆえに、この発明の主たる目的は、メモリセルアレ
イと同一チップ上で誤り検出および訂正を実行できる誤
り訂正回路を内蔵し、短時間に誤り検出、訂正を可能な
誤り訂正回路を有する半導体メモリ装置を提供すること
である。
イと同一チップ上で誤り検出および訂正を実行できる誤
り訂正回路を内蔵し、短時間に誤り検出、訂正を可能な
誤り訂正回路を有する半導体メモリ装置を提供すること
である。
［課題を解決するための手段］
この発明に係る誤り訂正回路を有する半導体メモリ装置
は、列方向に整列するメモリセルに接続された複数のビ
ット線対のそれぞれが誤り検出手段に接続されるととも
に、第１のスイッチング手段を介して情報反転手段に接
続され、情報反転手段の出力が第２のスイッチング手段
を介してビット線対に接続され、誤り検出手段がいずれ
かのビット線対の情報の誤りを検出したことに応じて、
そのビット線対に対応する第１のスイッチング手段が制
御され、対応するビット線対が情報反転手段から切り離
されるとともに、第２のスイッチング手段が制御されて
、反転された情報が対応するビット線対に出力されるよ
うに構成される。
は、列方向に整列するメモリセルに接続された複数のビ
ット線対のそれぞれが誤り検出手段に接続されるととも
に、第１のスイッチング手段を介して情報反転手段に接
続され、情報反転手段の出力が第２のスイッチング手段
を介してビット線対に接続され、誤り検出手段がいずれ
かのビット線対の情報の誤りを検出したことに応じて、
そのビット線対に対応する第１のスイッチング手段が制
御され、対応するビット線対が情報反転手段から切り離
されるとともに、第２のスイッチング手段が制御されて
、反転された情報が対応するビット線対に出力されるよ
うに構成される。
［作用］
この発明における誤り訂正回路を有する半導体メモリ装
置は、ビット線対の情報の誤りが検出されたことに応じ
て、ビット線対の情報がそれぞれ反転されて出力される
ことにより、情報の誤りが訂正される。
置は、ビット線対の情報の誤りが検出されたことに応じ
て、ビット線対の情報がそれぞれ反転されて出力される
ことにより、情報の誤りが訂正される。
［発明の実施例］
第１図はこの発明の一実施例の具体的なブロック図であ
り、第２図は第１図に示した誤り検出回路の一例を示す
電気回路図である。
り、第２図は第１図に示した誤り検出回路の一例を示す
電気回路図である。
まず、第１図および第２図を参照して、この発明の一実
施例の構成について説明する。なお、第１図に示した誤
り訂正回路を有する半導体メモリ装置は、以下の点を除
いて前述の第５図に示したブロック図と同様にして構成
されている。
施例の構成について説明する。なお、第１図に示した誤
り訂正回路を有する半導体メモリ装置は、以下の点を除
いて前述の第５図に示したブロック図と同様にして構成
されている。
ビット線対ＢＬ、、ＢＬ、−ＢＬ、 ３．ＢＬＧ、はＮ
チャネルＭＯＳトランジスタ４１〜４４を介して反転増
幅器１４〜１７の入力に接続されている。これらのＮチ
ャネルＭＯＳトランジスタ４１〜４４は高レベルで導通
し、ビット線対ＢＬＯ。
チャネルＭＯＳトランジスタ４１〜４４を介して反転増
幅器１４〜１７の入力に接続されている。これらのＮチ
ャネルＭＯＳトランジスタ４１〜４４は高レベルで導通
し、ビット線対ＢＬＯ。
ＢＬ、−ＢＬ、 ａ、ＢＬ６．と反転増幅器１４〜１７
を接続し、低レベルでこれらを切り離すものである。反
転増幅器１４はＮチャネルＭＯ３）ランジスタ１８とＰ
チャネルＭＯＳトランジスタ１９とを含み、これらのト
ランジスタ１８．１９のゲートは反転増幅器１４の入力
端を構成し、トランジスタ４２のソースに接続される。
を接続し、低レベルでこれらを切り離すものである。反
転増幅器１４はＮチャネルＭＯ３）ランジスタ１８とＰ
チャネルＭＯＳトランジスタ１９とを含み、これらのト
ランジスタ１８．１９のゲートは反転増幅器１４の入力
端を構成し、トランジスタ４２のソースに接続される。
トランジスタ１８．１９のドレインは共通接続されてト
ランジスタ４１のソースに接続され、トランジスタ１８
のソースにはＲＮ信号が与えられ、トランジスタ１９の
ソースにはＲＰ倍信号与えられる。同様にして、反転増
幅器１５．１６および１７は、それぞれトランジスタ２
０ないし２５を含み、前述の反転増幅器１４と同様にし
て構成される。
ランジスタ４１のソースに接続され、トランジスタ１８
のソースにはＲＮ信号が与えられ、トランジスタ１９の
ソースにはＲＰ倍信号与えられる。同様にして、反転増
幅器１５．１６および１７は、それぞれトランジスタ２
０ないし２５を含み、前述の反転増幅器１４と同様にし
て構成される。
ＮチャネルＭＯ８）ランジスタ２６，２８は反転増幅器
１４．１６の出力とビット線ＢＬＯ，ＢＬｓａとの間の
導通を制御するものであり、トランジスタ２７．２９は
反転増幅器１５．１７の出力と反転ビット線ＢＬＯ，，
ＢＬＧ、との間の導通を制御するものである。このため
に、トランジスタ２６，２８の各ドレインはトランジス
タ４１゜４３のソースに接続され、トランジスタ２６．
２８のソースは反転ビット線ＢＬ、、ＢＬ、、に接続さ
れるとともに誤り検出回路３ｏに接続される。
１４．１６の出力とビット線ＢＬＯ，ＢＬｓａとの間の
導通を制御するものであり、トランジスタ２７．２９は
反転増幅器１５．１７の出力と反転ビット線ＢＬＯ，，
ＢＬＧ、との間の導通を制御するものである。このため
に、トランジスタ２６，２８の各ドレインはトランジス
タ４１゜４３のソースに接続され、トランジスタ２６．
２８のソースは反転ビット線ＢＬ、、ＢＬ、、に接続さ
れるとともに誤り検出回路３ｏに接続される。
また、トランジスタ２７．２９のソースはビット線ＢＬ
、、ＢＬ、、に接続されるとともに誤り検出回路３０に
接続され、トランジスタ２７．２９のドレインはトラン
ジスタ４２．４４のソースに接続されている。
、、ＢＬ、、に接続されるとともに誤り検出回路３０に
接続され、トランジスタ２７．２９のドレインはトラン
ジスタ４２．４４のソースに接続されている。
さらに、前述のトランジスタ４１ないし４４の導通を制
御するために、制御回路４０が設けられている。制御回
路４０はそれぞれが縦続接続された奇数個のインバータ
３１ないし３３とＮＡＮＤゲート３４とインバータ３５
と、それぞれが縦続接続された奇数個のインバータ３６
．３７を含む。
御するために、制御回路４０が設けられている。制御回
路４０はそれぞれが縦続接続された奇数個のインバータ
３１ないし３３とＮＡＮＤゲート３４とインバータ３５
と、それぞれが縦続接続された奇数個のインバータ３６
．３７を含む。
そして、制御回路４０には、センス信号発生回路２から
活性化信号ＳＰが与えられ、インバータ３１の出力から
ＲＰ倍信号出力され、インバータ３２の出力からＲＮ信
号が出力され、それぞれ反転増幅器１４ないし１７に与
えられる。また、インバータ３５の出力から信号ＤＴが
出力され、トランジスタ４１ないし４４のゲートに与え
られる。
活性化信号ＳＰが与えられ、インバータ３１の出力から
ＲＰ倍信号出力され、インバータ３２の出力からＲＮ信
号が出力され、それぞれ反転増幅器１４ないし１７に与
えられる。また、インバータ３５の出力から信号ＤＴが
出力され、トランジスタ４１ないし４４のゲートに与え
られる。
また、インバータ３３．３６．３７を介して誤り検出回
路３０に制御信号が与えられていて、誤り検出回路３０
はこの制御信号が与えられたタイミングにおいて誤り検
出信号ＳＹｏないしＳＹ、。
路３０に制御信号が与えられていて、誤り検出回路３０
はこの制御信号が与えられたタイミングにおいて誤り検
出信号ＳＹｏないしＳＹ、。
をトランジスタ２６ないし２９のゲートに与える。
次に、第２図を参照して、誤り検出回路３０の構成につ
いて説明する。誤り検出回路３０はシンドローム発生回
路３０１とレジスタ３０３とシンドロームデコーダ３０
４とＡＮＤゲート３０５と−によって構成されている。
いて説明する。誤り検出回路３０はシンドローム発生回
路３０１とレジスタ３０３とシンドロームデコーダ３０
４とＡＮＤゲート３０５と−によって構成されている。
シンドローム発生回路３０１は排他的論理和回路３０２
を複数組合わせて構成されており、このシンドローム発
生回路３０１には、各ビット線対を介して各メモリセル
から読出された情報が与えられる。なお、この第２図に
示したシンドローム発生回路３０１は、図面を簡略化す
るためにビット線対を１本の線で表わしている。
を複数組合わせて構成されており、このシンドローム発
生回路３０１には、各ビット線対を介して各メモリセル
から読出された情報が与えられる。なお、この第２図に
示したシンドローム発生回路３０１は、図面を簡略化す
るためにビット線対を１本の線で表わしている。
シンドローム発生回路３０１で算出されたシンドローム
の各行の要素の信号ＳＹ、はレジスタ３０３によって保
持される。このレジスタ３０３によって信号ＳＹＩと相
補の信号丁Ｙ１が発生され、これらの信号ＳＹ、、ＳＹ
、はシンドロームデコーダ３０４に与えられ、シンドロ
ームデコーダ３０４の出力がＡＮＤゲート３０５に与え
られ、ＡＮＤゲート３０５から誤り検出信号ＳＹｏ −
５Ｙ６、が出力される。なお、このように構成された誤
り検出回路３０は従来から公知の技術であるため、これ
以上の詳細な説明は省略する。
の各行の要素の信号ＳＹ、はレジスタ３０３によって保
持される。このレジスタ３０３によって信号ＳＹＩと相
補の信号丁Ｙ１が発生され、これらの信号ＳＹ、、ＳＹ
、はシンドロームデコーダ３０４に与えられ、シンドロ
ームデコーダ３０４の出力がＡＮＤゲート３０５に与え
られ、ＡＮＤゲート３０５から誤り検出信号ＳＹｏ −
５Ｙ６、が出力される。なお、このように構成された誤
り検出回路３０は従来から公知の技術であるため、これ
以上の詳細な説明は省略する。
第３図はこの発明の一実施例の動作を説明するためのタ
イミング図である。
イミング図である。
次に、第１図ないし第３図を参照して、この発明の一実
施例の動作について説明する。第３図に示したタイミン
グ図は、ｉ番目のワード線ＷＬ。
施例の動作について説明する。第３図に示したタイミン
グ図は、ｉ番目のワード線ＷＬ。
が選択されたときに、ｊ番目のビット線対ＢＬ；。
ＢＬｉに誤りが検出された場合を示す。チップ外部から
印加された行アドレス信号に応じて、行デコーダ１で選
択されたワード線ＷＬ、およびダミーワード線ＤＷｋ
（ｋ−０，１）の電位が第３図（ａ）、 （ｂ）に示
すように上昇し、各ビット線対にメモリセルの情報電荷
が読出され、第３図（Ｃ）に示すように電位変化が生じ
る。
印加された行アドレス信号に応じて、行デコーダ１で選
択されたワード線ＷＬ、およびダミーワード線ＤＷｋ
（ｋ−０，１）の電位が第３図（ａ）、 （ｂ）に示
すように上昇し、各ビット線対にメモリセルの情報電荷
が読出され、第３図（Ｃ）に示すように電位変化が生じ
る。
次に、センス信号発生回路２が第３図（ｄ）に示すよう
に低レベルの信号ＳＮを出力するとともに、第３図（ｅ
）に示すように高レベルの信号ＳＰを出力する。これら
の信号に応じて、センスアンプＳＡが活性化され、ビッ
ト線対上の電圧が増幅される。
に低レベルの信号ＳＮを出力するとともに、第３図（ｅ
）に示すように高レベルの信号ＳＰを出力する。これら
の信号に応じて、センスアンプＳＡが活性化され、ビッ
ト線対上の電圧が増幅される。
一方、信号ＳＰはインバータ３１ないし３３で遅延され
、第３図（ｇ）に示すように、インバータ３１の出力で
ある信号ＲＰおよび第３図（ｈ）に示すようにインバー
タ３２の出力である信号ＲＮによって反転増幅器１４〜
１７が活性化される。
、第３図（ｇ）に示すように、インバータ３１の出力で
ある信号ＲＰおよび第３図（ｈ）に示すようにインバー
タ３２の出力である信号ＲＮによって反転増幅器１４〜
１７が活性化される。
さらに、信号ＳＰと遅延された信号ＳＰとがＮＡＮＤゲ
ート３４に与えられてパルス化され、そのパルス出力が
インバータ３５によって反転されて第３図（ｆ）に示す
ような信号ＤＴがトランジスタ４１〜４４に与えられる
。それによって、トランジスタ４１ないし４４が導通し
、ビット線対ＢＬＯ＊ Ｂ ＬＯ−Ｂ ＬＧ ３ ＋
Ｂ ＬＧ ａの情報が反転増幅器１４〜１７に転送さ
れ、電位状態が確定する。
ート３４に与えられてパルス化され、そのパルス出力が
インバータ３５によって反転されて第３図（ｆ）に示す
ような信号ＤＴがトランジスタ４１〜４４に与えられる
。それによって、トランジスタ４１ないし４４が導通し
、ビット線対ＢＬＯ＊ Ｂ ＬＯ−Ｂ ＬＧ ３ ＋
Ｂ ＬＧ ａの情報が反転増幅器１４〜１７に転送さ
れ、電位状態が確定する。
さらに、信号ＤＴの電位が低レベルとなり、トランジス
タ４１〜４４が非導通となって、ビット線対ＢＬ、、Ｂ
Ｌ、−ＢＬ、 、、ＢＬ、、と反転増幅器１４〜１７が
電気的に分離される。その後、誤り検出回路３０は各ビ
ット線対のデータを検査することにより、たとえば０番
目のビット線対ＢＬｏ、ＢＬ、に誤りが検出された場合
には、信号ＳＹ、を発生し、トランジスタ２６．２７を
導通させる。トランジスタ２６および２７が導通したこ
とによって、ビット線ＢＬ、の情報を反転する反転増幅
器１５の出力がトランジスタ２７を介してビット線ＢＬ
、に出力され、反転ビット線ＢＬＯの情報を反転する反
転増幅器１４の出力がトランジスタ２６を介して反転ビ
ット線ＢＬ、に出力され、ビット線対ＢＬＯ、ＢＬｏの
情報が反転されることになる。
タ４１〜４４が非導通となって、ビット線対ＢＬ、、Ｂ
Ｌ、−ＢＬ、 、、ＢＬ、、と反転増幅器１４〜１７が
電気的に分離される。その後、誤り検出回路３０は各ビ
ット線対のデータを検査することにより、たとえば０番
目のビット線対ＢＬｏ、ＢＬ、に誤りが検出された場合
には、信号ＳＹ、を発生し、トランジスタ２６．２７を
導通させる。トランジスタ２６および２７が導通したこ
とによって、ビット線ＢＬ、の情報を反転する反転増幅
器１５の出力がトランジスタ２７を介してビット線ＢＬ
、に出力され、反転ビット線ＢＬＯの情報を反転する反
転増幅器１４の出力がトランジスタ２６を介して反転ビ
ット線ＢＬ、に出力され、ビット線対ＢＬＯ、ＢＬｏの
情報が反転されることになる。
第４図はこの発明の他の実施例を示す詳細なブロック図
である。
である。
この第４図に示した実施例は、誤り検出されたビット線
対に対して、そのビット線対の電位を反転させる前に、
ビット線対ＢＬＯ、ＢＬｏ −ＢＬＧ ａ ｒ ＢＬ６
ａとセンスアンプＳＡ、−３Ａ、。
対に対して、そのビット線対の電位を反転させる前に、
ビット線対ＢＬＯ、ＢＬｏ −ＢＬＧ ａ ｒ ＢＬ６
ａとセンスアンプＳＡ、−３Ａ、。
を切り離し、各ビット線対ＢＬｏ 、ＢＬｏ −ＢＬＩ
ｆ ３ ＋ ＢＬ６３を短絡してそれぞれを等電位化
し、ビット線対ＢＬｏ 、ＢＬｏ 〜ＢＬ、 ａ、ＢＬ
、。
ｆ ３ ＋ ＢＬ６３を短絡してそれぞれを等電位化
し、ビット線対ＢＬｏ 、ＢＬｏ 〜ＢＬ、 ａ、ＢＬ
、。
の電位の反転を高速化しようとするものである。
このために、センスアンプＳＡ、−５Ａ６３と各メモリ
セルＭＣＯ＋ ６−ＭＣｓ ａ ＊ ｓ ３およびダミ
ーセルＤＭ０ 、０−ＤＭ６ ａ 、 ＋に接続されて
いるビット線対ＢＬＯ、ＢＬ、−ＢＬ６３．ＢＬ６、と
の間には、これらを切り離すためにＮチャネルＭＯＳト
ランジスタ５１〜５４が挿入され、各トランジスタ５１
〜５４のゲートには信号ＴＧが与えられる。信号ＴＧは
常時は高レベルとなってトランジスタ５１ないし５４を
導通させるが、ビット線対ＢＬｏ 、ＢＬ、−ＢＬ、
３．ＢＬ、。
セルＭＣＯ＋ ６−ＭＣｓ ａ ＊ ｓ ３およびダミ
ーセルＤＭ０ 、０−ＤＭ６ ａ 、 ＋に接続されて
いるビット線対ＢＬＯ、ＢＬ、−ＢＬ６３．ＢＬ６、と
の間には、これらを切り離すためにＮチャネルＭＯＳト
ランジスタ５１〜５４が挿入され、各トランジスタ５１
〜５４のゲートには信号ＴＧが与えられる。信号ＴＧは
常時は高レベルとなってトランジスタ５１ないし５４を
導通させるが、ビット線対ＢＬｏ 、ＢＬ、−ＢＬ、
３．ＢＬ、。
の情報の誤りが検出されたとき、信号ＴＧが低レベルど
なって、センスアンプＳＡ、−ＳＡ、、が各メモリセル
ＭＣ０，６−ＭＣ６Ｂ 、６３およびダミーセルＤＭ０
、６−０Ｍ５ ＠ 、 Ｈから切り離される。
なって、センスアンプＳＡ、−ＳＡ、、が各メモリセル
ＭＣ０，６−ＭＣ６Ｂ 、６３およびダミーセルＤＭ０
、６−０Ｍ５ ＠ 、 Ｈから切り離される。
さらに、各ビット線対ＢＬｏ 、ＢＬ、−ＢＬ６３ ＋
Ｂ ＬＧ ＠の間を短絡するために、ＮチャネルＭ
ＯＳ）ランジスタ５５，５６が接続される。これらのト
ランジスタ５５．５６の各ゲートには信号ＥＱが与えら
れる。この信号ＥＱは常時は低レベルとなっているが、
情報の誤りが検出されたとき、高レベルになってトラン
ジスタ５５．５６を導通させ、各ビット線対ＢＬｏ 、
ＢＬｏ −ＢＬ。
Ｂ ＬＧ ＠の間を短絡するために、ＮチャネルＭ
ＯＳ）ランジスタ５５，５６が接続される。これらのト
ランジスタ５５．５６の各ゲートには信号ＥＱが与えら
れる。この信号ＥＱは常時は低レベルとなっているが、
情報の誤りが検出されたとき、高レベルになってトラン
ジスタ５５．５６を導通させ、各ビット線対ＢＬｏ 、
ＢＬｏ −ＢＬ。
３ ＋ ＢＬＧ ＠の間を短絡させる。
このように、情報の誤りが検出されたとき、センスアン
プ５Ａｏ−３Ａ、□と各メモリセルＭＣｏ、ｏないしＭ
Ｃ６＠、ｓａおよびダミーセルＤＭＯ，ＯないしＤＭ６
３ ＋ ＋を切り離し、各ビット線対ＢＬｏ 、ＢＬｏ
−ＢＬ、、、ＢＬＧａを短絡化することにより、各ビッ
ト線対ＢＬｏ、ＢＬＯ−ａｔ、６ａ 、ＢＬ６ ａの電
位の反転を高速化することか可能となる。
プ５Ａｏ−３Ａ、□と各メモリセルＭＣｏ、ｏないしＭ
Ｃ６＠、ｓａおよびダミーセルＤＭＯ，ＯないしＤＭ６
３ ＋ ＋を切り離し、各ビット線対ＢＬｏ 、ＢＬｏ
−ＢＬ、、、ＢＬＧａを短絡化することにより、各ビッ
ト線対ＢＬｏ、ＢＬＯ−ａｔ、６ａ 、ＢＬ６ ａの電
位の反転を高速化することか可能となる。
なお、前述の第１図および第４図に示した実施例におい
て、反転増幅器１４ないし１７のそれぞれに含まれるト
ランジスタ１８ないし２５の各ソースに信号ＲＰ、ＲＮ
を与えるようにしたが、これに限ることなく、電源電位
と接地電位のように固定電位を与えるように構成しても
よい。
て、反転増幅器１４ないし１７のそれぞれに含まれるト
ランジスタ１８ないし２５の各ソースに信号ＲＰ、ＲＮ
を与えるようにしたが、これに限ることなく、電源電位
と接地電位のように固定電位を与えるように構成しても
よい。
［発明の効果］
以上のように、この発明によれば、いずれかのビット線
対の情報の誤りが検出されたことに応じて、各ビット線
対を対応する情報反転手段から切り離すとともに１．情
報反転手段によって反転された情報を対応するビット線
対に出力して、強制的にビット線対の情報を書き換える
ようにしたので、Ｉ１０／（ス線対の数を増加させるこ
となく誤り訂正回路を半導体メモリに内蔵でき、しかも
チップ面積の増加を極力抑えて高速で誤り検出および訂
正が可能となる。
対の情報の誤りが検出されたことに応じて、各ビット線
対を対応する情報反転手段から切り離すとともに１．情
報反転手段によって反転された情報を対応するビット線
対に出力して、強制的にビット線対の情報を書き換える
ようにしたので、Ｉ１０／（ス線対の数を増加させるこ
となく誤り訂正回路を半導体メモリに内蔵でき、しかも
チップ面積の増加を極力抑えて高速で誤り検出および訂
正が可能となる。
第１図はこの発明の一実施例を示す詳細なブロツク図で
ある。第２図は第１図に示した誤り検出回路の一例を示
すブロック図である。第３図はこの発明の一実施例の動
作を説明するためのタイミング図である。第４図はこの
発明の他の実施例を示す詳細なブロック図である。第５
図は従来の半導体メモリを示すブロック図である。 図において、１は行デコーダ、２はセンス信号発生回路
、３は列デコーダ、４はデータ出力メインアンプ、５は
データ人力バッファ、１０ないし１３．１８．２０，２
２．２４．２６ないし２８゜５１ないし５６はＮチャネ
ルＭＯ８）ランジスタ、１４ないし１７は反転増幅器、
１９． ２１．２３゜２５はＰチャネルＭＯ８）ランジ
スタ、３０は誤り検出回路、３１ないし３３．３５ない
し３７はインバータ、３４はＮＡＮＤゲート、４０は制
御回路、ＭＣ，； はメモリセル、舅はワード線、Ｂ
Ｌ、、ＢＬ、はビット線、ＳＡ、はセンスアンプ、Ｉｌ
ｏ、ＩｌｏはＩ１０線を示す。
ある。第２図は第１図に示した誤り検出回路の一例を示
すブロック図である。第３図はこの発明の一実施例の動
作を説明するためのタイミング図である。第４図はこの
発明の他の実施例を示す詳細なブロック図である。第５
図は従来の半導体メモリを示すブロック図である。 図において、１は行デコーダ、２はセンス信号発生回路
、３は列デコーダ、４はデータ出力メインアンプ、５は
データ人力バッファ、１０ないし１３．１８．２０，２
２．２４．２６ないし２８゜５１ないし５６はＮチャネ
ルＭＯ８）ランジスタ、１４ないし１７は反転増幅器、
１９． ２１．２３゜２５はＰチャネルＭＯ８）ランジ
スタ、３０は誤り検出回路、３１ないし３３．３５ない
し３７はインバータ、３４はＮＡＮＤゲート、４０は制
御回路、ＭＣ，； はメモリセル、舅はワード線、Ｂ
Ｌ、、ＢＬ、はビット線、ＳＡ、はセンスアンプ、Ｉｌ
ｏ、ＩｌｏはＩ１０線を示す。
Claims (1)
- 【特許請求の範囲】 行および列からなるマトリクス状に配列され、それぞ
れが情報を記憶する複数のメモリセルを有するメモリセ
ルアレイ、 それぞれが前記行方向に整列するメモリセルを接続する
ための複数のワード線、 前記列方向に整列するメモリセルが接続されそれぞれが
折返しビット線を構成する複数のビット線対、 前記複数のビット線対に接続され、各ビット線対の情報
の誤りを検出する誤り検出手段、 前記各ビット線対のそれぞれに対応して設けられ、対応
するビット線対の情報を反転させるための情報反転手段
、 前記各ビット線対と前記各情報反転手段とを接続するた
めの第１のスイッチング手段、 前記各情報反転手段によって反転された情報を対応する
ビット線対に出力するための第２のスイッチング手段、
および 前記誤り検出手段がいずれかのビット線対の情報の誤り
を検出したことに応じて、そのビット線対に対応する第
１のスイッチング手段を制御して、対応するビット線対
を前記情報反転手段から切り離すとともに、対応する第
２のスイッチング手段を制御して、前記反転された情報
を対応するビット線対に出力させるための制御手段を備
えた、誤り訂正回路を有する半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007318A JPH01183000A (ja) | 1988-01-14 | 1988-01-14 | 誤り訂正回路を有する半導体メモリ装置 |
| US07/271,491 US5003542A (en) | 1988-01-14 | 1988-11-15 | Semiconductor memory device having error correcting circuit and method for correcting error |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007318A JPH01183000A (ja) | 1988-01-14 | 1988-01-14 | 誤り訂正回路を有する半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183000A true JPH01183000A (ja) | 1989-07-20 |
Family
ID=11662636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007318A Pending JPH01183000A (ja) | 1988-01-14 | 1988-01-14 | 誤り訂正回路を有する半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5003542A (ja) |
| JP (1) | JPH01183000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331011B2 (en) | 2004-01-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940010838B1 (ko) * | 1991-10-28 | 1994-11-17 | 삼성전자 주식회사 | 데이타 출력 콘트롤 회로 |
| JP3067866B2 (ja) * | 1991-11-26 | 2000-07-24 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5644583A (en) * | 1992-09-22 | 1997-07-01 | International Business Machines Corporation | Soft error correction technique and system for odd weight row error correction codes |
| US5434871A (en) * | 1992-11-17 | 1995-07-18 | Unisys Corporation | Continuous embedded parity checking for error detection in memory structures |
| US5666371A (en) * | 1995-02-24 | 1997-09-09 | Unisys Corporation | Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements |
| US5511164A (en) * | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US6219814B1 (en) | 1996-12-23 | 2001-04-17 | International Business Machines Corporation | Method and apparatus for selectively varying error correcting code (ECC) power in a direct access storage device (DASD) |
| US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| JP4583703B2 (ja) * | 2002-10-30 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7341765B2 (en) * | 2004-01-27 | 2008-03-11 | Battelle Energy Alliance, Llc | Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates |
| JP4413091B2 (ja) * | 2004-06-29 | 2010-02-10 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
| US7644341B2 (en) * | 2004-12-30 | 2010-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for correcting soft errors in memory circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4070648A (en) * | 1976-06-18 | 1978-01-24 | Ncr Corporation | Computer to computer communication system |
| JPS592057B2 (ja) * | 1979-02-07 | 1984-01-17 | 株式会社日立製作所 | エラ−訂正・検出方式 |
| JPS595497A (ja) * | 1982-07-02 | 1984-01-12 | Hitachi Ltd | 半導体ｒｏｍ |
| JPS61214298A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 誤り訂正機能を備えた半導体記憶装置 |
| JPH0752757B2 (ja) * | 1985-04-12 | 1995-06-05 | 株式会社日立製作所 | 半導体記憶装置 |
| US4712197A (en) * | 1986-01-28 | 1987-12-08 | Motorola, Inc. | High speed equalization in a memory |
-
1988
- 1988-01-14 JP JP63007318A patent/JPH01183000A/ja active Pending
- 1988-11-15 US US07/271,491 patent/US5003542A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331011B2 (en) | 2004-01-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US7949933B2 (en) | 2004-01-26 | 2011-05-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5003542A (en) | 1991-03-26 |
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