KR100865906B1 - 저전압 감지 증폭기 및 방법 - Google Patents

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Abstract

제 1 감지 증폭기는 한 쌍의 상보적 감지 라인들 사이에 결합된 상보 입력들 및 출력들을 가진다. 각각의 감지 라인은 결합 트랜지스터를 통하여 각각의 상보적 디지트 라인에 접속된다. 결합 트랜지스터들은 디지트 라인들에서 감지 라인들로 차동 전압을 결합하기 위한 초기 감지 기간 동안 활성화된다. 감지 라인들은 제 1 감지 증폭기가 디지트 라인들의 캐패시턴스에 의해 로딩되지 않고 차동 전압에 응답하게 하는 디지트 라인들로부터 분리된다. 감지 라인들은 디지트 라인들에 결합된 상보적 출력들을 가진 제 2 감지 증폭기의 상보적 입력들에 결합된다. 제 2 감지 증폭기의 입력을 디지트 라인보다 오히려 감지 라인들에 결합하여, 제 2 감지 증폭기에 인가된 차동 전압은 디지트 라인들 사이의 차동 전압의 증가보다 빠르게 증가한다.
감지 증폭기, 결합 트랜지스터, 디지트 라인, 차동 전압

Description

저전압 감지 증폭기 및 방법{Low-voltage sense amplifier and method}
본 발명은 메모리 장치들, 특히 동적 랜덤 액세스 메모리("DRAM") 장치들과 같은, 메모리 장치들의 메모리 셀들에 의해 생성된 차동 전압들을 감지하기 위하여 사용된 감지 증폭기에 관한 것이다.
정적 랜덤 액세스 메모리("SRAM") 장치들 및 동적 랜덤 액세스 메모리("DRAM") 장치들과 같은 메모리 장치들은 개인용 컴퓨터들 같은 다양한 전자 시스템에 일반적으로 사용한다. 메모리 장치들은 DRAM 장치들에서 행들 및 열들에 배열된 작은 캐패시터들인 하나 이상의 메모리 셀들을 포함한다. 종래 DRAM 메모리 어레이(10)의 일부는 도 1에 도시된다. 어레이(10)는 어레이(10)의 각각의 열에 대한 한 쌍의 상보적 디지트 라인들(DL, DL*)을 포함하고, 그것의 단지 일부만이 도 1에 도시된다. 다수의 메모리 셀들(12)은 디지트 라인들(DL, DL*)에 결합된다. 각각의 메모리 셀들(12)은 액세스 트랜지스터(16) 및 일반적으로 공급 전압의 1/2, 즉 VCC/2에서 바이어스된(biased) 상기 트랜지스터(16)와 셀 플레이트(20) 사이에 결합된 메모리 셀 캐패시터(18)를 포함한다. 캐패시터(18)는 일반적으로 공급 전압(VCC) 또는 접지 어느 한쪽에 동일한 전압을 저장한다. 각각의 액세스 트랜지스터(16)의 게이트는 비록 단지 2개의 이들 워드 라인들이 도 1에 도시되지만 각각의 워드 라인(WL0, WL1)에 결합된다. "폴드된 디지트 라인(folded digit line)" 구조에 대하여, 우수 워드 라인들, 예를 들어 WL0는 디지트 라인들(DL)에 결합되고, 기수 워드 라인들, 예를 들어 WL1는 상보적 디지트 라인들(DL*)에 결합된다. 따라서, 하나의 워드 라인(WL)은 어레이(10)의 각각의 행의 메모리 셀들(12)에 제공된다.
한 쌍의 디지트 라인들(DL, DL*) 각각은 2개의 기능들을 수행하는 각각의 감지 증폭기(30)에 결합된다; 첫째, 디지트 라인들을 "등가화하고(equilibrating)", 둘째, 디지트 라인들(DL, DL*) 사이에서 전개된 차동 전압을 감지하고 그 다음 대응하는 논리 레벨들로 디지트 라인들을 구동하는 것. 동일한 전압에 있도록 하는 디지트 라인들(DL, DL*)을 등가화하는 것은 등가 회로(34)를 사용하여 달성된다. 등가 회로(34)는 디지트 라인들(DL, DL*) 사이에 결합된 등가 트랜지스터, 및 1/2, 즉 VCC/2 공급 전압과 각각의 디지트 라인들(DL, DL*)의 사이에 결합된 한 쌍의 등가 바이어스 트랜지스터들(40, 42)을 포함한다.
동작시, 활성화 하이(high) 등가 EQ 신호에 응답하여, 등가 트랜지스터(36)는 디지트 라인들(DL, DL*)을 서로 결합하기 위하여 턴온하고, 등가 바이어스 트랜지스터들(40, 42)은 디지트 라인들(DL, DL*)을 VCC/2에 결합하기 위하여 턴온한다. 결과적으로, 등가 기간후, 디지트 라인들(DL, DL*)의 양쪽 전압은 VCC/2이고, 디지트 라인들 사이의 차동 전압은 영이다.
상기된 바와 같이, 감지 증폭기(30)는 디지트 라인들(DL, DL*) 사이에서 전개된 차동 전압을 감지하고, 대응하는 논리 레벨들로 디지트 라인들을 구동하는 기능을 수행한다. 이런 제 2 기능은 NSENSE 증폭기(50) 및 PSENSE 증폭기(52)에 의해 달성된다. NSENSE 증폭기(50)는 한 쌍의 교차 결합 NMOS 트랜지스터들(56, 58)을 포함하고 PSENSE 증폭기(52)는 유사하게 교차 결합된 PMOS 트랜지스터들(60, 62)을 포함한다.
동작시, 디지트 라인들(DL, DL*)은 등가 기간 동안 EQ 신호 활성화 하이를 구동함으로써 처음에 등가화된다. 디지트 라인들(DL, DL*) 사이의 차동 전압이 실질적으로 영에 도달한후, EQ 신호는 트랜지스터들(36, 40, 42)을 턴오프하기 위하여 비활성화 로우(low)로 전이한다. 워드 라인들 중 하나는 결합된 액세스 트랜지스터(16)를 턴온하기 위하여 활성화 하이로 구동된다. 온 액세스 트랜지스터(16)는 액세스 트랜지스터(16)가 결합되는 디지트 라인(DL 또는 DL*)에 메모리 셀 캐패시터를 결합한다. 이런 캐패시터(18)로부터의 전압은 디지트 라인(DL 또는 DL*)상의 전압이 약간 증가하거나(만약 캐패시터(18)가 VCC이면) 또는 약간 감소하게 한다(만약 캐패시터(18)가 접지이면).
감지 인에이블 라인은 접지 또는 약간 음의 전압 같은 비교적 저전압으로 구동되고, ACT 라인은 VCC 또는 VCC보다 약간 높은 전압 같은 비교적 고전압으로 구동된다. 예를 들어 디지트 라인(DL)상의 전압이 증가되는 것을 가정하면, NMOS 트랜지스터(58)는 트랜지스터(58)의 게이트-대-소스 전압이 클 것이기 때문에 NMOS 트랜지스터(56)가 턴온하는 양보다 큰 범위로 턴온할 것이다. 상보적 디지트 라인(DL*)은 DL이 영의 전압으로 가는 것보다 높은 범위로 감지 인에이블 라인상의 저전압으로 간다. NSENSE 증폭기(50)의 동작과 유사한 방식으로, ACT 라인이 하이로 구동될때, PSENSE 증폭기(52)의 PMOS 트랜지스터(60)는 트랜지스터(60)의 게이트-대-소스 전압이 크기 때문에 PMOS 트랜지스터(62)가 턴온되는 범위보다 큰 범위로 턴온한다. 그러므로, 트랜지스터(60)는 디지트 라인(DL)을 VCC로 보다 강하게 구동한다. 그후, 디지트 라인(DL)상의 전압은 추가로 증가하고 상보적 디지트 라인(DL*)상 전압은 추가로 감소하여, 트랜지스터(60)가 디지트 라인(DL)을 보다 강하게 구동하게 하고, 트랜지스터(62)가 비교적 높은 ACT 전압으로 보다 덜 강하게 상보적 디지트 라인을 구동하게 한다. 동시에, 디지트 라인(DL)상 증가된 전압 및 상보적 디지트 라인(DL*)상 감소된 전압은 트랜지스터(58)가 상보적 디지트 라인(DL*)을 보다 강하게 구동하게 하고, 트랜지스터(56)가 비교적 낮은 감지 인에이블 전압으로 보다 덜 강하게 디지트 라인(DL)을 구동하게 한다. 감지 기간의 종료시, NSENSE 증폭기(50)는 비교적 낮은 감지 인에이블 전압으로 상보적 디지트 라인(DL*)을 구동하고, PSENSE 증폭기(52)는 비교적 높은 ACT 전압으로 디지트 라인(DL)을 구동한다. 열 선택 신호는 그 다음 온 입력/출력("I/O") 트랜지스터들(70, 72)을 턴온하기 위하여 하이로 전이하여, 어레이(10)로부터 데이터 비트를 판독하기 위하여 각각의 상보적 I/O 라인들(76, 78)에 디지트 라인들(DL, DL*)을 결합한다.
도 1에 도시된 감지 증폭기(30)는 도 1에 도시된 폴드된 디지트 라인 아키텍처를 참조하여 상기된 바와 동일한 방식으로 개방 디지트 라인 아키텍처를 갖는 메모리 어레이(도시되지 않음)로부터 데이터 비트들을 판독하기 위하여 사용될 수 있다.
비록 도 1에 도시된 감지 증폭기(30)가 종래에 잘 수행되어왔지만, 공급 전압(VCC)의 크기가 계속 감소하고 트랜지스터 임계 전압들(VT)이 보다 새로운 메모리 설계들에 대한 경향인 보다 덜 빠르게 계속 감소하기 때문에 디지트 라인들(DL, DL*) 사이의 차동 전압을 덜 빠르게 감지할 수 있다. 비록 감지 증폭기(30)가 디지트 라인들(DL, DL*) 사이의 전압 차를 올바르게 감지할 수 있지만, 그렇게 하기 위하여 감지 증폭기(30)에 요구된 시간은 허용되지 않은 레벨들로 증가할 수 있다.
그러므로, 비교적 작은 크기를 갖는 공급 전압에 대해서조차 상보적 디지트 라인들 사이의 전압 차를 빠르게 감지할 수 있는 감지 증폭기가 필요하다.
본 발명에 따른 감지 증폭기 및 방법은 제 2 감지 증폭기 섹션을 구동하는 제 1 감지 증폭기 섹션을 포함한다. 메모리 판독 동작 동안, 제 1 감지 증폭기 섹션은 전압 차가 제 1 감지 증폭기 섹션에 인가되도록 짧은 시간 동안만 처음에 디지트 라인들에 결합된다. 그후, 제 1 감지 증폭기 섹션은 감지 증폭기가 비교적 높은 캐패시턴스 디지트 라인들을 구동할 필요없이 차동 전압에 대해 응답할 수 있도록 디지트 라인들로부터 분리된다. 결과적으로, 제 1 감지 증폭기 섹션에 의해 생성된 차동 전압은 비교적 빠른 속도로 증가할 수 있다. 제 1 감지 증폭기 섹션이 차동 전압에 응답하는 동안, 제 1 감지 증폭기 섹션은 디지트 라인들에 결합된 제 2 감지 증폭기 섹션을 구동한다. 결과적으로, 제 2 감지 증폭기는 디지트 라인들 사이의 전압이 증가하는 속도보다 빠른 속도로 증가하는 전압에 의해 구동된다. 감지 증폭기는 다양한 DRAM 장치들뿐만 아니라, 정적 랜덤 액세스 메모리("SRAM") 장치들 및 플래시 메모리 장치들을 포함하는 상보적 디지트 라인들을 사용하는 임의의 형태의 메모리 장치에 사용될 수 있다.
도 1은 종래 감지 증폭기에 결합된 종래 메모리 어레이의 일부의 개략도.
도 2는 본 발명의 일 실시예에 따른 감지 증폭기의 개략도.
도 3은 도 2의 감지 증폭기 실시예의 동작을 도시하는 흐름도.
도 4는 시간의 함수로서 도 2의 감지 증폭기에 제공된 다양한 신호들을 도시하는 파형도.
도 5는 도 2의 감지 증폭기 및 본 발명에 따른 일부 실시예의 감지 증폭기를 사용하는 메모리 장치의 블록도.
도 6은 도 5의 메모리 장치를 사용하는 컴퓨터 시스템의 블록도.
본 발명의 일 실시예에 따른 감지 증폭기(100)가 도 2에 도시된다. 감지 증폭기(100)는 내부 감지 증폭기 섹션(110) 및 외부 감지 증폭기 섹션(120)을 포함한다. 내부 감지 증폭기(110)는 상보적 디지트 라인들(DL, DL*) 사이에서 보다 오히려 한 쌍의 상보적 감지 라인들(S, S*) 사이에 결합된 것을 제외하고 도 1에 도시된 감지 증폭기(10)로서 동일한 타이포그래피(typography)를 갖는다. 따라서, 내부 감지 증폭기 섹션(110)은 PMOS 양의 공급 트랜지스터(136)를 통하여 공급 전압(VCC)에 각각의 감지 라인들(S, S*)을 결합하는 한 쌍의 교차 결합된 PMOS 감지 증폭기들(130, 132)을 포함한다. 트랜지스터(136)의 도전 상태는 활성 로우 앞섬(early) PSENSE* 신호에 의해 제어된다. 유사하게, 한 쌍의 교차 결합된 NMOS 감지 트랜지스터들(140, 142)은 NMOS 음의 공급 트랜지스터(146)를 통하여 음의 전압(VBB)인 비교적 낮은 공급 전압에 감지 라인들(S, S*)을 결합한다. 트랜지스터(146)의 도전 상태는 활성 하이 앞섬 NSENSE 신호에 의해 제어된다.
동작시, 앞섬 PSENSE* 및 앞섬 NSENSE 신호들이 활성화될때, 제 1 감지 증폭기 섹션(110)은 감지 라인들(S, S*) 사이에 전압 차를 감지하기 위하여 감지 증폭기(10)에 대하여 상기된 것과 동일한 방식으로 동작하고 그 다음 대응하는 논리 레벨들로 감지 라인들(S, S*)을 구동한다.
제 1 감지 증폭기 섹션(110)은 활성 하이 접속 "CON" 신호에 의해 제어되는 한 쌍의 NMOS 결합 트랜지스터들(150, 152)을 통하여 제 2 감지 증폭기 섹션(120)으로부터 선택적으로 분리된다. 제 1 감지 증폭기 섹션(110) 같은 제 2 감지 증폭기 섹션(120)은 PMOS 양의 공급 트랜지스터(158)를 통하여 VCC에 결합된 한 쌍의 PMOS 감지 트랜지스터들(154, 156)을 포함한다. 트랜지스터(158)의 도전 상태는 활성 로우 뒤짐(late) PSENSE* 신호에 의해 제어된다. 유사한 방식으로, 한 쌍의 NMOS 감지 트랜지스터들(160, 162)은 NMOS 음의 공급 트랜지스터(164)를 통하여 접지에 결합된다. 트랜지스터(164)의 도전 상태는 하기될 신호에 의해 제어된다.
제 2 감지 증폭기 감지부(120)는 (1) 감지 라인들(S, S*) 사이에서보다 디지트 라인들(DL, DL*) 사이에 결합되고, (2) 디지트 라인들(DL, DL*) 보다 오히려 감지 라인들(S, S*)에 결합된 감지 트랜지스터들(154, 156, 160, 162)의 게이트들을 가짐으로써 제 1 감지 증폭기 섹션(110)과 다르다. 결과적으로, 감지 트랜지스터들(154, 156, 160, 162)은 교차 결합되지 않는다. 감지 트랜지스터들(154, 156, 160, 162)의 스위칭은 종래 기술 감지 증폭기들로 행한 바와 같이, 디지트 라인들(DL, DL*) 사이의 전압 차보다 오히려 감지 라인들(S, S*) 사이의 전압 차에 의해 제어된다. 감지 라인들(S, S*)의 낮은 캐패시턴스로 인해 디지트 라인들 사이의 전압보다 감지 라인들(S, S*) 사이의 전압이 빠르게 변화할 수 있기 때문에, 감지 트랜지스터들(154, 156, 160, 162)은 도 1에 도시된 증폭기(10) 같은 종래 기술 감지 증폭기들에서 보다 빠르게 스위칭된다.
결합 트랜지스터들(150, 152)의 도전 상태를 제어하기 위하여 사용된 CON 신호는 인버터(172)를 통하여 활성화 하이 기록 신호의 표시 및 앞섬 NSENSE 신호를 수신하는 NAND 게이트(170)에 의해 생성된다. CON 신호는 만약 어느 하나의 앞섬 NSENSE 신호가 비활성화이거나 기록 신호가 활성화 하이이면 외부 감지 증폭기 감지부(120)에 내부 감지 증폭기 감지부(110)를 결합하기 위하여 활성화 하이일 것이다. 인버터(172)를 통하여 결합된 기록 신호는 활성화 하이 뒤짐 NSENSE 신호를 또한 수신하는 NAND 게이트(176)에 인가된다. NAND 게이트(176)는 뒤짐 NSENSE 신호가 활성화하고 기록 신호가 비활성화 로우이면 인버터(178)를 통하여 음의 공급 트랜지스터(164)를 턴온하도록 로우를 출력할 것이다.
판독 메모리 액세스를 위한 감지 증폭기(100)의 동작은 도 3의 흐름도 및 도 4의 파형도를 참조하여 설명될 것이다. 도 4에 도시된 바와 같이, 기록 신호는 처음에 로우이고 상기된 모든 다른 신호들은 비활성화이다. 결과적으로, 감지 증폭기 섹션들(110, 120)에 인가되는 전력은 없고 CON 신호는 결합 트랜지스터들(150, 152)이 단계(180)에서 도시된 서로에 대하여 감지 증폭기 섹션들(110, 120)을 접속하도록 하기 위하여 하이이다. 시간(t0)에서, 메모리 셀 캐패시터는 디지트 라인(DL)에 결합되고(비록 상보적 디지트 라인 DL*에 선택적으로 결합될 수 있지만), 이에 따라 디지트 라인(DL)상 전압은 단계(184)에 도시된 바와 같이 상보적 디지트 라인(DL*)상 전압에 비해 비교적 약간 증가하게 한다. 디지트 라인들(DL, DL*) 사이의 전압 차는 결합 트랜지스터들(150, 152)이 여전히 온이기 때문에, 감지 라인들(S, S*)에 결합된다.
t1에서, 앞섬 NSENSE 및 앞섬 PSENSE* 신호들은 단계(188)에서 활성 상태로 전이하여, 내부 감지 증폭기 섹션(110)에 전력을 인가한다. 활성 하이 앞섬 NSENSE 신호는 외부 감지 증폭기 섹션(120)으로부터 내부 감지 증폭기 섹션(110)을 분리하기 위하여 결합 트랜지스터들(150, 152)을 턴오프하는 CON 신호 비활성 로우를 NAND 게이트(170)가 형성하도록 한다. 도 4에 도시된 바와 같이, 내부 감지 증폭기 섹션(110)은 감지 라인들(S, S*)(S 신호가 실선으로 도시되고, S* 신호가 점 선으로 도시됨)의 낮은 캐패시턴스로 인해, 외부 감지 증폭기 섹션(120)이 디지트 라인들(DL, DL*) 사이의 전압 차에 응답할 수 있는 것보다 바르게 감지 라인들(S, S*) 사이의 전압에 응답할 수 있다. 그러므로 외부 감지 증폭기 섹션(120)의 감지 트랜지스터들(154, 156, 160, 162)의 게이트들에 인가된 전압들은 종래 감지 증폭기들에서처럼 디지트 라인들(DL, DL*)로부터의 게이트들에 인가될 수 있는 전압들보다 빠르게 전이한다.
전력은 추후에 도 4에 도시된 바와 같이 활성화 상태로 뒤짐 NSENSE 및 PSENSE* 신호들을 전이함으로써 단계(190)의 시간(t2)에서 외부 감지 증폭기 섹션(120)에 인가된다. 감지 트랜지스터들(154, 156, 160, 162)은 단계(184)(DL 신호가 실선으로 도시되고, DL* 신호가 점선으로 도시됨)에서 메모리 셀 캐패시터로부터 판독된 데이터 비트에 대응하는 상보적 논리 레벨들로 디지트 라인들(DL, DL*)을 구동한다. 디지트 라인들(DL, DL*)상 전압은 디지트 라인들(DL, DL*)상 전압들이 적당히 변화되기 전에 감지 트랜지스터들(154, 156, 160, 162)의 게이트들상 전압들이 감지 증폭기들(154, 156, 160, 162)을 강하게 턴온하는 전압에 이미 있기 때문에 종래 감지 증폭기들에 의해 구동된 디지트 라인들과 비교하여 비교적 빠른 속도로 전이한다. 대조하여, 만약 감지 트랜지스터들(154, 156, 160, 162)이 디지트 라인들(DL, DL*)에 결합되면, 감지 트랜지스터들(154, 156, 160, 162)은 약간의 전압 차를 구별하기 위하여 필요한 구동 세기를 가질 수 없거나 디지트 라인들(DL, DL*) 사이의 차동 전압이 증가하는 속도에 비해 비교적 느린 속도로 스위칭한다. 디지트 라인들(DL, DL*)상 전압들은 단계(194)에서 디지트 라인(DL)에 결합된 메모리 셀 캐패시터를 리프레시하기 위하여 시간(t3)에서 판독 데이터에 대응하는 상보적 논리 레벨들에 도달하여, 판독 메모리 액세스를 완료한다.
기록 메모리 액세스에 대한 감지 증폭기(100)의 시작 동작은 기록 메모리 액세스가 항상 판독 메모리 액세스로서 시작하고 메모리 장치가 열 어드레스 및 열 어드레스 스트로브 신호를 수신할때 기록 신호가 활성화 하이로 전이할때까지 기록 메모리 액세스로 전이하지 않기 때문에 판독 메모리 액세스를 위하여 상기된 동작과 유사하다. 기록 신호의 전이는 앞섬 NSENSE 신호가 활성화 하이로 전이된후 NAND 게이트(170)가 결합 트랜지스터들(150, 152)을 턴온하도록 하이를 출력하기 때문에 기록 메모리 액세스가 판독 메모리 액세스와 다르도록 한다. 결과적으로, 내부 감지 증폭기 섹션(1100은 외부 감지 증폭기 섹션(120)에 계속 접속된다. 게다가, 활성화 하이 기록 신호는 뒤짐 NSENSE 신호가 음의 공급 트랜지스터(164)를 오프로 유지하도록 활성화일 때조차 NAND 게이트가 하이를 출력하게 한다.
제 1 감지 증폭기 섹션(110)의 고속 동작은 접지 보다 음의 전압(VBB)에 감지 트랜지스터들(140, 142)을 결합함으로써 추가로 향상된다. 그러나, 이런 음의 전압(VBB)은 단지 감지 라인들(S, S*)을 구동하기 위하여 필요하기 때문에 충전 펌프(도시되지 않음) 같은 종래 소스들에 의해 앞서서 공급될 수 있다. 만약 디지트 라인들(DL, DL*)을 구동할 필요가 있으면, 실질적으로 음의 전압(VBB)에서 전류는 보다 많이 요구된다.
도 5는 본 발명의 일부 다른 실시예 또는 감지 증폭기(100)(도 2)를 사용하는 종래 동기식 동적 랜덤 액세스 메모리("SDRAM")(200)의 블록도이다. 물론, 감지 증폭기(100) 및 본 발명의 다른 실시예들은 다른 DRAM 장치들 및 SRAM 장치들, 플래시 메모리 장치들 등 같은 다른 메모리 장치들에 사용될 수 있다.
SDRAM(200)의 동작은 제어 버스(206)상에 수신된 고레벨 명령 신호들에 응답하는 명령 디코더(204)에 의해 제어된다. 메모리 제어기(도 5에 도시되지 않음)에 의해 통상적으로 생성된 이들 고레벨 명령 신호들은 "*"가 활성 로우로서 신호를 지정하는 클럭 인에이블 신호(CKE*), 클럭 신호(CLK), 칩 선택 신호(CS*), 기록 인에이블 신호(WE*), 행 어드레스 스트로브 신호(RAS*), 열 어드레스 스토르브 신호(CAS*), 및 데이터 마스크 신호(DQM)이다. 명령 디코더(204)는 고레벨 명령 신호들의 각각에 의해 지정된 기능(예를 들어, 판독 또는 기록)을 수행하기 위하여 고레벨 명령 신호들에 응답하는 명령 신호들의 시퀀스를 생성한다. 이들 명령 신호들, 및 그들이 각각의 기능들을 달성하는 방식은 통상적이다. 그러므로, 간략화를 위하여, 이들 명령 신호들의 추가 설명은 생략될 것이다.
SDRAM(200)은 어드레스 버스(214)를 통하여 행 어드레스들 및 열 어드레스들을 수신하는 어드레스 레지스터(212)를 포함한다. 어드레스 버스(214)는 메모리 제어기(도 5에 도시되지 않음)에 일반적으로 결합된다. 행 어드레스는 일반적으로 어드레스 레지스터(212)에 의해 우선 수신되고 행 어드레스 멀티플렉서(218)에 인가된다. 행 어드레스 멀티플렉서(218)는 행 어드레스의 부분을 형성하는 뱅크 어드레스 비트 상태에 따라 2개의 메모리 뱅크들(220, 222) 중 어느 하나와 연관된 다수의 성분들에 행 어드레스를 결합한다. 각각의 메모리 뱅크들(220, 222)의 각각과 행 어드레스를 제공하는 각각의 행 어드레스 래치(226), 및 어레이들(220 또는 222) 중 하나에 대응하는 신호들을 인가하고 행 어드레스를 디코딩하는 행 디코더(228)가 연관된다. 행 어드레스 멀티플렉서(218)는 어레이들(220, 222)의 메모리 셀들을 리프레시하기 위하여 행 어드레스 래치들(226)에 행 어드레스들을 결합한다. 행 어드레스들은 리프레시 제어기(232)에 의해 제어된 리프레시 카운터(230)에 의해 리프레시하기 위하여 생성된다. 리프레시 제어기(232)는 차례로 명령 디코더(204)에 의해 제어된다.
행 어드레스가 어드레스 레지스터(212)에 인가되고 행 어드레스 래치들(226) 중 하나에 저장된 후, 열 어드레스는 어드레스 레지스터(212)에 인가된다. 어드레스 레지스터(212)는 열 어드레스를 열 어드레스 래치(240)에 결합한다. SDRAM(200)의 동작 모드에 따라, 열 어드레스는 버스트 카운터(242)를 통하여 열 어드레스 버퍼(244), 또는 어드레스 레지스터(212)에 의해 열 어드레스 출력에서 시작하는 열 어드레스 버퍼(244)로 열 어드레스들의 시퀀스를 인가하는 버스트 카운터(242)로 어느 하나에 결합된다. 어느 하나의 경우, 열 어드레스 버퍼(244)는 열 어드레스를 열 디코더(248)에 인가한다.
어레이들(220, 222) 중 하나로부터 판독될 데이터가 각각 어레이들(220, 222) 중 하나에 대한 열 회로(250, 252)(즉, 감지 증폭기들, I/O 게이팅, DQM & WPB 마스크 논리, 블록 기록 열/바이트 마스크 논리)에 결합된다. 열 회로(250, 252)는 어레이들(220, 222)의 메모리 셀들의 각각의 열을 위하여 등가 회로(34)(도 1) 및 감지 증폭기(100) 또는 본 발명의 일부 다른 실시예에 따른 감지 증폭기를 포함한다. 감지 증폭기(100)에 의해 전개된 데이터 비트들은 데이터 출력 레지스터(256)에 결합된다. 어레이들(220, 222) 중 하나에 기록될 데이터는 데이터 입력 레지스터(260)를 통하여 데이터 버스(258)로부터 결합된다. 기록 데이터는 그들이 각각 어레이들(220, 222) 중 하나에 전달되는 열 회로(250, 252)에 결합된다. 마스크 레지스터(264)는 어레이들(220, 222)로부터 판독될 데이터를 선택적으로 마스킹하는 것 같은 열 회로(250, 252)의 안팎으로 데이터의 흐름을 선택적으로 변경하도록 데이터 마스크 DM 신호에 응답한다.
도 6은 본 발명의 일부 실시예 또는 감지 증폭기(100)를 사용하는 SDRAM(200) 또는 일부 다른 메모리 장치를 사용할 수 있는 컴퓨터 시스템(300)의 실시예를 도시한다. 컴퓨터 시스템(300)은 특정 계산들 또는 임무들을 수행하기 위하여 특정 소프트웨어를 실행하는 것 같은 다양한 컴퓨팅 기능들을 수행하기 위한 프로세서(302)를 포함한다. 프로세서(302)는 어드레스 버스, 제어 버스 및 데이터 버스를 일반적으로 포함하는 프로세서 버스(304)를 포함한다. 게다가, 컴퓨터 시스템(300)은 연산기가 컴퓨터 시스템(300)과 상호작용하도록 하는 프로세서(302)에 결합된 키보드 또는 마우스 같은 하나 이상의 입력 장치들(314)을 포함한다. 통상적으로, 컴퓨터 시스템(300)은 프로세서(302)에 결합된 하나 이상의 출력 장치들(316)을 포함하고, 상기 출력 장치들은 통상적으로 프린터 또는 비디오 단자이다. 하나 이상의 데이터 저장 장치들(318)은 외부 저장 매체(도시되지 않음)로부터 데이터를 저장하거나 검색하기 위하여 프로세서(302)에 일반적으로 결합된다. 통상적인 저장 장치들(318)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 판독 전용 메모리들(CD-ROM들)을 포함한다. 프로세서(302)는 일반적으로 메모리 제어기(330)를 통하여 정적 랜덤 액세스 메모리("SRAM") 및 SDRAM(200)인 캐시 메모리(326)에 결합된다. 메모리 제어기(330)는 행 어드레스들 및 열 어드레스들을 DRAM(200)에 결합하기 위하여 어드레스 버스(214)(도 5)를 포함한다. 메모리 제어기(330)는 SDRAM(200)의 제어 버스(206)에 명령 신호들을 결합하는 제어 버스를 포함한다. SDRAM(200)의 외부 데이터 버스(258)는 메모리 제어기(330)에 직접 또는 통하여 프로세서(302)의 데이터 버스에 결합된다.
다음에서, 비록 본 발명의 특정 실시예들이 도시를 위하여 여기에 기술되었지만, 다양한 변형들은 본 발명의 사상 및 범위에서 벗어나지 않고 이루어질 수 있다는 것이 인식될 것이다. 따라서, 본 발명은 첨부된 청구항들을 제외하고 제한되지 않는다.

Claims (72)

  1. 감지 증폭기에 있어서,
    제 1 감지 증폭기 섹션으로서,
    제 1 및 제 2 상보적 감지 라인들,
    상기 제 1 감지 라인과 제 1 전력 공급 노드 사이에 결합되고, 상기 제 2 감지 라인에 결합된 제어 단자를 가진 제 1 스위치,
    상기 제 2 감지 라인과 상기 제 1 전력 공급 노드 사이에 결합되고, 상기 제 1 감지 라인에 결합된 제어 단자를 가진 제 2 스위치,
    상기 제 1 감지 라인과 제 2 전력 공급 노드 사이에 결합되고, 상기 제 2 감지 라인에 결합된 제어 단자를 가진 제 3 스위치, 및
    상기 제 2 감지 라인과 상기 제 2 전력 공급 노드 사이에 결합되고, 상기 제 1 감지 라인에 결합된 제어 단자를 가진 제 4 스위치를 포함하는, 상기 제 1 감지 증폭기 섹션; 및
    제 2 감지 증폭기 섹션으로서,
    한 쌍의 상보적 디지트 라인들,
    제 1 디지트 라인과 제 3 전력 공급 노드 사이에 결합되고, 상기 제 2 감지 라인에 결합된 제어 단자를 가진 제 1 스위치,
    제 2 디지트 라인과 상기 제 3 전력 공급 노드 사이에 결합되고, 상기 제 1 감지 라인에 결합된 제어 단자를 가진 제 2 스위치,
    상기 제 1 디지트 라인과 제 4 전력 공급 노드 사이에 결합되고, 상기 제 2 감지 라인에 결합된 제어 단자를 가진 제 3 스위치,
    상기 제 2 디지트 라인과 상기 제 4 전력 공급 노드 사이에 결합되고, 상기 제 1 감지 라인에 결합된 제어 단자를 가진 제 4 스위치,
    상기 제 1 감지 라인과 상기 제 1 디지트 라인 사이에 결합되고, 제어 단자를 가진 제 6 스위치, 및
    상기 제 2 감지 라인과 상기 제 2 디지트 라인 사이에 결합되고, 제어 단자를 가진 제 7 스위치를 포함하는, 상기 제 2 감지 증폭기 섹션을 포함하는, 감지 증폭기.
  2. 제 1 항에 있어서, 상기 스위치들 각각은 각각의 FET 트랜지스터들을 포함하는, 감지 증폭기.
  3. 제 2 항에 있어서, 상기 스위치들 각각은 각각의 MOSFET 트랜지스터들을 포함하는, 감지 증폭기.
  4. 제 1 항에 있어서, 제 1 전력 공급 전압 및 제 3 전력 공급 전압은 서로 동일한, 감지 증폭기.
  5. 제 4 항에 있어서, 상기 제 1 및 제 3 전력 공급 전압은 양의 전압을 포함하 는, 감지 증폭기.
  6. 제 1 항에 있어서, 제 2 전력 공급 전압 및 제 4 전력 공급 전압은 서로 다른, 감지 증폭기.
  7. 제 6 항에 있어서, 상기 제 2 전력 공급 전압은 음의 전압을 포함하고, 상기 제 4 전력 공급 전압은 영 볼트를 포함하는, 감지 증폭기.
  8. 제 1 항에 있어서, 상기 제 6 및 제 7 스위치들의 제어 단자들에 결합된 제어 회로를 더 포함하는, 감지 증폭기.
  9. 제 8 항에 있어서, 상기 제 4 전력 공급 노드와 전력 공급 단자 사이에 결합되고, 제어 단자를 가진 제 8 스위치를 더 포함하고, 상기 제어 회로는 상기 제 8 스위치의 제어 단자들에 더 결합되는, 감지 증폭기.
  10. 제 1 항에 있어서,
    상기 제 1 전력 공급 노드와 제 1 전력 공급 단자 사이에 결합되고, 제어 단자를 가진 제 8 스위치; 및
    상기 제 3 전력 공급 노드와 제 2 전력 공급 단자 사이에 결합되고, 제어 단자를 가진 제 9 스위치를 더 포함하는, 감지 증폭기.
  11. 차동 전압을 감지하기 위한 증폭기에 있어서,
    상보적 제 1 및 제 2 출력 단자들과 상보적 제 1 및 제 2 입력 단자들을 가진 제 1 감지 증폭기로서, 상기 제 1 입력 단자는 상기 제 2 출력 단자에 결합되고, 상기 제 2 입력 단자는 상기 제 1 출력 단자에 결합되는, 상기 제 1 감지 증폭기;
    상보적 제 1 및 제 2 출력 단자들과 상보적 제 1 및 제 2 입력 단자들을 가진 제 2 감지 증폭기로서, 상기 제 1 입력 단자는 상기 제 1 감지 증폭기의 제 2 출력 단자에 결합되고, 상기 제 2 입력 단자는 상기 제 1 감지 증폭기의 제 1 출력 단자에 결합되는, 상기 제 2 감지 증폭기; 및
    상기 제 1 감지 증폭기의 제 1 출력 단자를 상기 제 2 감지 증폭기의 제 1 출력 단자에 결합하고, 상기 제 1 감지 증폭기의 제 2 출력 단자를 상기 제 2 감지 증폭기의 제 2 출력 단자에 결합하도록 구성된 결합 회로를 포함하는, 차동 전압 감지 증폭기.
  12. 제 11 항에 있어서, 상기 결합 회로는:
    상기 제 1 감지 증폭기의 제 1 출력 단자를 상기 제 2 감지 증폭기의 제 1 출력 단자에 결합하고, 제어 단자를 가진 제 1 스위치; 및
    상기 제 1 감지 증폭기의 제 2 출력 단자를 상기 제 2 감지 증폭기의 제 2 출력 단자에 결합하고, 제어 단자를 가진 제 2 스위치를 포함하는, 차동 전압 감지 증폭기.
  13. 제 12 항에 있어서, 상기 제 1 및 제 2 스위치들은 각각의 FET 트랜지스터들을 포함하는, 차동 전압 감지 증폭기.
  14. 제 11 항에 있어서, 제 1 전력 공급 전압이 상기 제 1 감지 증폭기에 결합되는 제 1 스위치, 제 2 전력 공급 전압이 상기 제 1 감지 증폭기에 결합되는 제 2 스위치, 제 3 전력 공급 전압이 상기 제 2 감지 증폭기에 결합되는 제 3 스위치, 및 제 4 전력 공급 전압이 상기 제 2 감지 증폭기에 결합되는 제 4 스위치를 더 포함하는, 차동 전압 감지 증폭기.
  15. 제 14 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 스위치들은 각각의 FET 트랜지스터들을 포함하는, 차동 전압 감지 증폭기.
  16. 제 14 항에 있어서, 상기 제 1 전력 공급 전압은 상기 제 3 전력 공급 전압과 동일하고, 상기 제 2 전력 공급 전압은 상기 제 4 전력 공급 전압과 다른, 차동 전압 감지 증폭기.
  17. 제 16 항에 있어서, 상기 제 1 및 제 2 전력 공급 전압들은 양이고, 상기 제 2 전력 공급 전압은 음이고, 상기 제 4 전력 공급 전압은 영 볼트인, 차동 전압 감 지 증폭기.
  18. 감지 증폭기에 있어서,
    제 1 감지 증폭기 섹션으로서,
    제 1 및 제 2 상보적 감지 라인들,
    상기 제 1 감지 라인과 제 1 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 p-채널 감지 트랜지스터,
    상기 제 2 감지 라인과 상기 제 1 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 p-채널 감지 트랜지스터,
    상기 제 1 감지 라인과 제 2 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 n-채널 감지 트랜지스터, 및
    상기 제 2 감지 라인과 상기 제 2 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 n-채널 감지 트랜지스터를 포함하는, 상기 제 1 감지 증폭기 섹션;
    제 2 감지 증폭기 섹션으로서,
    한 쌍의 상보적 디지트 라인들,
    제 1 디지트 라인과 제 3 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 p-채널 감지 트랜지스터,
    제 2 디지트 라인과 상기 제 3 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 p-채널 감지 트랜지스터,
    상기 제 1 디지트 라인과 제 4 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 n-채널 감지 트랜지스터, 및
    상기 제 2 디지트 라인과 상기 제 4 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 n-채널 감지 트랜지스터를 포함하는, 상기 제 2 감지 증폭기 섹션;
    상기 제 1 감지 라인과 상기 제 1 디지트 라인 사이에 결합된 소스 및 드레인을 가진 제 1 결합 트랜지스터; 및
    상기 제 2 감지 라인과 상기 제 2 디지트 라인 사이에 결합된 소스 및 드레인을 가진 제 2 결합 트랜지스터를 포함하는, 감지 증폭기.
  19. 제 18 항에 있어서, 상기 제 1 전압 및 상기 제 3 전압은 서로 동일한, 감지 증폭기.
  20. 제 19 항에 있어서, 상기 제 1 및 제 3 전압은 양의 전압을 포함하는, 감지 증폭기.
  21. 제 18 항에 있어서, 상기 제 2 전압 및 상기 제 4 전압은 서로 다른, 감지 증폭기.
  22. 제 21 항에 있어서, 상기 제 2 전압은 음의 전압을 포함하고, 상기 제 4 전압은 영 볼트를 포함하는, 감지 증폭기.
  23. 제 18 항에 있어서, 상기 제 1 결합 트랜지스터의 게이트 및 상기 제 2 결합 트랜지스터의 게이트에 결합된 제어 회로를 더 포함하는, 감지 증폭기.
  24. 제 18 항에 있어서, 상기 결합 트랜지스터들은 각각의 n-채널 트랜지스터들을 포함하는, 감지 증폭기.
  25. 메모리 장치에 있어서,
    상기 메모리 장치의 외부 어드레스 단자들에 인가된 행 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 행 어드레스 회로;
    상기 외부 어드레스 단자들에 인가된 열 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 열 어드레스 회로;
    행들 및 열들에 배열된 메모리 셀들의 적어도 하나의 어레이로서, 상기 메모리 셀들 각각은 상기 디코딩된 행 어드레스 신호들 및 상기 디코딩된 열 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독되는 데이터 비트를 저장하도록 동작가능한, 상기 적어도 하나의 어레이;
    상기 적어도 하나의 어레이에서 메모리 셀들의 각각의 열들에 제공된 다수의 감지 증폭기들로서, 상기 감지 증폭기들 각각은:
    제 1 감지 증폭기 섹션으로서,
    제 1 및 제 2 상보적 감지 라인들,
    상기 제 1 감지 라인과 제 1 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 p-채널 감지 트랜지스터,
    상기 제 2 감지 라인과 상기 제 1 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 p-채널 감지 트랜지스터,
    상기 제 1 감지 라인과 제 2 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 n-채널 감지 트랜지스터, 및
    상기 제 2 감지 라인과 상기 제 2 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 n-채널 감지 트랜지스터를 포함하는, 상기 제 1 감지 증폭기 섹션,
    제 2 감지 증폭기 섹션으로서,
    한 쌍의 상보적 디지트 라인들,
    제 1 디지트 라인과 제 3 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 p-채널 감지 트랜지스터,
    제 2 디지트 라인과 상기 제 3 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 p-채널 감지 트랜지스터,
    상기 제 1 디지트 라인과 제 4 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 n-채널 감지 트랜지스터,
    상기 제 2 디지트 라인과 상기 제 4 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 n-채널 감지 트랜지스터를 포함하는, 상기 제 2 감지 증폭기 섹션,
    상기 제 1 감지 라인과 상기 제 1 디지트 라인 사이에 결합된 소스 및 드레인을 가진 제 1 결합 트랜지스터, 및
    상기 제 2 감지 라인과 상기 제 2 디지트 라인 사이에 결합된 소스 및 드레인을 가진 제 2 결합 트랜지스터를 포함하는, 상기 다수의 감지 증폭기들;
    상기 감지 증폭기들과 상기 메모리 장치의 외부 데이터 단자들 사이에서 상기 데이터 비트들에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로 회로; 및
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가된 다수의 명령 신호들을 디코딩하고, 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작가능한 명령 디코더를 포함하는, 메모리 장치.
  26. 제 25 항에 있어서, 상기 제 1 전압 및 상기 제 3 전압은 서로 동일한, 메모리 장치.
  27. 제 26 항에 있어서, 상기 제 1 및 제 3 전압은 양의 전압을 포함하는, 메모 리 장치.
  28. 제 25 항에 있어서, 상기 제 2 전압 및 상기 제 4 전압은 서로 다른, 메모리 장치.
  29. 제 28 항에 있어서, 상기 제 2 전압은 음의 전압을 포함하고, 상기 제 4 전압은 영 볼트를 포함하는, 메모리 장치.
  30. 제 25 항에 있어서, 상기 제 1 결합 트랜지스터의 게이트 및 상기 제 2 결합 트랜지스터의 게이트에 결합된 제어 회로를 더 포함하는, 메모리 장치.
  31. 제 30 항에 있어서, 상기 결합 트랜지스터들은 각각의 n-채널 트랜지스터들을 포함하는, 메모리 장치.
  32. 제 25 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  33. 제 32 항에 있어서, 상기 동적 랜덤 액세스 메모리 장치는 동기식 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  34. 메모리 장치에 있어서,
    상기 메모리 장치의 외부 어드레스 단자들에 인가된 행 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 행 어드레스 회로;
    상기 외부 어드레스 단자들에 인가된 열 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 열 어드레스 회로;
    행들 및 열들에 배열된 메모리 셀들의 적어도 하나의 어레이로서, 상기 메모리 셀들 각각은 상기 디코딩된 행 어드레스 신호들 및 상기 디코딩된 열 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독되는 데이터 비트를 저장하도록 동작가능한, 상기 적어도 하나의 어레이;
    상기 적어도 하나의 어레이에서 메모리 셀들의 각각의 열들에 제공된 다수의 감지 증폭기들로서, 상기 감지 증폭기들 각각은:
    상보적 제 1 및 제 2 출력 단자들과 상보적 제 1 및 제 2 입력 단자들을 가진 제 1 감지 증폭기 섹션으로서, 상기 제 1 입력 단자는 상기 제 2 출력 단자에 결합되고, 상기 제 2 입력 단자는 상기 제 1 출력 단자에 결합되는, 상기 제 1 감지 증폭기 섹션,
    상보적 제 1 및 제 2 출력 단자들과 상보적 제 1 및 제 2 입력 단자들을 가진 제 2 감지 증폭기 섹션으로서, 상기 제 1 입력 단자는 상기 제 1 감지 증폭기 섹션의 제 2 출력 단자에 결합되고, 상기 제 2 입력 단자는 상기 제 1 감지 증폭기 섹션의 제 1 출력 단자에 결합되는, 상기 제 2 증폭기 섹션, 및
    상기 제 1 감지 증폭기 섹션의 제 1 출력 단자를 상기 제 2 감지 증폭기 섹션의 제 1 출력 단자에 결합하고, 상기 제 1 감지 증폭기 섹션의 제 2 출력 단자를 상기 제 2 감지 증폭기 섹션의 제 2 출력 단자에 결합하도록 구성된 결합 회로를 포함하는, 상기 다수의 감지 증폭기들;
    상기 감지 증폭기들과 상기 메모리 장치의 외부 데이터 단자들 사이에서 상기 데이터 비트들에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로 회로; 및
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가된 다수의 명령 신호들을 디코딩하도록 동작가능하고, 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작가능한 명령 디코더를 포함하는, 메모리 장치.
  35. 제 34 항에 있어서, 상기 결합 회로는:
    상기 제 1 감지 증폭기 섹션의 제 1 출력 단자를 상기 제 2 감지 증폭기 섹션의 제 1 출력 단자에 결합하고, 제어 단자를 가진 제 1 스위치; 및
    상기 제 1 감지 증폭기 섹션의 제 2 출력 단자를 상기 제 2 감지 증폭기 섹션의 제 2 출력 단자에 결합하고, 제어 단자를 가진 제 2 스위치를 포함하는, 메모리 장치.
  36. 제 35 항에 있어서, 상기 제 1 및 제 2 스위치들은 각각의 FET 트랜지스터들을 포함하는, 메모리 장치.
  37. 제 34 항에 있어서, 제 1 전력 공급 전압이 상기 제 1 감지 증폭기 섹션에 결합되는 제 1 스위치, 제 2 전력 공급 전압이 상기 제 1 감지 증폭기 섹션에 결합되는 제 2 스위치, 제 3 전력 공급 전압이 상기 제 2 감지 증폭기 섹션에 결합되는 제 3 스위치, 및 제 4 전력 공급 전압이 상기 제 2 감지 증폭기 섹션에 결합되는 제 4 스위치를 더 포함하는, 메모리 장치.
  38. 제 37 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 스위치들은 각각의 FET 트랜지스터들을 포함하는, 메모리 장치.
  39. 제 37 항에 있어서, 상기 제 1 전력 공급 전압은 상기 제 3 전력 공급 전압과 동일하고, 상기 제 2 전력 공급 전압은 상기 제 4 전력 공급 전압과 다른, 메모리 장치.
  40. 제 39 항에 있어서, 상기 제 1 및 제 2 전력 공급 전압들은 양이고, 상기 제 2 전력 공급 전압은 음이고, 상기 제 4 전력 공급 전압은 영 볼트인, 메모리 장치.
  41. 제 34 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  42. 제 41 항에 있어서, 상기 동적 랜덤 액세스 메모리 장치는 동기식 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  43. 컴퓨터 시스템에 있어서,
    프로세서 버스를 가진 프로세서;
    데이터가 상기 컴퓨터 시스템에 입력되게 하는 상기 프로세서 버스를 통하여 상기 프로세서에 결합된 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되게 하는 상기 프로세서 버스를 통하여 상기 프로세서에 결합된 출력 장치;
    데이터가 대량 저장 장치로부터 판독되게 하는 상기 프로세서 버스를 통하여 상기 프로세서에 결합된 데이터 저장 장치;
    상기 프로세서 버스를 통하여 상기 프로세서에 결합된 메모리 제어기; 및
    상기 메모리 제어기에 결합된 메모리 장치를 포함하며,
    상기 메모리 장치는:
    상기 메모리 장치의 외부 어드레스 단자들에 인가된 행 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 행 어드레스 회로;
    상기 외부 어드레스 단자들에 인가된 열 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 열 어드레스 회로;
    행들 및 열들에 배열된 메모리 셀들의 적어도 하나의 어레이로서, 상기 메모리 셀들 각각은 디코딩된 행 어드레스 신호들 및 디코딩된 열 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독되는 데이터 비트를 저장하도록 동작가능한, 상기 적어도 하나의 어레이;
    상기 적어도 하나의 어레이에서 메모리 셀들의 각각의 열들에 제공된 다수의 감지 증폭기들로서, 상기 감지 증폭기들 각각은:
    제 1 감지 증폭기 섹션으로서,
    제 1 및 제 2 상보적 감지 라인들,
    상기 제 1 감지 라인과 제 1 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 p-채널 감지 트랜지스터,
    상기 제 2 감지 라인과 상기 제 1 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 p-채널 감지 트랜지스터,
    상기 제 1 감지 라인과 제 2 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 n-채널 감지 트랜지스터, 및
    상기 제 2 감지 라인과 상기 제 2 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 n-채널 감지 트랜지스터를 포함하는, 상기 제 1 감지 증폭기 섹션,
    제 2 감지 증폭기 섹션으로서,
    한 쌍의 상보적 디지트 라인들,
    제 1 디지트 라인과 제 3 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 p-채널 감지 트랜지스터,
    제 2 디지트 라인과 상기 제 3 전압 사이에 결합된 소스 및 드레인, 및 상기 제 1 감지 라인에 결합된 게이트를 가진 제 2 p-채널 감지 트랜지스터,
    상기 제 1 디지트 라인과 제 4 전압 사이에 결합된 소스 및 드레인, 및 상기 제 2 감지 라인에 결합된 게이트를 가진 제 1 n-채널 감지 트랜지스터, 및
    상기 제 2 디지트 라인과 상기 제 4 전압 사이에 결합된 소스 및 드레인, 및 제 1 감지 라인에 결합된 게이트를 가진 제 2 n-채널 감지 트랜지스터를 포함하는, 상기 제 2 감지 증폭기 섹션,
    상기 제 1 감지 라인과 상기 제 1 디지트 라인 사이에 결합된 소스 및 드레인을 가진 제 1 결합 트랜지스터, 및
    상기 제 2 감지 라인과 상기 제 2 디지트 라인 사이에 결합된 소스 및 드레인을 가진 제 2 결합 트랜지스터를 포함하는, 상기 다수의 감지 증폭기들;
    상기 감지 증폭기들과 상기 메모리 장치의 외부 데이터 단자들 사이에서 상기 데이터 비트들에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로 회로; 및
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가된 다수의 명령 신호들을 디코딩하고, 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작가능한 명령 디코더를 포함하는, 컴퓨터 시스템.
  44. 제 43 항에 있어서, 상기 제 1 전압 및 상기 제 3 전압은 서로 동일한, 컴퓨터 시스템.
  45. 제 44 항에 있어서, 상기 제 1 및 제 3 전압은 양의 전압을 포함하는, 컴퓨터 시스템.
  46. 제 43 항에 있어서, 상기 제 2 전압 및 상기 제 4 전압은 서로 다른, 컴퓨터 시스템.
  47. 제 46 항에 있어서, 상기 제 2 전압은 음의 전압을 포함하고, 상기 제 4 전압은 영 볼트를 포함하는, 컴퓨터 시스템.
  48. 제 43 항에 있어서, 상기 제 1 결합 트랜지스터의 게이트 및 상기 제 2 결합 트랜지스터의 게이트에 결합된 제어 회로를 더 포함하는, 컴퓨터 시스템.
  49. 제 48 항에 있어서, 상기 결합 트랜지스터들은 각각의 n-채널 트랜지스터들을 포함하는, 컴퓨터 시스템.
  50. 제 43 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  51. 제 50 항에 있어서, 상기 동적 랜덤 액세스 메모리 장치는 동기식 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  52. 컴퓨터 시스템에 있어서,
    프로세서 버스를 가진 프로세서;
    데이터가 상기 컴퓨터 시스템에 입력되게 하는 상기 프로세서 버스를 통하여 상기 프로세서에 결합된 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되게 하는 상기 프로세서 버스를 통하여 상기 프로세서에 결합된 출력 장치;
    데이터가 대량 저장 장치로부터 판독되게 하는 상기 프로세서 버스를 통하여 상기 프로세서에 결합된 데이터 저장 장치;
    상기 프로세서 버스를 통하여 상기 프로세서에 결합된 메모리 제어기; 및
    상기 메모리 제어기에 결합된 메모리 장치를 포함하며,
    상기 메모리 장치는:
    상기 메모리 장치의 외부 어드레스 단자들에 인가된 행 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 행 어드레스 회로;
    상기 외부 어드레스 단자들에 인가된 열 어드레스 신호들을 수신하고 디코딩하도록 동작가능한 열 어드레스 회로;
    행들 및 열들에 배열된 메모리 셀들의 적어도 하나의 어레이로서, 상기 메모리 셀들 각각은 상기 디코딩된 행 어드레스 신호들 및 상기 디코딩된 열 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독되는 데이터 비트를 저장하도록 동작가능한, 상기 적어도 하나의 어레이;
    적어도 하나의 어레이에서 메모리 셀들의 각각의 열들에 제공된 다수의 감지 증폭기들로서, 상기 감지 증폭기들 각각은:
    상보적 제 1 및 제 2 출력 단자들과 상보적 제 1 및 제 2 입력 단자들을 가진 제 1 감지 증폭기 섹션으로서, 상기 제 1 입력 단자는 상기 제 2 출력 단자에 결합되고, 상기 제 2 입력 단자는 상기 제 1 출력 단자에 결합되는, 상기 제 1 감지 증폭기 섹션,
    상보적 제 1 및 제 2 출력 단자들과 상보적 제 1 및 제 2 입력 단자들을 갖는 제 2 감지 증폭기 섹션으로서, 상기 제 1 입력 단자는 상기 제 1 감지 증폭기 섹션의 제 2 출력 단자에 결합되고, 상기 제 2 입력 단자는 상기 제 1 감지 증폭기 섹션의 제 1 출력 단자에 결합되는, 상기 제 2 감지 증폭기 섹션, 및
    상기 제 1 감지 증폭기 섹션의 제 1 출력 단자를 상기 제 2 감지 증폭기 섹션의 제 1 출력 단자에 결합하고, 상기 제 1 감지 증폭기 섹션의 제 2 출력 단자를 상기 제 2 감지 증폭기 섹션의 제 2 출력 단자에 결합하도록 구성된 결합 회로를 포함하는, 상기 다수의 감지 증폭기들;
    상기 감지 증폭기들과 상기 메모리 장치의 외부 데이터 단자들 사이의 데이터 비트들에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로; 및
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가된 다수의 명령 신호들을 디코딩하도록 동작가능하고, 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작가능한 명령 디코더를 포함하는, 컴퓨터 시스템.
  53. 제 52 항에 있어서, 상기 결합 회로는:
    상기 제 1 감지 증폭기 섹션의 제 1 출력 단자를 상기 제 2 감지 증폭기 섹션의 제 1 출력 단자에 결합하고, 제어 단자를 가진 제 1 스위치; 및
    상기 제 1 감지 증폭기 섹션의 제 2 출력 단자를 상기 제 2 감지 증폭기의 제 2 출력 단자에 결합하고, 제어 단자를 가진 제 2 스위치를 포함하는, 컴퓨터 시스템.
  54. 제 53 항에 있어서, 상기 제 1 및 제 2 스위치들은 각각의 FET 트랜지스터들을 포함하는, 컴퓨터 시스템.
  55. 제 52 항에 있어서, 제 1 전력 공급 전압이 상기 제 1 감지 증폭기 섹션에 결합되는 제 1 스위치, 제 2 전력 공급 전압이 상기 제 1 감지 증폭기 섹션에 결합되는 제 2 스위치, 제 3 전력 공급 전압이 상기 제 2 감지 증폭기 섹션에 결합되는 제 3 스위치, 및 제 4 전력 공급 전압이 상기 제 2 감지 증폭기 섹션에 결합되는 제 4 스위치를 더 포함하는, 컴퓨터 시스템.
  56. 제 55 항에 있어서, 상기 제 1, 제 2 , 제 3 및 제 4 스위치들은 각각의 FET 트랜지스터들을 포함하는, 컴퓨터 시스템.
  57. 제 55 항에 있어서, 상기 제 1 전력 공급 전압은 상기 제 3 전력 공급 전압과 동일하고, 상기 제 2 전력 공급 전압은 상기 제 4 전력 공급 전압과 다른, 컴퓨터 시스템.
  58. 제 57 항에 있어서, 상기 제 1 및 제 3 전력 공급 전압들은 양이고, 상기 제 2 전력 공급 전압은 음이고, 상기 제 4 전력 공급 전압은 영 볼트인, 컴퓨터 시스템.
  59. 제 52 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  60. 제 59 항에 있어서, 상기 동적 랜덤 액세스 메모리 장치는 동기식 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  61. 한 쌍의 상보적 디지트 라인들 사이에서 차동 전압을 감지하는 방법에 있어서,
    한 쌍의 상보적 입력들 및 한 쌍의 상보적 출력들을 가진 제 1 감지 증폭기를 제공하는 단계로서, 상기 제 1 감지 증폭기의 상보적 입력들 및 상보적 출력들은 서로 교차 결합되는, 상기 제 1 감지 증폭기 제공 단계;
    한 쌍의 상보적 입력들 및 한 쌍의 상보적 출력들을 가진 제 2 감지 증폭기를 제공하는 단계로서, 상기 제 2 감지 증폭기의 상보적 입력들은 상기 제 1 감지 증폭기의 대응하는 상보적 출력들에 결합되고, 상기 제 2 감지 증폭기의 상보적 출력들은 상기 상보적 디지트 라인들 각각에 결합되는, 상기 제 2 감지 증폭기 제공 단계;
    초기 감지 기간 동안 상기 제 1 감지 증폭기의 상보적 출력들을 상기 제 2 감지 증폭기의 대응하는 상보적 출력들에 결합하는 단계; 및
    초기 감지 기간후, 상기 제 2 감지 증폭기의 대응하는 상보적 출력들로부터 상기 제 1 감지 증폭기의 상보적 출력들을 분리하는 단계를 포함하는, 차동 전압 감지 방법.
  62. 제 61 항에 있어서,
    상기 초기 감지 기간 동안 및 그후 상기 제 1 감지 증폭기에 전력을 인가하는 단계; 및
    상기 초기 감지 기간후 상기 제 2 감지 증폭기에 전력을 인가하지만, 상기 초기 감지 기간 동안 상기 제 2 감지 증폭기를 전력이 인가되지 않은 채 남겨두는 단계를 더 포함하는, 차동 전압 감지 방법.
  63. 제 62 항에 있어서, 상기 제 1 감지 증폭기에 전력을 인가하는 단계는 상기 제 1 감지 증폭기에 양의 공급 전압 및 음의 공급 전압을 인가하는 단계를 포함하는, 차동 전압 감지 방법.
  64. 제 63 항에 있어서, 상기 제 2 감지 증폭기에 전력을 인가하는 단계는 상기 제 2 감지 증폭기에 양의 공급 전압 및 접지를 인가하는 단계를 포함하는, 차동 전압 감지 방법.
  65. 한 쌍의 상보적 디지트 라인들 사이에서 차동 전압을 감지하는 방법에 있어서,
    한 쌍의 상보적 입력들 및 한 쌍의 상보적 출력들을 가진 제 1 감지 증폭기를 제공하는 단계;
    상기 차동 전압을 상기 제 1 감지 증폭기의 상보적 입력들에 결합하는 단계;
    상기 제 1 감지 증폭기가 상기 차동 전압에 응답하는 단계;
    상기 상보적 디지트 라인들 각각에 결합된 한 쌍의 상보적 출력들을 갖는 제 2 감지 증폭기의 한 쌍의 상보적 입력들을 구동하기 위하여 상기 제 1 감지 증폭기를 사용하는 단계를 포함하는, 차동 전압 감지 방법.
  66. 제 65 항에 있어서, 상기 차동 전압을 상기 제 1 감지 증폭기의 상보적 입력들에 결합하는 단계는 상기 상보적 디지트 라인들을 상기 제 1 감지 증폭기의 상보적 입력들 각각에 결합하는 단계를 포함하는, 차동 전압 감지 방법.
  67. 제 66 항에 있어서, 상기 상보적 디지트 라인들을 상기 제 1 감지 증폭기의 상보적 입력들 각각에 결합하는 단계는:
    상기 제 1 감지 증폭기가 상기 차동 전압에 완전히 응답할 필요가 있는 시간 기간 보다 상당히 짧은 초기 감지 기간 동안 상기 제 1 감지 증폭기의 상보적 입력들에 상기 디지트 라인들을 결합하는 단계; 및
    상기 초기 감지 기간후 상기 제 1 감지 증폭기의 상보적 입력들로부터 상기 디지트 라인들을 분리하는 단계를 포함하는, 차동 전압 감지 방법.
  68. 제 65 항에 있어서, 상기 제 2 감지 증폭기의 한 쌍의 상보적 입력들을 구동하기 위하여 제 1 감지 증폭기를 사용하는 단계는 상기 제 2 감지 증폭기의 상보적 입력들 각각에 상기 제 1 감지 증폭기의 상보적 출력들을 결합하는 단계를 포함하는, 차동 전압 감지 방법.
  69. 메모리 셀로부터 데이터 비트를 판독하는 방법에 있어서,
    한 쌍의 상보적 입력들 및 한 쌍의 상보적 출력들을 가진 제 1 감지 증폭기를 제공하는 단계;
    한 쌍의 상보적 입력들 및 한 쌍의 상보적 출력들을 가진 제 2 감지 증폭기를 제공하는 단계로서, 상기 상보적 입력들은 상기 제 1 감지 증폭기의 대응하는 상보적 출력들에 결합되고, 상기 상보적 출력들은 각각의 상보적 디지트 라인들에 결합되는, 상기 제 2 감지 증폭기 제공 단계;
    상기 상보적 디지트 라인들 중 하나에 상기 메모리 셀을 결합하는 단계;
    상기 상보적 디지트 라인들 중 하나에 상기 메모리 셀을 결합한 후 초기 감지 기간 동안 상기 디지트 라인들 각각에 상기 제 1 감지 증폭기의 상보적 입력들을 결합하는 단계;
    상기 디지트 라인들로부터 상기 제 1 감지 증폭기를 분리하고, 상기 제 1 감지 증폭기가 상기 메모리 셀에 의해 상기 상보적 디지트 라인들 중 하나에 부여된 전압에 응답하도록 하기 위하여 상기 제 1 감지 증폭기에 전력을 인가하는 단계;
    상기 제 1 감지 증폭기에 전력을 인가한 후, 상기 제 2 감지 증폭기가 상기 메모리 셀에 저장된 전압에 대응하는 논리 레벨들로 상기 상보적 디지트 라인을 구동하도록 하기 위하여 상기 제 2 감지 증폭기에 전력을 인가하는 단계; 및
    각각의 입력/출력 라인들을 통하여 상기 디지트 라인들을 결합하는 단계를 포함하는, 데이터 비트 판독 방법.
  70. 제 69 항에 있어서, 상기 제 1 감지 증폭기에 전력을 인가하는 단계는 상기 제 1 감지 증폭기에 양의 공급 전압 및 음의 공급 전압을 인가하는 단계를 포함하는, 데이터 비트 판독 방법.
  71. 제 70 항에 있어서, 상기 제 2 감지 증폭기에 전력을 인가하는 단계는 상기 제 2 감지 증폭기에 양의 공급 전압 및 접지를 인가하는 단계를 포함하는, 데이터 비트 판독 방법.
  72. 제 69 항에 있어서, 초기 감지 기간 동안 상기 디지트 라인들 각각에 상기 제 1 감지 증폭기의 상보적 입력들을 결합하는 단계는 상기 상보적 디지트 라인들 중 하나에 상기 메모리 셀을 결합하기 전후 상기 디지트 라인들 각각에 상기 제 1 감지 증폭기의 상보적 입력들을 결합하는 단계를 포함하는, 데이터 비트 판독 방법.
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