JPH0352676B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 (1) 発明の分野 この発明は集積回路メモリアレイに関するもの
で、特に、メモリセルのそれぞれが１個のトラン
ジスタと容量性蓄積ユニツトとから構成されてい
るようなメモリアレイに関する。このような組合
わせを有するメモリセルは、「単一トランジスタ
セル」と呼ばれている。

(2) 先行技術の説明 「単一トランジスタセル」を用いた装置回路メ
モリとしては、多くの種類のものが先行技術とし
て存在する。「単一トランジスタセル」を用いる
と、集積回路チツプにおけるセルあたりのスペー
スが少なくて済むため、パツキング密度の高い集
積回路を得られるという利点を有している。とこ
ろが、「単一トランジスタセル」を用いた場合に
は、その中に蓄えられた電荷を再ストアすなわち
リフレツシユしなければならないという欠点があ
る。一方、電荷の再ストアを必要としないスタテ
イツクメモリでは、それぞれが２個またはそれ以
上のトランジスタを用いてラツチを形成したメモ
リセルとして構成することができる。しかしなが
ら、このスタテイツクメモリでは、セルあたりの
トランジスタの数が増加するに従つて、セルあた
りの面積が大きくなつてしまい、その結果セルパ
ツキング密度が減少してしまう。

一般的に、半導体チツプに形成された集積回路
の主な利点は、一度製造工程が開発されると、高
信頼度の回路が大量に製造でき、経済性が高くな
るということである。このため、回路設計におけ
るパツキング密度が増加するに従つて、得られる
回路の製造がより経済的となるのであつて、この
条件からすれば「単一トランジスタセル」の方が
経済性も高いものとなつている。

ところで、「単一トランジスタセル」という用
語は、「０」または「１」の２進ビツト情報をス
トアするためのメモリセルを意味するために用い
られているが、このようなセルではトランジスタ
や容量は１個だけ必要とされており、２個以上必
要としない。このため、上述したように、「単一
トランジスタセル」は、セルパツキング密度をよ
り高くする目的で集積回路メモリにおいて用いら
れてきたのである。ここで用いる集積回路素子は
パイボーラ素子であつてもよいが、この発明にお
いては、電界効果トランジスタを用いるMOS素
子であることが好ましい。周知のように、MOS
（金属−酸化物−半導体）素子は、二酸化シリコ
ンがゲートコンタクト金属およびサブストレート
シリコンチヤネルの間の誘電体絶縁物として働く
電界効果トランジスタである。また、電界効果ト
ランジスタ（FET）は、非導通ゲート端子に電
圧を与えることによつてソース端子およびドレイ
ン端子の間の電流を制御するソリツドステート素
子である。

「単一トランジスタセル」についての先行技術
は、たとえば、Christensenのアメリカ合衆国特
許第3588844号、Steinなどのアメリカ合衆国特許
第3774176号、およびMarkowitzのアメリカ合衆
国特許第3789371号で開示されている。

集積回路メモリに関する水準は、長い間、１個
の集積回路チツプに1024ビツトのセルを収納でき
るような状態であつた。ところが、現在の集積回
路技術の水準では、１個の集積回路チツプに4096
ビツトのセルを収納できる状態にある。しかしな
がら、集積回路チツプに収納されるビツトセルの
数をかなり増加させるためには、或る問題を克服
しなければならない。この発明を用いれば、１個
の集積回路チツプに16384ビツトセルまたはそれ
以上のセルを備える集積回路メモリを提供するこ
とができる。

メモリ回路のレイアウトを行なうにあたつて
は、アレイの中にあるそれぞれのセルと検出増幅
器との関係を考慮する必要がある。検出器の配置
の１つの形式としては、それぞれの検出増幅器を
アレイの中央に配置して、それぞれの検出増幅器
の両側の列に位置するメモリセルに対する検出増
幅を行わせるという方法がある。このようにする
と、差動的な動作が行なわれることになり、その
結果非常に小さな振幅を持つ信号を検出すること
ができる。これは、特に「単一トランジスタセ
ル」メモリにおいては有利である。しかしなが
ら、このようなアレイの中央での検出方法では、
容量が不平術となり、これに対する補償を行なわ
なければならない。アレイの中央で検出を行なう
方法以外に、検出増幅器をアレイの一方の端縁に
設置し、セルアクセシング回路をアレイの他方の
端縁に設けるという方法もある。

メモリセルから得られる信号はその振幅が小さ
いために、差動検出を行なうことが必要である
が、メモリアレイの中央に検出増幅器を物理的に
位置させることは、アレイのセルの数が多いとき
には非実用的となつてしまう。このため、大きな
メモリアレイの一方の端縁の位置に設けられ、か
つ差動検出および完全平衡動作をも行なうことが
できるような検出増幅器を備えることのできるメ
モリアレイが望まれることになる。

この発明は、このような状況に鑑みてなされた
もので、１個の集積回路チツプの上に設けること
ができるような、改良された密度の大きなメモリ
アレイを提供することを１つの目的としている。

この発明の他の目的は、アレイの設計をやり直
す必要なしにアレイの機能を増加できるような改
良されたメモリアレイを提供することである。

この発明のさらに他の目的は、差動検出および
平衡動作を行なうことができる検出増幅器を備え
ることのできる、改良されたメモリアレイを提供
することである。

発明の概要 上述した目的を達成するために、この発明で
は、単一トランジスタセルおよびそれに対して設
けられる差動検出増幅器のメモリアレイの構成を
対象としている。差動検出増幅器を収容するため
に、アレイは行と機能的な列を構成するように配
列されている。この機能的な列は１対の例からな
つており、奇数行に存在するセルは対とされた列
導体のうちの奇数列導体に接続されており、ま
た、偶数行に存在するセルは対とされた列導体の
うちの偶数列導体に接続されている。そして、差
動検出増幅器は、奇数列および偶数列のそれぞれ
の対ごとに設けられており、これらの列導体の対
はこの検出増幅器の端子において固有に平衡され
たものとなつている。シングルエンデイツドまた
はエツジエンデイツドとなつている入力／出力回
路ににおいて、列のそれぞれの対に対する直接ア
クセスが行なわれる。

検出増幅器のそれぞれは、ソースホロアによつ
てそれぞれの列に接続された交差結合ラツチと、
それぞれの列に結合されセルの「０」レベルを条
件的に再ストアするラツチ駆動書き戻しゲートか
らのリードとから構成されている。また、このメ
モリアレイは列導体をプリチヤージするためのプ
リチヤージ手段を含んでいる。

このように、この発明は行および列として配列
されたメモリセルのアレイを含み、かつ列母線
（バス）の対が設けられ、アレイの奇数行セルが
対の奇数列母線に結合されるとともに、偶数行セ
ルは対の偶数列母線に結合され、さらにプリチヤ
ージ手段を備え、列母線の対のそれぞれに設けら
れる検出増幅器の端子において固有に平衡された
システムを提供するようなメモリアレイとなつて
いる。

この発明の１つの特徴としては、アレイの中の
個々のセルが１個のトランジスタおよびそれに関
連する容量から成り立つているようなメモリアレ
イを対象としていることが挙げられる。

この発明のこのような目的、利点および特徴
を、以下、図面を参照しつつ説明することによつ
て明らかにしよう。

実施例の一般的説明 上述したように、この発明の目的のアレイの一
方の端縁に位置した検出増幅器によつて差動検出
を行なわせることができるような改良されたメモ
リアレイを提供することである。この目的で設計
された実施例であるメモリアレイの構成を第１図
に示す。第１図に示されているように、このアレ
イは複数個のメモリセルＣ１１，…，CNnから
構成されており、これらのメモリセルはｎ列およ
びＮ行のマトリツクス状に配列されている。それ
ぞれのセルは電界効果トランジスタ２１によつて
充電および放電されることのできるような容量２
２を備えている。セルのそれぞれのトランジスタ
２１は行選択ライン１７ａ，…，１７Ｎのうちの
１つに結合されている。すなわち、偶数番号の行
に存在するセルの中のトランジスタ２１は列選択
ラインの組１８ａ，…，１８ｎのうちのいずれか
１つに結合されており、一方、奇数番号の行に存
在するセルの中のトランジスタ２１は列選択ライ
ンの他の組１９ａ，…，１９ｎのうちの１つに接
続されている。このようにして、それぞれ対にさ
れた列ライン１８および１９のそれぞれは、ｎと
して同じ番号を有する参照番号で示されたメモリ
セルに接続されて、等しい容量および初期電位を
有する平衡されたラインのベアを与えている。ま
た、列ラインのそれぞれの対はそれぞれの差動検
出増幅器１３ａ，…１３ｎの端子に結合されてい
る。第１図の回路を完成するために、列ラインの
それぞれの対１８および１９はその反対側におい
て列入力／出力データ交換装置１６ａ，…，１６
ｎの１つに結合されており、さらにそれぞれの列
デコードユニツト１１ａ，…，１１ｎに結合され
ている。

第２図は、この実施例のメモリ配置の全体を図
解したものであり、上に述べたセルアレイ１０に
加えて、検出増幅器１３、列入力／出力１６を有
する列デコーダ１１、行デコーダ１２およびクロ
ツクユニツト１４を含んでいる。メモリアレイ１
０と外部との間のデータの交換は入力／出力ユニ
ツト１５によつて行なわれる。

これまでに述べたメモリアレイは数多くの利点
をもたらす。たとえば、検出増幅器および入力／
出力回路が自律的に機能することによつてほとん
ど完全に平衡した状態でレイアウトすることので
きる非常に敏感な検出増幅器を設計することがで
きる。また、この構成によつて達成されるセルの
縦横比においては、周辺回路を非常に効率的に設
計することができ、このようにしてチツプの全体
的な大きさを最小にすることができる。

このメモリアレイでは、差動検出増幅器を用い
ることができるだけでなく、個別に増幅する増幅
器をこのメモリアレイに用いることもできる。従
来の差動ラツチ型検出増幅器においては、低イン
ピーダンスレベルにおいて容量性不平衡が生じ、
また書込み回復時期が長い上に電力消費が大きい
という問題が存在していた。書込み回復時間がこ
のように長くなるのは、再ストア動作を行なうた
めに正方向クロツク信号が必要とされるときに、
比較的高いインピーダンスを有する負荷素子を介
して広がつて列母線を駆動しなければならないと
いうことに起因する。この発明ではそのような問
題が生じないばかりでなく、上に述べたような
「単一トランジスタ」を密にパツケージした配列
を効率的に設計することができる。

この発明の実施例で用いられる検出増幅器を一
般化した構成を第３図に示す。ここに示されてい
るように、この増幅器は交差結合ラツチ３１を含
んでいる。この交差結合ラツチ３１は偶数列母線
１８と奇数列母線１９との間にあり、これらの列
母線はそれぞれソースホロア３２および３３によ
つてラツチ３１に結合されている。特定の列に存
在する種々のメモリセルを再ストアするときに
は、偶数列母線１８を書き戻しゲート３４によつ
て駆動し、奇数列母線１９を書き戻しゲート３５
によつて駆動する。クロツク信号はインバータ３
６を介してラツチ３１に与えられる。

列母線１８および１９の双方は最初にプリチヤ
ージされて平衡されている。もし「０」が特定の
セルにストアされているならば、（上で論じたよ
うに偶数また奇数行選択ラインを介して）選択さ
れる列母線は第３図のクロツクインバータ３６を
介して増幅器に与えられる正方向クロツク信号の
作用によつて、「０」Ｖに放電される。もし「１」
がアクセスされたセルにストアされているなら
ば、対応する列母線は充電されたままとなるであ
ろう。このようにして、セルにストアされている
情報はクロツク信号の立上がりのそれぞれでリフ
レツシユされる。

検出増幅器はストアされた「１」に何の影響も
及ぼさない。このようなデータはセルを母線に接
続するだけで完全に再ストアされる（すなわち、
第１図において行１が選択されると、セルＣ１１
の中の容量２２の電圧が、容量２２が充電されて
いたか否かにかかわらず、母線１９ａの電圧と等
しくなる）。検出増幅器は、有限の容量比がある
ために生じる小さな電位差の極性を識別し、母線
１８または１９のうち、電位がより低いとみなさ
れたものを「０」に放電する働きをするだけであ
る。

先行技術の、特に「低インピーダンス」ラツチ
においては、双方の母線１８および１９は最初に
検出クロツク作用でレベルがかなり減じられてい
るため、２つの母線のうち電位の高い方を条件的
に充電しなければならない。この結果、電力／速
度のトレードオフが生じてしまうが（すなわち、
再充電を速くし、書込み回復時間を短くするため
には、余分の電力を消費しなければならない。）、
このようなことはこの発明では生じない。また、
アレイの端縁に検出器を配置すると、書込みを行
なうときにそれぞれアドレスされたセルに対して
直接にアクセスを行なうことが可能となるが、端
縁でアクセスし、中央で検出するアレイを用いる
先行技術では、端縁に存在するアクセス回路に直
接に接続されていないアレイの半分に属するセル
（すなわち、検出増幅器を介してアクセス回路に
接続されているセル）にデータを与えるときに
は、検出増幅器でこのデータを反転して再伝送す
る必要がある。

実施例の詳細な説明 この発明の実施例の詳細を第４図に示す。第４
図に示すように、列入力／出力ユニツト１６が１
対の列母線１８および１９によつて検出増幅器１
３、２個のメモリセルＣ１およびＣ２ならびにダ
ミーセルＤ１およびＤ２に結合されている。ダミ
ーセルＤ１およびＤ２は、メモリへのアクセスの
際に、それらが結合された例母線のうちの１つが
駆動されたとき、列母線に負荷平衡を維持するこ
とを目的として設けられている。それぞれのメモ
リアクセスサイクルの間では、奇数列母線と偶数
列母線の双方ではなくその一方のみが用いられる
ことに注意されたい。

偶数蓄熱セルＣ１および奇数蓄熱セルＣ２は第
１図に関して述べたそれぞれの奇数および偶数蓄
熱セルと同じものである。蓄熱セルＣ１はコンデ
ンサ２２１を含んでおり、このコンデンサ２２１
は偶数行選択ライン１７１の信号によつて駆動さ
れる電界効果トランジスタ２１１を通して偶数列
母線１８から充電または放電される。同様に、奇
数蓄熱セルＣ２はコンデンサ２２２を含んでお
り、このコンデンサ２２２は奇数行選択ライン１
７２の信号によつて駆動される電界効果トランジ
スタ２１２を通して奇数列母線１９から充電また
は放電される。第４図の２個の蓄熱セルと第１図
の対応する蓄熱セルと差は、コンデンサ２２１お
よび２２２の共通側が接地されておらず、定電圧
源Vddに接続されているということである。

第４図に示すように、１対のダミーセルＤ１お
よびＤ２は奇数および偶数列母線の対ごとに、す
なわちメモリセルの列ごとに設けられている。ダ
ミーセルＤ１はコンデンサ２２４を含んでおり、
このコンデンサ２２４は電界効果トランジスタ２
１４を介して奇数列母線１９に結合されており、
偶数ダミー選択ライン１７３によつて順に駆動さ
れる。

ダミーセルＤ２はコンデンサ２２３を含んでお
り、このコンデンサ２２３は奇数ダミー選択ライ
ン１７４からの信号によつて駆動される電界効果
トランジスタ２１３を介して偶数列母線１８に結
合されている。容量２２３および２２４は、その
共通側が定電圧源Vddに接続されており、それぞ
れは対応する蓄熱セルＣ１およびＣ２の個々のコ
ンデンサ２２１および２２２の容量の２分の１の
容量を有している。

上記の説明から、偶数蓄熱セルＣ１が偶数行選
択ライン１７１の信号によつて偶数列母線１８に
充電または放電されると同時に、ダミーセルＤ１
が偶数ダミーライン１７３によつて奇数列母線１
９に充電または放電され、逆に奇数蓄積セルＣ２
が奇数列母線１９に充電または放電されると同時
に、ダミーセルＤ２が奇数ダミーライン１７４に
よつて奇数列母線１８に充電または放電されるこ
とがわかる。また、ダミーセルは基準設定器とし
て働いており、このようにして差動検出増幅器１
３に対して平衡された対の奇数および偶数列母線
を与えている。ダミーセルＤ１およびＤ２はそれ
ぞれ電界効果トランジスタ２１５および２１６に
与えられるリセツト信号によつて各サイクルごと
にリセツトされる。

検出増幅器１３の詳細は第４図に示されてお
り、この検出増幅器１３は電界効果トランジスタ
１３１および１３２からなる交差結合ラツチを含
んでいる。ラツチに与えられる入力信号はそれぞ
れ負荷電界効果トランジスタ１３４または１３３
を経由して偶数列母線１８または奇数列母線１９
のいずれかから受取られ、前記トランジスタ１３
３，１３４はソースホロアとして働く。このよう
なカスケード結合を用いることによつて、増幅器
の利得を高くすることができる。ラツチからの出
力信号は書き戻しトランジスタ１３６または書き
戻しトランジスタ１３５のいずれかによつて増幅
され、それぞれ偶数列母線１８または奇数列母線
１９を駆動する。上に示すように、この書き戻し
は個々の蓄熱セルを再ストアする働きをする。

ラツチはリセツトトランジスタ１３８によつて
最初にプリチヤージされており、トランジスタ１
３７を介して与えられる正方向クロツク信号SE
によつて駆動される。これらのすべてのトランジ
スタは電界効果トランジスタである。同様に、偶
数列母線１８および奇数列母線１９がそれぞれト
ランジスタ１４０および１３９によつてプリチヤ
ージされる。従来の増幅器では、電界効果トラン
ジスタ１３４および１３３は再蓄熱クロツク信号
によつてゲートされ、列母線１８および１９はそ
れぞれ接続点A′およびB′に接続されている。し
かしながら、この実施例の検出増幅器では、トラ
ンジスタ１３３および１３４のゲートがそれぞれ
の検出ラインすなわち列母線に結合されている。

第４図の増幅器の修正例を第５図に示す。この
修正例では、リセツト信号は電界効果トランジス
タ１４１にも与えられており、このため偶数列母
線１８および奇数列母線１９の初期電位が等しく
なる。トランジスタ１４２は書込みを容易にする
ために設けられている。この回路は第４図の偶数
列母線１８と回路接続点A′に加えられる類似の
リセツト信号に関して対称になるように完成され
るべきであるということが理解されよう。これに
よつて、設置されたメモリアレイに適応する高イ
ンピーダンス再生増幅器を提供することになる。
上に示したように、それぞれの回路接続点A′お
よびB′は検出ラインすなわち列母線から遮断さ
れており、これらは低い容量のラインとなつてい
る。このようにして、ストアされているデータの
極性の判定を非常に迅速に行なうことができる。

このような形態に回路を設計することによつ
て、列母線の容量は低くなり、列母線の容量に対
する個々のセル蓄熱容量の比率が大きくなつてい
る。この比率はセルの蓄熱容量を大きくするよう
に製造方法を選ぶことによつてさらに大きくする
ことができる。この発明のメモリアレイの製造方
法はこの発明の範囲外のことであつて、ここで詳
細に論ずることは省略する。MOS製造方法に関
する一般的な文献としては、たとえばVan
Nostrand Reinhold Company（1972）のMOS
Integrated Circuitsに記載されている。しかしな
がら、個々のメモリセルのコンデンサの製造につ
いては、以下に説明しておこう。

金属−酸化物−半導体（MOS）素子は、より
一般的なクラスである金属−絶縁物−半導体
（MIS）構造のサブクラスとして考えることがで
きる。一般的に、MIS回路の設計においては、素
子の利得および負荷容量は程度の差はあるものの
高パツキング密度を得るために課せられる物理的
制限によつて決まつてくる。MIS回路の性能特性
は、もし回路の全負荷容量を小さくすることがで
きれば改善を加えることができる。パツキング密
度をより高くするためには、個々のセルの大きさ
をできる限り小さくすることが望ましいが、そこ
には最小のセルの大きさに対する或る制限があ
り、それ以下ではセルに容量性負荷を与えると、
電圧の触れが検出不可能な点にまで少なくなつて
しまう。セルからの信号電圧は蓄熱容量と接合容
量との和に対するセル蓄熱容量の比率に比例す
る。接合容量はGosneyなどのアメリカ合衆国特
許第3825119号において述べられているように、
減少させることができる。MISセルの蓄熱容量を
改善するような製造方法もまた可能である。製造
方法を選択することによつて蓄熱容量を改善し、
この発明による配置によつて負荷容量を減少する
ことによつて、極めて高いセルパツキング密度を
有する集積回路メモリを開発することができる。

まとめ 上に開示したように、単一トランジスタセルの
メモリアレイ構成において、アレイの一方の端縁
に差動検出増幅器が設けられ、検出増幅器のそれ
ぞれはアレイの奇数および偶数列母線の対に対し
て設けられている。このアレイは行および機能的
な列として配列され、この機能的な列は列の対か
らなり、そして奇数行のセルは対の奇数列に接続
され、偶数行のセルは対の偶数列に接続されてい
る。また、このメモリアレイは列導体をプリチヤ
ージするプリチヤージ手段を含んでいる。

それぞれの検出増幅器は、ソースホロアと列母
線のそれぞれに結合されたラツチ駆動書き戻しゲ
ートからのリードとによつて１対の列母線の間に
接続された交差結合ラツチの形をしており、それ
によつてアクセスされたセルを再ストアする。

このような方法によつてセルを配置することに
よつて、不平衡信号交差結合で生ずるような不要
な差を結合し、高インピーダンス再生増幅器の端
子に対して忠実にデータを反映した差動信号を与
えることができる。増幅器の接続点は検出ライン
すなわち列母線から遮断されているため、非常に
低い容量を有するラインとなつている。このよう
にして、デジタル信号の存在に関する決定が極め
て迅速に行なわれる。また、プリチヤージ手段に
よつて列母線をプリチヤージすることによつて、
検出・増幅を極めて高速に行なうことができる。

この発明の実施例を開示したが、特許請求の範
囲に記載された発明の精神およびその範囲から逸
脱することなく変形および修正が可能であるとい
うことは当業者にとつて明らかであろう。

【図面の簡単な説明】

第１図はこの発明の実施例であるメモリアレイ
の構成を概略的に示す図である。第２図はこの発
明の実施例であるメモリアレイシステムのブロツ
ク図である。第３図はこの発明の実施例に用いら
れる検出増幅器のブロツク図である。第４図はこ
の発明の実施例で用いられる検出増幅器およびそ
れのメモリアレイへの接続を示す図解図である。
第５図は第４図に示した検出増幅器の修正例を示
す図である。 図において、１０はセルアレイ、Ｃ１１，…，
CNnはメモリセル、１１は列デコードユニツト、
１３，１３ａ，…，１３ｎは差動検出増幅器、１
４はクロツクユニツト、１５は入力／出力ユニツ
ト、１６は列入力／出力回路、１７ａ，…，１７
Ｎは行選択ライン、１８は偶数列母線、１８ａ，
…，１８ｎは偶数列選択ライン、１９は奇数列母
線、１９ａ，…，１９ｎは奇数列選択ライン、３
１は交差結合ラツチ、３２および３３はソースホ
ロア、３４および３５は書き戻しゲート、３６は
クロツクインバータをそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 互いに平行にかつ互いに隣接して配列される
   複数の対の列ラインと、 各々が前記対の平行でかつ隣接する列ラインと
   交差する複数の行ラインと、 行および列に配列される複数個のメモリセルか
   らなるアレイとを備え、各々のセルはそれぞれの
   列ラインと行ラインへ、その交差点で接続され、 各々がそれぞれの平行な列ライン対に結合され
   る複数の検出増幅器をさらに備え、各検出増幅器
   は１対の回路接続点を有する交差結合ラツチを含
   み、各接続点は前記列ライン対のそれぞれの列ラ
   インへ接続され、前記ラツチは前記回路接続点間
   の電圧差を検出するための１対のトランジスタを
   含み、 一対の負荷トランジスタをさらに備え、ハイ・
   オン電圧を有する回路接続点へ接続されるトラン
   ジスタがオンにされかつロー・オン電圧を有する
   回路接続点へ接続されるトランジスタがオフにさ
   れるように、前記負荷トランジスタの各々が前記
   検出増幅器の回路接続点を電源電圧へ接続するラ
   ンダムアクセス半導体メモリ装置。 ２ 互いに平行にかつ互いに隣接関係に配列され
   る複数の対の列ラインと、 前記列ラインと交差する複数個の行ラインと、 行および列に配列される複数個のメモリセルか
   らなるアレイとを備え、前記アレイの奇数行のセ
   ルはそれぞれ奇数行ラインと奇数列ラインとの間
   に結合され、かつ前記アレイの偶数行のセルはそ
   れぞれ偶数行ラインと偶数列ラインとの間に結合
   され、 それぞれ前記列ライン対に結合される複数個の
   検出増幅器をさらに備え、前記各検出増幅器は一
   対の回路接続点を有する交差結合ラツチを含み、
   前記ラツチは前記回路接続点間の電圧差を検出す
   るため一対のトランジスタから形成され、 前記列ラインの一方と前記回路接続点の一方と
   の間に各々結合され前記列ラインの一方または他
   方から対応の回路接続点へ入力信号を供給するた
   めの一対のソースフオロアと、 前記列ラインの一方と前記回路接続点の一方と
   の間に各々結合されて、前記入力信号が受けられ
   る列ラインを再ストアするための１対の書き戻し
   ゲートとをさらに備えた、ランダムアクセス半導
   体メモリ装置。 ３ １対の列ラインと、 １対の回路接続点を有する交差結合ラツチとを
   備え、前記ラツチは検出期間の間前記接続点間の
   電圧差を検出するため１対のトランジスタから形
   成され、 列ラインの一方と前記接続点の一方との間に
   各々結合されて、前記列ラインの一方または他方
   から対応の回路接続点へ入力信号を供給するため
   の１対のソースフオロアと、 列ラインの一方と前記回路接続点の一方との間
   に各々結合されて前記入力信号が受けられる列ラ
   インを再ストアするための１対の書き戻しゲート
   とを備えた、半導体メモリ装置。 ４ 互いに平行にかつ互いに隣接関係に配列され
   る複数の対の列ラインと、 前記列ラインと交差する複数の行選択ライン
   と、 行および列に配列されている複数個の単一トラ
   ンジスタメモリセルのアレイとを備え、前記アレ
   イの奇数行のセルはそれぞれ奇数行選択ラインと
   奇数列ラインとの間に結合され、かつ前記アレイ
   の偶数行セルはそれぞれ偶数行選択ラインと偶数
   列ラインとの間に結合され、 前記行選択ラインと平行に配列される１対の奇
   数および偶数ダミー選択ラインと、複数個の対の
   奇数および偶数ダミーセルとをさらに備え、各ダ
   ミーセルはコンデンサに直列に接続されるトラン
   ジスタから形成され、前記奇数ダミーセルのトラ
   ンジスタは前記奇数ダミー選択ラインと奇数列ラ
   インとの間に結合されかつ前記偶数ダミーセルの
   トランジスタは前記偶数ダミー選択ラインと偶数
   列ラインとの間に結合され、 前記ダミーセルのコンデンサに結合され、プリ
   チヤージ期間の間前記ダミーセルのコンデンサを
   リセツトするための手段と、 前記各列に結合され前記プリチヤージ期間の間
   前記列ラインをプリチヤージするための手段と、 列ライン対にそれぞれ結合されて、前記各列ラ
   イン対間の電圧差を検出するための複数個の検出
   増幅器とをさらに備えた、半導体メモリ装置。 ５ 前記リセツト手段は複数個のトランジスタを
   含み、かつダミーセルの前記コンデンサは前記ト
   ランジスタを通じてリセツトされる、特許請求の
   範囲第４記載の半導体メモリ装置。