TWI406294B - 記憶體及記憶裝置 - Google Patents

Description

記憶體及記憶裝置

本發明係有關於一種記憶胞的排列結構，特別是有關於一種記憶裝置的記憶胞的排列結構。

第1圖為習知記憶胞的排列示意圖。如圖所示，當字元線WL被致能時，記憶胞C₀ ~C₃ 內的電晶體均被導通，因此，位元線BL₀ ~BL₃ 便可輸出相對應的位準。在第1圖中，當記憶胞C₀ ~C₃ 內的電晶體均被導通時，除了位元線BL₁ 是輸出高位準以外，其餘位元線(如BL₀ 、BL₂ 、BL₃ )均輸出低位準。

然而，位元線BL₁ 與相鄰的位元線(如BL₀ 及BL₂ )之間具有耦合電容。因此，位元線BL₁ 可能會因耦合電容的影響，因而輸出不正確的位準(如低位準)。為了解決此問題，習知的解決方式係將上拉(pull up)負載耦接於位元線，但將造成成本的增加。另外，額外加入的上拉負載將形成多餘的電流路徑(current path)，因而增加功率損耗。

本發明提供一種記憶裝置，包括一記憶體以及一讀取電路。讀取電路耦接記憶體，用以讀取記憶體所儲存的資料。記憶體包括，複數字元線、一第一、第二及第三位元線以及複數記憶胞。字元線依序平行排列。第一、第二及第三位元線垂直字元線，並依序平行排列。每一記憶胞對應一字元線以及一位元線。每一對應到第一位元線的記憶胞所對應的字元線不同於對應到第二位元線的記憶胞所對應的字元線。

本發明更提供一種記憶體，包括複數字元線、一第一、第二及第三位元線以及複數記憶胞。字元線依序平行排列。第一、第二及第三位元線垂直字元線，並依序平行排列。每一記憶胞對應一字元線以及一位元線。每一對應到第一位元線的記憶胞所對應的字元線不同於對應到第二位元線的記憶胞所對應的字元線。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

第2圖為本發明之記憶裝置之示意圖。如圖所示，記憶裝置200包括，記憶體210以及讀取電路230。記憶體210具有許多記憶胞(未顯示在第2圖)。讀取電路230用以讀取記憶體210內的記憶胞所儲存的資料。在一可能實施例中，記憶體210係為一唯讀記憶體(Read-only memory；ROM)。

讀取電路230包括，切換單元231以及感測單元233。切換單元231耦接於記憶體210與感測單元233之間，用以選擇地輸出記憶體210內的記憶胞所儲存的資料予感測單元233。在本實施例中，切換單元231具有開關SW₀ ~SW_n 。開關SW₀ ~SW_n 分別耦接記憶體210內的相對應位元線。因此，開關SW₀ ~SW_n 的數量對應記憶體210的位元線(bit line)的數量。

當開關SW₀ ~SW_n 之任一者導通時，便可將所對應的位元線的位準傳送至感測單元233。開關SW₀ ~SW_n 的導通與否可由一控制器(未顯示)所控制。由於本領域之技術人員可利用許多方式實現該控制器，故不再說明。另外，在同一時間，僅有一開關被導通，其餘開關均不導通。

感測單元231判斷記憶體210內的記憶胞所儲存的資料。在本實施例中，感測單元231係為比較器CMP，用以判斷位元線的位準。如圖所示，比較器CMP的正相輸入端接收開關單元231的輸出信號，其反相輸入端接收參考信號Vref。比較器CMP比較開關單元231的輸出信號與參考信號Vref，並根據比較結果，得知位元線的位準。

第3圖為本發明之記憶體210之一可能實施例。如圖所示，記憶體210包括，字元線(word line)WL₀ ~WL_m 、位元線(bit line)BL₀ ~BL_n 以及複數記憶胞。字元線WL₀ ~WL_m 依序平行排列。位元線BL₀ ~BL_n 垂直字元線WL₀ ~WL_m ，並依序平行排列。在本實施例中，字元線WL₀ ~WL_m 係往水平方向延伸。

每一記憶胞對應一字元線以及一位元線。舉例而言，記憶胞C₀₀ 對應字元線WL₀ 以及位元線BL₀ ；記憶胞C₁₁ 對應字元線WL₁ 以及位元線BL₁ 。在本實施例中，每一對應到第一位元線的記憶胞所對應的字元線不同於對應到第二位元線的記憶胞所對應的字元線，其中第一及第二位元線彼此相鄰排列。

以位元線BL₀ ~BL₂ 為例，如圖所示，位元線BL₀ ~BL₂ 依序排列。對應到位元線BL₀ 的記憶胞(如C₀₀ 與C₂₀ )所對應的字元線(如WL₀ 與WL₂ )係不同於對應到位元線BL₁ 的記憶胞(如C₁₁ 與C₃₁ )所對應的字元線(如WL₁ 與WL₃ )，其中位元線BL₀ 相鄰BL₁ 。

同樣地，對應到位元線BL₁ 的記憶胞(如C₁₁ 與C₃₁ )所對應的字元線(如WL₁ 與WL₃ )係不同於對應到位元線BL₂ 的記憶胞(如C₀₂ 與C₂₂ )所對應的字元線(如WL₀ 與WL₂ )，其中位元線BL₁ 相鄰BL₂ 。

由於相鄰的位元線的記憶胞所對應的字元線不同，故可避免位元線所輸出的位準受到耦合電容的影響。舉例而言，當字元線WL₀ 被致能，並且字元線WL₁ 被禁能時，由於位元線BL₁ 及BL₃ 並未輸出位準，故位元線BL₀ 及BL₂ 所輸出的位準便不會受到相鄰的位元線(如BL₁ 及BL₃ )所影響。

同樣地，當字元線WL₀ 被禁能，並且字元線WL₁ 被致能時，由於位元線BL₀ 及BL₂ 並未輸出位準，故位元線BL₁ 及BL₃ 所輸出的位準便不會受相鄰的位元線(如BL₀ 及BL₂ )所影響。

因此，藉由交錯排列的記憶胞，便可避免位元線具有抗雜訊(因耦合電容所引起)的功能。再者，由於不需額外設置上拉負載，故可避免增加記憶體210的功率損耗，進而使記憶體210具有省電的功能。

在其它實施例中，可利用一列控制器(未顯示)致能或禁能字元線WL₀ ~WL_m 。在同一時間，僅有單一字元線被致能，其餘字元線均為禁能狀態。由於本領域之技術人員可利用許多方式實現列控制器，故不再說明。

在本實施例中，對應到某一位元線的記憶胞所對應的字元線可能相同於對應到另一位元線的記憶胞所對應的字元線，其中這兩位元線並不相鄰。以第3圖所示之位元線BL₀ ~BL₃ 為例。如圖所示，位元線BL₀ ~BL₃ 依序排列。位元線BL₀ 並未相鄰位元線BL₂ 。同樣地，位元線BL₁ 亦未相鄰位元線BL₃ 。

對應到位元線BL₀ 的記憶胞(如C₀₀ 與C₂₀ )所對應的字元線(如WL₀ 與WL₂ )係相同於對應到位元線BL₂ 的記憶胞(如C₀₂ 與C₂₂ )所對應的字元線(如WL₀ 與WL₂ )。同樣地，對應到位元線BL₁ 的記憶胞(如C₁₁ 與C₃₁ )所對應的字元線(如WL₁ 與WL₃ )係相同於對應到位元線BL₃ 的記憶胞(如C₁₃ 與C₃₃ )所對應的字元線(如WL₁ 與WL₂ )。

在本實施例中，記憶體210的複數記憶胞均係由電晶體所構成。以記憶胞C₀₀ 為例，其係由電晶體T₀₀ 所構成。電晶體T₀₀ 具有一控制端、一第一電極以及一第二電極。電晶體T₀₀ 的控制端耦接相對應的字元線(如WL₀ )，其第一電極接收一低位準(如接地位準V_SS )。

由於電晶體T₀₀ 的第二電極電性連接位元線BL₀ ，因此，記憶胞C₀₀ 係儲存資料”0”。同樣地，由於記憶胞C₁₁ 的電晶體T₁₁ 的第二電極並未電性連接位元線BL₁ ，因此，記憶胞C₁₁ 係儲存資料”1”。在本實施例中，所有記憶胞的電晶體均為N型電晶體。因此，N型電晶體的閘極作為電晶體T₀₀ 或T₁₁ 的控制端，其源極作為電晶體T₀₀ 或T₁₁ 的第一電極，其汲極作為電晶體T₀₀ 或T₁₁ 的第二電極。在其它實施例中，可利用P型電晶體取代N型電晶體。

由於交錯排列記憶體內的記憶胞，故可避免相鄰的位元線受到雜訊干擾(因耦合電容所引起)。再者，也不需額外設置上拉負載。因此，可減少元件成本，亦不會增加記憶體的功率損耗。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200．．．記憶裝置

210．．．記憶體

230．．．讀取電路

231．．．切換單元

233．．．感測單元

SW₀ ~SW_n ．．．開關

CMP．．．比較器

BL₀ ~BL_n ．．．位元線

WL、WL₀ ~WL_m ．．．字元線

T₀₀ 、T₁₁ ．．．電晶體

C₀ ~C₃ 、C₀₀ 、C₀₂ 、C₁₁ 、C₁₃ 、C₂₀ 、C₂₂ 、C₃₁ 、C₃₃ ．．．記憶胞

第1圖為習知記憶胞的排列示意圖。

第2圖為本發明之記憶裝置之示意圖。

第3圖為本發明之記憶體之一可能實施例。

210．．．記憶體

BL₀ ~BL_n ．．．位元線

WL₀ ~WL_m ．．．字元線

T₀₀ 、T₁₁ ．．．電晶體

C₀ ~C₃ 、C₀₀ 、C₀₂ 、C₁₁ 、C₁₃ 、C₂₀ 、C₂₂ 、C₃₁ 、C₃₃ ．．．記憶胞

Claims (11)

1. 一種記憶裝置，包括：一記憶體，包括：複數字元線，依序平行排列；一第一、第二及第三位元線，垂直該等字元線，並依序平行排列；複數記憶胞，每一記憶胞對應一字元線以及一位元線，其中每一對應到該第一位元線的記憶胞所對應的字元線不同於對應到該第二位元線的記憶胞所對應的字元線；以及一讀取電路，耦接該記憶體，用以讀取該記憶體所儲存的資料；其中每一記憶胞係由一電晶體所構成，該等記憶胞中之一第一記憶胞對應該第一位元線，並由一第一電晶體所構成，該第一電晶體具有一控制端、一第一電極以及一第二電極，該控制端耦接一相對應的字元線，該第一電極接收一接地位準，當該第二電極未電性連接該第一位元線時，表示該第一記憶胞儲存資料1。
2. 如申請專利範圍第1項所述之記憶裝置，其中每一對應到該第一位元線的記憶胞所對應的字元線相同於對應到該第三位元線的記憶胞所對應的字元線。
3. 如申請專利範圍第1項所述之記憶裝置，其中當該第二電極電性連接該第一位元線時，表示該第一記憶胞儲存資料0。
4. 如申請專利範圍第1項所述之記憶裝置，其中該第一 電晶體係為一N型電晶體，該N型電晶體之閘極作為該控制端，其源極作為該第一電極，其汲極作為該第二電極。
5. 如申請專利範圍第1項所述之記憶裝置，其中該讀取電路包括：一感測單元，用以判斷該等記憶胞所儲存的資料；以及一切換單元，耦接於該等位元線與該感測單元之間，用以選擇地輸出該等記憶胞所儲存的資料。
6. 如申請專利範圍第5項所述之記憶裝置，其中該感測單元具有一比較器，該比較器具有一正相輸入端、一反相輸入端以及一輸出端，該反相輸入端接收一參考信號。
7. 如申請專利範圍第6項所述之記憶裝置，其中該切換單元至少包括：一第一開關，耦接於該正相輸入端與該第一位元線之間；以及一第二開關，耦接於該正相輸入端與該第二位元線之間。
8. 一種記憶體，包括：複數字元線，依序平行排列；一第一、第二及第三位元線，垂直該等字元線，並依序平行排列；複數記憶胞，每一記憶胞對應一字元線以及一位元線，其中每一對應到該第一位元線的記憶胞所對應的字元線不同於對應到該第二位元線的記憶胞所對應的字元線，其中每一記憶胞係由一電晶體所構成，該等記憶胞中之一 第一記憶胞對應該第一位元線，並由一第一電晶體所構成，該第一電晶體具有一控制端、一第一電極以及一第二電極，該控制端耦接一相對應的字元線，該第一電極接收一接地位準，當該第二電極未電性連接該第一位元線時，表示該第一記憶胞儲存資料1。
9. 如申請專利範圍第8項所述之記憶體，其中每一對應到該第一位元線的記憶胞所對應的字元線相同於對應到該第三位元線的記憶胞所對應的字元線。
10. 如申請專利範圍第8項所述之記憶體，其中當該第二電極電性連接該第一位元線時，表示該第一記憶胞儲存資料0。
11. 如申請專利範圍第8項所述之記憶體，其中該第一電晶體係為一N型電晶體，該N型電晶體之閘極作為該控制端，其源極作為該第一電極，其汲極作為該第二電極。