KR970063252A - 다층 메모리 셀 어레이를 갖는 반도체 메모리 장치 - Google Patents

다층 메모리 셀 어레이를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치는 적어도 3비트의 데이타를 각각이 저장하는 다수의 다층 메모리 셀을 갖는 다층 메모리 셀 어레이, 2비트의 데이타를 각각이 저장하느 다수의 정규 메모리 셀을 갖는 정규 메모리 셀 어레이, 입력 어드레스에 대응하여 상기 다층 메모리 셀 어레이의 워드 라인을 선택하는 제1X디코더, 상기 입력 어드레스에 대응하여 상기 정규 메모리 셀 어레이의 워드 라인을 선택하는 제2X디코더, 상호 다른 액티브 주기를 갖는 다수의 펄스 신호를 생성하는 펄스 생성 회로, 그 전압이 상기 다수의 펄스의 레벨에 응답하여 단계적으로 변하게 하는 제어 신호를 생성하는 전압 생성 회로, 상기 다층 메모리 셀 어레이의 선택된 워드라인에 상기 제어 신호를 공급하는 공급 수단, 상기 입력 어드레스에 응답하여 상기 정규 메모리 셀 어레이 또는 상기 다층 메모리 셀 어레이중 어느 하나의 비트 라인을 선택하는 선택 수단, 및 상기 선택된 비트 라인의 레벨을 증폭하고 그 결과를 출력하는 증폭 회로를 구비한다.

Description

다층 메모리 셀 어레이를 갖는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예를 도시하는 블럭도.

Claims (7)

  1. 반도체 메모리 장치에서, 적어도 3비트의 데이타를 각각이 저장하는 다수의 다층 메모리 셀을 갖는 다충 메모리 셀 어레이(a multilevel memory cell array), 2비트의 데이타를 각각이 저장하는 다수의 정규 메모리 셀을 갖는 정규 메모리 셀 어레이(a regular memory cell array), 입력 어드레스에 대응하여 상기 다층 메모리 셀 어레이의 워드 라인을 선택하는 제1X디코더, 상기 입력 어드레스에 대응하여 상기 정규 메모리 셀 어레이의 워드 라인을 선택하는 제2X디코더, 상호 다른 액티브 주기를 갖는 다수의 펄스 신호를 생성하는 펄스 생성회로, 상기 다수의 펄스에 응답하여 전압이 단계적으로 변하게 하는 제어 신호를 생성하는 전압 생성 회로, 상기 다층 메모리 셀 어레이의 선택된 워드 라인에 상기 제어 신호를 공급하는 공급수단, 상기 입력 어드레스에 응답하여 상기 정규 메모리 셀 어레이 또는 상기 다층 메모리 셀 어레이중 어느 하나의 비트 라인을 선택하는 선택 수단, 및 상기 선택된 비트 라인의 레벨을 증폭한 후 그 결과를 출력하는 증폭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 증폭 회로는 제1감지 증폭기, 상기 선택 수단의 출력단과 상기 제1감지 증폭기 사이에 설치된 제1스위치, 상기 다수의 펄스 신호의 각 부재가 공급되는 다수의 제2감지 증폭기, 및 상기 다수의 제2감지 증폭기의 출력을 수신하여 2비트 데이타로 변환하는 신호 변환 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 펄스 생성 회로는 메모리 회로 및 어드레스 정보에 응답하여 상기 메모리 회로의 데이타를 판독하고 상기 판독된 데이타를 상기 다수의 펄스로서 출력하는 출력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에서, 비트 라인, 상기 비트 라인에 평행하게 놓인 전원 공급 라인, 상기 비트 라인과 상기 전원 공급 라인 사이에 평행하게 정렬된 다수의 메모리 트랜지스터, 및 상기 다수의 메모리 트랜지스터의 게이트에 접속된 다수의 워드 라인을 구비하고, 상기 비트 라인과 상기 전원 공급 라인은 제1 및 제2영역을 한정하고, 상기 제1영역내에 정렬된 상기 다수의 메모리 트랜지스터는 정규 메모리 트랜지스터이고, 상기 제2영역내에 정렬된 상기 다수의 메모리 트랜지스터는 다층 메모리 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 비트 라인의 한 단에 형성된 선택 회로, 상기 선택 회로의 제1출력의 증폭하는 제1감지 증폭 회로, 및 상기 선택 회로의 제2출력을 증폭하는 제2감지 증폭 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 반도체 메모리 장치에서, 어느 한 소스 또는 드레인이 다층 셀의 어느 한 소스 또는 드레인에 접속된 제1트랜지스터, 어느 한 소스 또는 드레인이 상기 다충 셀의 다른 소스 또는 드레인에 접속된 제2트랜지스터, 어느 한 소스 또는 드레인이 정규 셀의 어느 한 소스 또는 드레인에 접속되고, 다른 소스 또는 드레인이 상기 제1트랜지스터의 다른 소스 또는 드레인에 접속된 제3트랜지스터, 어느 한 소스 또는 드레인이 상기 정규 셀의 다른 소스 또는 드레인에 접속되고, 다른 소스 또는 드레인이 상기 제2트랜지스터의 다른 소스 또는 드레인에접속된 제4트랜지스터, 상기 제2트랜지스터의 상기 다른 하나의 소스 또는 드레인에 접속된 일정한 전원 공급부, 및 상기 제1트랜지스터의 상기 다른 하나의 소스 또는 드레인에 접속된 디짓 라인을 구비하고, 상기 제1및 제2트랜지스터는 상기 디짓 라인에 대한 상기 다층 메모리 셀의 데이타를 판독할 때 활성화되어 전기 전도성으로 되며, 상기 제3 및 제4트랜지스터는 상기 디짓 라인에 대한 상기 정규 메모리 셀의 데이타를 판독할 때활성화되어 전기 전도성으로 되는 것을 특징으로 하는 반도체 장치.
  7. 반도체 메모리 장치에서, 게이팅 수단을 통해 디짓 라인에 접속된 다층 셀, 상기 다층 셀의 게이트 전압을 바꾸는 전압 변환 수단, 각각의 비교기가, 기준 전압이 공급되는 제1입력단과 상기 디짓 라인에 공통으로 접속된 제2입력단을 구비하며, 상기 제1 및 제2입력단의 전압 비교 결과를 출력하는 다수의 비교기, 및 상기 다수의비교기의 출력 결과를 수신하여 상기 출력 결과를 지정된 비트수의 대응하는 데이타로 변환하는 신호 변환기를기를 구비하고, 상기 다층 셀의 데이타를 판독하기 위해, 상기 게이팅 수단은 상기 디짓 라인을 상기 다층 셀의전기적으로 접속시키고, 상기 전압 변환 수단은 상기 게이트 전압을 순차적으로 바꾸며, 상기 다수의 비교기 는상기 게이트 전압이 바뀔 때마다 순차적으로 번갈아 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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