KR930001214A - 반도체 기억장치 - Google Patents

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KR930001214A
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유끼히데 스스끼
마사야 무라나까
히로미 마쯔우라
요시노부 나까고메
히또시 다나까
에이지 야마사끼
도시유끼 사꾸따
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초엘에스아이엔지니어링 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 64Mbit 다이나믹형 RAM의 1실시예를 도시한 기판 배치도,
제2도는 제1도의 다이나믹형 RAM에 포함되는 메모리 블럭의 1실시예를 도시한 배치도.

Claims (22)

  1. 직교해서 배치되는 여러개의 워드선 및 비트선을 포함하는 메모리 어레이, 워드선과 평행해서 배치되어 지정되는 비트수가 선택적으로 접속되는 제1의 공통 데이타선, 비트선과 평행해서 배치되어 지정되는 상기 제1의 공통 데이타선이 선택적으로 접속되는 제2의 공통 데이타선을 구비하는 반도체 기억 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 메모리 어레이는 워드선 및 비트선의 연장 방향에 있어서 각각 여러개의 메모리 매트로 분할되고, 또한 워드선의 연장 방향에 있는 여러개의 메모리 매트는 각각 워드선을 공유하는 것으로서, 상기 제1의 공유데이타선은 상기 메모리 매트마다 마련되고, 상기 제2의 공통데이타선은 비트선의 연장 방향에 있는 여러개의 메모리 매트에 공통으로 마련되는 반도체 기억 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1및 제2의 공통데이타선의 교점에는 소정의 스위치 제어 신호에 따라서 선택적으로 ON 상태로 되는 스위치 수단이 마련되는 반도체 기억 장치.
  4. 특허청구의 범위 3항에 있어서, 상기 스위치 수단의 각각은 병렬 형태로 되는 한쌍의 P채널 MOSFET 및 N채널 MOSFET로 되는 반도체 기억 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 반도체 기억 장치는 공유 센스 방식을 채택하는 다이나믹형 RAM이며, 비트선의 연장 방향에 있는 여러개의 상기 메모리 매트중의 인접하는 2개 각각 센스 앰프를 공유하는 것으로서, 워드선의 연장 방향에 있는 여러개의 상기 메모리 매트중의 인접하는 2개의 대응해서 마련되는 상기 제2의 공통 데이타선 및 스위치 수단은 각각 대응하는 2개의 메모리 매트의 경계선측에 배치되는 반도체 기억 장치
  6. 특허청구의 범위 제5항에 있어서, 상기 제1 및 제2의 공통 데이타선의 각각은 여러조의 공통 데이타선으로 되는 것으로서, 상기 반도체 기억 장치는 각각이 여러개의 상기 메모리 매트로 분할되는 여러개의 메모리 매트를 구비하는 반도체 기억 장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 반도체 기억 장치는 상기 제2의 공통 데이타선의 각각 또는 여러조에 대응해서 마련되어 워드선의 연장 방향에 정렬해서 배치되는 여러개의 메인 앰프를 구비하는 반도체 기억 장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 메인 앰프의 각각은 그 동작 전류가 비교적 큰 제1의 증폭 회로와 그 동작 전류가 비교적 작은 제2의 증폭 회로를 포함하는 반도체 기억 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1의 증폭 회로는 스태틱형 커런트 미러 앰프로 되며, 상기 제2의 증폭 회로는 그 출력 단자가 결선 논리 결합 가능한 다이나믹형 CMOS래치 앰프로 되는 반도체 기억 장치.
  10. 특허청구의 범위 8항 또는 9항에 있어서, 상기 제1의 증폭 회로의 입력 단자는 대응하는 여러조의 상기 제2의 공통 데이타선에 선택적으로 접속되는 것으로서 상기 제2의 공통 데이타선 및 인접하는 여러조의 상기 제2의 공통 데이터선에 선택적으로 접속되는 것으로서 상기 제2의 증폭 회로의 입력 단자는 대응하는 상기 제2의 공통 데이타선에 정상적으로 접속되는 반도체 기억 장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 반도체 기억 장치는 상기 제1의 증폭 회로를 일제히 활성화해서 여러 비트의 리드 데이타를 비교 조합하는 제1의 다비트 병렬 테스트 모드와 상기 제2의 증폭 회로를 일제히 활성화해서 여러 비트의 리드 데이타를 비교 조합하는 제2의 다비트 병렬 테스트 모드를 구비하는 반도체 기억 장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 제2의 다비트 병렬 태스트 모드에 있어서 비교 조합되어 비교 조합되는 리드 데이타의 비트수는 상기 제1의 다비트 병렬 테스트 모드에 있어서 비교 조합되는 리드 데이트의 비트수의 2의 누승배로 되는 반도체 기억 장치.
  13. 특허청구의 범위 제12항에 있어서, 상기 제1 및 제2의 다비트 병렬 테스트 모드는 기동 제어신호 및 소정의 입력 신호의 논리 레벨이 소정의 조합으로 되는 것에 의해 선택적으로 지정되는 반도체 기억 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 반도체 기억 장치는 상기 제1 및 제2다비트 병렬 테스트 모드에 있어서 소정수의 상기 제1 또는 제2의 증폭 회로의 출력 신호를 받아서 비교 조합하는 테스트 회로를 구비하는 반도체 기억 장치.
  15. 특허청구의 범위 제14항에 있어서, 통상의 리드 모드에 있어서, 상기 제1의 증폭 회로는 소정수씩 선택적으로 활성화되는 반도체 기억 장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 통상의 리드 모드에 있어서 리드 데이타의 비트수는 9의 배수로서, 유효한 기억 데이타의 8비트마다 1비트씩 부여되는 패리티 비트를 포함하는 반도체 기억 장치.
  17. 특허청구의 범위 제16항에 있어서, 상기 반도체 기억 장치는 여러층의 금속배선층을 구비하는 것으로, 상기 제2의 공통 데이타선을 구성하는 금속 배선층은 상기 제1의 공통 데이타선을 구성하는 금속 배선층보다 하층에 형성하는 반도체 기억 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 반도체 기억 장치는 상기 제1의 공통 데이타선에 대응해서 마련되는 풀업 MOSFET및 이퀄라이즈 MOSFET를 구비하는 반도체 기억 장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 반도체 기억 장치는 제1 및 제2의 공통소스선에 제1 또는 제2의 전원 전압이 선택적으로 공급되는 것에 의해 산택적으로 활성화되는 센스 앰프를 구비하는 것으로서, 상기 풀업 MOSFET 및 이컬라이즈 MOSFET의 소스는 상기 제1의 공통 소스선에 결합되는 반도체 기억 장치.
  20. 특허청구의 범위 제19항에 있어서, 상기 풀업 MOSFET는 라이트 모드에 있어서, 선택적으로 OFF 상태로 되는 반도체 기억 장치.
  21. 특허청구의 범위 제20항에 있어서, 상기 반도체 기억 장치는 상기 제2의 공통 데이타선에 대응해서 마련되는 이퀄라이즈 MOSTFET를 구비하는 반도체 기억 장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 이퀄라이즈 MOSFET의 소스는 제1의 전원 전압에 결합되는 것으로서, 상기 제2의 공통 데이타선의 이퀄라이즈 레벨은 상기 제1의 공통 소스선의 하이 레벨과 동일 레벨로 되는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920009094A 1991-06-08 1992-05-28 반도체 기억 장치 KR100239239B1 (ko)

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