KR100257911B1 - 반도체 기억장치 - Google Patents

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다까시 야마다
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가네꼬 히사시
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Abstract

반도체 기억장치는 장치가 저장 정보의 기록 시간과 판독 시간을 단축할 수 있는 풀-CMOS 형 메모리셀을 구비한다. 그 메모리셀은 한 쌍의 부하 트랜지스터와, 한 쌍의 구동용 트랜지스터와, 트랜지스터쌍이 플립플롭 회로를 갖는 한 쌍의 전송 트랜지스터를 각각 구비한다. 메모리셀에서, 제 1 비트선쌍은 전송 트랜지스터쌍의 소오스/드래인측에 접속되며, 제 2 비트선쌍은 구동용 트랜지스터의 소오스측에 접속된다. 판독시, 4 개의 비트선으로부터의 신호는 센스 증폭기로 입력되며, 기록시, 기록 정보를 기초로한 상보 신호는 제 1 의 비트선쌍과 회로 버퍼로부터의 제 2 비트선쌍의 양자에 공급된다.

Description

반도체 기억장치
본 발명은 풀-CMOS 형 메모리셀을 구비하는 반도체 기억장치에 관한 것이다. 특히, 본 발명은 스태틱 RAM (이후에는 SRAM 이라고 지칭함) 의 메모리셀 데이터의 판독/기록 동작을 고속으로 실행하게 하는 반도체 기억장치에 관한 것이다.
현재, 풀-CMOS 형 SRAM 은 고집적화 되어가고 있으며, 고속 동작이 요구되고 있다. 하기에서, SRAM 의 기술은 도면으로 설명될 것이다.
도 1 은 종래의 SRAM 을 설명하기 위하여 SRAM 의 주요부 회로를 보여주는 블록도이다. 도 1 에 도시되어 있는 것처럼, 매트릭스 상으로 정렬된 메모리셀 (50) 은 로우(row) 선에 각각 대응하는 워드선에 접속되며, 컬럼(column) 선에 각각 대응하는 비트선 D, D-바에 접속된다. 워드선 WL0, WL1 등은 워드선 디코더 (71) 에 접속되며, 비트선 D0, D0-바 등은 2 비트폭 컬럼 셀렉터 (54) 에 접속된다.
그런 비트선 D0, D0-바의 신호는 상호 보수관계이며, 비트선은 또다른 컬럼으로부터 분리되어서 모든 한 컬럼마다 두 개의 선을 갖는 비트선쌍을 형성하며, 메모리셀 (50) 로 낮은 측의 전원전위를 공급하는 접지선(GND) 은 또다른 컬럼의 접지선 혹은 동일한 컬럼의 접지선과 공유된다. 또한, 칼럼 선택 신호, 예를 들어, CY0 의 한 선이 선택될 때, 2 비트폭 컬럼 셀렉터 (54) 는 한 쌍의 공유 비트선 CDO, CD0-바와 컬럼 선택 신호 CY0 에 대응하는 한 쌍의 비트선 D0, D0-바에 전기적으로 접속된다.
공동 비트선 CD0, CD0-바 등은 2 입력 센스 증폭기 (62) 와 2 출력 기록 버퍼 (63) 에 접속된다. 더욱이 2 출력 기록 버퍼 (63) 는 데이터 입출력선 (I/O) 을 통하여 데이터 입출력부 (70) 와 접속된다. 데이터 입출력부 (70) 는 기록 데이터 입력선 Din0 와 판독 데이터 출력선 Dout0 에 접속된다. 컬럼 시스템의 이들 회로는 제어 회로 (72) 에 의해서 발생된 기록 인에이블 신호 (RE), 판독 인에이블 신호 (WE) 등에 의해서 제어된다.
다음, 종래의 SRAM 의 기록 동작은 도 1, 도 2 및 도 3 을 사용하여 설명된다. 초기상태에 있을 때, 전체 비트선은 비트선쌍 풀업회로(pair-of-bit-line pull-up circuit)(51) 에 의해서 높은측의 전원전위 (Vdd) 로 설정된다. 여기서, 도 2 에 도시된 것처럼, 비트선쌍 풀업회로 (51) 를 구비하는 비트선쌍 풀업 트랜지스터 (101) 는 도전성 저항이 비교적 높은 값이 되도록 설계된다. 메모리셀 데이터의 판독은 워드선 WL0 처럼 어드레스 신호에 대응하는 한 워드선의 선택에 의해서 시작된다.
선택된 워드선에 접속된 메모리셀은 대응하는 비트선 D0, D0-바에 접속된다. 기억 데이터 단자 R0-바는 메모리셀 내에 0 이 기억된 측에 존재한다. 기억 데이터 단자 R0-바가 접속된 비트선 D0-바의 전하가 도 2 에 도시된 화살표의 경로를 따라서 접지선으로 방전된다. 이러한 이유로, 미소전위차 (△V) 는 비트선 D0 와 D0-바 사이에서 발생된다. 도면에 도시된 미소전류 (△I) 의 진폭에 대하여, 상한은 메모리셀 (50) 의 전송용 트랜지스터 (100) 의 포화 전류에 의해서 결정된다.
한편, 2 입력 센스 증폭기 (62) 는 2 비트폭 컬럼 셀렉터 (54) 를 통하여 모든 라인 내의 한 쌍의 비트선과 전기적으로 접속된다. 상기 미소전위차는 2 입력 센스 증폭기 (62) 의 두 입력 단자로 진행된다. 2 입력 센스 증폭기 (62) 는 미소전위를 논리레벨로 증폭하여서 입출력선 (I/00, I/00-바) 으로 출력한다. 전압 증폭에 요구되는 연장 시간을 센스 증폭기 (62) 에 의해서 단축 하기 위하여, 보다 큰 미소전위차 (△V) 를 센스 증폭기 (62) 로 운반하는 것이 바람직하다. 판독 동작이 종료된 후에, 이것은 워드선 (WL0) 의 전압 레벨을 떨어뜨리며, 비트선쌍은 비트선쌍 풀업회로 (51) 에 의해서 초기 전압 (Vdd) 으로 되돌려진다.
종래의 SRAM 의 2 입력 센스 증폭기 (62) 에 관하여, 전류 미러형으로 불리는 차동증폭기가 사용된다. 예를 들어, 도 4 는 특개평 HEI 7-249292 공보에 개시된 센스 증폭기의 일예를 보여준다. N 채널 트랜지스터 (Q0) 는 미분 회로의 동작 전류를 결정하는 N 채널 MOS 트랜지스터이며, 여기서 게이트 전극으로 운반된 판독 인에이블 신호 (RE) 가 하이 레벨일 때, 센스 증폭기는 활성 상태로 되고, 반면 게이트 전극으로 진행된 판독 인에이블 신호가 로우 레벨일 때, 센스 증폭기는 비활성 상태로 된다. 공동 비트선 CD0 는 MOS 트랜지스터 (Q2 및 Q8) 의 게이트 전극에 접속되며, 공동 비트선 CD0-바는 MOS 트랜지스터 (Q1 및 Q2) 의 게이트 전극에 접속되며, 예를 들어, 상술된 것처럼 CD0-바의 전위차가 미소전위차 △V 만큼 강하될 때, P 체널 트랜지스터 Q6 의 도전성 저항은 감소하며, 반면 N 채널 트랜지스터 (Q1) 의 도전성 저항은 증가한다. 결국, P 채널 트랜지스터의 드래인의 전위차가 높아져서, 접속된 트랜지스터 (Q3, Q4, Q5 및 Q7) 의 게이트 전극의 전위차를 발생한다. 결국, Q3 의 도전성 저항의 증가와 Q7 의 도전성 저항의 감소 때문에 I/O0-바의 전위차는 감소한다. 도 4 의 우측에서, 공동 비트선 CD0, CDO-바의 접속이 좌측으로 반전되기 때문에, 역전되며, 입력 I/O0-바의 전위차는 증가한다.
도 5 는 래치형 증폭기로 불리는 센스 증폭기의 구성도의 일예를 보여주며, 이것은 IEEE 국제 고체 회로 협의회의 기술 논문의 요약, 1995, pp84-85 에 개시되어 있다. 도 6 은 도 5 에 도시된 센스 증폭기를 사용하여 판독 동작이 실행되는 때의 파형도이다.
센스 증폭기의 구성에 있어서, 비록 메모리셀부의 워드선이 증가할 때라도, 판독 인에이블 신호 RE 는 아직 증가되지 않아서, 2 비트폭 컬럼 셀렉터 (54) 의 전체 비트선쌍은 선택된 상태가 아니며, 2 입력 센스 증폭기 (62) 는 비활성 상태가 된다. 동시에, 출력 단자 (I/O0, I/O0-바) 는 P 채널 트랜지스터 (M1, M2) 에 의해서 로우 레벨로 고정되어서, P 채널 트랜지스터 (M3, M4) 는 통전상태이다.
여기서, 비트선 D0-바의 전위가 메모리셀 (50) 을 통하여 흐르는 전류에 의해서 감소되고, 전위차는 2 입력 센스 증폭기 (62) 에 의해서 전압 증폭을 시키기에 충분하게 발생될 때, 판독 인에이블 신호 RE 는 상기 타이밍에 따라서 증가되어서, N 채널 트랜지스터 M0 는 통전상태로, 2 입력 센스 증폭기 (62) 는 동작상태가 된다. 동시에, 컬럼 선택 신호 (CYO) 가 발생되며, 모든 센스 증폭기에서 비트선 DO, DO-바의 쌍은 전기적으로 그것과 접속된다. 컬럼 선택 후, 바로, 비트선 DO, DO-바의 전하는 P 채널 트랜지스터 M3, M4 를 통하여 출력 단자 I/O0, I/O0-바로 흐르며, 일시적으로는, N 채널 트랜지스터 M5, M6 는 전기적으로 연속적으로 되어서 전하의 일부분을 접지선으로 방전시킨다. 그러나, 비트선 DO-바의 전위는 비트선 DO 의 전위보다 △V 만큼 낮기 때문에, I/O0-바의 전위는 작은양을 갖는 I/O 의 전위보다 낮게된다. P 채널 트랜지스터 M3,M4, M 채널 트랜지스터 M5,M6 는 I/O0 와 I/O0-바 사이의 작은 전위차를 증폭하여서 I/O0 은 하이 레벨이되며, 반면 I/O0-바는 로우 레벨이 된다. 비록 비트선 DO, DO-바의 전위가 출력 단자 I/O0, I/O0-바로의 전하의 흐름에 의해서 어느 정도까지 감소할지라도, 그의 전위는 비트선쌍 풀업회로 (51) 에 의해서 전원전위(Vdd) 로 되돌아간다.
다음, 기록 동작은 도 7 및 도 8 을 사용하여 설명된다. 여기서, 도 7 은 기록 동작의 주신호의 파형을 보여주는 기록 동작도이다.
상술된 판독 동작과 비슷하게, 기록 인에이블 신호 (WE) 가 증가하고, 한 워드선 (WL0) 이 선택되고, 메모리 내의 기억 데이터 단자 RO, RO-바는 대응하는 비트선 DO, DO-바로 각각 전기적으로 접속된다.
한편, 2 출력 기록 버퍼 (63) 는 2 비트폭 컬럼 셀렉터 (54) 에 의해서 모두 상기 비트선쌍에 전기적으로 접속된다. 2 출력 기록 버퍼 (63) 는 I/O, I/O-바의 기록 데이터에 따라서 비트선의 일측을 전원전위 Vdd (도면에서는 DO-바) 로 구동하며, 비트선의 또다른 측은 접지전위 Vss (도면에서 DO) 로 구동한다.
비트선 DO, DO-바 및 메모리셀 (50) 은 도면에 도시된 과정을 허용하는 전하의 변화를 수행하여서 I/O0, I/O0-바로부터 입력된 기록 데이터는 메모리셀 내의 저장 데이터 단자 (RO, RO-바) 에 기억된다. 동시에, 전류의 진폭 △I 에 대하여, 상한은 메모리셀 (50) 의 전송용 트랜지스터의 포화전류에 의해서 결정된다.
기록 동작의 종료후에, 2 입력 기록 버퍼 (63) 은 고임피던스의 출력이되며, 그러므로 비트선쌍 (DO, DO-바) 은 비트선쌍 풀업회로 (51) 에 의해서 초기 전위 Vdd 로 되돌아간다.
일반적으로, SRAM 과 같은 반도체 기억장치는 많은 수의 메모리셀로 적재되어 있다. 이러한 이유로, 메모리셀을 구비하는 각각의 MOS 트랜지스터의 게이트 폭은 면적을 감소하는 경향으로 매우 작게 형성되어서, 메모리셀을 흐르는 전류가 작게 된다. 비록 기생용량이 상당히 증가된다고 할지라도, 면적의 감소에 의해서 많은 수의 메모리셀은 각각의 비트선에 접속된다.
그런 SRAM 의 판독 동작에서, 많은 기생용량을 갖는 비트선의 전하는 메모리셀로 흐르는 작은 전류 만큼 감소시키는 방법이 적용된다. 그러나 이러한 방법에서, 메모리 데이터의 판독에 의해서 발생된 비트선의 쌍의 전위차가 작아져서, 상기 센스 증폭기의 증폭 시간이 길게 된다. 워드선의 선택에서 센스 증폭기의 출력으로의 전파 지연 시간, 즉 셀 판독 시간이 길게된다는 단점이 있다.
기록 동작에 대하여, 판독 동작과 동일한 결점을 가지고 있다. 기록 동작에서, 판독 데이터는 비트선과 메모리셀의 내부 사이의 전하를 운반하고 수용함으로서 메모리셀 내에 기억된다.
이러한 이유로, 비트선의 기생용량이 크다는 사실에 의해서 셀 기록 시간의 증가를 가져오며, 반면, 메모리셀을 흐르는 전류는 작게 된다. 반전 기억 데이터가 메모리셀로 기록될 때, 기록 시간은 상당히 증가된다.
상술된 관점에 따라서, 상술된 문제점을 해결하기 위한 본 발명의 목적은 메모리셀 판독 시간과 메모리셀 기록 시간을 단축할 수 있는 풀 CMOS 형 메모리셀에 의해서 구성된 SRAM 의 반도체 기억장치를 제공하는 것이다.
도 1 은 종래의 SRAM 의 주요부를 보여주는 블록도이다.
도 2 는 종래의 SRAM 의 판독 동작도이다.
도 3 는 종래의 SRAM 의 판독 동작을 보여주는 신호의 파형 차트이다.
도 4 는 종래의 판독 동작을 위하여 사용된 센스 증폭기부의 제 1 회로도이다.
도 5 는 종래의 판독 동작을 위하여 사용된 센스 증폭기부의 제 2 의 회로 도이다.
도 6 은 상기 제 2 회로도를 사용하는 판독 동작내의 주요 신호의 파형 차트이다.
도 7 은 종래의 SRAM 의 기록 동작도이다.
도 8 은 도 7 의 기록 동작내의 주요 신호의 파형 차트이다.
도 9 는 본 발명에 따라서 실시예를 설명하기 위한 SRAM 의 주요부를 보여주는 블록도이다.
도 10 은 본 발명의 제 1 실시예에 따라서 SRAM 의 판독 동작도이다.
도 11 은 도 10 의 판독 동작 시의 주요 신호의 파형 차트이다.
도 12 는 도 10 의 판독 동작을 위하여 사용된 센스 증폭기의 제 1 회로도이다.
도 13 은 본 발명의 SRAM 에서 사용된 센스 증폭기부의 제 2 회로이다.
도 14 는 도 13 의 제 2 회로도를 사용하는 판독 동작에서의 주요 신호의 파형 차트이다.
도 15 는 본 발명의 제 1 실시예에 따르는 SRAM 의 기록 동작도이다.
도 16 은 도 15 의 기록 동작에서의 주요 신호의 파형 차트이다.
도 17 은 본 발명의 제 2 실시예에 따르는 SRAM 의 판독 동작도이다.
도 18 은 본 발명의 제 3 실시예에 따르는 SRAM 의 판독 동작도이다.
* 도면의주요부분에대한부호의설명 *
50 : 메모리셀 51,52 : 비트선쌍 풀업회로
100 : 전송 트랜지스터 53 : 4 비트폭 칼럼 셀렉터
60 : 4 입력 센스 증폭기 61 : 4 출력 기록 버퍼
상술된 목적을 얻기 위한, 본 발명의 실시예에 따라서, 풀 CMOS 형 메모리셀을 구비하는 반도체 기억장치에서는 각각의 메모리셀에 접속된 비트선쌍과, 여기에 부가하여, 메모리셀의 두 접지선측 단자에 접속된 배선이 제 2 비트선쌍이 되는 신호선으로서 사용된다
즉, 메모리셀은 한 쌍의 부하 트랜지스터, 한 쌍의 구동용 트랜지스터, 및 플립플롭 회로를 구비하는 전송용 트랜지스터쌍을 구비하며, 메모리셀은 상기 전송용 트랜지스터쌍의 소오스와 드래인 측에 접속된 제 1 비트선쌍과, 구동용 트랜지스터쌍의 소오스의 측에 접속된 제 2 의 비트선쌍을 구비한다.
여기서, 상기 실시예에서, 제 1 비트선쌍과 제 2 비트선쌍은 4 개의 입력 단자를 갖는 센스 증폭기 회로에 접속된다.
반면 상기 실시예에서, 제 1 비트선쌍과 제 2 비트선쌍은 기록 버퍼 회로의 4 개의 출력 단자에 각각 접속된다.
그러므로, 상기 실시예에서, 메모리셀을 위한 정보 판독시, 상보 신호는 전상기 메모리셀 내의 전송용 트랜지스터와 구동용 트랜지스터를 통하여 제 1 비트선에서 제 2 비트선으로 전류를 흐르게함으로서 제 1 비트선쌍들 사이에 발생되며, 동시에 상보 신호는 또한 전류에 의해서 제 2 비트선들 사이에서 발생되어서, 센스 증폭기 회로는 제 1 비트선쌍의 상보 신호와 제 2 비트선쌍의 상보 신호 양자를 사용하여 판독 정보의 증폭을 실행한다.
또한, 상기 실시예에서, 메모리셀 정보를 기록시, 기록 버퍼 회로는 제 1 비트선쌍과 제 2 비트선쌍 양자에 대한 기록정보를 기초로하여 상보 신호를 출력하며, 제 1 비트선쌍의 제 1 비트선의 일측과 제 2 비트선쌍의 제 1 비트선의 일측에 근접한 제 2 비트선의 일측 양자에 동위상 신호를 출력한다.
여기서, 상기 실시예에서, 제 2 비트선쌍으로 출력된 상보 신호는 미소 신호이다.
또한, 상기 실시예에서, 메모리셀 어레이부에서, 제 1 비트선쌍과 제 2 비트선쌍은 동일한 방향으로 평행하게 배열되며, 제 1 비트선쌍중 일측의 제 1 비트선은 상기 제 2 비트선쌍중 일측의 제 1 비트선으로부터 멀리떨어져 있는 다른측의 제 2 비트선과 전송용 트랜지스터와 구동용 트랜지스터를 통하여 전기적으로 접속된다.
본 발명의 상술된 목적 및 또다른 목적과 새로운 특징은 다음의 상세한 설명과 동시에 첨부된 도면과 연관하여 검토될 때 좀 더 상세하게 이해될 것이다. 그러나, 도면은 설명만을 위한 것이며, 본 발명의 한계를 한정하지 않는다.
본 발명의 바람직한 실시예는 지금 동봉된 도면에 대하여 상세하게 설명될 것이다.
본 발명의 제 1 실시예가 설명될 것이다. 도 9 는 본 발명의 SRAM 을 구비하는 주요 회로부의 블록 다이어그램이다. 종래 기술과 동일한 소자의 설명은 상술된 종래 기술과 동일한 마크를 사용하여 설명되어서 여기서는 생략될 것이다.
도 9 에 도시된 것처럼, 비트선쌍 DO, DO-바와 제 2 비트선쌍 GO, GO-바는 상호 평행하게 독립적으로 배선된다. 결국 메모리셀 에레이부에서 비트선쌍 DO, DO-바 및 제 2 비트선쌍 GO, GO-바는 또다른 비트선 및 또다른 제 2 비트선과 공유되지 않는다. 메모리셀 (50) 의 두 접지선측 단자는 제 2 비트선쌍 GO, GO-바에 접속된다. 제 1 비트선쌍이 DO, DO-바로 되는 비트선 DO, DO-바는 종래의 SRAM 의 것과 비슷한 비트선쌍 풀업회로와 접속되며, 반면 제 2 비트선쌍이 되는 제 2 비트선 GO, GO-바는 제 2 비트선 풀다운 회로쌍 (52) 에 접속된다.
4 비트폭 컬럼 셀렉터 (53), 4 입력 센스 증폭기 (60) 및 4 출력 기록 버퍼 (61) 는 비트선과 제 2 비트선의 각각의 쌍 양자에 접속된다. 이러한 이유로, 4 비트폭을 위한 컬럼 셀렉터, 4 입력을 위한 센스 증폭기, 및 4 출력을 위한 기록 버퍼가 사용된다.
다음, 본 발명의 SRAM 의 기록 동작은 도 10 및 도 11 을 사용하여 설명될 것이다. 여기서, 도 10 은 본 발명의 SRAM 의 기록 동작도이다. 도 11 은 기록 동작시 주요 신호의 파형도이다.
비트선 DO, DO-바의 초기 전위는 비트선쌍 풀업회로 (51) 에 의해서 전원전위 Vdd 로 설정되며, 제 2 비트선 GO, GO-바의 초기 전위는 제 2 의 비트선 풀다운 회로쌍 (52) 에 의해서 접지전위로 설정된다. 여기서, 비트선쌍 풀업회로 (51) 을 구비하는 각각의 MOS 트랜지스터와 제 2 의 비트선 풀다운 회로쌍 (52) 을 구비하는 각각의 MOS 트랜지스터에서, 도전성 저항은 비교적 높게 되도록 설계된다.
본 발명의 SRAM 의 판독 동작은 한 개의 워드선이 선택된다는 점에서 종래의 SRAM 의 것과 동일한 동작을 한다.
메모리셀 내에 0 이 저장된 측에는 기억 데이터 단자 RO-바가 존재한다. 기억 데이터 단자 RO-바 가 접속된 비트선 DO-바의 전하는 도 10 에 도시된 화살표의 과정을 허용하는 접지선으로 배출된다. 이러한 이유로, 미소전위차 △V 는 비트선 DO 와 DO-바 사이에서 발생된다. 그러므로, 비트선 DO-바의 전위는 매우 작은 값 △V 에 의해서 강하된다.
반면, 메모리셀의 접지선측의 단자에 접속된 제 2 비트는 높은 저항의 MOS 트랜지스터를 통하여 접지되어서, RO-바의 측에서 제 2 비트선 GO-바의 전위가 매우 작은 전위 △V 로 증가한다.
비트선쌍 및 4 비트폭 컬럼 셀렉터 (53) 에 의해서 선택된 제 2 비트선쌍은 4 입력 센스 증폭기 (60) 에 전기적으로 접속된다. 동시에, 센스 증폭기 (60) 에 입력된 전위는 4 종류의 전위이다. 즉, 종래의 SRAM 에 있어서, 입력된 전위는 전원전위 Vdd 및 Vdd - △V 이며, 반면 본 발명의 SRAM 에서는, 입력된 전위는 Vdd, Vdd-△V, Vss, 및 Vss + △V' 의 4 종류이다. 이러한 이유로, 도 11 에 도시된 것처럼, I/O0 및 I/O0-바의 전압은 단시간 내에 확인된다.
본 발명에서, 판독시, 상기 4 종류의 신호는 메모리셀로부터 나오게 되며, 이러한 신호들을 사용함으로서 효과적으로 전압 증폭을 실행하며 의도적으로 메모리셀의 판독 시간을 단축한다.
도 12 는 본 발명의 SRAM 을 위하여 제출된 4 입력 센스 증폭기의 제 1 예이다. 게이트 전극이 비트선쌍에 접속되어 있는 트랜지스터 중에서, P 채널 트랜지스터는 제 2 공동 비트선 CGO, CGO-바로 접속되며, 반면 N 채널 트랜지스터는 공동 비트선 CDO, CDO-바 로 접속된다. 더욱이, 게이트 전극이 CDO 에 접속되어 있는 N 채널 트랜지스터는 게이트 전극이 CGO-바와 직렬와 접속되어 있는 P 채널에 접속되어 있다. 게이트 전극이 CGO-바와 접속되어 있는 N 채널 트랜지스터는 게이트 전극이 CGO 와 직렬로 접속되어 있는 P 채널 트랜지스터와 접속된다.
센스 동작에서, 도 12 의 본 발명과 도 4 의 종래 기술 사이의 차이는 다음과 같다. 본 발명의 센스 증폭기에서, P 형 채널 트랜지스터의 게이트 전극에 인가된 전위는 접지 전위 Vss 의 부근이 된다. 일반적으로, MOS 트랜지스터에 관하여, 소오스와 게이트 사이의 전위차가 크면 클수록, 상호 인덕턴스는 더 커진다. 결국, 본 발명의 센스 증폭기에서, 전극들이 제 2 공동 비트선 CGO, CGO-바와 접속된 4 개의 P 채널 트랜지스터의 도전성 저항의 변화량이 크게 된다. 이러한 이유로, 센스 증폭기의 전압 증폭에 요구되는 지연 시간이 단축된다.
도 13 은 본 발명의 SRAM 을 위하여 사용된 4 개의 입력 센스 증폭기의 제 2 의 예이다. 도 5 의 종래의 기술과 본 발명 사이의 차이는 N 채널 트랜지스터 (M10) 이 제거되며, N 채널 트랜지스터 M5, M6 의 소오스측이 4 비트 컬럼 셀렉터 (53) 을 통하여 제 2 비트선 GO, GO-바에 접속된다.
도 14 는 도 13 에 도시된 4 입력 센스 증폭기가 제공된 판독 동작의 타이밍도이다. 실시예의 판독 동작과 도 5 및 도 6 의 종래의 판독 동작 사이의 차이는 제 2 비트선 고저항의 MOS 트랜지스터를 통하여 접지되며, RO-바의 측에서 제 2 비트선 GO-바의 전위가 △V' 만큼 증가한다.
판독 인에이블 신호 (RE) 가 증가하기 때문에, 센스 증폭기 (60) 는 동작상태로 되며, 모든 한 센스 증폭기 내의 비트선 DO, DO-바의 한 쌍이 거기에 전기적으로 접속되며 부가하여, 대응하는 비트선 한 쌍 GO, GO-바가 전기적으로 거기에 접속된다. 곧, 비트선 DO, DO-바의 전하는 데이터 입출력선 (I/O0, I/O0-바) 으로 P 채널 트랜지스터 (M3, M4) 를 통하여 흘러서 상기 양자선의 전하가 어느 정도로 증가하며, 동시에, 제 2 비트선 GO, GO-바의 한 쌍과 제 2 공동 비트선 CGO, CGO-바의 한 쌍은 동일한 전위가 된다.
동시에, 도 13 의 N 채널 트랜지스터 (M5) 의 소오스 전위는 제 2 비트선 GO-바로부터 흐르는 전하에 의해서 작은 양을 갖는 접지전위 Vss 보다 높다. 결국, N 채널 트랜지스터 M5 에 대하여, 비록 게이트 전위가 일시적으로 증가할 지라도, 도전성 전류는 거의 흐르지 않으며, 출력 단자 I/O0 의 전위의 증가가 급상승한다. 트랜지스터 M3, M4, M5 및 M6 를 구비하는 플립플롭은 고속으로 확정된다.
다음, 본 발명의 SRAM 의 기록 동작은 도 15 및 도 16 을 사용하여 설명될 것이다. 여기서, 도 15 는 기록 동작도이며, 도 16 은 상기 동작시의 파형도이다. 도 15 및 도 16 에 도시된 것처럼, 4 개의 출력 기록 버퍼 (61) 를 구비하는 스위치를 갖는 4 개의 인버터 중에서, 제 2 공동 비트선 CGO, CGO-바에 접속된 스위치를 갖는 두 개의 인버터는 높은 도전성 저항값을 갖는 트랜지스터에 의해서 구성된다. 결국, 4 비트폭 컬럼 셀렉터 (53) 를 통하여 4 입력 기록 버퍼로부터 비트선쌍 DO, DO-바로 입력된 상보 기록 데이터 신호에서, 일측은 전원전위 Vdd 이며, 다른측은 거의 접지전위 Vss 이며, 반면, 제 2 비트선 GO, GO-바로 입력된 상보 기록 데이터에서, 일측은 Vss 로 접지되며, 다른측은 미소전위 Vss + △V 이다. 이러한 이유로, 워드선이 선택되지 않은 메모리셀의 데이터의 파괴를 방지할 수 있다. 여기서, 나머지 또다른 동작은 종래 기술과 동일하다.
한편, 제 2 비트선 GO-바는 메모리셀 (50) 의 접지선측의 단자에 접속되며, 4 비트선 컬럼 셀렉터 (53) 가 선택될 때, N 채널 트랜지스터 (N1) 의 소오스 전위는 Vss + △v 가 된다. 워드선 WLO 가 증가할 때, 전류 △I 는 비트선 DO-바에서 메모리셀 내의 기억 데이터 단자 RO-바로, 그리고 메모리셀 내의 기억 데이터 단자 RO 에서 비트선 DO 로 흐른다. 동시에, N 채널 트랜지스터 (N1) 의 소오스 전위는 접지전위 Vss 보다 높아서 N1 의 도통 전류는 작게된다. 결국, RO-바의 전위는 빠르게 증가하며, 반면 대응하는 RO 전위는 빠르게 떨어진다. 이것이 본 발명이 셀 데이터의 기록 시간을 단축할 수 있는 원리이다.
다음, 본 발명의 제 2 실시예는 도 17 을 참조하여 설명될 것이다. 여기서, 도 17 은 본 발명의 제 2 실시예에서의 기록 동작도이다.
이 경우는 도 17 에 도시된 것처럼, 비트선쌍 풀업회로 (51) 을 구비하는 각각의 MOS 트랜지스터의 게이트의 전극이 접지되지 않는다는 점에서 제 1 실시예와 다르나, 게이트 전극은 반전된 컬럼 선택 신호 CYO-바와 접속된다. 더욱이 제 2 비트선 풀다운 쌍을 구비하는 각각의 MOS 트랜지스터의 게이트 전극은 컬럼 선택 신호 CYO 에 접속된다. 여기서, 이들 트랜지스터는 높은 도전성 저항을 반드시 필요로 하지 않는다.
컬럼 선택 신호 CYO 가 1 일 때, 비트선 DO, DO-바는 비트선쌍 풀업회로 (51) 을 통하여 전원전위 Vdd 로 설정되며, 반면 제 2 비트선쌍 (GO, GO-바) 의 한쌍은 제 2 비트선 풀업회로쌍 (52) 을 통하여 접지전위 Vss 로 설정된다. 컬럼 선택 신호 CYO 가 0 으로 되어서 워드선 WLO 가 선택될 때, 미소전류 △I 는 도 17 의 화살표의 방향으로 흐른다. 동시에, 비트선 풀업회로쌍 (51) 과 제 2 비트선 풀다운 회로쌍을 구비하는 전체 트랜지스터들은 전기적으로 비도통성을 가지며, 그에 의해서 비트선 DO-바의 전위가 떨어지는 속도와 제 2 비트선 GO-바의 전위가 상승하는 속도 양자는 도 10 에 도시된 회로보다 더 높은 속도를 갖는다.
센스 증폭기(도 17 에 도시되지 않음) 는 판독 데이터의 증폭을 종료할 때, 컬럼 선택 신호 CYO 는 바로 1 이 되며, 비트선의 풀업과 제 2 비트선의 풀다운은 다시 시작된다. 이러한 이유로, 제 2 비트선의 전위가 크게 증가한다는 사실에 의해서 또다른 메모리셀의 데이터가 파괴되는 것을 완전히 방지한다.
다음, 본 발명의 제 3 실시예는 도 18 에 대하여 설명될 것이다. 도 18 은 본 발명의 제 3 실시예에서 판독 동작도이다. 이러한 경우, 비트선 DO 의 측의 제 2 비트선 GO 는 또다른 비트선 DO-바에 근접하게 배열되며, 제 2 비트선 GO-바는 비트선 GO 에 근접하게 배열된다.
일반적으로, 기생용량은 절연체를 통하여 평행하게 배열된 두 개의 도전체 사이에서 발생된다. 두 개의 도전체의 일측의 전위가 높을 때, 그의 다른 측의 전위가 낮게되며, 기생용량은 동등하게 두 배가 된다(밀러 효과), 도 17 에 도시된 판독 동작의 경우에, 비트선 DO-바의 전위가 떨어지고, 동시에 제 2 비트선 GO-바의 전위는 증가한다. 그러나 본 실시예에서, 이들 두 선은 상호 배열된 것으로부터 멀리 떨어져서 유지되며, 상호 인접해 있는 DO, GO-바의 세트와, 상호 인접해 있는 DO-바, GO 의 세트 양자에서, 밀러 효과의 영향은 존재하지 않는다. 결국, 비트선과 제 2 비트선의 배선 용량은 상대적으로 작게 되어서, 셀 접속 속도가 좀 더 빠르게 되며, 손실 전력은 작게 된다.
상술된 것처럼, 본 발명에 따른 반도체 기억장치는 한 쌍의 비트선과 한 쌍의 제 2 비트선이 메모리셀에 접속된다. 이러한 이유로, 다음의 두 개의 뛰어난 효과가 발생된다.
제 1 효과는 메모리셀의 판독 속도가 빠르게 된다. 센스 증폭기는 한 쌍의 비트선에서 발생된 미소전위차뿐만아니라, 제 2 비트선쌍에서 발생된 미소전위차를 사용함으로서 전압 증폭을 실행한다. 제 2 효과는 메모리셀의 기록 시간이 빠르게 된다는 것이다 기록 버퍼는 비트쌍 뿐만 아니라, 제 2 비트선쌍으로 기록데이터에 해당하는 상보 신호를 출력하여서, 데이터 기록을 메모리셀로 지지한다.
그러므로, 본 발명을 구비하는 SRAM 반도체 기억장치를 위한 손실 전력의 저하와 전압 및 속도의 저하를 촉진한다.
본 발명의 바람직한 실시예는 특정한 용어를 사용하여 설명되나, 그런 설명은 단지 설명을 목적으로만 행해진 것이며, 다양한 변화와 수정이 다음의 청구항의 기술사상과 범위로부터 행해질 수 있다.

Claims (12)

  1. 한 쌍의 부하 트랜지스터, 한 쌍의 구동용 트랜지스터, 및 트랜지스터 쌍이 플립플롭 회로를 갖는 한 쌍의 전송용 트랜지스터를 구비하는 메모리셀을 포함하는 반도체 기억장치에 있어서, 상기 메모리셀은
    상기 전송용 트랜지스터 쌍의 드래인 및 소오스 측에 접속된 제 1 의 비트선쌍과,
    상기 구동용 트랜지스터 쌍의 소오스 측에 접속된 제 2 의 비트선쌍을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍이 4 개의 입력 단자를 갖는 센스 증폭기에 접속되는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 제 1 비트선쌍과 상기 제 2 비트선쌍이 기록 버퍼 회로의 4 개의 출력 단자에 각각 접속되는 것을 특징으로 하는 반도체 기억장치.
  4. 제 2 항에 있어서, 상기 메모리셀의 정보 판독시, 상기 메모리셀 내의 상기 전송용 트랜지스터와 상기 구동용 트랜지스터를 통하여 상기 제 1 비트선에서 상기 제 2 비트선으로 전류를 흐르게함으로서 상기 제 1 비트선쌍들 사이에서 상보 신호가 발생되며, 동시에 상보 신호는 또한 상기 전류에 의해서 상기 제 2 비트선쌍들 사이에서 발생되어서, 상기 센스 증폭기 회로는 상기 제 1 비트선쌍의 상기 상보 신호와 상기 제 2 비트선쌍의 상기 상보 신호 양자를 사용하여 판독 정보의 증폭을 실행하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 3 항에 있어서, 상기 메모리셀의 정보 기록시, 상기 기록 버퍼 회로는 상기 제 1 비트선쌍과 상기 제 2 비트선쌍 양자로 기록 정보를 기초로하는 상보 신호를 출력하며, 상기 제 1 비트선쌍중 일측의 상기 제 1 비트선과 상기 제 2 비트선쌍중 상기 일측의 상기 제 1 비트선에 근접한 일측의 상기 제 2 비트선 양자로 동위상 신호를 출력하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서, 상기 제 2 비트선쌍으로 출력하는 상기 상보 신호가 미소 신호인 것을 특징으로 하는 반도체 기억장치.
  7. 제 1 항에 있어서, 메모리셀 어레이부에서, 상기 제 1 비트선쌍과 제 2 비트선쌍은 동일한 방향으로 평행하게 배열되며, 제 1 비트선쌍중 일측의 제 1 비트선은, 상기 전송용 트랜지스터와 상기 구동용 트랜지스터를 통하여, 상기 제 2 비트선쌍중 상기 일측의 제 1 비트선으로부터 멀리떨어져 있는 다른측의 제 2 비트선과 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  8. 제 2 항에 있어서, 메모리셀 어레이부에서, 상기 제 1 비트선쌍과 제 2 비트선쌍은 동일한 방향으로 평행하게 배열되며, 제 1 비트선쌍중 일측의 제 1 비트선은, 상기 전송용 트랜지스터와 상기 구동용 트랜지스터를 통하여, 상기 제 2 비트선쌍중 상기 일측의 제 1 비트선으로부터 멀리떨어져 있는, 다른측의 제 2 비트선과 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  9. 제 3 항에 있어서, 메모리셀 어레이부에서, 상기 제 1 비트선쌍과 제 2 비트선쌍은 동일한 방향으로 평행하게 배열되며, 제 1 비트선쌍중 일측의 제 1 비트선은, 상기 전송용 트랜지스터와 상기 구동용 트랜지스터를 통하여, 상기 제 2 비트선쌍중 상기 일측의 제 1 비트선으로부터 멀리떨어져 있는, 다른측의 제 2 비트선과 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  10. 제 4 항에 있어서, 메모리셀 어레이부에서, 상기 제 1 비트선쌍과 제 2 비트선쌍은 동일한 방향으로 평행하게 배열되며, 제 1 비트선쌍중 일측의 제 1 비트선은, 상기 전송용 트랜지스터와 상기 구동용 트랜지스터를 통하여, 상기 제 2 비트선쌍중 상기 일측의 제 1 비트선으로부터 멀리떨어져 있는, 다른측의 제 2 비트선과 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  11. 제 5 항에 있어서, 메모리셀 어레이부에서, 상기 제 1 비트선쌍과 제 2 비트선쌍은 동일한 방향으로 평행하게 배열되며, 제 1 비트선쌍중 일측의 제 1 비트선은, 상기 전송용 트랜지스터와 상기 구동용 트랜지스터를 통하여, 상기 제 2 비트선쌍중 상기 일측의 제 1 비트선으로부터 멀리떨어져 있는, 다른측의 제 2 비트선과 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  12. 제 6 항에 있어서, 메모리셀 어레이부에서, 상기 제 1 비트선쌍과 제 2 비트선쌍은 동일한 방향으로 평행하게 배열되며, 제 1 비트선쌍중 일측의 제 1 비트선은, 상기 전송용 트랜지스터와 상기 구동용 트랜지스터를 통하여, 상기 제 2 비트선쌍중 상기 일측의 제 1 비트선으로부터 멀리떨어져 있는, 다른측의 제 2 비트선과 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
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