JP4727796B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを備えた半導体集積回路に関し、特に、メモリセルにおける記憶ノードと電源端とのショートを検出して特定し、歩留まりの向上を図ることができる半導体集積回路に関する。
【０００２】
【従来の技術】
図１６は、半導体集積回路におけるＳＲＡＭのメモリセルの従来例を示した回路図であり、図１７では、図１６において正側電源端と記憶ノードＢがマイクロショートした場合を示し、図１８では、図１６において記憶ノードＡと負側電源端がマイクロショートした場合を示している。
半導体集積回路におけるメモリセルの製造過程では、図１７で示しているように、メモリセル用の正側電源電圧ＶＣＣＭが印加されるメモリセル用正側電源端１０１とメモリセル１００における記憶ノードＢとの間で、エッチング残や異物等によってマイクロショートが発生する場合がある。該マイクロショートが発生した部分には高抵抗１０８が形成され、メモリセル用正側電源端１０１と記憶ノードＢとの間が、該高抵抗１０８で接続されることになる。
【０００３】
同様に、半導体集積回路におけるメモリセルの製造過程では、図１８で示しているように、接地されたメモリセル用負側電源端１０２とメモリセル１００における記憶ノードＡとの間で、エッチング残や異物等によってマイクロショートが発生する場合がある。該マイクロショートが発生した部分には高抵抗１０８が形成され、記憶ノードＡとメモリセル用負側電源端１０２との間が、該高抵抗１０８で接続されることになる。
【０００４】
【発明が解決しようとする課題】
ここで、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）１０４のドレインとＮチャネル形ＭＯＳトランジスタ（以下，ＮＭＯＳと呼ぶ）１０６のドレインとの接続部をなす記憶ノードＢの電圧レベルがＬｏｗレベルの場合、図１７で示しているように、メモリセル用正側電源端１０１から高抵抗１０８及びＮＭＯＳ１０６を介して接地へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【０００５】
しかし、高抵抗１０８の抵抗値が、ＮＭＯＳ１０６のオン抵抗値と比較して十分に大きい場合、半導体チップのファンクション上では特に影響を及ぼさず、半導体チップとして、スタンバイ電流が増加する現象しか見出すことができない。すなわち、スタンバイ電流が増加しているメモリセルを特定することができず、半導体チップが冗長回路を有している場合においても救済することができず、不良チップとして処理されるという問題があった。
【０００６】
また、ＰＭＯＳ１０３のドレインとＮＭＯＳ１０５のドレインとの接続部をなす記憶ノードＡの電圧レベルがＨｉｇｈレベルの場合、図１８で示しているように、メモリセル用正側電源端１０１からＰＭＯＳ１０３及び高抵抗１０８を介して接地へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【０００７】
しかし、高抵抗１０８の抵抗値が、ＰＭＯＳ１０３のオン抵抗値と比較して十分に大きい場合、半導体チップのファンクション上では特に影響を及ぼさず、半導体チップとして、スタンバイ電流が増加する現象しか見出すことができない。すなわち、スタンバイ電流が増加しているメモリセルを特定することができず、半導体チップが冗長回路を有している場合においても救済することができず、不良チップとして処理されるという問題があった。
【０００８】
一方、図１９で示すように、メモリセルアレイ１２３用の各電源パッド１１１，１１２と周辺回路１２１，１２２用の各電源パッド１１３，１１４を設けることによって、例えばスタンバイ電流不良が周辺回路１２１，１２２に起因するものなのか、メモリセルアレイ１２３に起因するものなのかを判別することができ、プロセスの改善を図る点で効果があった。しかし、メモリセルアレイ１２３に起因したスタンバイ電流不良があった場合、図１９で示したような構成ではメモリセルアレイ１２３におけるどのメモリセルが原因で不良になったのかを特定することは困難であり、従って冗長回路を用いて救済することができなかった。
【０００９】
一方、特開平８−４５２９９号公報では、半導体記憶装置及びメモリセルのＤＣ電流不良検出方法が開示されており、特開平８−１３８３９９号公報では、スタンバイ電流不良等に対する救済を目的とした半導体装置が開示されている。しかし、該各公報は、不良メモリセルを特定して救済する方法を示したものではなく、本発明と異なるものである。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、スタンバイ電流不良等の直流電流不良時における不良メモリセルを特定して救済することができ、半導体チップの歩留まりを向上させることができる半導体集積回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る半導体集積回路は、ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
製造過程におけるウエハテスト時に所定の第１正側電源電圧が印加される第１正側電源端と、
上記ウエハテスト時に、上記第１正側電源電圧と異なる電圧値をなす所定の第２正側電源電圧が印加される第２正側電源端と、
所定の負側電源電圧が印加される負側電源端と、
上記第１正側電源端及び負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記第２正側電源端及び負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
第１インバータ回路及び第２インバータ回路を形成する各ＰＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、
を備え、
上記第１正側電源端及び第２正側電源端は、通常動作時に共通の正側電源電圧がそれぞれ印加され、
上記Ｎウェル電圧入力端は、上記ウエハテスト時に第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧が印加されるものである。
【００１５】
この発明に係る半導体集積回路は、ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
所定の正側電源電圧が印加される正側電源端と、
製造過程におけるウエハテスト時に所定の第１負側電源電圧が印加される第１負側電源端と、
上記ウエハテスト時に、上記第１負側電源電圧と異なる電圧値をなす所定の第２負側電源電圧が印加される第２負側電源端と、
上記正側電源端及び第１負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記正側電源端及び第２負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
を備え、
上記第１負側電源端及び第２負側電源端は、通常動作時に共通の負側電源電圧がそれぞれ印加されるものである。
【００１７】
また、この発明に係る半導体集積回路は、各メモリセルに、第１インバータ回路及び第２インバータ回路を形成する各ＮＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端を備えるようにしてもよい。
【００１８】
また、この発明に係る半導体集積回路は、具体的には、上記Ｐウェル電圧入力端には、上記ウエハテスト時に第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧が印加されるものである。
【００１９】
この発明に係る半導体集積回路は、ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
製造過程におけるウエハテスト時に所定の第１正側電源電圧が印加される第１正側電源端と、
上記ウエハテスト時に所定の第１負側電源電圧が印加される第１負側電源端と、
上記ウエハテスト時に、上記第１正側電源電圧と異なる電圧値をなす所定の第２正側電源電圧が印加される第２正側電源端と、
上記ウエハテスト時に、上記第１負側電源電圧と異なる電圧値をなす所定の第２負側電源電圧が印加される第２負側電源端と、
上記第１正側電源端及び第１負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記第２正側電源端及び第２負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
を備え、
上記第１正側電源端及び第２正側電源端は、通常動作時に共通の正側電源電圧がそれぞれ印加されると共に、上記第１負側電源端及び第２負側電源端は、通常動作時に共通の負側電源電圧がそれぞれ印加されるものである。
【００２１】
また、この発明に係る半導体集積回路は、各メモリセルに、第１インバータ回路及び第２インバータ回路を形成する各ＰＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、第１インバータ回路及び第２インバータ回路を形成する各ＮＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端とを備えるようにしてもよい。
【００２２】
また、この発明に係る半導体集積回路は、具体的には、上記Ｎウェル電圧入力端には、上記ウエハテスト時に第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧が印加されると共に、上記Ｐウェル電圧入力端には、上記ウエハテスト時に第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧が印加されるものである。
【００２４】
また、この発明に係る半導体集積回路は、上記メモリアレイに共通に第１の負電源電圧を印加する第１の共通配線と、
上記メモリアレイに共通に第２の負電源電圧を印加する第２の共通配線と、
上記メモリセルアレイの所定のメモリセル群ごとに設けられて上記第１負側電源電圧を印加する第１の配線と、
上記メモリセルアレイの上記所定のメモリセル群ごとに設けられて上記第２負側電源電圧を印加する上記第１の配線とは異なる第２の配線を備え、
さらに
上記第１の配線に対応して上記第１の共通配線との接続を切断するための第１のヒューズと、
上記第２の配線に対応して上記第２の共通配線との接続を切断するための第２のヒューズとを含むようにしてもよい。
【００２５】
また、この発明に係る半導体集積回路は、具体的には、上記第１のヒューズと第２のヒューズを、上記メモリアレイを挟んで配置したものである。
【００２６】
また、この発明に係る半導体集積回路は、具体的には、上記第１の配線と上記第２の配線を、断面視で間に絶縁体を挟み平面視で重なるよう配置し、第１のヒューズと第２のヒューズも断面視で間に絶縁体を挟み平面視で重なるよう配置したものである。
【００２８】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における半導体集積回路の例を示した回路図であり、図１では、半導体集積回路におけるＳＲＡＭのメモリセルを例にして示している。
【００２９】
図１において、ＳＲＡＭのメモリセル１は、負荷をなすＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）２，３、フリップフロップを形成するＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）４，５及び該フリップフロップへのデータの書き込み及び読み出しを行うアクセス用のＮＭＯＳ６，７で構成されている。ＰＭＯＳ２とＮＭＯＳ４、及びＰＭＯＳ３とＮＭＯＳ５はそれぞれインバータ回路を形成しており、ＰＭＯＳ２とＮＭＯＳ４で形成されたインバータ回路を第１インバータ回路８とし、ＰＭＯＳ３とＮＭＯＳ５で形成されたインバータ回路を第２インバータ回路９とする。
【００３０】
メモリセル用の第１正側電源端１０とメモリセル用の第１負側電源端１１との間には、ＰＭＯＳ２とＮＭＯＳ４が直列に接続されており、第１インバータ回路８の出力端をなすＰＭＯＳ２とＮＭＯＳ４との接続部が記憶ノードＡをなしている。また、メモリセル用の第２正側電源端１２とメモリセル用の第２負側電源端１３との間には、ＰＭＯＳ３とＮＭＯＳ５が直列に接続されており、第２インバータ回路９の出力端をなすＰＭＯＳ３とＮＭＯＳ５との接続部が記憶ノードＢをなしている。記憶ノードＡには、第１インバータ回路８の入力端をなすＰＭＯＳ３とＮＭＯＳ５の各ゲートがそれぞれ接続され、記憶ノードＢには、第２インバータ回路９の入力端をなすＰＭＯＳ２とＮＭＯＳ４の各ゲートがそれぞれ接続されている。
【００３１】
更に、ビット線対をなす一方のビット線ＢＬ１と記憶ノードＡとの間には、ＮＭＯＳ６が接続されており、該ＮＭＯＳ６のゲートはワード線ＷＬに接続されている。同様にビット線対をなす他方のビット線ＢＬ２と記憶ノードＢとの間には、ＮＭＯＳ７が接続されており、該ＮＭＯＳ７のゲートはワード線ＷＬに接続されている。なお、ビット線ＢＬ１の信号レベルは、ビット線ＢＬ２の信号レベルを反転させたものである。
【００３２】
このような構成において、図２で示すように、第２正側電源端１２と記憶ノードＢとの間で、エッチング残や異物等によってマイクロショートが発生すると、該マイクロショートが発生した部分には高抵抗１５が形成され、第２正側電源端１２と記憶ノードＢとの間が、該高抵抗１５で接続されることになる。記憶ノードＢの電圧レベルがＬｏｗレベルの場合、第２正側電源端１２から高抵抗１５及びＮＭＯＳ５を介して第２負側電源端１３へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００３３】
ここで、製造過程におけるウエハテスト時において、第１正側電源端１０に印加される第１正側電源電圧ＶＣＣＬを、第２正側電源端１２に印加される第２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電源端１１に印加される第１負側電源電圧ＧＮＤＬを、第２負側電源端１３に印加される第２負側電源電圧ＧＮＤＲ未満にして、高抵抗１５への電流供給能力を向上させる。このようにすることによって、高抵抗１５への電流供給能力が、ＮＭＯＳ５の電流ドライブ能力に匹敵するようになると、記憶ノードＢの電圧が上昇し、記憶ノードＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベルに反転する。このため、メモリセル１にマイクロショートが発生していることを検出することができる。
【００３４】
次に、図３で示すように、記憶ノードＡと第１負側電源端１１との間で、エッチング残や異物等によってマイクロショートが発生すると、該マイクロショートが発生した部分には高抵抗１５が形成され、記憶ノードＡと第１負側電源端１１との間が、該高抵抗１５で接続されることになる。記憶ノードＡの電圧レベルがＨｉｇｈレベルの場合、第１正側電源端１０からＰＭＯＳ２及び高抵抗１５を介して第１負側電源端１１へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００３５】
ここで、製造過程におけるウエハテスト時において、第１正側電源端１０に印加される第１正側電源電圧ＶＣＣＬを、第２正側電源端１２に印加される第２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電源端１１に印加される第１負側電源電圧ＧＮＤＬを、第２負側電源端１３に印加される第２負側電源電圧ＧＮＤＲ未満にして、高抵抗１５への電流供給能力を向上させる。このようにすることによって、高抵抗１５への電流供給能力が、ＰＭＯＳ２の電流ドライブ能力に匹敵するようになると、記憶ノードＡの電圧が下降し、記憶ノードＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベルに反転する。このため、メモリセル１にマイクロショートが発生していることを検出することができる。
【００３６】
なお、図２及び図３では、記憶ノードＡがＨｉｇｈレベルで記憶ノードＢがＬｏｗレベルの場合を例にして説明したが、記憶ノードＡがＬｏｗレベルで記憶ノードＢがＨｉｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤＲ、ＶＣＣＬ＞ＶＣＣＲとすることによって、上記のようなマイクロショートが発生した場合に、記憶ノードＡ及び記憶ノードＢのレベルを反転させることができる。
【００３７】
図４は、図１で示した半導体集積回路のパッド配置例を示した図である。図４で示しているように、半導体チップ２０上において、メモリセルアレイ２１には、各メモリセルの第１正側電源端１０に接続されるＶＣＣＬパッド２２、及び各メモリセルの第２正側電源端１２に接続されるＶＣＣＲパッド２３が接続されている。更に、メモリセルアレイ２１には、各メモリセルの第１負側電源端１１に接続されるＧＮＤＬパッド２４、及び各メモリセルの第２負側電源端１３に接続されるＧＮＤＲパッド２５が接続されている。また、周辺回路２６，２７の各正側電源端は、周辺回路用の正側電源電圧ＶＣＣが印加されるＶＣＣパッド２８に接続され、周辺回路２６，２７の各負側電源端は、周辺回路用の負側電源電圧が印加されるＧＮＤパッド２９に接続されている。
【００３８】
また、図５は、図１で示したメモリセルのチップレイアウト例を示した図であり、図５では、主にチップ上に形成された各種配線の配線例を示している。図５において、３１はスルーホール、３２はコンタクト、３３はポリ配線、３４は第１メタル配線、３５は第２メタル配線、３６は第３メタル配線を示している。図５からも分かるように、第１正側電源電圧ＶＣＣＬ及び第２正側電源電圧ＶＣＣＲ、第１負側電源電圧ＧＮＤＬ及び第２負側電源電圧ＧＮＤＲが印加される各第１メタル配線３６は、それぞれ独立して配線されている。このことから、ＶＣＣＬ印加用配線、ＶＣＣＲ印加用配線、ＧＮＤＬ用配線及びＧＮＤＲ用配線をそれぞれ容易に設けることができる。
【００３９】
このような半導体集積回路において、メモリセルアレイ２１と周辺回路２６，２７には、異なる正側電源電圧が印加されると共に異なる負側電源電圧が印加されている。各製造過程におけるウエハテスト時には、ＶＣＣＬパッド２２及びＶＣＣＲパッド２３には、記憶ノードＡ及びＢの各電圧レベルに応じて、それぞれ異なる正側電源電圧を印加することができ、ＧＮＤＬパッド２４及びＧＮＤＲパッド２５には、記憶ノードＡ及びＢの各電圧レベルに応じて、それぞれ異なる負側電源電圧を印加することができる。
【００４０】
このように、製造過程におけるウエハテスト時において、第１インバータ回路８の正側電源端をなす第１正側電源端１０と、第２インバータ回路９の正側電源端をなす第２正側電源端１２にそれぞれ異なる正側電源電圧を印加すると共に、第１インバータ回路８の負側電源端をなす第１負側電源端１１と、第２インバータ回路９の負側電源端をなす第２負側電源端１３にそれぞれ異なる負側電源電圧を印加する。
【００４１】
すなわち、ウエハテスト時において、まず最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ、ＧＮＤＬ＜ＧＮＤＲ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。次に、ＶＣＣ＝ＶＣＣＲ＜ＶＣＣＬ、ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。このようにすることによって、記憶ノードと各正側電源端及び／又は記憶ノードと各負側電源端との間でマイクロショートが発生している場合に、各記憶ノードＡ及びＢの電圧レベルを反転させることができる。
【００４２】
このようにして、不良メモリセルの検出を行い、ウエハテスト終了後に、アセンブリによって、ＶＣＣＬパッド２２、ＶＣＣＲパッド２３及びＶＣＣパッド２８が接続されると共に、ＧＮＤＬパッド２４、ＧＮＤＲパッド２５及びＧＮＤパッド２９が接続される。
【００４３】
次に、不良メモリセルが検出されたときの救済方法について、図６を用いて説明する。
図６において、メモリセルアレイ２１は、ｍ（ｍは、ｍ＞０の自然数）行ｎ（ｎは、ｎ＞１の自然数）列のマトリックス状に配置された各メモリセルで構成されており、メモリセルアレイ２１の各列ごとに対応するヒューズＦＬ１〜ＦＬｎを介してＶＣＣＬパッド２２から第１正側電源電圧ＶＣＣＬが印加されている。更に、各メモリセルには、メモリセルアレイ２１の各列ごとに対応するヒューズＦＲ１〜ＦＲｎを介してＶＣＣＲパッド２３から第２正側電源電圧ＶＣＣＲが印加されている。
【００４４】
ここで、例えば少なくとも１列、例えばｎ列目の各メモリセル（図６の斜線で示した部分）を冗長メモリセルとし、上記不良メモリセルの検出を行った結果、１列目の各メモリセルの１つが不良メモリセル４１であることが判明すると、該不良メモリセル４１に接続されているヒューズＦＬ１及びＦＲ１を、レーザトリミング等によってそれぞれ切断する。
【００４５】
ヒューズＦＬ１及びＦＲ１を切断された１列目の各メモリセルの代わりに、冗長メモリセルであるｎ列目の各メモリセルを置換して使用し、不良メモリセル４１がｎ列目の置換メモリセル４２に置換される。このようにすることによって、不良メモリセル４１に接続されているヒューズＦＬ１及びＦＲ１が切断され、不良メモリセル４１に正側電源電圧の供給が遮断されることからスタンバイ電流の不良の発生を防止することができ、半導体チップの歩留まりが向上する。
【００４６】
なお、図６では、ヒューズＦＬ１〜ＦＬｎ及びＦＲ１〜ＦＲｎが交互に１列に配置されていたが、図７で示すように、メモリセルアレイ２１を挟んで交互にヒューズＦＬ１〜ＦＬｎ及びＦＲ１〜ＦＲｎを配置するようにしてもよい。このようにすることによって各ヒューズの配置ピッチを大きくすることができるため、ヒューズの切断を容易に行うことができる。
【００４７】
更に、図７に対して、図８で示すように、各メモリセルに第１正側電源電圧ＶＣＣＬを供給する電源線Ａと、各メモリセルに第２正側電源電圧ＶＣＣＲを供給する電源線Ｂを２層構造にすることにより、ヒューズの配置ピッチ及び各電源線の配置ピッチをそれぞれ大きくすることができる。このため、一層容易にヒューズを切断することができ、かつ同一配線層間のショートがなくなることから、結果として半導体チップの歩留まりを向上させることができる。図８において、図８（ｂ）は、図８（ａ）に示したＡ−Ａ’部分の配線の断面を示している。
【００４８】
また、図８に対して、図９で示すように、ヒューズＦＬｉ（ｉは、１≦ｉ≦ｎの自然数）とヒューズＦＲｉを２層構造にしたヒューズＦｉを使用すると共に、図６で示したようにヒューズＦ１〜Ｆｎを１列に配置するようにしてもよい。このようにすることにより、ヒューズの配置ピッチ及び電源線のピッチをそれぞれ大きくすることができ、一層容易にヒューズを切断することができると共にレイアウト面積の低減を図ることができる。図９において、図９（ｂ）は、図９（ａ）に示したＢ−Ｂ’部分のヒューズＦｎの断面を示している。
【００４９】
なお、図６から図９では、メモリセルアレイ２１に第１正側電源電圧ＶＣＣＬ及び第２正側電源電圧ＶＣＣＲを印加するための配線にヒューズを挿入した場合を例にして説明したが、言うまでもなく、メモリセルアレイ２１に第１負側電源電圧ＧＮＤＬ及び第２負側電源電圧ＧＮＤＲを印加するための配線にヒューズを挿入するようにしてもよく、このようにした場合においても同様の効果を得ることができる。
【００５０】
このように、本実施の形態１における半導体集積回路は、ＳＲＡＭのメモリセル１を構成する２つのインバータ回路８，９に対して、製造過程で行うウエハテスト時に、正側電源電圧及び負側電源電圧をそれぞれ個別に印加してマイクロショートが発生した不良メモリセルの検出を行い、検出した不良メモリセルに対して配線に挿入されたヒューズを切断することにより正側電源電圧又は負側電源電圧の印加を遮断すると共に、不良メモリセルをメモリセルアレイ内にあらかじめ設けた冗長メモリセルに置き換えるようにした。このことから、マイクロショートが発生したメモリセルを容易に検出して特定することができるため、該マイクロショートが発生してスタンバイ電流不良等の直流電流不良が発生したメモリセルを、冗長メモリセルに置き換えることによって、半導体チップの歩留まりを向上させることができる。
【００５１】
実施の形態２．
上記実施の形態１において、ＰＭＯＳ２及び３に対してＮウェル電圧ＶＣＣＮを、ＮＭＯＳ４及び５に対してＰウェル電圧ＧＮＤＰを印加するようにしてもよく、このようにしたものを本発明の実施の形態２とする。
図１０は、本発明の実施の形態２における半導体集積回路の例を示した回路図であり、図１０においても、半導体集積回路におけるＳＲＡＭのメモリセルを例にして示している。なお、図１０では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００５２】
図１０における図１との相違点は、ＰＭＯＳ２及び３の各ＮウェルにそれぞれＮウェル電圧ＶＣＣＮを印加することと、ＮＭＯＳ４及び５の各ＰウェルにそれぞれＰウェル電圧ＧＮＤＰを印加したことにある。このことから、図１のＰＭＯＳ２をＰＭＯＳ２ａに、図１のＰＭＯＳ３をＰＭＯＳ３ａに、図１のＮＭＯＳ４をＮＭＯＳ４ａに、図１のＮＭＯＳ５をＮＭＯＳ５ａにし、これらに伴って、図１の第１インバータ回路８を第１インバータ回路８ａに、図１の第２インバータ回路９を第２インバータ回路９ａに、図１のメモリセル１をメモリセル５１にした。
【００５３】
図１０において、ＰＭＯＳ２ａ及び３ａの各Ｎウェルは、Ｎウェル電圧入力端５２にそれぞれ接続されて、Ｎウェル電圧ＶＣＣＮが印加されている。また、ＮＭＯＳ４ａ及び５ａの各Ｐウェルは、Ｐウェル電圧入力端５３にそれぞれ接続されて、Ｐウェル電圧ＧＮＤＰが印加されている。
このような構成において、図２で示したような第２正側電源端１２と記憶ノードＢとの間でマイクロショートが発生すると、記憶ノードＢの電圧レベルがＬｏｗレベルの場合、第２正側電源端１２から高抵抗１５及びＮＭＯＳ５ａを介して第２負側電源端１３へ貫通電流が流れ、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００５４】
ここで、製造過程におけるウエハテスト時において、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共にＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵抗１５への電流供給能力を向上させると共に、基板効果によってＮＭＯＳ５ａの電流供給能力を弱めることができる。このようにすることによって、高抵抗１５への電流供給能力が、ＮＭＯＳ５ａの電流ドライブ能力に匹敵するようになると、記憶ノードＢの電圧が上昇し、記憶ノードＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベルに反転する。
【００５５】
次に、図３で示すような記憶ノードＡと第１負側電源端１１との間でマイクロショートが発生すると、記憶ノードＡの電圧レベルがＨｉｇｈレベルの場合、第１正側電源端１０からＰＭＯＳ２ａ及び高抵抗１５を介して第１負側電源端１１へ貫通電流が流れ、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００５６】
図２の場合と同様に、ウエハテスト時において、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共にＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵抗１５への電流供給能力を向上させると共に、基板効果によってＰＭＯＳ２ａの電流供給能力を弱めることができる。このようにすることによって、高抵抗１５への電流供給能力が、ＰＭＯＳ２ａの電流ドライブ能力に匹敵するようになると、記憶ノードＡの電圧が下降し、記憶ノードＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベルに反転する。
【００５７】
なお、記憶ノードＡがＨｉｇｈレベルで記憶ノードＢがＬｏｗレベルの場合を例にして説明したが、記憶ノードＡがＬｏｗレベルで記憶ノードＢがＨｉｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤＲ＝ＧＮＤＰ、ＶＣＣＮ＝ＶＣＣＬ＞ＶＣＣＲとすることによって、上記のようなマイクロショートが発生した場合に、記憶ノードＡ及び記憶ノードＢのレベルを反転させることができる。
【００５８】
図１１は、図１０で示した半導体集積回路のパッド配置例を示した図である。なお、図１１では、図４と同じものは同じ符号で示しており、ここではその説明を省略する共に図１０との相違点のみ説明する。図１１における図４との相違点は、メモリセルアレイ２１にＮウェル電圧入力端５２に接続されるＶＣＣＮパッド５５と、Ｐウェル電圧入力端５３に接続されるＧＮＤＰパッド５６とを設けたことにある。これに伴って、図４の半導体チップ２０を半導体チップ２０ａに、図４のメモリセルアレイ２１をメモリセルアレイ２１ａにした。
【００５９】
このような構成において、製造過程におけるウエハテスト時において、第１インバータ回路８ａの正側電源端をなす第１正側電源端１０と、第２インバータ回路９ａの正側電源端をなす第２正側電源端１２と、Ｎウェル電圧入力端５２にそれぞれ異なる電源電圧を印加すると共に、第１インバータ回路８ａの負側電源端をなす第１負側電源端１１と、第２インバータ回路９ａの負側電源端をなす第２負側電源端１３と、Ｐウェル電圧入力端５３にそれぞれ異なる負側電源電圧を印加する。
【００６０】
すなわち、ウエハテスト時において、まず最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮ、ＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。次に、ＶＣＣ＝ＶＣＣＲ＜ＶＣＣＬ＝ＶＣＣＮ、ＧＮＤＰ＝ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。このようにすることによって、記憶ノードと各正側電源端及び／又は記憶ノードと各負側電源端との間でマイクロショートが発生している場合に、各記憶ノードＡ及びＢの電圧レベルを反転させることができる。
【００６１】
このようにして、不良メモリセルの検出を行い、ウエハテスト終了後に、アセンブリによって、ＶＣＣＬパッド２２、ＶＣＣＲパッド２３、ＶＣＣパッド２８及びＶＣＣＮパッド５５が接続されると共に、ＧＮＤＬパッド２４、ＧＮＤＲパッド２５、ＧＮＤパッド２９及びＧＮＤＰパッド５６が接続される。なお、不良メモリセルが検出されたときの救済方法は、上記実施の形態１と同様であるのでその説明を省略する。
【００６２】
このように、本実施の形態２における半導体集積回路は、上記実施の形態１における半導体集積回路に対して、更に、ＰＭＯＳ２ａ及び３ａに対してＮウェル電圧ＶＣＣＮを印加するためのＮウェル電圧入力端５２、及びＮＭＯＳ４ａ及び５ａに対してＰウェル電圧ＧＮＤＰを印加するためのＰウェル電圧入力端５３をそれぞれ設け、ウエハテスト時において、ＰＭＯＳ２ａ及び３ａに対してＮウェル電圧ＶＣＣＮを、ＮＭＯＳ４ａ及び５ａに対してＰウェル電圧ＧＮＤＰを、正側電源電圧及び負側電源電圧と共にそれぞれ個別に印加してマイクロショートが発生した不良メモリセルの検出を行うようにした。このことから、上記実施の形態１と同様の効果を得ることができると共に、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００６３】
なお、上記実施の形態１及び実施の形態２では、ウエハテスト時に、ＶＣＣＬ＜ＶＣＣＲにすると共にＧＮＤＬ＜ＧＮＤＲになるようにして不良メモリセルの検出を行うようにしたが、ＶＣＣＬ＜ＶＣＣＲ又はＧＮＤＬ＜ＧＮＤＲのいずれかになるようにしても不良メモリセルの検出を行うことができる。
【００６４】
また、上記実施の形態１及び実施の形態２では、第１正側電源端１０、第１負側電源端１１、第２正側電源端１２及び第２負側電源端１３を設けた場合を例にして示したが、第１正側電源端１０及び第２正側電源端１２のみを設けるようにしてもよく、このようにした場合、第１及び第２インバータ回路には同じ電圧の負側電源電圧、例えば図１２及び図１３のように接地電圧が印加される。
【００６５】
同様に、第１負側電源端１１及び第２負側電源端１３のみを設けるようにしてもよく、このようにした場合、第１及び第２インバータ回路には同じ電圧の正側電源電圧、例えば図１４及び図１５のようにメモリセル用の正側電源電圧ＶＣＣＭが印加される。これらのようにした場合の不良メモリセルの検出動作及び不良メモリセル発生時の救済方法は、上記実施の形態１及び実施の形態２で説明した動作と同様であることからその詳細な説明を省略する。
【００６６】
【発明の効果】
請求項１に係る半導体集積回路は、ＳＲＡＭのメモリセルを構成する２つのインバータ回路に対して、製造過程で行うウエハテスト時に、正側電源電圧をそれぞれ個別に印加するようにした。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルを容易に検出して特定することができ、該メモリセルを冗長メモリセルに置き換えることによって歩留まりを向上させることができる。
【００６７】
請求項２に係る半導体集積回路は、請求項１において、通常動作時には、第１正側電源端及び第２正側電源端に同じ正側電源電圧をそれぞれ印加するようにした。このことから、通常動作時に所定の動作を行うようにすることができる。
【００６８】
請求項３に係る半導体集積回路は、請求項１又は請求項２のいずれかにおいて、更に、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端を備えた。このことから、Ｎウェル電圧入力端に印加する電圧によって、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００６９】
請求項４に係る半導体集積回路は、請求項３において、具体的には、ウエハテスト時に、第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧を、Ｎウェル電圧入力端に印加するようにした。このことから、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７０】
請求項５に係る半導体集積回路は、ＳＲＡＭのメモリセルを構成する２つのインバータ回路に対して、製造過程で行うウエハテスト時に、負側電源電圧をそれぞれ個別に印加するようにした。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルを容易に検出して特定することができ、該メモリセルを冗長メモリセルに置き換えることによって歩留まりを向上させることができる。
【００７１】
請求項６に係る半導体集積回路は、請求項５において、通常動作時には、第１負側電源端及び第２負側電源端に同じ負側電源電圧をそれぞれ印加するようにした。このことから、通常動作時に所定の動作を行うようにすることができる。
【００７２】
請求項７に係る半導体集積回路は、請求項５又は請求項６のいずれかにおいて、更に、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端を備えた。このことから、Ｐウェル電圧入力端に印加する電圧によって、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７３】
請求項８に係る半導体集積回路は、請求項７において、具体的には、ウエハテスト時に、第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧を、Ｐウェル電圧入力端に印加するようにした。このことから、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７４】
請求項９に係る半導体集積回路は、ＳＲＡＭのメモリセルを構成する２つのインバータ回路に対して、製造過程で行うウエハテスト時に、正側電源電圧及び負側電源電圧をそれぞれ個別に印加するようにした。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルを更に容易に検出して特定することができ、該メモリセルを冗長メモリセルに置き換えることによって歩留まりを向上させることができる。
【００７５】
請求項１０に係る半導体集積回路は、請求項９において、通常動作時には、第１正側電源端及び第２正側電源端に同じ正側電源電圧をそれぞれ印加すると共に、第１負側電源端及び第２負側電源端に同じ負側電源電圧をそれぞれ印加するようにした。このことから、通常動作時に所定の動作を行うようにすることができる。
【００７６】
請求項１１に係る半導体集積回路は、請求項９又は請求項１０のいずれかにおいて、更に、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端とを備えた。このことから、Ｎウェル電圧入力端とＰウェル電圧入力端に印加する電圧によって、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７７】
請求項１２に係る半導体集積回路は、請求項１１において、具体的には、ウエハテスト時に、第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧をＮウェル電圧入力端に印加すると共に、第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧をＰウェル電圧入力端に印加するようにした。このことから、マイクロショートが発生したメモリセルを更に一層容易に検出して特定することができる。
【００７８】
請求項１３に係る半導体集積回路は、請求項１、２、３、４、９、１０、１１又は１２のいずれかにおいて、所定のメモリセル群ごとに設けられた第１及び第２正側電源電圧を対応して印加するそれぞれの配線を、対応して切断するための各ヒューズを備えた。このことから、検出した不良メモリセルに対して配線に挿入されたヒューズを切断することにより正側電源電圧の印加を遮断すると共に、不良メモリセルをメモリセルアレイ内にあらかじめ設けた冗長メモリセルに置き換えることができる。
【００７９】
請求項１４に係る半導体集積回路は、請求項５から請求項１２のいずれかにおいて、所定のメモリセル群ごとに設けられた第１及び第２負側電源電圧を対応して印加するそれぞれの配線を、対応して切断するための各ヒューズを備えた。このことから、検出した不良メモリセルに対して配線に挿入されたヒューズを切断することにより負側電源電圧の印加を遮断すると共に、不良メモリセルをメモリセルアレイ内にあらかじめ設けた冗長メモリセルに置き換えることができる。
【００８０】
請求項１５に係る半導体集積回路は、請求項１３又は請求項１４のいずれかにおいて、各ヒューズをメモリセルアレイに対して上下又は左右に交互に配置するようにした。このことから、各ヒューズの配置ピッチを大きくすることができ、ヒューズの切断を容易に行うことができる。
【００８１】
請求項１６に係る半導体集積回路は、請求項１３又は請求項１４のいずれかにおいて、各配線を２層構造にすると共に該各層の配線ごとにヒューズを設けるようにした。このことから、各ヒューズの配置ピッチ及び各電源線の配置ピッチをそれぞれ大きくすることができるため、一層容易にヒューズを切断することができ、かつ同一配線層間のショートをなくすことができ、半導体チップの歩留まりを向上させることができる。
【００８２】
請求項１７に係る半導体集積回路は、請求項１から請求項１６のいずれかにおいて、具体的には、上記各メモリセルをＣＭＯＳで形成した。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルの特定を容易にすることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体集積回路の例を示した回路図である。
【図２】 図１の第２正側電源端１２と記憶ノードＢがマイクロショートした場合を示した図である。
【図３】 図１の記憶ノードＡと第１負側電源端１１がマイクロショートした場合を示した図である。
【図４】 図１で示した半導体集積回路のパッド配置例を示した図である。
【図５】 図１で示したメモリセルのチップレイアウト例を示した図である。
【図６】 不良メモリセルが検出されたときの救済方法の例を示した図である。
【図７】 不良メモリセルが検出されたときの救済方法の他の例を示した図である。
【図８】 不良メモリセルが検出されたときの救済方法の他の例を示した図である。
【図９】 不良メモリセルが検出されたときの救済方法の他の例を示した図である。
【図１０】 本発明の実施の形態２における半導体集積回路の例を示した回路図である。
【図１１】 図１０で示した半導体集積回路のパッド配置例を示した図である。
【図１２】 本発明の実施の形態１における半導体集積回路の変形例を示した回路図である。
【図１３】 本発明の実施の形態２における半導体集積回路の変形例を示した回路図である。
【図１４】 本発明の実施の形態１における半導体集積回路の他の変形例を示した回路図である。
【図１５】 本発明の実施の形態２における半導体集積回路の他の変形例を示した回路図である。
【図１６】 従来の半導体集積回路におけるチップ構成と各電源用パッドの配置例を示した図である。
【図１７】 図１６の記憶ノードＢと正側電源端１０１がマイクロショートした場合を示した図である。
【図１８】 図１６の記憶ノードＡと負側電源端１０２がマイクロショートした場合を示した図である。
【図１９】 従来の半導体集積回路におけるパッド配置例を示した図である。
【符号の説明】
１，５１ メモリセル、 ２，３，２ａ，３ａ ＰＭＯＳ、 ４〜７，４ａ，５ａ ＮＭＯＳ、 ８，８ａ 第１インバータ回路、 ９，９ａ 第２インバータ回路、 １０ 第１正側電源端、 １１ 第１負側電源端、 １２ 第２正側電源端、 １３ 第２負側電源端、 ２１，２１ａ メモリセルアレイ、 ２２ＶＣＣＬパッド、 ２３ ＶＣＣＲパッド、 ２４ ＧＮＤＬパッド、 ２５ＧＮＤＲパッド、 ４１ 不良メモリセル、 ４２ 置換メモリセル、 ＦＬ１〜ＦＬｎ，ＦＲ１〜ＦＲｎ，Ｆ１〜Ｆｎ ヒューズ、 ５２ Ｎウェル電圧入力端、 ５３ Ｐウェル電圧入力端、 ５５ ＶＣＣＮパッド、 ５６ ＧＮＤＰパッド。
【発明の属する技術分野】
本発明は、メモリセルアレイを備えた半導体集積回路に関し、特に、メモリセルにおける記憶ノードと電源端とのショートを検出して特定し、歩留まりの向上を図ることができる半導体集積回路に関する。
【０００２】
【従来の技術】
図１６は、半導体集積回路におけるＳＲＡＭのメモリセルの従来例を示した回路図であり、図１７では、図１６において正側電源端と記憶ノードＢがマイクロショートした場合を示し、図１８では、図１６において記憶ノードＡと負側電源端がマイクロショートした場合を示している。
半導体集積回路におけるメモリセルの製造過程では、図１７で示しているように、メモリセル用の正側電源電圧ＶＣＣＭが印加されるメモリセル用正側電源端１０１とメモリセル１００における記憶ノードＢとの間で、エッチング残や異物等によってマイクロショートが発生する場合がある。該マイクロショートが発生した部分には高抵抗１０８が形成され、メモリセル用正側電源端１０１と記憶ノードＢとの間が、該高抵抗１０８で接続されることになる。
【０００３】
同様に、半導体集積回路におけるメモリセルの製造過程では、図１８で示しているように、接地されたメモリセル用負側電源端１０２とメモリセル１００における記憶ノードＡとの間で、エッチング残や異物等によってマイクロショートが発生する場合がある。該マイクロショートが発生した部分には高抵抗１０８が形成され、記憶ノードＡとメモリセル用負側電源端１０２との間が、該高抵抗１０８で接続されることになる。
【０００４】
【発明が解決しようとする課題】
ここで、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）１０４のドレインとＮチャネル形ＭＯＳトランジスタ（以下，ＮＭＯＳと呼ぶ）１０６のドレインとの接続部をなす記憶ノードＢの電圧レベルがＬｏｗレベルの場合、図１７で示しているように、メモリセル用正側電源端１０１から高抵抗１０８及びＮＭＯＳ１０６を介して接地へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【０００５】
しかし、高抵抗１０８の抵抗値が、ＮＭＯＳ１０６のオン抵抗値と比較して十分に大きい場合、半導体チップのファンクション上では特に影響を及ぼさず、半導体チップとして、スタンバイ電流が増加する現象しか見出すことができない。すなわち、スタンバイ電流が増加しているメモリセルを特定することができず、半導体チップが冗長回路を有している場合においても救済することができず、不良チップとして処理されるという問題があった。
【０００６】
また、ＰＭＯＳ１０３のドレインとＮＭＯＳ１０５のドレインとの接続部をなす記憶ノードＡの電圧レベルがＨｉｇｈレベルの場合、図１８で示しているように、メモリセル用正側電源端１０１からＰＭＯＳ１０３及び高抵抗１０８を介して接地へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【０００７】
しかし、高抵抗１０８の抵抗値が、ＰＭＯＳ１０３のオン抵抗値と比較して十分に大きい場合、半導体チップのファンクション上では特に影響を及ぼさず、半導体チップとして、スタンバイ電流が増加する現象しか見出すことができない。すなわち、スタンバイ電流が増加しているメモリセルを特定することができず、半導体チップが冗長回路を有している場合においても救済することができず、不良チップとして処理されるという問題があった。
【０００８】
一方、図１９で示すように、メモリセルアレイ１２３用の各電源パッド１１１，１１２と周辺回路１２１，１２２用の各電源パッド１１３，１１４を設けることによって、例えばスタンバイ電流不良が周辺回路１２１，１２２に起因するものなのか、メモリセルアレイ１２３に起因するものなのかを判別することができ、プロセスの改善を図る点で効果があった。しかし、メモリセルアレイ１２３に起因したスタンバイ電流不良があった場合、図１９で示したような構成ではメモリセルアレイ１２３におけるどのメモリセルが原因で不良になったのかを特定することは困難であり、従って冗長回路を用いて救済することができなかった。
【０００９】
一方、特開平８−４５２９９号公報では、半導体記憶装置及びメモリセルのＤＣ電流不良検出方法が開示されており、特開平８−１３８３９９号公報では、スタンバイ電流不良等に対する救済を目的とした半導体装置が開示されている。しかし、該各公報は、不良メモリセルを特定して救済する方法を示したものではなく、本発明と異なるものである。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、スタンバイ電流不良等の直流電流不良時における不良メモリセルを特定して救済することができ、半導体チップの歩留まりを向上させることができる半導体集積回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る半導体集積回路は、ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
製造過程におけるウエハテスト時に所定の第１正側電源電圧が印加される第１正側電源端と、
上記ウエハテスト時に、上記第１正側電源電圧と異なる電圧値をなす所定の第２正側電源電圧が印加される第２正側電源端と、
所定の負側電源電圧が印加される負側電源端と、
上記第１正側電源端及び負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記第２正側電源端及び負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
第１インバータ回路及び第２インバータ回路を形成する各ＰＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、
を備え、
上記第１正側電源端及び第２正側電源端は、通常動作時に共通の正側電源電圧がそれぞれ印加され、
上記Ｎウェル電圧入力端は、上記ウエハテスト時に第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧が印加されるものである。
【００１５】
この発明に係る半導体集積回路は、ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
所定の正側電源電圧が印加される正側電源端と、
製造過程におけるウエハテスト時に所定の第１負側電源電圧が印加される第１負側電源端と、
上記ウエハテスト時に、上記第１負側電源電圧と異なる電圧値をなす所定の第２負側電源電圧が印加される第２負側電源端と、
上記正側電源端及び第１負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記正側電源端及び第２負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
を備え、
上記第１負側電源端及び第２負側電源端は、通常動作時に共通の負側電源電圧がそれぞれ印加されるものである。
【００１７】
また、この発明に係る半導体集積回路は、各メモリセルに、第１インバータ回路及び第２インバータ回路を形成する各ＮＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端を備えるようにしてもよい。
【００１８】
また、この発明に係る半導体集積回路は、具体的には、上記Ｐウェル電圧入力端には、上記ウエハテスト時に第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧が印加されるものである。
【００１９】
この発明に係る半導体集積回路は、ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
製造過程におけるウエハテスト時に所定の第１正側電源電圧が印加される第１正側電源端と、
上記ウエハテスト時に所定の第１負側電源電圧が印加される第１負側電源端と、
上記ウエハテスト時に、上記第１正側電源電圧と異なる電圧値をなす所定の第２正側電源電圧が印加される第２正側電源端と、
上記ウエハテスト時に、上記第１負側電源電圧と異なる電圧値をなす所定の第２負側電源電圧が印加される第２負側電源端と、
上記第１正側電源端及び第１負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記第２正側電源端及び第２負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
を備え、
上記第１正側電源端及び第２正側電源端は、通常動作時に共通の正側電源電圧がそれぞれ印加されると共に、上記第１負側電源端及び第２負側電源端は、通常動作時に共通の負側電源電圧がそれぞれ印加されるものである。
【００２１】
また、この発明に係る半導体集積回路は、各メモリセルに、第１インバータ回路及び第２インバータ回路を形成する各ＰＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、第１インバータ回路及び第２インバータ回路を形成する各ＮＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端とを備えるようにしてもよい。
【００２２】
また、この発明に係る半導体集積回路は、具体的には、上記Ｎウェル電圧入力端には、上記ウエハテスト時に第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧が印加されると共に、上記Ｐウェル電圧入力端には、上記ウエハテスト時に第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧が印加されるものである。
【００２４】
また、この発明に係る半導体集積回路は、上記メモリアレイに共通に第１の負電源電圧を印加する第１の共通配線と、
上記メモリアレイに共通に第２の負電源電圧を印加する第２の共通配線と、
上記メモリセルアレイの所定のメモリセル群ごとに設けられて上記第１負側電源電圧を印加する第１の配線と、
上記メモリセルアレイの上記所定のメモリセル群ごとに設けられて上記第２負側電源電圧を印加する上記第１の配線とは異なる第２の配線を備え、
さらに
上記第１の配線に対応して上記第１の共通配線との接続を切断するための第１のヒューズと、
上記第２の配線に対応して上記第２の共通配線との接続を切断するための第２のヒューズとを含むようにしてもよい。
【００２５】
また、この発明に係る半導体集積回路は、具体的には、上記第１のヒューズと第２のヒューズを、上記メモリアレイを挟んで配置したものである。
【００２６】
また、この発明に係る半導体集積回路は、具体的には、上記第１の配線と上記第２の配線を、断面視で間に絶縁体を挟み平面視で重なるよう配置し、第１のヒューズと第２のヒューズも断面視で間に絶縁体を挟み平面視で重なるよう配置したものである。
【００２８】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における半導体集積回路の例を示した回路図であり、図１では、半導体集積回路におけるＳＲＡＭのメモリセルを例にして示している。
【００２９】
図１において、ＳＲＡＭのメモリセル１は、負荷をなすＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）２，３、フリップフロップを形成するＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）４，５及び該フリップフロップへのデータの書き込み及び読み出しを行うアクセス用のＮＭＯＳ６，７で構成されている。ＰＭＯＳ２とＮＭＯＳ４、及びＰＭＯＳ３とＮＭＯＳ５はそれぞれインバータ回路を形成しており、ＰＭＯＳ２とＮＭＯＳ４で形成されたインバータ回路を第１インバータ回路８とし、ＰＭＯＳ３とＮＭＯＳ５で形成されたインバータ回路を第２インバータ回路９とする。
【００３０】
メモリセル用の第１正側電源端１０とメモリセル用の第１負側電源端１１との間には、ＰＭＯＳ２とＮＭＯＳ４が直列に接続されており、第１インバータ回路８の出力端をなすＰＭＯＳ２とＮＭＯＳ４との接続部が記憶ノードＡをなしている。また、メモリセル用の第２正側電源端１２とメモリセル用の第２負側電源端１３との間には、ＰＭＯＳ３とＮＭＯＳ５が直列に接続されており、第２インバータ回路９の出力端をなすＰＭＯＳ３とＮＭＯＳ５との接続部が記憶ノードＢをなしている。記憶ノードＡには、第１インバータ回路８の入力端をなすＰＭＯＳ３とＮＭＯＳ５の各ゲートがそれぞれ接続され、記憶ノードＢには、第２インバータ回路９の入力端をなすＰＭＯＳ２とＮＭＯＳ４の各ゲートがそれぞれ接続されている。
【００３１】
更に、ビット線対をなす一方のビット線ＢＬ１と記憶ノードＡとの間には、ＮＭＯＳ６が接続されており、該ＮＭＯＳ６のゲートはワード線ＷＬに接続されている。同様にビット線対をなす他方のビット線ＢＬ２と記憶ノードＢとの間には、ＮＭＯＳ７が接続されており、該ＮＭＯＳ７のゲートはワード線ＷＬに接続されている。なお、ビット線ＢＬ１の信号レベルは、ビット線ＢＬ２の信号レベルを反転させたものである。
【００３２】
このような構成において、図２で示すように、第２正側電源端１２と記憶ノードＢとの間で、エッチング残や異物等によってマイクロショートが発生すると、該マイクロショートが発生した部分には高抵抗１５が形成され、第２正側電源端１２と記憶ノードＢとの間が、該高抵抗１５で接続されることになる。記憶ノードＢの電圧レベルがＬｏｗレベルの場合、第２正側電源端１２から高抵抗１５及びＮＭＯＳ５を介して第２負側電源端１３へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００３３】
ここで、製造過程におけるウエハテスト時において、第１正側電源端１０に印加される第１正側電源電圧ＶＣＣＬを、第２正側電源端１２に印加される第２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電源端１１に印加される第１負側電源電圧ＧＮＤＬを、第２負側電源端１３に印加される第２負側電源電圧ＧＮＤＲ未満にして、高抵抗１５への電流供給能力を向上させる。このようにすることによって、高抵抗１５への電流供給能力が、ＮＭＯＳ５の電流ドライブ能力に匹敵するようになると、記憶ノードＢの電圧が上昇し、記憶ノードＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベルに反転する。このため、メモリセル１にマイクロショートが発生していることを検出することができる。
【００３４】
次に、図３で示すように、記憶ノードＡと第１負側電源端１１との間で、エッチング残や異物等によってマイクロショートが発生すると、該マイクロショートが発生した部分には高抵抗１５が形成され、記憶ノードＡと第１負側電源端１１との間が、該高抵抗１５で接続されることになる。記憶ノードＡの電圧レベルがＨｉｇｈレベルの場合、第１正側電源端１０からＰＭＯＳ２及び高抵抗１５を介して第１負側電源端１１へ貫通電流が流れる。該貫通電流は、メモリセルがスタンバイ状態にあるときにおいても流れることから、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００３５】
ここで、製造過程におけるウエハテスト時において、第１正側電源端１０に印加される第１正側電源電圧ＶＣＣＬを、第２正側電源端１２に印加される第２正側電源電圧ＶＣＣＲ未満にすると共に、第１負側電源端１１に印加される第１負側電源電圧ＧＮＤＬを、第２負側電源端１３に印加される第２負側電源電圧ＧＮＤＲ未満にして、高抵抗１５への電流供給能力を向上させる。このようにすることによって、高抵抗１５への電流供給能力が、ＰＭＯＳ２の電流ドライブ能力に匹敵するようになると、記憶ノードＡの電圧が下降し、記憶ノードＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベルに反転する。このため、メモリセル１にマイクロショートが発生していることを検出することができる。
【００３６】
なお、図２及び図３では、記憶ノードＡがＨｉｇｈレベルで記憶ノードＢがＬｏｗレベルの場合を例にして説明したが、記憶ノードＡがＬｏｗレベルで記憶ノードＢがＨｉｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤＲ、ＶＣＣＬ＞ＶＣＣＲとすることによって、上記のようなマイクロショートが発生した場合に、記憶ノードＡ及び記憶ノードＢのレベルを反転させることができる。
【００３７】
図４は、図１で示した半導体集積回路のパッド配置例を示した図である。図４で示しているように、半導体チップ２０上において、メモリセルアレイ２１には、各メモリセルの第１正側電源端１０に接続されるＶＣＣＬパッド２２、及び各メモリセルの第２正側電源端１２に接続されるＶＣＣＲパッド２３が接続されている。更に、メモリセルアレイ２１には、各メモリセルの第１負側電源端１１に接続されるＧＮＤＬパッド２４、及び各メモリセルの第２負側電源端１３に接続されるＧＮＤＲパッド２５が接続されている。また、周辺回路２６，２７の各正側電源端は、周辺回路用の正側電源電圧ＶＣＣが印加されるＶＣＣパッド２８に接続され、周辺回路２６，２７の各負側電源端は、周辺回路用の負側電源電圧が印加されるＧＮＤパッド２９に接続されている。
【００３８】
また、図５は、図１で示したメモリセルのチップレイアウト例を示した図であり、図５では、主にチップ上に形成された各種配線の配線例を示している。図５において、３１はスルーホール、３２はコンタクト、３３はポリ配線、３４は第１メタル配線、３５は第２メタル配線、３６は第３メタル配線を示している。図５からも分かるように、第１正側電源電圧ＶＣＣＬ及び第２正側電源電圧ＶＣＣＲ、第１負側電源電圧ＧＮＤＬ及び第２負側電源電圧ＧＮＤＲが印加される各第１メタル配線３６は、それぞれ独立して配線されている。このことから、ＶＣＣＬ印加用配線、ＶＣＣＲ印加用配線、ＧＮＤＬ用配線及びＧＮＤＲ用配線をそれぞれ容易に設けることができる。
【００３９】
このような半導体集積回路において、メモリセルアレイ２１と周辺回路２６，２７には、異なる正側電源電圧が印加されると共に異なる負側電源電圧が印加されている。各製造過程におけるウエハテスト時には、ＶＣＣＬパッド２２及びＶＣＣＲパッド２３には、記憶ノードＡ及びＢの各電圧レベルに応じて、それぞれ異なる正側電源電圧を印加することができ、ＧＮＤＬパッド２４及びＧＮＤＲパッド２５には、記憶ノードＡ及びＢの各電圧レベルに応じて、それぞれ異なる負側電源電圧を印加することができる。
【００４０】
このように、製造過程におけるウエハテスト時において、第１インバータ回路８の正側電源端をなす第１正側電源端１０と、第２インバータ回路９の正側電源端をなす第２正側電源端１２にそれぞれ異なる正側電源電圧を印加すると共に、第１インバータ回路８の負側電源端をなす第１負側電源端１１と、第２インバータ回路９の負側電源端をなす第２負側電源端１３にそれぞれ異なる負側電源電圧を印加する。
【００４１】
すなわち、ウエハテスト時において、まず最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ、ＧＮＤＬ＜ＧＮＤＲ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。次に、ＶＣＣ＝ＶＣＣＲ＜ＶＣＣＬ、ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。このようにすることによって、記憶ノードと各正側電源端及び／又は記憶ノードと各負側電源端との間でマイクロショートが発生している場合に、各記憶ノードＡ及びＢの電圧レベルを反転させることができる。
【００４２】
このようにして、不良メモリセルの検出を行い、ウエハテスト終了後に、アセンブリによって、ＶＣＣＬパッド２２、ＶＣＣＲパッド２３及びＶＣＣパッド２８が接続されると共に、ＧＮＤＬパッド２４、ＧＮＤＲパッド２５及びＧＮＤパッド２９が接続される。
【００４３】
次に、不良メモリセルが検出されたときの救済方法について、図６を用いて説明する。
図６において、メモリセルアレイ２１は、ｍ（ｍは、ｍ＞０の自然数）行ｎ（ｎは、ｎ＞１の自然数）列のマトリックス状に配置された各メモリセルで構成されており、メモリセルアレイ２１の各列ごとに対応するヒューズＦＬ１〜ＦＬｎを介してＶＣＣＬパッド２２から第１正側電源電圧ＶＣＣＬが印加されている。更に、各メモリセルには、メモリセルアレイ２１の各列ごとに対応するヒューズＦＲ１〜ＦＲｎを介してＶＣＣＲパッド２３から第２正側電源電圧ＶＣＣＲが印加されている。
【００４４】
ここで、例えば少なくとも１列、例えばｎ列目の各メモリセル（図６の斜線で示した部分）を冗長メモリセルとし、上記不良メモリセルの検出を行った結果、１列目の各メモリセルの１つが不良メモリセル４１であることが判明すると、該不良メモリセル４１に接続されているヒューズＦＬ１及びＦＲ１を、レーザトリミング等によってそれぞれ切断する。
【００４５】
ヒューズＦＬ１及びＦＲ１を切断された１列目の各メモリセルの代わりに、冗長メモリセルであるｎ列目の各メモリセルを置換して使用し、不良メモリセル４１がｎ列目の置換メモリセル４２に置換される。このようにすることによって、不良メモリセル４１に接続されているヒューズＦＬ１及びＦＲ１が切断され、不良メモリセル４１に正側電源電圧の供給が遮断されることからスタンバイ電流の不良の発生を防止することができ、半導体チップの歩留まりが向上する。
【００４６】
なお、図６では、ヒューズＦＬ１〜ＦＬｎ及びＦＲ１〜ＦＲｎが交互に１列に配置されていたが、図７で示すように、メモリセルアレイ２１を挟んで交互にヒューズＦＬ１〜ＦＬｎ及びＦＲ１〜ＦＲｎを配置するようにしてもよい。このようにすることによって各ヒューズの配置ピッチを大きくすることができるため、ヒューズの切断を容易に行うことができる。
【００４７】
更に、図７に対して、図８で示すように、各メモリセルに第１正側電源電圧ＶＣＣＬを供給する電源線Ａと、各メモリセルに第２正側電源電圧ＶＣＣＲを供給する電源線Ｂを２層構造にすることにより、ヒューズの配置ピッチ及び各電源線の配置ピッチをそれぞれ大きくすることができる。このため、一層容易にヒューズを切断することができ、かつ同一配線層間のショートがなくなることから、結果として半導体チップの歩留まりを向上させることができる。図８において、図８（ｂ）は、図８（ａ）に示したＡ−Ａ’部分の配線の断面を示している。
【００４８】
また、図８に対して、図９で示すように、ヒューズＦＬｉ（ｉは、１≦ｉ≦ｎの自然数）とヒューズＦＲｉを２層構造にしたヒューズＦｉを使用すると共に、図６で示したようにヒューズＦ１〜Ｆｎを１列に配置するようにしてもよい。このようにすることにより、ヒューズの配置ピッチ及び電源線のピッチをそれぞれ大きくすることができ、一層容易にヒューズを切断することができると共にレイアウト面積の低減を図ることができる。図９において、図９（ｂ）は、図９（ａ）に示したＢ−Ｂ’部分のヒューズＦｎの断面を示している。
【００４９】
なお、図６から図９では、メモリセルアレイ２１に第１正側電源電圧ＶＣＣＬ及び第２正側電源電圧ＶＣＣＲを印加するための配線にヒューズを挿入した場合を例にして説明したが、言うまでもなく、メモリセルアレイ２１に第１負側電源電圧ＧＮＤＬ及び第２負側電源電圧ＧＮＤＲを印加するための配線にヒューズを挿入するようにしてもよく、このようにした場合においても同様の効果を得ることができる。
【００５０】
このように、本実施の形態１における半導体集積回路は、ＳＲＡＭのメモリセル１を構成する２つのインバータ回路８，９に対して、製造過程で行うウエハテスト時に、正側電源電圧及び負側電源電圧をそれぞれ個別に印加してマイクロショートが発生した不良メモリセルの検出を行い、検出した不良メモリセルに対して配線に挿入されたヒューズを切断することにより正側電源電圧又は負側電源電圧の印加を遮断すると共に、不良メモリセルをメモリセルアレイ内にあらかじめ設けた冗長メモリセルに置き換えるようにした。このことから、マイクロショートが発生したメモリセルを容易に検出して特定することができるため、該マイクロショートが発生してスタンバイ電流不良等の直流電流不良が発生したメモリセルを、冗長メモリセルに置き換えることによって、半導体チップの歩留まりを向上させることができる。
【００５１】
実施の形態２．
上記実施の形態１において、ＰＭＯＳ２及び３に対してＮウェル電圧ＶＣＣＮを、ＮＭＯＳ４及び５に対してＰウェル電圧ＧＮＤＰを印加するようにしてもよく、このようにしたものを本発明の実施の形態２とする。
図１０は、本発明の実施の形態２における半導体集積回路の例を示した回路図であり、図１０においても、半導体集積回路におけるＳＲＡＭのメモリセルを例にして示している。なお、図１０では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００５２】
図１０における図１との相違点は、ＰＭＯＳ２及び３の各ＮウェルにそれぞれＮウェル電圧ＶＣＣＮを印加することと、ＮＭＯＳ４及び５の各ＰウェルにそれぞれＰウェル電圧ＧＮＤＰを印加したことにある。このことから、図１のＰＭＯＳ２をＰＭＯＳ２ａに、図１のＰＭＯＳ３をＰＭＯＳ３ａに、図１のＮＭＯＳ４をＮＭＯＳ４ａに、図１のＮＭＯＳ５をＮＭＯＳ５ａにし、これらに伴って、図１の第１インバータ回路８を第１インバータ回路８ａに、図１の第２インバータ回路９を第２インバータ回路９ａに、図１のメモリセル１をメモリセル５１にした。
【００５３】
図１０において、ＰＭＯＳ２ａ及び３ａの各Ｎウェルは、Ｎウェル電圧入力端５２にそれぞれ接続されて、Ｎウェル電圧ＶＣＣＮが印加されている。また、ＮＭＯＳ４ａ及び５ａの各Ｐウェルは、Ｐウェル電圧入力端５３にそれぞれ接続されて、Ｐウェル電圧ＧＮＤＰが印加されている。
このような構成において、図２で示したような第２正側電源端１２と記憶ノードＢとの間でマイクロショートが発生すると、記憶ノードＢの電圧レベルがＬｏｗレベルの場合、第２正側電源端１２から高抵抗１５及びＮＭＯＳ５ａを介して第２負側電源端１３へ貫通電流が流れ、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００５４】
ここで、製造過程におけるウエハテスト時において、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共にＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵抗１５への電流供給能力を向上させると共に、基板効果によってＮＭＯＳ５ａの電流供給能力を弱めることができる。このようにすることによって、高抵抗１５への電流供給能力が、ＮＭＯＳ５ａの電流ドライブ能力に匹敵するようになると、記憶ノードＢの電圧が上昇し、記憶ノードＢの電圧レベルがＬｏｗレベルからＨｉｇｈレベルに反転する。
【００５５】
次に、図３で示すような記憶ノードＡと第１負側電源端１１との間でマイクロショートが発生すると、記憶ノードＡの電圧レベルがＨｉｇｈレベルの場合、第１正側電源端１０からＰＭＯＳ２ａ及び高抵抗１５を介して第１負側電源端１１へ貫通電流が流れ、ＳＲＡＭが形成された半導体チップはスタンバイ不良となる。
【００５６】
図２の場合と同様に、ウエハテスト時において、ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮにすると共にＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲにすることによって高抵抗１５への電流供給能力を向上させると共に、基板効果によってＰＭＯＳ２ａの電流供給能力を弱めることができる。このようにすることによって、高抵抗１５への電流供給能力が、ＰＭＯＳ２ａの電流ドライブ能力に匹敵するようになると、記憶ノードＡの電圧が下降し、記憶ノードＡの電圧レベルがＨｉｇｈレベルからＬｏｗレベルに反転する。
【００５７】
なお、記憶ノードＡがＨｉｇｈレベルで記憶ノードＢがＬｏｗレベルの場合を例にして説明したが、記憶ノードＡがＬｏｗレベルで記憶ノードＢがＨｉｇｈレベルの場合、ＧＮＤＬ＞ＧＮＤＲ＝ＧＮＤＰ、ＶＣＣＮ＝ＶＣＣＬ＞ＶＣＣＲとすることによって、上記のようなマイクロショートが発生した場合に、記憶ノードＡ及び記憶ノードＢのレベルを反転させることができる。
【００５８】
図１１は、図１０で示した半導体集積回路のパッド配置例を示した図である。なお、図１１では、図４と同じものは同じ符号で示しており、ここではその説明を省略する共に図１０との相違点のみ説明する。図１１における図４との相違点は、メモリセルアレイ２１にＮウェル電圧入力端５２に接続されるＶＣＣＮパッド５５と、Ｐウェル電圧入力端５３に接続されるＧＮＤＰパッド５６とを設けたことにある。これに伴って、図４の半導体チップ２０を半導体チップ２０ａに、図４のメモリセルアレイ２１をメモリセルアレイ２１ａにした。
【００５９】
このような構成において、製造過程におけるウエハテスト時において、第１インバータ回路８ａの正側電源端をなす第１正側電源端１０と、第２インバータ回路９ａの正側電源端をなす第２正側電源端１２と、Ｎウェル電圧入力端５２にそれぞれ異なる電源電圧を印加すると共に、第１インバータ回路８ａの負側電源端をなす第１負側電源端１１と、第２インバータ回路９ａの負側電源端をなす第２負側電源端１３と、Ｐウェル電圧入力端５３にそれぞれ異なる負側電源電圧を印加する。
【００６０】
すなわち、ウエハテスト時において、まず最初にＶＣＣ＝ＶＣＣＬ＜ＶＣＣＲ＝ＶＣＣＮ、ＧＮＤＰ＝ＧＮＤＬ＜ＧＮＤＲ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。次に、ＶＣＣ＝ＶＣＣＲ＜ＶＣＣＬ＝ＶＣＣＮ、ＧＮＤＰ＝ＧＮＤＲ＜ＧＮＤＬ＝ＧＮＤとなるように各電圧を設定してメモリセルの各記憶ノードにおける変化の有無を調べる。このようにすることによって、記憶ノードと各正側電源端及び／又は記憶ノードと各負側電源端との間でマイクロショートが発生している場合に、各記憶ノードＡ及びＢの電圧レベルを反転させることができる。
【００６１】
このようにして、不良メモリセルの検出を行い、ウエハテスト終了後に、アセンブリによって、ＶＣＣＬパッド２２、ＶＣＣＲパッド２３、ＶＣＣパッド２８及びＶＣＣＮパッド５５が接続されると共に、ＧＮＤＬパッド２４、ＧＮＤＲパッド２５、ＧＮＤパッド２９及びＧＮＤＰパッド５６が接続される。なお、不良メモリセルが検出されたときの救済方法は、上記実施の形態１と同様であるのでその説明を省略する。
【００６２】
このように、本実施の形態２における半導体集積回路は、上記実施の形態１における半導体集積回路に対して、更に、ＰＭＯＳ２ａ及び３ａに対してＮウェル電圧ＶＣＣＮを印加するためのＮウェル電圧入力端５２、及びＮＭＯＳ４ａ及び５ａに対してＰウェル電圧ＧＮＤＰを印加するためのＰウェル電圧入力端５３をそれぞれ設け、ウエハテスト時において、ＰＭＯＳ２ａ及び３ａに対してＮウェル電圧ＶＣＣＮを、ＮＭＯＳ４ａ及び５ａに対してＰウェル電圧ＧＮＤＰを、正側電源電圧及び負側電源電圧と共にそれぞれ個別に印加してマイクロショートが発生した不良メモリセルの検出を行うようにした。このことから、上記実施の形態１と同様の効果を得ることができると共に、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００６３】
なお、上記実施の形態１及び実施の形態２では、ウエハテスト時に、ＶＣＣＬ＜ＶＣＣＲにすると共にＧＮＤＬ＜ＧＮＤＲになるようにして不良メモリセルの検出を行うようにしたが、ＶＣＣＬ＜ＶＣＣＲ又はＧＮＤＬ＜ＧＮＤＲのいずれかになるようにしても不良メモリセルの検出を行うことができる。
【００６４】
また、上記実施の形態１及び実施の形態２では、第１正側電源端１０、第１負側電源端１１、第２正側電源端１２及び第２負側電源端１３を設けた場合を例にして示したが、第１正側電源端１０及び第２正側電源端１２のみを設けるようにしてもよく、このようにした場合、第１及び第２インバータ回路には同じ電圧の負側電源電圧、例えば図１２及び図１３のように接地電圧が印加される。
【００６５】
同様に、第１負側電源端１１及び第２負側電源端１３のみを設けるようにしてもよく、このようにした場合、第１及び第２インバータ回路には同じ電圧の正側電源電圧、例えば図１４及び図１５のようにメモリセル用の正側電源電圧ＶＣＣＭが印加される。これらのようにした場合の不良メモリセルの検出動作及び不良メモリセル発生時の救済方法は、上記実施の形態１及び実施の形態２で説明した動作と同様であることからその詳細な説明を省略する。
【００６６】
【発明の効果】
請求項１に係る半導体集積回路は、ＳＲＡＭのメモリセルを構成する２つのインバータ回路に対して、製造過程で行うウエハテスト時に、正側電源電圧をそれぞれ個別に印加するようにした。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルを容易に検出して特定することができ、該メモリセルを冗長メモリセルに置き換えることによって歩留まりを向上させることができる。
【００６７】
請求項２に係る半導体集積回路は、請求項１において、通常動作時には、第１正側電源端及び第２正側電源端に同じ正側電源電圧をそれぞれ印加するようにした。このことから、通常動作時に所定の動作を行うようにすることができる。
【００６８】
請求項３に係る半導体集積回路は、請求項１又は請求項２のいずれかにおいて、更に、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端を備えた。このことから、Ｎウェル電圧入力端に印加する電圧によって、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００６９】
請求項４に係る半導体集積回路は、請求項３において、具体的には、ウエハテスト時に、第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧を、Ｎウェル電圧入力端に印加するようにした。このことから、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７０】
請求項５に係る半導体集積回路は、ＳＲＡＭのメモリセルを構成する２つのインバータ回路に対して、製造過程で行うウエハテスト時に、負側電源電圧をそれぞれ個別に印加するようにした。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルを容易に検出して特定することができ、該メモリセルを冗長メモリセルに置き換えることによって歩留まりを向上させることができる。
【００７１】
請求項６に係る半導体集積回路は、請求項５において、通常動作時には、第１負側電源端及び第２負側電源端に同じ負側電源電圧をそれぞれ印加するようにした。このことから、通常動作時に所定の動作を行うようにすることができる。
【００７２】
請求項７に係る半導体集積回路は、請求項５又は請求項６のいずれかにおいて、更に、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端を備えた。このことから、Ｐウェル電圧入力端に印加する電圧によって、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７３】
請求項８に係る半導体集積回路は、請求項７において、具体的には、ウエハテスト時に、第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧を、Ｐウェル電圧入力端に印加するようにした。このことから、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７４】
請求項９に係る半導体集積回路は、ＳＲＡＭのメモリセルを構成する２つのインバータ回路に対して、製造過程で行うウエハテスト時に、正側電源電圧及び負側電源電圧をそれぞれ個別に印加するようにした。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルを更に容易に検出して特定することができ、該メモリセルを冗長メモリセルに置き換えることによって歩留まりを向上させることができる。
【００７５】
請求項１０に係る半導体集積回路は、請求項９において、通常動作時には、第１正側電源端及び第２正側電源端に同じ正側電源電圧をそれぞれ印加すると共に、第１負側電源端及び第２負側電源端に同じ負側電源電圧をそれぞれ印加するようにした。このことから、通常動作時に所定の動作を行うようにすることができる。
【００７６】
請求項１１に係る半導体集積回路は、請求項９又は請求項１０のいずれかにおいて、更に、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、各メモリセルにおける第１及び第２インバータ回路を形成する各ＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端とを備えた。このことから、Ｎウェル電圧入力端とＰウェル電圧入力端に印加する電圧によって、マイクロショートが発生したメモリセルを更に容易に検出して特定することができる。
【００７７】
請求項１２に係る半導体集積回路は、請求項１１において、具体的には、ウエハテスト時に、第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧をＮウェル電圧入力端に印加すると共に、第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧をＰウェル電圧入力端に印加するようにした。このことから、マイクロショートが発生したメモリセルを更に一層容易に検出して特定することができる。
【００７８】
請求項１３に係る半導体集積回路は、請求項１、２、３、４、９、１０、１１又は１２のいずれかにおいて、所定のメモリセル群ごとに設けられた第１及び第２正側電源電圧を対応して印加するそれぞれの配線を、対応して切断するための各ヒューズを備えた。このことから、検出した不良メモリセルに対して配線に挿入されたヒューズを切断することにより正側電源電圧の印加を遮断すると共に、不良メモリセルをメモリセルアレイ内にあらかじめ設けた冗長メモリセルに置き換えることができる。
【００７９】
請求項１４に係る半導体集積回路は、請求項５から請求項１２のいずれかにおいて、所定のメモリセル群ごとに設けられた第１及び第２負側電源電圧を対応して印加するそれぞれの配線を、対応して切断するための各ヒューズを備えた。このことから、検出した不良メモリセルに対して配線に挿入されたヒューズを切断することにより負側電源電圧の印加を遮断すると共に、不良メモリセルをメモリセルアレイ内にあらかじめ設けた冗長メモリセルに置き換えることができる。
【００８０】
請求項１５に係る半導体集積回路は、請求項１３又は請求項１４のいずれかにおいて、各ヒューズをメモリセルアレイに対して上下又は左右に交互に配置するようにした。このことから、各ヒューズの配置ピッチを大きくすることができ、ヒューズの切断を容易に行うことができる。
【００８１】
請求項１６に係る半導体集積回路は、請求項１３又は請求項１４のいずれかにおいて、各配線を２層構造にすると共に該各層の配線ごとにヒューズを設けるようにした。このことから、各ヒューズの配置ピッチ及び各電源線の配置ピッチをそれぞれ大きくすることができるため、一層容易にヒューズを切断することができ、かつ同一配線層間のショートをなくすことができ、半導体チップの歩留まりを向上させることができる。
【００８２】
請求項１７に係る半導体集積回路は、請求項１から請求項１６のいずれかにおいて、具体的には、上記各メモリセルをＣＭＯＳで形成した。このことから、マイクロショートが発生し高抵抗が形成されたメモリセルの特定を容易にすることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体集積回路の例を示した回路図である。
【図２】 図１の第２正側電源端１２と記憶ノードＢがマイクロショートした場合を示した図である。
【図３】 図１の記憶ノードＡと第１負側電源端１１がマイクロショートした場合を示した図である。
【図４】 図１で示した半導体集積回路のパッド配置例を示した図である。
【図５】 図１で示したメモリセルのチップレイアウト例を示した図である。
【図６】 不良メモリセルが検出されたときの救済方法の例を示した図である。
【図７】 不良メモリセルが検出されたときの救済方法の他の例を示した図である。
【図８】 不良メモリセルが検出されたときの救済方法の他の例を示した図である。
【図９】 不良メモリセルが検出されたときの救済方法の他の例を示した図である。
【図１０】 本発明の実施の形態２における半導体集積回路の例を示した回路図である。
【図１１】 図１０で示した半導体集積回路のパッド配置例を示した図である。
【図１２】 本発明の実施の形態１における半導体集積回路の変形例を示した回路図である。
【図１３】 本発明の実施の形態２における半導体集積回路の変形例を示した回路図である。
【図１４】 本発明の実施の形態１における半導体集積回路の他の変形例を示した回路図である。
【図１５】 本発明の実施の形態２における半導体集積回路の他の変形例を示した回路図である。
【図１６】 従来の半導体集積回路におけるチップ構成と各電源用パッドの配置例を示した図である。
【図１７】 図１６の記憶ノードＢと正側電源端１０１がマイクロショートした場合を示した図である。
【図１８】 図１６の記憶ノードＡと負側電源端１０２がマイクロショートした場合を示した図である。
【図１９】 従来の半導体集積回路におけるパッド配置例を示した図である。
【符号の説明】
１，５１ メモリセル、 ２，３，２ａ，３ａ ＰＭＯＳ、 ４〜７，４ａ，５ａ ＮＭＯＳ、 ８，８ａ 第１インバータ回路、 ９，９ａ 第２インバータ回路、 １０ 第１正側電源端、 １１ 第１負側電源端、 １２ 第２正側電源端、 １３ 第２負側電源端、 ２１，２１ａ メモリセルアレイ、 ２２ＶＣＣＬパッド、 ２３ ＶＣＣＲパッド、 ２４ ＧＮＤＬパッド、 ２５ＧＮＤＲパッド、 ４１ 不良メモリセル、 ４２ 置換メモリセル、 ＦＬ１〜ＦＬｎ，ＦＲ１〜ＦＲｎ，Ｆ１〜Ｆｎ ヒューズ、 ５２ Ｎウェル電圧入力端、 ５３ Ｐウェル電圧入力端、 ５５ ＶＣＣＮパッド、 ５６ ＧＮＤＰパッド。
Claims (10)
- ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
製造過程におけるウエハテスト時に所定の第１正側電源電圧が印加される第１正側電源端と、
上記ウエハテスト時に、上記第１正側電源電圧と異なる電圧値をなす所定の第２正側電源電圧が印加される第２正側電源端と、
所定の負側電源電圧が印加される負側電源端と、
上記第１正側電源端及び負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記第２正側電源端及び負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
第１インバータ回路及び第２インバータ回路を形成する各ＰＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、
を備え、
上記第１正側電源端及び第２正側電源端は、通常動作時に共通の正側電源電圧がそれぞれ印加され、
上記Ｎウェル電圧入力端は、上記ウエハテスト時に第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧が印加されること特徴とする半導体集積回路。 - ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
所定の正側電源電圧が印加される正側電源端と、
製造過程におけるウエハテスト時に所定の第１負側電源電圧が印加される第１負側電源端と、
上記ウエハテスト時に、上記第１負側電源電圧と異なる電圧値をなす所定の第２負側電源電圧が印加される第２負側電源端と、
上記正側電源端及び第１負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記正側電源端及び第２負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
を備え、
上記第１負側電源端及び第２負側電源端は、通常動作時に共通の負側電源電圧がそれぞれ印加されること特徴とする半導体集積回路。 - 上記各メモリセルは、第１インバータ回路及び第２インバータ回路を形成する各ＮＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端を備えることを特徴とする請求項２記載の半導体集積回路。
- 上記Ｐウェル電圧入力端は、上記ウエハテスト時に第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧が印加されることを特徴とする請求項３記載の半導体集積回路。
- ＳＲＡＭのメモリセルで構成されたメモリセルアレイを有する半導体集積回路において、
上記各メモリセルは、
製造過程におけるウエハテスト時に所定の第１正側電源電圧が印加される第１正側電源端と、
上記ウエハテスト時に所定の第１負側電源電圧が印加される第１負側電源端と、
上記ウエハテスト時に、上記第１正側電源電圧と異なる電圧値をなす所定の第２正側電源電圧が印加される第２正側電源端と、
上記ウエハテスト時に、上記第１負側電源電圧と異なる電圧値をなす所定の第２負側電源電圧が印加される第２負側電源端と、
上記第１正側電源端及び第１負側電源端に印加される各電源電圧を電源とする第１インバータ回路と、
上記第２正側電源端及び第２負側電源端に印加される各電源電圧を電源とする第２インバータ回路と、
を備え、
上記第１正側電源端及び第２正側電源端は、通常動作時に共通の正側電源電圧がそれぞれ印加されると共に、上記第１負側電源端及び第２負側電源端は、通常動作時に共通の負側電源電圧がそれぞれ印加されること特徴とする半導体集積回路。 - 上記各メモリセルは、第１インバータ回路及び第２インバータ回路を形成する各ＰＭＯＳトランジスタに対するＮウェル電圧が印加されるＮウェル電圧入力端と、第１インバータ回路及び第２インバータ回路を形成する各ＮＭＯＳトランジスタに対するＰウェル電圧が印加されるＰウェル電圧入力端とを備えることを特徴とする請求項５記載の半導体集積回路。
- 上記Ｎウェル電圧入力端は、上記ウエハテスト時に第１正側電源電圧と第２正側電源電圧のいずれか大きい方の電圧が印加されると共に、上記Ｐウェル電圧入力端は、上記ウエハテスト時に第１負側電源電圧と第２負側電源電圧のいずれか小さい方の電圧が印加されることを特徴とする請求項６記載の半導体集積回路。
- 上記メモリアレイに共通に第１の負電源電圧を印加する第１の共通配線と、
上記メモリアレイに共通に第２の負電源電圧を印加する第２の共通配線と、
上記メモリセルアレイの所定のメモリセル群ごとに設けられて上記第１負側電源電圧を印加する第１の配線と、
上記メモリセルアレイの上記所定のメモリセル群ごとに設けられて上記第２負側電源電圧を印加する上記第１の配線とは異なる第２の配線を備え、
さらに
上記第１の配線に対応して上記第１の共通配線との接続を切断するための第１のヒューズと、
上記第２の配線に対応して上記第２の共通配線との接続を切断するための第２のヒューズとを含むことを特徴とする請求項２、３、４、５、６又は７記載の半導体集積回路。 - 上記第１のヒューズと第２のヒューズは、上記メモリアレイを挟んで配置されることを特徴とする請求項８記載の半導体集積回路。
- 上記第１の配線と上記第２の配線は、断面視で間に絶縁体を挟み平面視で重なるよう配置され、第１のヒューズと第２のヒューズも断面視で間に絶縁体を挟み平面視で重なるよう配置されることを特徴とする請求項９記載の半導体集積回路。
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