JP4908471B2 - 半導体記憶装置、及びそれを用いたトリミング方法 - Google Patents
半導体記憶装置、及びそれを用いたトリミング方法 Download PDFInfo
- Publication number
- JP4908471B2 JP4908471B2 JP2008215014A JP2008215014A JP4908471B2 JP 4908471 B2 JP4908471 B2 JP 4908471B2 JP 2008215014 A JP2008215014 A JP 2008215014A JP 2008215014 A JP2008215014 A JP 2008215014A JP 4908471 B2 JP4908471 B2 JP 4908471B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- power supply
- source electrode
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
図1は、本発明の実施の形態に係る半導体記憶装置(以下SRAM)10内に形成されるメモリセル20を含む第1回路40、センスアンプ50、出力バッファ60、及び書き込み回路70の関係を示す概略図である。図2は、第1回路40の内部構成を示す概略図である。図3は、メモリセル20の回路図である。
前述したように、外部電源24及びソース電圧制御部28は、後述するように、メモリセル20のオフセット情報を読み出す場合において、電圧VP及びVSを制御する。また、外部電源24は、メモリセル20のオフセットを修正する場合において、電圧VPを制御する。具体的には、メモリセル20のオフセット情報を読み出す場合において、外部電源24及びソース電圧制御部28は、電圧VP、VSが所定期間だけ略等しくなるように電圧VP、VSを制御する。また、オフセットの修正を実行する場合には、電圧VPとVSとの差を、通常時(例えば1.0V)よりも大きい電圧、たとえば1.5Vとする。
通常動作時には、電圧VP、VSはこの初期値に維持されている。ここでは、一例として、VPは電源電圧VDD(第1電位)、VSは0V(第2電位)とする。(|VP−VS|=VDD)。
まず、図6のタイミングチャートを参照して、nMOSトランジスタNTr1及びNTr2のオフセット情報を読み出す場合の動作を説明する。なお、nMOSトランジスタNTr1の閾値電圧がnMOSトランジスタNTr2の閾値電圧よりも低く、これを修正する場合を例として説明を行う。
次に、図7のタイミングチャートを参照して、nMOSトランジスタNTr1及びNTr2のオフセット情報を読み出す場合の動作を説明する。なお、pMOSトランジスタPTr1の閾値電圧がpMOSトランジスタPTr2の閾値電圧よりも低く、これを修正する場合を例として説明を行う。
最後に、図8のタイミングチャートを参照して、メモリセル20内の全てのトランジスタ(nMOSトランジスタNTr1及びNTr2、pMOSトランジスタPTr1及びPTr2)のオフセット情報を読み出す場合の動作を説明する。
次に、本実施の形態に係る半導体記憶装置10の効果について説明する。
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、メモリセル制御部23はワード線WLとAND接続されたが、図9に示すようにクロック信号線CLKとAND接続されてもよい。メモリセル制御部23がメモリセル20を非動作状態にすることが可能に接続されるものは本発明の範囲に含まれる。
Claims (5)
- 第1トランジスタと第2トランジスタとが電流経路を直列に接続され形成される第1イ
ンバータと、第3トランジスタと第4トランジスタとが電流経路を直列に接続され形成さ
れる第2インバータと、をクロスカップル接続させて形成されるフリップフロップを含む
メモリセルと、
前記第1トランジスタのソース電極及び前記第3トランジスタのソース電極と接続され
、通常動作時には第1電位が印加される第1電源端子と、
前記第2トランジスタのソース電極及び前記第4トランジスタのソース電極と接続され
、通常動作時には第2電位が印加される第2電源端子と、
前記第1電源端子及び前記第2電源端子に印加される電圧を制御する制御回路と
を備え、
前記制御回路は、
前記メモリセルのオフセット情報を読み出す場合には、
前記第1電源端子に印加される電圧と前記第2電源端子に印加される電圧とを等しくし
た後、前記第1電源端子に印加される電圧を前記第1電位に、前記第2電源端子に印加さ
れる電圧を前記第2電位に復帰させ、
前記第1インバータ又は前記第2インバータを構成する前記第1乃至第4トランジスタ
にストレスを発生させる場合には、
前記第1電源端子と前記第2電源端子との間の電位差を、前記第1電位と前記第2電位
との間の差よりも大きくし、
前記オフセット情報を読み出す場合及び前記ストレスを発生させる場合の制御とを所定
の回数繰り返すことを特徴とする半導体記憶装置。 - 前記メモリセルのオフセット情報を読み出す場合において、前記第1乃至第4トランジ
スタのオフセット情報を読み出すときには、前記第1電源端子に印加される電圧を前記第
1電位から第1電位と第2電位との中間の第3電位に所定期間切り替える一方、前記第2
電源端子に印加される電圧を前記第2電位から前記第3電位に前記所定期間切り替えるこ
とを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリセルのオフセット情報を読み出す場合において、前記第2及び第4トランジ
スタのオフセット情報を読み出すときには、前記第1電源端子に印加される電圧を第1電
位に維持しつつ、前記第2電源端子に印加される電圧を前記第2電位から前記第1電位に
所定期間切り替えることを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリセルのオフセット情報を読み出す場合において、前記第1及び第3トランジ
スタのオフセット情報を読み出すときには、前記第2電源端子に印加される電圧を第2電
位に維持しつつ、前記第1電源端子に印加される電圧を前記第1電位から前記第2電位に
所定期間切り替えることを特徴とする請求項1記載の半導体記憶装置。 - 第1トランジスタと第2トランジスタとが電流経路を直列に接続され形成される第1イ
ンバータと、第3トランジスタと第4トランジスタとが電流経路を直列に接続され形成さ
れる第2インバータと、をクロスカップル接続させて形成されるメモリセルのトリミング
方法において、
前記第1トランジスタのソース電極及び前記第3トランジスタのソース電極に印加され
る電圧を、前記第2トランジスタのソース電極及び前記第4トランジスタのソース電極に
印加される電圧と等しくした後、前記第1トランジスタのソース電極及び前記第3トラン
ジスタのソース電極に印加される電圧を第1電位に、前記第2トランジスタのソース電極
及び前記第4トランジスタのソース電極に印加される電圧を前記第1電位より小さい第2
電位に変化させて前記メモリセルのオフセット情報を読み出す第1のステップと、
前記第1トランジスタのソース電極及び前記第3トランジスタのソース電極に印加され
る電圧と前記第2トランジスタのソース電極及び前記第4トランジスタのソース電極に印
加される電圧との間の電位差を、前記第1電位と前記第2電位との間の差よりも大きくす
ることにより前記第1乃至第4トランジスタにストレスを発生させる第2のステップとを
備え、
前記第1のステップと前記第2のステップとを所定の回数繰り返すことを特徴とする半
導体記憶装置内のメモリセルのトリミング方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008215014A JP4908471B2 (ja) | 2008-08-25 | 2008-08-25 | 半導体記憶装置、及びそれを用いたトリミング方法 |
US12/539,883 US8018757B2 (en) | 2008-08-25 | 2009-08-12 | Semiconductor memory device and trimming method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008215014A JP4908471B2 (ja) | 2008-08-25 | 2008-08-25 | 半導体記憶装置、及びそれを用いたトリミング方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010049770A JP2010049770A (ja) | 2010-03-04 |
JP4908471B2 true JP4908471B2 (ja) | 2012-04-04 |
Family
ID=41696246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008215014A Expired - Fee Related JP4908471B2 (ja) | 2008-08-25 | 2008-08-25 | 半導体記憶装置、及びそれを用いたトリミング方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8018757B2 (ja) |
JP (1) | JP4908471B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010182739A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
WO2011148898A1 (ja) * | 2010-05-24 | 2011-12-01 | 国立大学法人東京大学 | 半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧調整方法 |
JP2013062001A (ja) | 2011-09-12 | 2013-04-04 | Toshiba Corp | 半導体記憶装置 |
JP2015099624A (ja) | 2013-11-19 | 2015-05-28 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62273694A (ja) * | 1986-05-22 | 1987-11-27 | Sony Corp | センスアンプ |
US5361232A (en) * | 1992-11-18 | 1994-11-01 | Unisys Corporation | CMOS static RAM testability |
JPH06168591A (ja) * | 1992-11-27 | 1994-06-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH10162585A (ja) | 1996-12-03 | 1998-06-19 | Sony Corp | トリミング機能付きセンスアンプを備えた半導体メモリ素子 |
US6584026B2 (en) | 2000-06-28 | 2003-06-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of adjusting input offset voltage |
JP4727796B2 (ja) * | 2000-09-04 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US6906962B2 (en) * | 2002-09-30 | 2005-06-14 | Agere Systems Inc. | Method for defining the initial state of static random access memory |
JP4768437B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
JP4965883B2 (ja) | 2006-04-07 | 2012-07-04 | 株式会社東芝 | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
-
2008
- 2008-08-25 JP JP2008215014A patent/JP4908471B2/ja not_active Expired - Fee Related
-
2009
- 2009-08-12 US US12/539,883 patent/US8018757B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010049770A (ja) | 2010-03-04 |
US8018757B2 (en) | 2011-09-13 |
US20100046279A1 (en) | 2010-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10332571B2 (en) | Memory device including memory cell for generating reference voltage | |
JP2003203475A (ja) | 半導体集積回路および半導体メモリ | |
JP2007179593A (ja) | 半導体記憶装置 | |
JP2009230798A (ja) | 磁気記憶装置 | |
JP5209083B2 (ja) | 半導体装置 | |
JP2009289308A (ja) | 半導体記憶装置 | |
JP2010140534A (ja) | 半導体記憶装置 | |
JP4960419B2 (ja) | 半導体記憶装置及び半導体装置 | |
JP4908471B2 (ja) | 半導体記憶装置、及びそれを用いたトリミング方法 | |
US8670265B2 (en) | Reducing power in SRAM using supply voltage control | |
KR101258346B1 (ko) | 조정 접지 노드들을 구비한 메모리 | |
US20120039143A1 (en) | Sense amplifier with adjustable back bias | |
JP2008293604A (ja) | 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法 | |
US7885092B2 (en) | Semiconductor storage device and operation method thereof | |
JP2006164399A (ja) | 半導体記憶装置 | |
JP5745668B2 (ja) | 半導体装置 | |
JP2008226384A (ja) | 半導体記憶装置及びその試験方法 | |
US11823735B2 (en) | Semiconductor device | |
JP2013172395A (ja) | 半導体装置 | |
JP2009158073A (ja) | 半導体記憶装置 | |
CN117809708B (zh) | 存储阵列及提高存储阵列的数据读取准确度的方法 | |
JP2014157643A (ja) | 半導体装置 | |
JP2013093513A (ja) | 半導体装置 | |
TW202232499A (zh) | 電源電路、電子熔斷電路及提供電源給電子熔斷電路的方法 | |
TWI440043B (zh) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101227 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110802 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111102 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111110 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
|
TRDD | Decision of grant or rejection written | ||
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111205 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111213 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120112 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |