JPH06168591A

JPH06168591A - 半導体記憶装置

Info

Publication number: JPH06168591A
Application number: JP31884492A
Authority: JP
Inventors: Yasuhiro Korogi; 泰宏興梠
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-27
Filing date: 1992-11-27
Publication date: 1994-06-14

Abstract

(57)【要約】【目的】不揮発性メモリの機能を有し、利用される応
用システム等の構成の簡略化、低廉化に寄与できる書き
込み、読み出し可能な半導体記憶装置を得る。【構成】電源の両端に高抵抗負荷２８Ａを介して接続
されたＮＭＯＳトランジスタ２６、電源の両端に高抵抗
負荷２９Ａを介して接続されたＮＭＯＳトランジスタ２
７、高抵抗負荷２８ＡとＮＭＯＳトランジスタ２６の接
続点に接続されると共にＮＭＯＳトランジスタ２７のベ
ースに接続されたＮＭＯＳトランジスタ２４及び高抵抗
負荷２９ＡとＮＭＯＳトランジスタ２７の接続点に接続
されると共にＮＭＯＳトランジスタ２６のベースに接続
されたＮＭＯＳトランジスタ２５から成るメモリセルを
複数個有するメモリセルアレイ１１Ａを備え、高抵抗負
荷２８Ａと２９Ａは書き込む情報に応じて予め設定され
た相互に異なる特性を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にメモリセルにフリップフロップを用いたＳＲＡ
Ｍに関するものである。

【０００２】

【従来の技術】図６は従来の半導体記憶装置として例え
ばＳＲＡＭの構成を示すブロック図である。図におい
て、１はＳＲＡＭ、２は外部からＳＲＡＭ１を動作／待
機状態とするＣＳバー信号が印加される制御端子、３は
外部からＳＲＡＭ１を書き込み／読みだし状態とするＷ
Ｅバー信号が印加される制御端子、４、５は外部からア
ドレス信号Ａo〜Ａnが印加されるアドレス端子、６は外
部からの信号をＳＲＡＭ１に入力したり、或はこれより
外部へ出力する入出力端子である。

【０００３】ＳＲＡＭ１内には、制御端子２及び３より
それぞれＣＳバー信号及びＷＥバー信号が供給される制
御回路７と、この制御回路７の制御の下にアドレス４、
５からのアドレス信号を受けるアドレス入力回路８と、
このアドレス入力回路８からのアドレス信号に応じて後
述のメモリセルアレイから行方向の所定のメモリセルを
選択する行デコーダ９と、アドレス入力回路８からのア
ドレス信号に応じて後述のメモリセルアレイから列方向
の所定のメモリセルを選択する列デコーダ１０と、デコ
ーダ９及び１０の出力に基づいて外部からのデータが書
き込まれたり、書き込まれているデータが外部へ読み出
だされたりする例えばｎ×ｍ個のメモリセルからなるメ
モリセルアレイ１１と、制御回路７の制御の下に列デコ
ーダ１０を介して外部からデータをメモリセルアレイ１
１に書き込んだり、或はこのメモリセルアレイ１１から
データを外部へ読み出す書込・読出回路１２と、制御回
路７の制御の下に書込・読出回路１２及び列デコーダ１
０を介して外部からメモリセルアレイ１１へのデータを
入力したり、メモリセルアレイ１１からのデータを外部
へ出力するデータ入出力回路１３とが設けられている。

【０００４】図７は上述のメモリセルアレイ１１を構成
するメモリセル１ビット分に相当する高抵抗負荷型メモ
リセルを示す回路図である。図において、２１はアドレ
ス信号に応じて行デコーダ９により選択されるワード
線、２２及び２３はアドレス信号に応じて列デコーダ１
０により選択されるビット線及びビット線バー、２４及
び２５はそれぞれゲートがワード線２１に接続され、ド
レインがビット線２２及びビット線バー２３に接続され
たアクセスゲートとしてのＮＭＯＳトランジスタ、２６
及び２７はそれぞれゲートがＮＭＯＳトランジスタ２５
及び２４のソースに接続され、ドレインがＮＭＯＳトラ
ンジスタ２４及び２５のソースに接続され、ソースが接
地されたＮＭＯＳトランジスタ、２８及び２９はそれぞ
れ一端が電源端子Ｖccに接続され、他端がＮＭＯＳトラ
ンジスタ２６及び２７のドレインに接続された高抵抗負
荷である。

【０００５】図８は上述のメモリセルアレイ１１を構成
するメモリセル１ビット分に相当するＣＭＯＳ型メモリ
セルを示す回路図である。このＣＭＯＳ型メモリセルで
は高抵抗負荷型メモリセルにおける高抵抗負荷２８及び
２９の代わりにＰＭＯＳトランジスタ３１及び３２を用
いたもので、その他の構成は高抵抗負荷型メモリセルの
場合と同様である。尚、ＰＭＯＳトランジスタ３１及び
３２はそれぞれゲートがＮＭＯＳトランジスタ２６及び
２７のゲートに接続され、ソースが電源端子Ｖccに接続
され、ドレインがＮＭＯＳトランジスタ２６及び２７の
ドレインに接続される。

【０００６】次に、動作について説明する。まず、図６
の動作を概略説明する。制御回路７は制御端子２からの
ＣＳバー信号が例えばハイレベルのときはアドレス入力
回路８を待機（スタンバイ）状態としてアドレス信号を
受付ないようにさせ、ローレベルのときはアドレス入力
回路８を動作（アクチブ）状態としてアドレス信号を受
付るようにさせる。又、制御回路７は制御端子２からの
ＷＥバー信号が例えばハイレベルのときは書込・読出回
路１２及びデータ入出力回路１３を読み出し状態、ロー
レベルのときは書込・読出回路１２及びデータ入出力回
路１３を書き込み状態とする。

【０００７】そして、書き込みモードでは、制御回路７
の制御の下に書込・読出回路１２とデータ入出力回路１
３が書き込み状態になり、アドレス入力回路８からのア
ドレス信号に基づいてデコーダ９及び１０でアクセスさ
れたメモリセルアレイ１１の所定の位置に外部から入出
力端子６、データ入出力回路１３、書込・読出回路１２
及び列デコーダ１０を介して入力されてくるデータが書
き込まれる。又、読み出しモードでは、制御回路７の制
御の下に書込・読出回路１２とデータ入出力回路１３が
読み出し状態になり、アドレス入力回路８からのアドレ
ス信号に基づいてデコーダ９及び１０でアクセスされた
メモリセルアレイ１１の所定の位置に記憶されているデ
ータが、列デコーダ１０、書込・読出回路１２、データ
入出力回路１３及び入出力端子６を介して外部へ出力さ
れる。

【０００８】次に、図７の動作を説明する。高抵抗負荷
型メモリセルにデータを書き込む書き込みモードでは、
行デコーダ９（図６）でワード線２１を選択してハイレ
ベルとし、ＮＭＯＳトランジスタ２４及び２５を導通状
態とする。ここで、列デコーダ１０（図６）でビット線
２２及びビット線バー２３を選択してそれぞれハイレベ
ル、ローレベルとすると、ＮＭＯＳトランジスタ２６が
非導通状態、ＮＭＯＳトランジスタ２７が導通状態とな
り、メモリセルにデータ“１”が書き込まれる。そし
て、ワード線２１を非選択とし、ＮＭＯＳトランジスタ
２４及び２５を非導通としてもメモリセル内にはデータ
“１”が記憶されることになる。

【０００９】高抵抗負荷型メモリセルからデータを読み
出す読み出しみモードでは、行デコーダ９でワード線２
１を選択してハイレベルとし、ＮＭＯＳトランジスタ２
４及び２５を導通状態とすると、ＮＭＯＳトランジスタ
２６は非導通のため、ビット線２２はハイレベルとな
り、ＮＭＯＳトランジスタ２７は導通のため、ビット線
バー２３はローレベルとなり、上述のごとく書き込まれ
てメモリセルに記憶されているデータ“１”を読み出す
ことができる。つまり、ＳＲＡＭでは、このようにメモ
リセルをフリップフロップで形成しているため、情報の
書き換えが容易であり、書き込まれた情報は電源を切る
まで保持されることになる。

【００１０】又、図８のＣＭＯＳ型の動作も上述の高抵
抗負荷型メモリセルの場合と同様に行うことが可能であ
る。即ち、高抵抗負荷型メモリセルにデータを書き込む
書き込みモードでは、行デコーダ９（図６）でワード線
２１を選択してハイレベルとし、ＮＭＯＳトランジスタ
２４及び２５を導通状態とする。ここで、列デコーダ１
０（図６）でビット線２２及びビット線バー２３を選択
してそれぞれハイレベル、ローレベルとすると、ＮＭＯ
Ｓトランジスタ２６及びＰＭＯＳトランジスタ３２が非
導通状態、ＮＭＯＳトランジスタ２７及びＰＭＯＳトラ
ンジスタ３１が導通状態となり、メモリセルにデータ
“１”が書き込まれる。そして、ワード線２１を非選択
とし、ＮＭＯＳトランジスタ２４及び２５を非導通とし
てもメモリセル内にはデータ“１”が記憶されることに
なる。

【００１１】高抵抗負荷型メモリセルからデータを読み
出す読み出しみモードでは、行デコーダ９でワード線２
１を選択してハイレベルとし、ＮＭＯＳトランジスタ２
４及び２５を導通状態とすると、ＮＭＯＳトランジスタ
２６は非導通、ＰＭＯＳトランジスタ３１は導通のた
め、ビット線２２はハイレベルとなり、ＮＭＯＳトラン
ジスタ２７は導通、ＰＭＯＳトランジスタ３２は非導通
のため、ビット線バー２３はローレベルとなり、上述の
ごとく書き込まれてメモリセルに記憶されているデータ
“１”を読み出すことができる。尚、ＣＭＯＳ型メモリ
セルでは、負荷側にＰＭＯＳトランジスタ３１及び３２
を用いているため、メモリセルに情報が記憶される場
合、つまりフリップフロップに情報がラッチされた場
合、メモリセル内に電流パスが無く、高抵抗負荷型メモ
リセルよりも低消費電力化が可能となる。

【００１２】

【発明が解決しようとする課題】従来の半導体記憶装置
としてのＳＲＡＭは以上のように構成されているので、
メモリ情報の書き換えが必要な用途に幅広く使用されて
いるが、電源を切るとメモリ情報を保持できないため、
一般にＣＰＵ、ＲＯＭ及びＳＲＡＭで構成される応用シ
ステムでは電源投入時のシステム起動プログラムを例え
ばＲＯＭを使用した不揮発性メモリより読み出し、応用
システムを起動し、起動後のメモリとしてＳＲＡＭを使
用する場合が多く、従って、かかるＳＲＡＭを利用する
例えば応用システム等では起動用として専用のＲＯＭを
搭載しなければならないので、構成が複雑になると共に
高価になる等の問題点があった。

【００１３】この発明はこのような問題点を解決するた
めになされたもので、起動時不揮発性メモリの機能を有
し、利用される応用システム等の構成の簡略化、低廉化
に寄与できる書き込み、読み出し可能な半導体記憶装置
を得ることを目的とする。

【００１４】

【課題を解決するための手段】請求項１記載の発明に係
る半導体記憶装置は、電源の両端に第１の負荷素子を介
して接続された第１のトランジスタ、上記電源の両端に
第２の負荷素子を介して接続された第２のトランジス
タ、上記第１の負荷素子と上記第１のトランジスタの接
続点に接続されると共に上記第２のトランジスタの制御
電極に接続された第１のアクセスゲート、及び上記第２
の負荷素子と上記第２のトランジスタの接続点に接続さ
れると共に上記第１のトランジスタの制御電極に接続さ
れた第２のアクセスゲートから成るメモリセルを複数個
有するメモリセルアレイを備え、上記第１の負荷素子と
上記第２の負荷素子又は上記第１のトランジスタと上記
第２のトランジスタの少なくとも一方は書き込む情報に
応じて予め設定された相互に異なる特性を有するもので
ある。

【００１５】又、請求項２記載の発明に係る半導体記憶
装置は、電源の両端に第１の負荷素子を介して接続され
た第１のトランジスタ、上記電源の両端に第２の負荷素
子を介して接続された第２のトランジスタ、上記第１の
負荷素子と上記第１のトランジスタの接続点に接続され
ると共に上記第２のトランジスタの制御電極に接続され
た第１のアクセスゲート、及び上記第２の負荷素子と上
記第２のトランジスタの接続点に接続されると共に上記
第１のトランジスタの制御電極に接続された第２のアク
セスゲートから成るメモリセルを複数個有するメモリセ
ルアレイと、このメモリセルアレイの電源電圧を制御す
る制御手段とを備え、上記第１の負荷素子と上記第２の
負荷素子又は上記第１のトランジスタと上記第２のトラ
ンジスタの少なくとも一方は書き込む情報に応じて予め
設定された相互に異なる特性を有するものである。

【００１６】

【作用】請求項１記載の発明においては、各メモリセル
の第１の負荷素子と第２の負荷素子又は第１のトランジ
スタと第２のトランジスタの少なくとも一方を予め書き
込む情報即ちデータ１”又は“０”に応じて相互に異な
る特性を有するようになし、これを複数個のメモリセル
の各々に選択的に設定してやる。これにより、電源投入
時メモリを不揮発性メモリとして機能させることができ
る。

【００１７】又、請求項２記載の発明においては、メモ
リセルアレイの電源電圧を制御する制御手段を設けると
共に、各メモリセルの第１の負荷素子と第２の負荷素子
又は第１のトランジスタと第２のトランジスタの少なく
とも一方を予め書き込む情報即ちデータ１”又は“０”
に応じて相互に異なる特性を有するようになし、これを
複数個のメモリセルの各々に選択的に設定してやる。こ
れにより、電源投入時は勿論リセット信号等の外部信号
印加時にもメモリを不揮発性メモリとして機能させるこ
とができる。。

【００１８】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を半導体記憶装置とし
て例えばＳＲＡＭに適用した場合を示すブロック図であ
り、図６と対応する部分には同一符号を付し、その詳細
説明は省略する。図において、１Ａは本実施例によるＳ
ＲＡＭであって、このＳＲＡＭ１Ａ内には、上述同様の
制御回路７、アドレス入力回路８、行デコーダ９、列デ
コーダ１０、書込・読出回路１２及びデータ入出力回路
１３の外に、デコーダ９及び１０の出力に基づいて外部
からのデータが書き込まれたり、書き込まれているデー
が外部へ読み出だされたりする例えばｎ×ｍ個のメモリ
セルからなるメモリセルアレイ１１Ａが設けられてい
る。

【００１９】このメモリセルアレイ１１Ａは、後述され
るように、メモリセルアレイ１１Ａ内に含まれる多数の
メモリセルを構成する各構成要素の特性をアンバランス
にすることにより、いわゆる不揮発性メモリの機能をも
つようになされており、起動時には不揮発性メモリ、つ
まりＲＯＭとして働き、起動後はＳＲＡＭとして働く。

【００２０】図２は上述のメモリセルアレイ１１Ａを構
成するメモリセル１ビット分に相当する高抵抗負荷型メ
モリセルを示す回路図であり、図７と対応する部分には
同一符号を付し、その詳細説明は省略する。。図におい
て、２８Ａ及び２９Ａはそれぞれ一端が電源端子Ｖccに
接続され、他端がＮＭＯＳトランジスタ２６及び２７の
ドレインに接続されたそれぞれ第１及び第２の負荷素子
としての高抵抗負荷である。高抵抗負荷２８Ａ及び２９
Ａは、例えば多層構造が可能なポリシリコンで形成さ
れ、その各々の特性例えば抵抗値は、不揮発性メモリの
機能を付加するため、互いに異なる値となるように、書
き込む情報に応じて製造工程中に不純物例えばリン
（Ｐ）のドープ量を変えることにより設定されている。

【００２１】例えばデータ“１”を記憶させる場合に
は、高抵抗負荷２８Ａ形成時のリンのドープ量ＰＶ１と
高抵抗負荷２９Ａ形成時のリンのドープ量ＰＶ２の関係
をＰＶ１＞ＰＶ２とし、高抵抗負荷２８Ａの抵抗値Ｒ１
と高抵抗負荷２９Ａの抵抗値Ｒ２の関係をＲ１＜Ｒ２と
すればよい。又、データ“０”を記憶させる場合には、
上述と逆に、高抵抗負荷２８Ａ形成時のリンのドープ量
ＰＶ１と高抵抗負荷２９Ａ形成時のリンのドープ量ＰＶ
２の関係をＰＶ１＜ＰＶ２とし、高抵抗負荷２８Ａの抵
抗値Ｒ１と高抵抗負荷２９Ａの抵抗値Ｒ２の関係をＲ１
＞Ｒ２とすればよい。このようにして、メモリセルアレ
イ１１Ａ（図１）の全てのメモリセルにおいて、同様に
高抵抗負荷２８Ａ及び２９Ａに対するリンのドープ量を
選択的に異なるようにして互いに異なる抵抗値を設定し
ておく。

【００２２】次に、図の動作について説明する。まず、
図１の動作を概略説明する。制御回路７は制御端子２か
らのＣＳバー信号が例えばハイレベルのときはアドレス
入力回路８を待機（スタンバイ）状態としてアドレス信
号を受付ないようにさせ、ローレベルのときはアドレス
入力回路８を動作（アクチブ）状態としてアドレス信号
を受付るようにさせ、更に制御端子２からのＷＥバー信
号が例えばハイレベルのときは書込・読出回路１２及び
データ入出力回路１３を読み出し状態、ローレベルのと
きは書込・読出回路１２及びデータ入出力回路１３を書
き込み状態とするのは上述同様である。。

【００２３】さて、電源投入直後の起動時電源電圧がグ
ランドレベルから所定の電圧レベルに達するまでは、全
ての回路は不安定状態にあり、このような過渡期にメモ
リセルアレイ１１Ａの各メモリセルの例えば一対の高抵
抗負荷の抵抗値が、上述のごとく相互に異なる値に設定
されていると、メモリセルアレイ１１Ａは、予め製造の
段階で、例えば標準仕様として、あるいはユーザの要求
に応じて設定されている起動プログラムを実行すべく、
メモリセルアレイ１１Ａ内の各メモリセルに起動プログ
ラムに対応した情報をラッチし、そして、少なくともデ
コーダ９、１０、書込・読出回路１２及びデータ入出力
回路１３が安定状態になると、上述のごとくラッチして
いる情報が読み出され、不揮発性メモリとしての機能を
終了する。

【００２４】そして、起動後は通常のＳＲＡＭとして機
能し、上述同様書き込みモードでは、制御回路７の制御
の下に書込・読出回路１２とデータ入出力回路１３が書
き込み状態になり、アドレス入力回路８からのアドレス
信号に基づいてデコーダ９及び１０でアクセスされたメ
モリセルアレイ１１Ａの所定の位置に外部から入出力端
子６、データ入出力回路１３、書込・読出回路１２及び
列デコーダ１０を介して入力されてくるデータが書き込
まれる。

【００２５】又、読み出しモードでは、制御回路７の制
御の下に書込・読出回路１２とデータ入出力回路１３が
読み出し状態になり、アドレス入力回路８からのアドレ
ス信号に基づいてデコーダ９及び１０でアクセスされた
メモリセルアレイ１１Ａの所定の位置に記憶されている
データが、列デコーダ１０、書込・読出回路１２、デー
タ入出力回路１３及び入出力端子６を介して外部へ出力
される。

【００２６】次に、図２の動作をデータが“１”の場合
を例に取り説明する。起動時は、電源投入すると、高抵
抗負荷２８Ａの抵抗値Ｒ１と高抵抗負荷２９Ａの抵抗値
Ｒ２の関係がＲ１＞Ｒ２であるので、高抵抗負荷２９Ａ
側よりも高抵抗負荷２８Ａ側に大きな電流が流れて第２
のトランジスタとしてのＮＭＯＳトランジスタ２７のゲ
ート電位が第１のトランジスタとしてのＮＭＯＳトラン
ジスタ２６のゲート電位よりも大きくなって、ＮＭＯＳ
トランジスタ２７が導通、ＮＭＯＳトランジスタ２６が
非導通になり、メモリセル内にはデータ“１”がラッ
チ、つまり書き込まれる。

【００２７】この後行デコーダ９（図１）によりワード
線２１が選択されてハイレベルになると、アクセスゲー
トとしてのＮＭＯＳトランジスタ２４及び２５が共に導
通状態となり、ビット線２２がハイレベルとなり、ビッ
ト線バー２３がローレベルとなり、データ“１”が読み
出される。これにより起動時の動作が完了する。

【００２８】その後は通常のＳＲＡＭの動作に入り、上
述同様高抵抗負荷型メモリセルにデータを書き込む書き
込みモードでは、行デコーダ９でワード線２１を選択し
てハイレベルとし、ＮＭＯＳトランジスタ２４及び２５
を導通状態とする。ここで、列デコーダ１０（図１）で
ビット線２２及びビット線バー２３を選択してそれぞれ
ハイレベル、ローレベルとすると、ＮＭＯＳトランジス
タ２６が非導通状態、ＮＭＯＳトランジスタ２７が導通
状態となり、メモリセルにデータ“１”が書き込まれ
る。そして、ワード線２１を非選択とし、ＮＭＯＳトラ
ンジスタ２４及び２５を非導通としてもメモリセル内に
はデータ“１”が記憶されることになる。

【００２９】高抵抗負荷型メモリセルからデータを読み
出す読み出しみモードでは、行デコーダ９でワード線２
１を選択してハイレベルとし、ＮＭＯＳトランジスタ２
４及び２５を導通状態とすると、ＮＭＯＳトランジスタ
２６は非導通のため、ビット線２２はハイレベルとな
り、ＮＭＯＳトランジスタ２７は導通のため、ビット線
バー２３はローレベルとなり、上述のごとく書き込まれ
てメモリセルに記憶されているデータ“１”を読み出す
ことができる。

【００３０】又、データが“０”の場合は、上述のごと
く高抵抗負荷２８Ａと２９Ａに対する抵抗値の設定が、
データ“１”の場合と逆の関係に設定されているので、
その動作も逆となる。

【００３１】このように、電源投入時のみ製造工程中に
書き込まれた情報がメモリセル内に現れるが、その後の
メモリセル内の情報の書き換えは、通常のＳＲＡＭ同様
容易に行うことが可能である。つまり、電源投入直後に
メモリセル内にラッチされるデータは不変であり、メモ
リセルアレイ１１Ａをｎ×ｍビットの不揮発性メモリと
して使用でき、その後このメモリセルアレイ１１Ａはｎ
×ｍビットのＳＲＡＭとして書き換え可能なメモリとし
て使用できる。

【００３２】このように、本実施例では、メモリセルを
構成する第１及び第２の負荷素子としての高抵抗負荷２
８Ａと２９Ａの抵抗値を予めデータの内容、つまり
“１”、“０”に応じて互いに異なる値に成るよう各メ
モリセルを選択的に設定することにより起動時に安定状
態を保持し、実質的にメモリセルアレイ１１Ａを不揮発
性メモリとして機能させることができる。

【００３３】実施例２．尚、上記実施例１では、高抵抗
負荷２８Ａ及び２９Ａの各々の特性例えば抵抗値を互い
に異なる値とするのに、製造工程中に不純物であるリン
（Ｐ）のドープ量を変えることにより設定したが、その
物理的寸法例えば長さ、幅、厚さ等を互いに異なる寸法
となるように加工して設定するようにしてもよく、この
場合も上記実施例と同様の効果を奏する。

【００３４】実施例３．図３はこの発明の他の実施例を
示すもので、上述のメモリセルアレイ１１Ａを構成する
メモリセル１ビット分に相当するＣＭＯＳ型メモリセル
を示す回路図であり、図２と対応する部分には同一符号
を付し、その詳細説明は省略する。このＣＭＯＳ型メモ
リセルでは高抵抗負荷型メモリセルにおける高抵抗負荷
２８Ａ及び２９Ａの代わりにＰＭＯＳトランジスタ３１
Ａ及び３２Ａを用いたもので、その他の構成は高抵抗負
荷型メモリセルの場合と同様である。尚、ＰＭＯＳトラ
ンジスタ３１Ａ及び３２ＡはそれぞれゲートがＮＭＯＳ
トランジスタ２６及び２７のゲートに接続され、ソース
が電源端子Ｖccに接続され、ドレインがＮＭＯＳトラン
ジスタ２６及び２７のドレインに接続される。

【００３５】そして、ＰＭＯＳトランジスタ３１Ａ及び
３２Ａは、その各々の特性例えば閾値は、不揮発性メモ
リの機能を付加するため、互いに異なる値となるよう
に、製造工程中に不純物例えばボロン（Ｂ）のチャネル
ドープ量を変えることにより設定されている。

【００３６】例えばデータ“１”を記憶させる場合に
は、ＰＭＯＳトランジスタ３１Ａ形成時のボロンのチャ
ネルドープ量ＢＶ１とＰＭＯＳトランジスタ３２Ａ形成
時のボロンのチャネルドープ量ＢＶ２の関係をＢＶ１＞
ＢＶ２とし、ＰＭＯＳトランジスタ３１Ａの閾値Ｔ１と
ＰＭＯＳトランジスタ３２ＡＡの閾値Ｔ２の関係をＴ１
＜Ｔ２とすればよい。又、データ“０”を記憶させる場
合には、上述と逆に、ＰＭＯＳトランジスタ３１Ａ形成
時のボロンのチャネルドープ量ＢＶ１とＰＭＯＳトラン
ジスタ３２Ａ形成時のボロンのチャネルドープ量ＢＶ２
の関係をＢＶ１＜ＢＶ２とし、ＰＭＯＳトランジスタ３
１Ａの閾値Ｔ１とＰＭＯＳトランジスタ３２Ａの閾値Ｔ
２の関係をＴ１＞Ｔ２とすればよい。

【００３７】このようにして、メモリセルアレイ１１Ａ
（図１）の全てのメモリセルにおいて、同様にＰＭＯＳ
トランジスタ３１Ａ及び３２Ａに対するボロンのチャネ
ルドープ量を選択的に異なるようにして互いに異なる閾
値を設定してやる。

【００３８】又、図３のＣＭＯＳ型の動作も上述の図２
の高抵抗負荷型メモリセルの場合と同様に行うことが可
能である。即ちデータが“１”の場合を考えると、起動
時は、電源投入されたとき、ＰＭＯＳトランジスタ３１
Ａの閾値Ｔ１とＰＭＯＳトランジスタ３２Ａの閾値Ｔ２
の関係がＴ１＜Ｔ２であるので、ＰＭＯＳトランジスタ
３２Ａ側よりもＰＭＯＳトランジスタ３１Ａ側に大きな
電流が流れて第２のトランジスタとしてのＮＭＯＳトラ
ンジスタ２７のゲート電位が第１のトランジスタとして
のＮＭＯＳトランジスタ２６のゲート電位よりも大きく
なって、ＮＭＯＳトランジスタ２７が導通、ＮＭＯＳト
ランジスタ２６が非導通になり、メモリセル内にはデー
タ“１”がラッチ、つまり書き込まれる。

【００３９】この後行デコーダ９（図１）によりワード
線２１が選択されてハイレベルになると、アクセスゲー
トとしてのＮＭＯＳトランジスタ２４及び２５が共に導
通状態となり、ビット線２２がハイレベルとなり、ビッ
ト線バー２３がローレベルとなり、データ“１”が読み
出される。これにより起動時の動作が完了する。

【００４０】その後は通常のＳＲＡＭの動作に入り、上
述同様ＣＭＯＳ型メモリセルにデータを書き込む書き込
みモードでは、行デコーダ９でワード線２１を選択して
ハイレベルとし、ＮＭＯＳトランジスタ２４及び２５を
導通状態とする。ここで、列デコーダ１０（図１）でビ
ット線２２及びビット線バー２３を選択してそれぞれハ
イレベル、ローレベルとすると、ＮＭＯＳトランジスタ
２６及びＰＭＯＳトランジスタ３２Ａが非導通状態、Ｎ
ＭＯＳトランジスタ２７及びＰＭＯＳトランジスタ３１
Ａが導通状態となり、メモリセルにデータ“１”が書き
込まれる。そして、ワード線２１を非選択とし、ＮＭＯ
Ｓトランジスタ２４及び２５を非導通としてもメモリセ
ル内にはデータ“１”が記憶されることになる。

【００４１】ＣＭＯＳ型メモリセルからデータを読み出
す読み出しみモードでは、行デコーダ９でワード線２１
を選択してハイレベルとし、ＮＭＯＳトランジスタ２４
及び２５を導通状態とすると、ＮＭＯＳトランジスタ２
６は非導通、ＰＭＯＳトランジスタ３１Ａは導通のた
め、ビット線２２はハイレベルとなり、ＮＭＯＳトラン
ジスタ２７は導通、ＰＭＯＳトランジスタ３２Ａは非導
通のため、ビット線バー２３はローレベルとなり、上述
のごとく書き込まれてメモリセルに記憶されているデー
タ“１”を読み出すことができる。

【００４２】又、データが“０”の場合は、上述のごと
くＰＭＯＳトランジスタ３１Ａと３２Ａに対する閾値の
設定が、データ“１”の場合と逆の関係に設定されてい
るので、その動作も逆となる。

【００４３】このように、電源投入時のみ製造工程中に
書き込まれた情報がメモリセル内に現れるが、その後の
メモリセル内の情報の書き換えは、通常のＳＲＡＭ同様
容易に行うことが可能である。つまり、電源投入直後に
メモリセル内にラッチされるデータは不変であり、メモ
リセルアレイ１１Ａをｎ×ｍビットの不揮発性メモリと
して使用でき、その後このメモリセルアレイ１１Ａはｎ
×ｍビットのＳＲＡＭとして書き換え可能なメモリとし
て使用できる。

【００４４】尚、ＣＭＯＳ型メモリセルでは、負荷側に
ＰＭＯＳトランジスタ３１Ａ及び３２Ａを用いているた
め、メモリセルに情報が記憶される場合、つまりフリッ
プフロップに情報がラッチされた場合、メモリセル内に
電流パスが無く、高抵抗負荷型メモリセルよりも低消費
電力化が可能となる。

【００４５】このように、本実施例では、メモリセルを
構成する第１及び第２の負荷素子としてのＰＭＯＳトラ
ンジスタ３１Ａと３２Ａの閾値を予めデータの内容、つ
まり“１”、“０”に応じて互いに異なる値に成るよう
各メモリセルを選択的に設定することにより起動時に安
定状態を保持し、実質的にメモリセルアレイ１１Ａを不
揮発性メモリとして機能させることができる。

【００４６】実施例４．尚、上記実施例３では、ＰＭＯ
Ｓトランジスタ３１Ａ及び３２Ａの各々の特性例えば閾
値を互いに異なる値とするのに、製造工程中に不純物で
あるボロン（Ｂ）のチャネルドープ量を変えることによ
り設定したが、その物理的寸法例えばチャネル長、チャ
ネル幅等を互いに異なる寸法となるように設定するよう
にしてもよく、この場合も上記実施例と同様の効果を奏
する。

【００４７】実施例５．又、上記実施例３では、ＰＭＯ
Ｓトランジスタ３１Ａ及び３２Ａの各々の特性例えば閾
値を互いに異なる値とするのに、製造工程中に不純物で
あるボロン（Ｂ）のチャネルドープ量を変えることによ
り設定したが、その物理的寸法例えばゲート電極とチャ
ネルの距離（ゲート膜厚）等を互いに異なる寸法となる
ように設定するようにしてもよく、この場合も上記実施
例と同様の効果を奏する。

【００４８】実施例６．又、図２又は図３において、Ｎ
ＭＯＳトランジスタ２６及び２７の各々の特性例えば閾
値を、不揮発性メモリの機能を付加するため、互いに異
なる値となるように、製造工程中に不純物例えばボロン
（Ｂ）のチャネルドープ量を変えることにより設定して
もよい。

【００４９】この場合、例えばデータ“１”を記憶させ
る場合には、ＮＭＯＳトランジスタ２６形成時のボロン
のチャネルドープ量ＢＶ３とＮＭＯＳトランジスタ２７
形成時のボロンのチャネルドープ量ＢＶ４の関係をＢＶ
３＞ＢＶ４とし、ＮＭＯＳトランジスタ２６の閾値Ｔ３
とＮＭＯＳトランジスタ２７の閾値Ｔ３の関係をＴ３＞
Ｔ４とすればよい。又、データ“０”を記憶させる場合
には、上述と逆に、ＮＭＯＳトランジスタ２６形成時の
ボロンのチャネルドープ量ＢＶ３とＮＭＯＳトランジス
タ２７形成時のボロンのチャネルドープ量ＢＶ４の関係
をＢＶ３＜ＢＶ４とし、ＮＭＯＳトランジスタ２６の閾
値Ｔ３とＮＭＯＳトランジスタ２７の閾値Ｔ４の関係を
Ｔ３＜Ｔ４とすればよい。

【００５０】かくして、メモリセルアレイ１１Ａ（図
１）の全てのメモリセルにおいて、同様にＮＭＯＳトラ
ンジスタ２６及び２７に対するボロンのチャネルドープ
量を選択的に異なるようにして互いに異なる閾値を設定
してやればよい。

【００５１】このように、本実施例では、メモリセルを
構成する第１及び第２のトランジスタとしてのＮＭＯＳ
トランジスタ２６と２７の閾値を予めデータの内容、つ
まり“１”、“０”に応じて互いに異なる値に成るよう
各メモリセルを選択的に設定することにより起動時に安
定状態を保持し、実質的にメモリセルアレイ１１Ａを不
揮発性メモリとして機能させることができる。

【００５２】実施例７．尚、上記実施例６では、ＮＭＯ
Ｓトランジスタ２６及び２７の各々の特性例えば閾値を
互いに異なる値とするのに、製造工程中に不純物である
ボロン（Ｂ）のチャネルドープ量を変えることにより設
定したが、その物理的寸法例えばチャネル長、チャネル
幅等を互いに異なる寸法となるように設定するようにし
てもよく、この場合も上記実施例と同様の効果を奏す
る。

【００５３】実施例８．又、上記実施例６では、ＮＭＯ
Ｓトランジスタ２６及び２７の各々の特性例えば閾値を
互いに異なる値とするのに、製造工程中に不純物である
ボロン（Ｂ）のチャネルドープ量を変えることにより設
定したが、その物理的寸法例えばゲート電極とチャネル
の距離（ゲート膜厚）等を互いに異なる寸法となるよう
に設定するようにしてもよく、この場合も上記実施例と
同様の効果を奏する。

【００５４】実施例９．図４はこの発明の他の実施例を
示すブロック図であり、図１と対応する部分には同一符
号を付し、その詳細説明は省略する。図において、１Ｂ
は本実施例によるＳＲＡＭであって、このＳＲＡＭ１Ｂ
内には、上述同様の制御回路７、アドレス入力回路８、
行デコーダ９、列デコーダ１０、メモリセルアレイ１１
Ａ、書込・読出回路１２及びデータ入出力回路１３の外
に、制御回路７の制御の下に外部入力端子１４からの外
部信号例えばリセット信号ＲＳに応答してメモリセルア
レイ１１Ａの電源となる内部電源電圧の制御を行う制御
手段としてのリセット回路１５が設けられ、このリセッ
ト回路１５の出力側は、メモリセルアレイ１１Ａの各メ
モリセルの電源端子Ｖccに接続されている。

【００５５】このリセット回路１５は、後述されるよう
に、例えばリセット信号ＲＳがローレベルのときにはメ
モリセルアレイ１１Ａの電源電圧Ｖccに等価なレベルの
出力信号Ｓoを発生し、リセット信号ＲＳがハイレベル
のときにはグランドレベルの出力信号Ｓoを発生する。
従って、本実施例では、メモリセルアレイ１１Ａの各メ
モリセルは、実質的に電源電圧をリセット回路１５から
供給され、電源投入時のみならず外部信号であるリセッ
ト信号ＲＳによっても製造工程中に書き込まれた所望の
メモリ情報がメモリセル内にラッチされるように、外部
信号によりメモリセルアレイ１１Ａの電源を投入、遮断
できるようになされている。

【００５６】次に、動作について、図５を参照しながら
説明する。尚、メモリセルアレイ１１Ａ及びリセット回
路１５以外のその他の回路に関連する基本動作は図１の
場合と同様であるので、その説明を省略する。今、図５
の左側部分に示すようにリセット回路１５に入力される
リセット信号ＲＳがローレベル（Ｖ_IL）であるときは、
その出力信号Ｓo、つまりメモリセルアレイ１１Ａの電
源電圧はＶccレベルにあり、上述のごとく電源投入直後
の起動時にメモリセルアレイ１１Ａ内の各メモリセルに
起動プログラムに対応した情報がラッチされた状態、或
は起動後通常のＳＲＡＭとして機能する状態である。

【００５７】その後この状態より例えば一つの処理プロ
グラムの実行を終了して、次の処理プログラムを実行す
る必要がある場合、外部より図５に示すようなハイレベ
ル（Ｖ_IH）のリセット信号ＲＳがリセット回路１５に印
加され、その出力信号Ｓo，つまりメモリセルアレイ１
１Ａの電源電圧はグランドレベルとなり、メモリセルア
レイ１１Ａの各メモリセルの内容はすべてリセットされ
る。そして、その後リセット信号ＲＳをローレベルと
し、出力信号Ｓo，つまりメモリセルアレイ１１Ａの電
源電圧をＶccレベルとすることにより、このメモリセル
アレイ１１Ａの電源電圧がグランドレベルよりＶccレベ
ルに変化する過渡期において、上述のごとく製造工程中
に書き込まれた所望のメモリ情報がメモリセル内にラッ
チされる。

【００５８】即ち、メモリセルアレイ１１Ａの電源電圧
がグランドレベルよりＶccレベルに変化する過渡期にお
いては、メモリセルアレイ１１Ａ内の各メモリセルは不
安定状態にあり、従って、上述のごとく高抵抗負荷２８
Ａと２９Ａ、又はＰＭＯＳトランジスタ３１Ａと３２Ａ
等の特性を相互に異なるようにしていると、対応するデ
ータ“１”又は“０”がラッチされることになる。そし
て、このメモリセルアレイ１１Ａにラッチされている情
報を書込・読出回路１２及びデータ入出力回路１３を介
して出力端子６に読み出せばよく、これにより起動時の
不揮発性メモリとしての機能が終了する。そして、起動
後は通常のＳＲＡＭとして機能し、メモリ情報の書き換
え、読み出しが可能となる。

【００５９】このように、本実施例では、電源投入時の
みならず外部信号であるリセット信号ＲＳによっても製
造工程中に書き込まれた所望のメモリ情報をメモリセル
内にラッチさせ、実質的にメモリセルアレイ１１Ａを不
揮発性メモリとして機能させることができる。

【００６０】実施例１０．尚、上記各実施例では、高抵
抗負荷２８Ａと２９Ａ、ＰＭＯＳトランジスタ３１Ａと
３２Ａ、又はＮＭＯＳトランジスタ２６と２７の特性を
相互に異なるようにそれそれ個別に設定する場合につい
て説明したが、高抵抗負荷２８Ａと２９Ａ及びＮＭＯＳ
トランジスタ２６と２７の組み合わせ（図２）、或はＰ
ＭＯＳトランジスタ３１Ａと３２Ａ及びＮＭＯＳトラン
ジスタ２６と２７の組み合わせ（図３）に、ある割合を
もって同時に同様の処置を施してもよく、この場合も上
記各実施例と同様の効果を奏する。

【００６１】

【発明の効果】以上のように、請求項１記載の発明によ
れば、電源の両端に第１の負荷素子を介して接続された
第１のトランジスタ、上記電源の両端に第２の負荷素子
を介して接続された第２のトランジスタ、上記第１の負
荷素子と上記第１のトランジスタの接続点に接続される
と共に上記第２のトランジスタの制御電極に接続された
第１のアクセスゲート、及び上記第２の負荷素子と上記
第２のトランジスタの接続点に接続されると共に上記第
１のトランジスタの制御電極に接続された第２のアクセ
スゲートから成るメモリセルを複数個有するメモリセル
アレイを備え、上記第１の負荷素子と上記第２の負荷素
子又は上記第１のトランジスタと上記第２のトランジス
タの少なくとも一方は書き込む情報にお応じて予め設定
された相互に異なる特性を有するので、電源投入時メモ
リを不揮発性メモリとして機能させることができ、かか
る半導体記憶装置を利用する例えば応用システム等では
起動用として専用の不揮発性メモリを搭載する必要がな
くなり、もってかかる半導体記憶装置が利用される応用
システム等の構成の簡略化、低廉化に寄与できるという
効果がある。

【００６２】又、請求項２記載の発明によれば、電源の
両端に第１の負荷素子を介して接続された第１のトラン
ジスタ、上記電源の両端に第２の負荷素子を介して接続
された第２のトランジスタ、上記第１の負荷素子と上記
第１のトランジスタの接続点に接続されると共に上記第
２のトランジスタの制御電極に接続された第１のアクセ
スゲート、及び上記第２の負荷素子と上記第２のトラン
ジスタの接続点に接続されると共に上記第１のトランジ
スタの制御電極に接続された第２のアクセスゲートから
成るメモリセルを複数個有するメモリセルアレイと、こ
のメモリセルアレイの電源電圧を制御する制御手段とを
備え、上記第１の負荷素子と上記第２の負荷素子又は上
記第１のトランジスタと上記第２のトランジスタの少な
くとも一方は書き込む情報に応じて予め設定された相互
に異なる特性を有するので、電源投入時は勿論リセット
信号等の外部信号印加時にもメモリを不揮発性メモリと
して機能させることができ、かかる半導体記憶装置を利
用する例えば応用システム等では起動用として専用の不
揮発性メモリを搭載する必要がなくなり、もってかかる
半導体記憶装置が利用される応用システム等の構成の簡
略化、低廉化に寄与できると共に、複数の処理プログラ
ムを扱う場合に一つのプログラムが終了する毎に一々電
源を落とす必要がなくなり、迅速に効率よく情報処理を
行うことができるという効果がある。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。

【図２】この発明の要部の一例を示す回路図である。

【図３】この発明の要部の他の例を示す回路図である。

【図４】この発明に係る半導体記憶装置の他の実施例を
示すブロック図である。

【図５】図４の動作説明に供するための図である。

【図６】従来の半導体記憶装置を示すブロック図であ
る。

【図７】従来の半導体記憶装置で使用されているメモリ
セルの一例を示す回路図である。

【図８】従来の半導体記憶装置で使用されているメモリ
セルの他の例を示す回路図である。

【符号の説明】

１Ａ，１ＢＳＲＡＭ７制御回路８アドレス入力回路９行デコーダ１０列デコーダ１１Ａメモリセルアレイ１２書込・読出回路１３データ入出力回路１５リセット回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】高抵抗負荷型メモリセルからデータを読み
出す読み出しモードでは、行デコーダ９でワード線２１
を選択してハイレベルとし、ＮＭＯＳトランジスタ２４
及び２５を導通状態とすると、ＮＭＯＳトランジスタ２
６は非導通のため、ビット線２２はハイレベルとなり、
ＮＭＯＳトランジスタ２７は導通のため、ビット線バー
２３はローレベルとなり、上述のごとく書き込まれてメ
モリセルに記憶されているデータ“１”を読み出すこと
ができる。つまり、ＳＲＡＭでは、このようにメモリセ
ルをフリップフロップで形成しているため、情報の書き
換えが容易であり、書き込まれた情報は電源を切るまで
保持されることになる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】又、図８のＣＭＯＳ型の動作も上述の高抵
抗負荷型メモリセルの場合と同様に行うことが可能であ
る。即ち、ＣＭＯＳ型メモリセルにデータを書き込む書
き込みモードでは、行デコーダ９（図６）でワード線２
１を選択してハイレベルとし、ＮＭＯＳトランジスタ２
４及び２５を導通状態とする。ここで、列デコーダ１０
（図６）でビット線２２及びビット線バー２３を選択し
てそれぞれハイレベル、ローレベルとすると、ＮＭＯＳ
トランジスタ２６及びＰＭＯＳトランジスタ３２が非導
通状態、ＮＭＯＳトランジスタ２７及びＰＭＯＳトラン
ジスタ３１が導通状態となり、メモリセルにデータ
“１”が書き込まれる。そして、ワード線２１を非選択
とし、ＮＭＯＳトランジスタ２４及び２５を非導通とし
てもメモリセル内にはデータ“１”が記憶されることに
なる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】ＣＭＯＳ型メモリセルからデータを読み出
す読み出しみモードでは、行デコーダ９でワード線２１
を選択してハイレベルとし、ＮＭＯＳトランジスタ２４
及び２５を導通状態とすると、ＮＭＯＳトランジスタ２
６は非導通、ＰＭＯＳトランジスタ３１は導通のため、
ビット線２２はハイレベルとなり、ＮＭＯＳトランジス
タ２７は導通、ＰＭＯＳトランジスタ３２は非導通のた
め、ビット線バー２３はローレベルとなり、上述のごと
く書き込まれてメモリセルに記憶されているデータ
“１”を読み出すことができる。尚、ＣＭＯＳ型メモリ
セルでは、負荷側にＰＭＯＳトランジスタ３１及び３２
を用いているため、メモリセルに情報が記憶される場
合、つまりフリップフロップに情報がラッチされた場
合、メモリセル内に電流パスが無く、高抵抗負荷型メモ
リセルよりも低消費電力化が可能となる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】

【作用】請求項１記載の発明においては、各メモリセル
の第１の負荷素子と第２の負荷素子又は第１のトランジ
スタと第２のトランジスタの少なくとも一方を予め書き
込む情報即ちデータ１”又は“０”に応じて相互に異な
る特性を有するようになし、これを複数個のメモリセル
の各々に選択的に設定してやる。これにより、電源投入
時メモリには予め書き込まれた情報が現れ不揮発性メモ
リとして機能させることができる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】又、請求項２記載の発明においては、メモ
リセルアレイの電源電圧を制御する制御手段を設けると
共に、各メモリセルの第１の負荷素子と第２の負荷素子
又は第１のトランジスタと第２のトランジスタの少なく
とも一方を予め書き込む情報即ちデータ１”又は“０”
に応じて相互に異なる特性を有するようになし、これを
複数個のメモリセルの各々に選択的に設定してやる。こ
れにより、電源投入時は勿論リセット信号等の外部信号
印加時にもメモリには予め書き込まれた情報が現れ不揮
発性メモリとして機能させることができる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】

【実施例】実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を半導体記憶装置とし
て例えばＳＲＡＭに適用した場合を示すブロック図であ
り、図６と対応する部分には同一符号を付し、その詳細
説明は省略する。図において、１Ａは本実施例によるＳ
ＲＡＭであって、このＳＲＡＭ１Ａ内には、上述同様の
制御回路７、アドレス入力回路８、行デコーダ９、列デ
コーダ１０、書込・読出回路１２及びデータ入出力回路
１３の外に、デコーダ９及び１０の出力に基づいて外部
からのデータが書き込まれたり、書き込まれているデー
タが外部へ読み出だされたりする例えばｎ×ｍ個のメモ
リセルからなるメモリセルアレイ１１Ａが設けられてい
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】このメモリセルアレイ１１Ａは、後述され
るように、メモリセルアレイ１１Ａ内に含まれる多数の
メモリセルを構成する各構成要素の特性をアンバランス
にすることにより、いわゆる不揮発性メモリの機能をも
つようになされており、電源投入後のシステム起動時に
は不揮発性メモリ、つまりＲＯＭとして働き、システム
起動後はＳＲＡＭとして働く。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】図２は上述のメモリセルアレイ１１Ａを構
成するメモリセル１ビット分に相当する高抵抗負荷型メ
モリセルを示す回路図であり、図７と対応する部分には
同一符号を付し、その詳細説明は省略する。図におい
て、２８Ａ及び２９Ａはそれぞれ一端が電源端子Ｖccに
接続され、他端がＮＭＯＳトランジスタ２６及び２７の
ドレインに接続されたそれぞれ第１及び第２の負荷素子
としての高抵抗負荷である。高抵抗負荷２８Ａ及び２９
Ａは、例えばポリシリコンで形成され、その各々の特性
例えば抵抗値は、不揮発性メモリの機能を付加するた
め、互いに異なる値となるように、書き込む情報に応じ
て製造工程中に不純物例えばリン（Ｐ）のドープ量を変
えることにより設定されている。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】次に、図の動作について説明する。まず、
図１の動作を概略説明する。制御回路７は制御端子２か
らのＣＳバー信号が例えばハイレベルのときはアドレス
入力回路８を待機（スタンバイ）状態としてアドレス信
号を受付ないようにさせ、ローレベルのときはアドレス
入力回路８を動作（アクチブ）状態としてアドレス信号
を受付るようにさせ、更に制御端子２からのＷＥバー信
号が例えばハイレベルのときは書込・読出回路１２及び
データ入出力回路１３を読み出し状態、ローレベルのと
きは書込・読出回路１２及びデータ入出力回路１３を書
き込み状態とするのは上述同様である。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】さて、電源投入直後の電源電圧がグランド
レベルから所定の電圧レベルに達するまでは、全ての回
路は不安定状態にあり、このような過渡期にメモリセル
アレイ１１Ａの各メモリセルの例えば一対の高抵抗負荷
の抵抗値が、上述のごとく相互に異なる値に設定されて
いると、メモリセルアレイ１１Ａは、予め製造の段階
で、例えば標準仕様として、あるいはユーザの要求に応
じて設定されている起動プログラムが、メモリセルアレ
イ１１Ａ内の各メモリセルにラッチされ、上述のごとく
ラッチしている情報が読み出し可能となる。その後ＣＰ
Ｕからの制御信号によりシステム起動プログラムがＳＲ
ＡＭより読み出され、ＣＰＵにより実行されることによ
りシステム起動が完成する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】そして、システム起動後は通常のＳＲＡＭ
として機能し、上述同様書き込みモードでは、制御回路
７の制御の下に書込・読出回路１２とデータ入出力回路
１３が書き込み状態になり、アドレス入力回路８からの
アドレス信号に基づいてデコーダ９及び１０でアクセス
されたメモリセルアレイ１１Ａの所定の位置に外部から
入出力端子６、データ入出力回路１３、書込・読出回路
１２及び列デコーダ１０を介して入力されてくるデータ
が書き込まれる。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】次に、図２の動作をデータが“１”の場合
を例に取り説明する。電源投入すると、高抵抗負荷２８
Ａの抵抗値Ｒ１と高抵抗負荷２９Ａの抵抗値Ｒ２の関係
がＲ１＜Ｒ２であるので、第２のトランジスタとしての
ＮＭＯＳトランジスタ２７のゲート電位が第１のトラン
ジスタとしてのＮＭＯＳトランジスタ２６のゲート電位
よりも高くなって、ＮＭＯＳトランジスタ２７が導通、
ＮＭＯＳトランジスタ２６が非導通になり、メモリセル
内にはデータ“１”がラッチ、つまり書き込まれる。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】この後読み出しモードに設定されることに
より行デコーダ９（図１）によりワード線２１が選択さ
れてハイレベルになると、アクセスゲートとしてのＮＭ
ＯＳトランジスタ２４及び２５が共に導通状態となり、
ビット線２２がハイレベルとなり、ビット線バー２３が
ローレベルとなり、データ“１”が読み出される。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】その後は通常のＳＲＡＭの動作が可能であ
り、上述同様高抵抗負荷型メモリセルにデータを書き込
む書き込みモードでは、行デコーダ９でワード線２１を
選択してハイレベルとし、ＮＭＯＳトランジスタ２４及
び２５を導通状態とする。ここで、列デコーダ１０（図
１）でビット線２２及びビット線バー２３を選択してそ
れぞれハイレベル、ローレベルとすると、ＮＭＯＳトラ
ンジスタ２６が非導通状態、ＮＭＯＳトランジスタ２７
が導通状態となり、メモリセルにデータ“１”が書き込
まれる。そして、ワード線２１を非選択とし、ＮＭＯＳ
トランジスタ２４及び２５を非導通としてもメモリセル
内にはデータ“１”が記憶されることになる。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】又、予め製造工程中に書き込まれた情報が
“０”の場合は、上述のごとく高抵抗負荷２８Ａと２９
Ａに対する抵抗値の設定が、データ“１”の場合と逆の
関係に設定されているので、その動作も逆となる。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】このように、本実施例では、メモリセルを
構成する第１及び第２の負荷素子としての高抵抗負荷２
８Ａと２９Ａの抵抗値を予めデータの内容、つまり
“１”、“０”に応じて互いに異なる値に成るよう各メ
モリセルを選択的に設定することにより電源投入時に各
々のメモリセルを安定状態とし、実質的にメモリセルア
レイ１１Ａを不揮発性メモリとして機能させることがで
きる。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】例えばデータ“１”を記憶させる場合に
は、ＰＭＯＳトランジスタ３１Ａ形成時のボロンのチャ
ネルドープ量ＢＶ１とＰＭＯＳトランジスタ３２Ａ形成
時のボロンのチャネルドープ量ＢＶ２の関係をＢＶ１＞
ＢＶ２とし、ＰＭＯＳトランジスタ３１Ａの閾値Ｔ１と
ＰＭＯＳトランジスタ３２ＡＡの閾値Ｔ２の関係を│Ｔ
１│＜│Ｔ２│とすればよい。又、データ“０”を記憶
させる場合には、上述と逆に、ＰＭＯＳトランジスタ３
１Ａ形成時のボロンのチャネルドープ量ＢＶ１とＰＭＯ
Ｓトランジスタ３２Ａ形成時のボロンのチャネルドープ
量ＢＶ２の関係をＢＶ１＜ＢＶ２とし、ＰＭＯＳトラン
ジスタ３１Ａの閾値Ｔ１とＰＭＯＳトランジスタ３２Ａ
の閾値Ｔ２の関係を│Ｔ１│＞｜Ｔ２│とすればよい。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】又、図３のＣＭＯＳ型の動作も上述の図２
の高抵抗負荷型メモリセルの場合と同様に行うことが可
能である。即ちデータが“１”の場合を考えると、電源
投入されたとき、ＰＭＯＳトランジスタ３１Ａの閾値Ｔ
１とＰＭＯＳトランジスタ３２Ａの閾値Ｔ２の関係が│
Ｔ１│＜│Ｔ２│であるので、第２のトランジスタとし
てのＮＭＯＳトランジスタ２７のゲート電位が第１のト
ランジスタとしてのＮＭＯＳトランジスタ２６のゲート
電位よりも高くなって、ＮＭＯＳトランジスタ２７が導
通、ＮＭＯＳトランジスタ２６が非導通になり、メモリ
セル内にはデータ“１”がラッチ、つまり書き込まれ
る。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正内容】

【００３９】この後読み出しモードに設定されることに
より行デコーダ９（図１）によりワード線２１が選択さ
れてハイレベルになると、アクセスゲートとしてのＮＭ
ＯＳトランジスタ２４及び２５が共に導通状態となり、
ビット線２２がハイレベルとなり、ビット線バー２３が
ローレベルとなり、データ“１”が読み出される。

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】００４０

【補正方法】変更

【補正内容】

【００４０】その後は通常のＳＲＡＭの動作が可能であ
り、上述同様ＣＭＯＳ型メモリセルにデータを書き込む
書き込みモードでは、行デコーダ９でワード線２１を選
択してハイレベルとし、ＮＭＯＳトランジスタ２４及び
２５を導通状態とする。ここで、列デコーダ１０（図
１）でビット線２２及びビット線バー２３を選択してそ
れぞれハイレベル、ローレベルとすると、ＮＭＯＳトラ
ンジスタ２６及びＰＭＯＳトランジスタ３２Ａが非導通
状態、ＮＭＯＳトランジスタ２７及びＰＭＯＳトランジ
スタ３１Ａが導通状態となり、メモリセルにデータ
“１”が書き込まれる。そして、ワード線２１を非選択
とし、ＮＭＯＳトランジスタ２４及び２５を非導通とし
てもメモリセル内にはデータ“１”が記憶されることに
なる。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】ＣＭＯＳ型メモリセルからデータを読み出
す読み出しモードでは、行デコーダ９でワード線２１を
選択してハイレベルとし、ＮＭＯＳトランジスタ２４及
び２５を導通状態とすると、ＮＭＯＳトランジスタ２６
は非導通、ＰＭＯＳトランジスタ３１Ａは導通のため、
ビット線２２はハイレベルとなり、ＮＭＯＳトランジス
タ２７は導通、ＰＭＯＳトランジスタ３２Ａは非導通の
ため、ビット線バー２３はローレベルとなり、上述のご
とく書き込まれてメモリセルに記憶されているデータ
“１”を読み出すことができる。

【手続補正２２】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】又、予め製造工程中に書き込まれた情報が
“０”の場合は、上述のごとくＰＭＯＳトランジスタ３
１Ａと３２Ａに対する閾値の設定が、データ“１”の場
合と逆の関係に設定されているので、その動作も逆とな
る。

【手続補正２３】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】このように、本実施例では、メモリセルを
構成する第１及び第２の負荷素子としてのＰＭＯＳトラ
ンジスタ３１Ａと３２Ａの閾値を予めデータの内容、つ
まり“１”、“０”に応じて互いに異なる値に成るよう
各メモリセルを選択的に設定することにより電源投入時
に各々のメモリセルを所定の安定状態とし、実質的にメ
モリセルアレイ１１Ａを不揮発性メモリとして機能させ
ることができる。

【手続補正２４】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】実施例４．尚、上記実施例３では、ＰＭＯ
Ｓトランジスタ３１Ａ及び３２Ａの各々の特性例えば閾
値を互いに異なる値とするのに、製造工程中に不純物で
あるボロン（Ｂ）のチャネルドープ量を変えることによ
り設定したが、互いの特性を異なるようにするのにその
物理的寸法例えばチャネル長、チャネル幅等を互いに異
なる寸法となるように設定するようにしてもよく、この
場合も上記実施例と同様の効果を奏する。

【手続補正２５】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】実施例５．又、上記実施例３では、ＰＭＯ
Ｓトランジスタ３１Ａ及び３２Ａの各々の特性例えば閾
値を互いに異なる値とするのに、製造工程中に不純物で
あるボロン（Ｂ）のチャネルドープ量を変えることによ
り設定したが、互いの特性を異なるようにするのにその
物理的寸法例えばゲート電極とチャネルの距離（ゲート
膜厚）等を互いに異なる寸法となるように設定するよう
にしてもよく、この場合も上記実施例と同様の効果を奏
する。

【手続補正２６】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】このように、本実施例では、メモリセルを
構成する第１及び第２のトランジスタとしてのＮＭＯＳ
トランジスタ２６と２７の閾値を予めデータの内容、つ
まり“１”、“０”に応じて互いに異なる値に成るよう
各メモリセルを選択的に設定することにより電源投入時
に各々のメモリセルを所定の安定状態とし、実質的にメ
モリセルアレイ１１Ａを不揮発性メモリとして機能させ
ることができる。

【手続補正２７】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】実施例７．尚、上記実施例６では、ＮＭＯ
Ｓトランジスタ２６及び２７の各々の特性例えば閾値を
互いに異なる値とするのに、製造工程中に不純物である
ボロン（Ｂ）のチャネルドープ量を変えることにより設
定したが、互いの特性を異なるようにするのにその物理
的寸法例えばチャネル長、チャネル幅等を互いに異なる
寸法となるように設定するようにしてもよく、この場合
も上記実施例と同様の効果を奏する。

【手続補正２８】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】実施例８．又、上記実施例６では、ＮＭＯ
Ｓトランジスタ２６及び２７の各々の特性例えば閾値を
互いに異なる値とするのに、製造工程中に不純物である
ボロン（Ｂ）のチャネルドープ量を変えることにより設
定したが、互いの特性を異なるようにするのにその物理
的寸法例えばゲート電極とチャネルの距離（ゲート膜
厚）等を互いに異なる寸法となるように設定するように
してもよく、この場合も上記実施例と同様の効果を奏す
る。

【手続補正２９】

【補正対象書類名】明細書

【補正対象項目名】００５７

【補正方法】変更

【補正内容】

【００５７】ここで再度予め製造工程中に書き込まれた
情報が必要な場合、外部より図５に示すようなハイレベ
ル（Ｖ_IH）のリセット信号ＲＳがリセット回路１５に印
加され、その出力信号Ｓo，つまりメモリセルアレイ１
１Ａの電源電圧はグランドレベルとなり、メモリセルア
レイ１１Ａの各メモリセルの内容はすべてリセットされ
る。そして、その後リセット信号ＲＳをローレベルと
し、出力信号Ｓo，つまりメモリセルアレイ１１Ａの電
源電圧をＶccレベルとすることにより、このメモリセル
アレイ１１Ａの電源電圧がグランドレベルよりＶccレベ
ルに変化する過渡期において、上述のごとく製造工程中
に書き込まれた所望のメモリ情報がメモリセル内にラッ
チされる。

【手続補正３０】

【補正対象書類名】明細書

【補正対象項目名】００５８

【補正方法】変更

【補正内容】

【００５８】即ち、メモリセルアレイ１１Ａの電源電圧
がグランドレベルよりＶccレベルに変化する過渡期にお
いては、メモリセルアレイ１１Ａ内の各メモリセルは不
安定状態にあり、従って、上述のごとく高抵抗負荷２８
Ａと２９Ａ、又はＰＭＯＳトランジスタ３１Ａと３２Ａ
等の特性を相互に異なるようにしていると、対応するデ
ータ“１”又は“０”がラッチされることになる。そし
て、読み出しモードに設定することによりこのメモリセ
ルアレイ１１Ａにラッチされている情報を書込・読出回
路１２及びデータ入出力回路１３を介して出力端子６に
読み出せばよい。そして、その後は通常のＳＲＡＭとし
て機能するため、メモリ情報の書き換え、読み出しが可
能となる。

【手続補正３１】

【補正対象書類名】明細書

【補正対象項目名】００６２

【補正方法】変更

【補正内容】

【００６２】又、請求項２記載の発明によれば、電源の
両端に第１の負荷素子を介して接続された第１のトラン
ジスタ、上記電源の両端に第２の負荷素子を介して接続
された第２のトランジスタ、上記第１の負荷素子と上記
第１のトランジスタの接続点に接続されると共に上記第
２のトランジスタの制御電極に接続された第１のアクセ
スゲート、及び上記第２の負荷素子と上記第２のトラン
ジスタの接続点に接続されると共に上記第１のトランジ
スタの制御電極に接続された第２のアクセスゲートから
成るメモリセルを複数個有するメモリセルアレイと、こ
のメモリセルアレイの電源電圧を制御する制御手段とを
備え、上記第１の負荷素子と上記第２の負荷素子又は上
記第１のトランジスタと上記第２のトランジスタの少な
くとも一方は書き込む情報に応じて予め設定された相互
に異なる特性を有するので、電源投入時は勿論リセット
信号等の外部信号印加時にもメモリを不揮発性メモリと
して機能させることができ、かかる半導体記憶装置を利
用する例えば応用システム等では起動用として専用の不
揮発性メモリを搭載する必要がなくなり、もってかかる
半導体記憶装置が利用される応用システム等の構成の簡
略化、低廉化に寄与できるという効果がある。

Claims

【特許請求の範囲】

【請求項１】電源の両端に第１の負荷素子を介して接
続された第１のトランジスタ、上記電源の両端に第２の
負荷素子を介して接続された第２のトランジスタ、上記
第１の負荷素子と上記第１のトランジスタの接続点に接
続されると共に上記第２のトランジスタの制御電極に接
続された第１のアクセスゲート、及び上記第２の負荷素
子と上記第２のトランジスタの接続点に接続されると共
に上記第１のトランジスタの制御電極に接続された第２
のアクセスゲートから成るメモリセルを複数個有するメ
モリセルアレイを備え、上記第１の負荷素子と上記第２の負荷素子又は上記第１
のトランジスタと上記第２のトランジスタの少なくとも
一方は書き込む情報に応じて予め設定された相互に異な
る特性を有することを特徴とする半導体記憶装置。
【請求項２】電源の両端に第１の負荷素子を介して接
続された第１のトランジスタ、上記電源の両端に第２の
負荷素子を介して接続された第２のトランジスタ、上記
第１の負荷素子と上記第１のトランジスタの接続点に接
続されると共に上記第２のトランジスタの制御電極に接
続された第１のアクセスゲート、及び上記第２の負荷素
子と上記第２のトランジスタの接続点に接続されると共
に上記第１のトランジスタの制御電極に接続された第２
のアクセスゲートから成るメモリセルを複数個有するメ
モリセルアレイと、このメモリセルアレイの電源電圧を制御する制御手段と
を備え、上記第１の負荷素子と上記第２の負荷素子又は上記第１
のトランジスタと上記第２のトランジスタの少なくとも
一方は書き込む情報に応じて予め設定された相互に異な
る特性を有することを特徴とする半導体記憶装置。