JP2009032387A - 半導体記憶装置及び半導体装置 - Google Patents
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Abstract
【解決手段】第1のトランジスタと、第2のトランジスタと、を有する第1のインバータ回路と、入力部が前記第1のインバータ回路の出力部に接続され、出力部が前記第1のインバータの入力部に接続され、第3のトランジスタと、第4のトランジスタと、を有する第2のインバータ回路と、を含む初期化用メモリセルを有し、第3のトランジスタのしきい値電圧の絶対値は、第1のトランジスタのしきい値電圧の絶対値より低い構成とする。
【選択図】図1
Description
本実施の形態では、本発明の半導体装置に搭載される半導体記憶装置の構成について説明する。なお、本実施の形態では、電源電圧が3Vであるとして説明するが、これに限定されず、他の値であってもよい。
本実施の形態では、第1のインバータ回路105及び第2のインバータ回路106の立ち上がり特性及び立ち下がり特性に差を設ける方法の別の一例として、一部のトランジスタのしきい値電圧を変化させる構成について説明する。
本実施の形態では、初期化用メモリセルを備えたキャッシュメモリを有する半導体装置の構成及び動作について説明する。
ここで、行デコーダ回路とは、ワード線111を用いてデータの書き込みを行うメモリセルを選択する機能、ワード線114を用いてデータの読み出しを行うメモリセルを選択する機能を有する。この行デコーダ回路は、メモリラインに対応したものが少なくとも1つ設けられる。
本実施の形態では、本発明の半導体装置に搭載される半導体記憶装置のメモリセルにおけるトランジスタの作製方法について説明する。
本発明の半導体記憶装置を実装しうる半導体装置として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら半導体装置の具体例を図14に示す。
101 第5のトランジスタ
102 第6のトランジスタ
103 第7のトランジスタ
104 第8のトランジスタ
105 第1のインバータ回路
106 第2のインバータ回路
107 第1のトランジスタ
108 第2のトランジスタ
109 第3のトランジスタ
110 第4のトランジスタ
111 ワード線
112 電源線
113 グランド線
114 ワード線
115 第1のデータ線
116 第2のデータ線
117 第3のデータ線
118 第1のノード
119 第2のノード
120 第9のトランジスタ
121 抵抗素子
122 容量素子
123 配線
124 データ保持用メモリセル
125 メモリセル群
200 メモリセル
201 第5のトランジスタ
202 第6のトランジスタ
203 第7のトランジスタ
204 第8のトランジスタ
205 第1のインバータ回路
206 第2のインバータ回路
207 第1のトランジスタ
208 第2のトランジスタ
209 第3のトランジスタ
210 第4のトランジスタ
211 ワード線
212 電源線
213 グランド線
214 ワード線
215 第1のデータ線
216 第2のデータ線
217 第3のデータ線
218 第1のノード
219 第2のノード
220 バイアス回路
300 信号
301 電源電圧
302 信号
303 信号
304 信号
400 イベントタイミング
401 イベントタイミング
600 基板
601 第1の絶縁層
602 第1の半導体層
603 第2の半導体層
604 ゲート絶縁膜
605 第1の導電層
606 第2の導電層
607 第3の導電層
608 不純物領域
609 不純物領域
610 不純物領域
611 不純物領域
612 第2の絶縁層
613 第1の配線
614 第2の配線
615 第3の配線
616 第4の配線
617 第1のトランジスタ
618 第2のトランジスタ
700 信号
701 信号
702 信号
703 信号
704 イベントタイミング
705 イベントタイミング
800 特性曲線
801 特性曲線
900 演算部
901 メインメモリ
902 キャッシュメモリ
903 メモリライン
904 タグメモリ
905 データメモリ
906 CPU
907 バリッドビット
1000 基板
1001 半導体層
1002 絶縁層
1003 第1の不純物領域
1004 第2の不純物領域
1005 ゲート絶縁層
1006 ゲート電極
1010 第1の配線
1011 第2の配線
2000 基板
2001 ウェル領域
2002 第1の不純物領域
2003 第2の不純物領域
2004 第1の絶縁層
2005 第2の絶縁層
2006 ゲート絶縁層
2007 ゲート電極
2008 絶縁層
2009 第1の配線
2010 第2の配線
2011 基板
2012 絶縁層
3000 基板
3001 ゲート電極
3002 第1のゲート絶縁層
3003 半導体層
3004 第1の不純物領域
3005 第2の不純物領域
3006 第2のゲート絶縁層
3007 ゲート電極
3009 絶縁層
3010 第1の配線
3011 第2の配線
4000 基板
4001 ウェル領域
4002 第1の不純物領域
4003 第2の不純物領域
4004 第3の不純物領域
4005 第1の絶縁層
4006 第2の絶縁層
4007 ゲート絶縁層
4008 ゲート電極
4009 絶縁層
4010 第1の配線
4011 第2の配線
4012 第3の配線
5000 基板
5001 第1の不純物領域
5002 絶縁層
5003 半導体層
5004 ウェル領域
5005 第2の不純物領域
5006 第3の不純物領域
5007 第3の絶縁層
5008 第4の絶縁層
5009 ゲート絶縁層
5010 ゲート電極
5011 絶縁層
5012 第1の配線
5013 第2の配線
5014 第3の絶縁層
5015 第4の絶縁層
6001 本体
6002 表示部
6003 操作キー
6004 モデム
6101 本体
6102 表示部
6103 音声入力部
6104 音声出力部
6105 操作キー
6106 外部接続ポート
6107 アンテナ
6201 本体
6202 表示部
6203 接続端子
6301 本体
6302 表示部
6303 操作キー
6401 本体
6402 表示部
6403 キーボード
6404 タッチパッド
6405 外部接続ポート
6406 電源プラグ
Claims (10)
- データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第1のデータ線と、
第2のデータ線と、
第3のデータ線と
第1のワード線と、
第2のワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Pチャネル型である第1のトランジスタ及びNチャネル型である第2のトランジスタを有する第1のインバータ回路と、
Pチャネル型である第3のトランジスタ及びNチャネル型である第4のトランジスタを有する第2のインバータ回路と、
ゲート端子が前記第1のワード線に接続され、第1端子が前記第1のデータ線に接続され、第2端子が前記第1のインバータ回路の出力端子に接続された第5のトランジスタと、
ゲート端子が前記第1のワード線に接続され、第1端子が前記第2のインバータ回路の出力端子に接続され、第2端子が前記第2のデータ線に接続された第6のトランジスタと、
ゲート端子が前記第1のインバータ回路の入力端子及び前記第2のインバータ回路の出力端子に接続され、第1端子が前記グランド線に接続された第7のトランジスタと、
ゲート端子が前記第2のワード線に接続され、第1端子が前記第7のトランジスタの第2端子に接続され、第2端子が前記第3のデータ線に接続された第8のトランジスタと、を有し、
前記第1のインバータ回路は、入力端子が前記第2のインバータ回路の出力端子に接続され、出力端子が前記第2のインバータ回路の入力端子に接続され、第1の電位供給端子が前記電源線に接続され、第2の電位供給端子が前記グランド線に接続され、
前記第2のインバータ回路は、第1の電位供給端子が前記電源線に接続され、第2の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第3のトランジスタのしきい値電圧の絶対値は、前記第1のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。 - 請求項1において、
抵抗素子と、
容量素子と
ゲート端子が前記抵抗素子を介して前記電源線、且つ前記容量素子を介して前記グランド線に接続され、第1端子が前記第1のワード線に接続され、第2端子が前記グランド線に接続された第9のトランジスタと、を有することを特徴とする半導体記憶装置。 - データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第1のデータ線と、
第2のデータ線と、
第3のデータ線と
第1のワード線と、
第2のワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Pチャネル型である第1のトランジスタ及びNチャネル型である第2のトランジスタを有する第1のインバータ回路と、
Pチャネル型である第3のトランジスタ及びNチャネル型である第4のトランジスタを有する第2のインバータ回路と、
ゲート端子が前記第1のワード線に接続され、第1端子が前記第1のデータ線に接続され、第2端子が前記第1のインバータ回路の出力端子に接続された第5のトランジスタと、
ゲート端子が前記第1のワード線に接続され、第1端子が前記第2のインバータ回路の出力端子に接続され、第2端子が前記第2のデータ線に接続された第6のトランジスタと、
ゲート端子が前記第1のインバータ回路の入力端子及び前記第2のインバータ回路の出力端子に接続され、第1端子が前記電源線に接続された第7のトランジスタと、
ゲート端子が前記第2のワード線に接続され、第1端子が前記第7のトランジスタの第2端子に接続され、第2端子が前記第3のデータ線に接続された第8のトランジスタと、を有し、
前記第1のインバータ回路は、入力端子が前記第2のインバータ回路の出力端子に接続され、出力端子が前記第2のインバータ回路の入力端子に接続され、第1の電位供給端子が前記電源線に接続され、第2の電位供給端子が前記グランド線に接続され、
前記第2のインバータ回路は、第1の電位供給端子が前記電源線に接続され、第2の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第3のトランジスタのしきい値電圧の絶対値は、前記第1のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。 - 請求項3において、
抵抗素子と、
容量素子と
ゲート端子が前記抵抗素子を介して前記電源線、且つ前記容量素子を介して前記グランド線に接続され、第1端子が前記第1のワード線に接続され、第2端子が前記電源線に接続された第9のトランジスタと、を有することを特徴とする半導体記憶装置。 - データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第1のデータ線と、
第2のデータ線と、
ワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Pチャネル型である第1のトランジスタ及びNチャネル型である第2のトランジスタを有する第1のインバータ回路と、
Pチャネル型である第3のトランジスタ及びNチャネル型である第4のトランジスタを有する第2のインバータ回路と、
ゲート端子が前記ワード線に接続され、第1端子が前記第1のデータ線に接続され、第2端子が前記第1のインバータ回路の出力端子に接続された第5のトランジスタと、
ゲート端子が前記ワード線に接続され、第1端子が前記第2のインバータ回路の出力端子に接続され、第2端子が前記第2のデータ線に接続された第6のトランジスタと、を有し、
前記第1のインバータ回路は、入力端子が前記第2のインバータ回路の出力端子に接続され、出力端子が前記第2のインバータ回路の入力端子に接続され、第1の電位供給端子が前記電源線に接続され、第2の電位供給端子が前記グランド線に接続され、
前記第2のインバータ回路は、第1の電位供給端子が前記電源線に接続され、第2の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第3のトランジスタのしきい値電圧の絶対値は、前記第1のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置 - 請求項1乃至請求項5のいずれか一において、
前記第1のトランジスタにおける半導体層の膜厚は、前記第1のトランジスタのチャネル長の1/4以上1/2以下であり、
前記第3のトランジスタにおける半導体層の膜厚は、前記第3のトランジスタのチャネル長の1/2以上であることを特徴とする半導体記憶装置。 - 請求項6において、
前記第2のトランジスタにおける半導体層の膜厚は、前記第2のトランジスタのチャネル長の1/2以上であり、
前記第4のトランジスタにおける半導体層の膜厚は、前記第4のトランジスタのチャネル長の1/4以上1/2以下であることを特徴とする半導体記憶装置。 - 請求項1乃至請求項7のいずれか一において、
前記第1のトランジスタ乃至前記第4のトランジスタのいずれかは、該トランジスタのしきい値電圧を制御するための電圧が入力される基板端子を有することを特徴とする半導体記憶装置。 - 請求項1乃至請求項8のいずれか一において、
前記第2のトランジスタのしきい値電圧の絶対値は、前記第4のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。 - 請求項1乃至請求項9のいずれか一に記載の半導体記憶装置からなる第1の記憶装置と、
演算部を有するCPUと、
第2の記憶装置と、を有し、
前記第2の記憶装置は、主となる記憶装置であり、
前記第1の記憶装置は、副となる記憶装置であることを特徴とする半導体装置。
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