JP2983373B2 - スタティック型メモリセル - Google Patents

スタティック型メモリセル

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JP2983373B2
JP2983373B2 JP4038097A JP3809792A JP2983373B2 JP 2983373 B2 JP2983373 B2 JP 2983373B2 JP 4038097 A JP4038097 A JP 4038097A JP 3809792 A JP3809792 A JP 3809792A JP 2983373 B2 JP2983373 B2 JP 2983373B2
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ〔static ran
dom access memory〕のメモリセルとして使用されるス
タティック型メモリセルに関する。
【０００２】
【従来の技術】従来のＳＲＡＭに使用されるスタティッ
ク型メモリセルの一例を図６に示す。このスタティック
型メモリセルは、１対のインバータ回路１，２によって
構成されるフリップフロップ回路により１ビットの情報
を記憶するようになっている。１対のインバータ回路
１，２は、それぞれ電源ＶCCと接地ＧＮＤとの間に抵抗
１ａ，２ａとＮチャンネルＭＯＳ・ＦＥＴ１ｂ，２ｂを
直列に接続したものであり、このＮチャンネルＭＯＳ・
ＦＥＴ１ｂ，２ｂのゲートを入力とし、これら抵抗１
ａ，２ａとＮチャンネルＭＯＳ・ＦＥＴ１ｂ，２ｂとを
接続するノードを出力としている。また、第１のインバ
ータ回路１の出力は、第１の接続ノード３を介して第２
のインバータ回路２の入力に接続されると共に、この第
２のインバータ回路２の出力は、第２の接続ノード４を
介して第１のインバータ回路１の入力に接続されてい
る。従って、この１対のインバータ回路１，２は、第１
の接続ノード３がＨレベルの場合には、第２のインバー
タ回路２のＮチャンネルＭＯＳ・ＦＥＴ２ｂがＯＮとな
るため第２の接続ノード４がＬレベルとなって安定し、
また、第２の接続ノード４がＨレベルの場合には、第１
のインバータ回路１のＮチャンネルＭＯＳ・ＦＥＴ１ｂ
がＯＮとなるため第１の接続ノード３がＬレベルとなっ
て安定するので、これによってフリップフロップ回路が
構成されることになる。
【０００３】上記１対のインバータ回路１，２を接続す
る第１と第２の接続ノード３，４は、それぞれトランス
ファゲート５，６を介して１対のビット線Ｂ，Ｂバーに
接続されている。これらのトランスファゲート５，６
は、それぞれＮチャンネルＭＯＳ・ＦＥＴによって構成
され、ゲートが同じワード線ＷＬに接続されることによ
り同時にＯＮ／ＯＦＦを制御されるようになっている。
また、１対のビット線Ｂ，Ｂバーは、１ビットのＨレベ
ルとＬレベルの情報を相補的に設定されるようになって
いる。
【０００４】上記スタティック型メモリセルに情報を書
き込む場合には、その情報に応じて１対のビット線Ｂ，
ＢバーをそれぞれＨレベルとＬレベルに設定した上でワ
ード線ＷＬをＨレベルに切り換える。ここで、例えば一
方のビット線ＢがＨレベルに設定され他方のビット線Ｂ
バーがＬレベルに設定されていたとして、ワード線ＷＬ
がＨレベルに切り換わると２個のトランスファゲート
５，６がＯＮとなるため、強制的に第１の接続ノード３
がＨレベルとなり、第２の接続ノード４がＬレベルとな
る。そして、ワード線ＷＬが再びＬレベルに戻って２個
のトランスファゲート５，６がＯＦＦとなった後も、１
対のインバータ回路１，２の各接続ノード３，４の状態
が維持され、これによって情報の書き込みが可能とな
る。
【０００５】また、上記スタティック型メモリセルから
情報を読み出す場合には、１対のビット線Ｂ，Ｂバーを
同電位に設定した上でワード線ＷＬをＨレベルに切り換
える。ここで、上記のように１対のインバータ回路１，
２が第１の接続ノード３にＨレベルの状態を記憶してい
たとする。ワード線ＷＬがＨレベルに切り換わると、２
個のトランスファゲート５，６がＯＮとなるため、第１
の接続ノード３のＨレベルによって一方のビット線Ｂの
電位が上昇すると共に、第２の接続ノード４のＬレベル
によって他方のビット線Ｂバーの電位が下降する。そし
て、このようにして電圧が変化した１対のビット線Ｂ，
Ｂバー間の電位差を図示しないセンスアンプによって差
動増幅することにより、情報の読み出しが可能となる。
【０００６】
【発明が解決しようとする課題】ところが、上記従来の
スタティック型メモリセルでは、電源ＶCCの電圧が低い
場合に、１対のインバータ回路１，２が確実に動作しな
くなるという問題があった。
【０００７】即ち、例えば図７に示すように、１対のイ
ンバータ回路１，２の第１の接続ノード３がＬレベルで
あり第２の接続ノード４がＨレベルの状態で、時刻ｔ11
に１対のビット線Ｂ，ＢバーがそれぞれＨレベルとＬレ
ベルに設定されワード線ＷＬがＨレベルに切り換わる
と、第１の接続ノード３の電圧が徐々に上昇すると共に
第２の接続ノード４の電圧が下降して接地ＧＮＤの電位
となる。そして、この第２の接続ノード４の電圧下降に
より第１のインバータ回路１のＮチャンネルＭＯＳ・Ｆ
ＥＴ１ｂがＯＦＦになると共に、本来ならば第１の接続
ノード３の電圧が十分に上昇し、第２のインバータ回路
２のＮチャンネルＭＯＳ・ＦＥＴ２ｂがＯＮとなるの
で、情報が確実に書き込まれ記憶される。
【０００８】しかしながら、図示のように電源ＶCCの電
圧が低く、第１の接続ノード３の電圧が上昇してもしき
い値電圧Ｖthに達しないような場合には、第２のインバ
ータ回路２におけるＮチャンネルＭＯＳ・ＦＥＴ２ｂが
確実なＯＮとならない。従って、時刻ｔ12にワード線Ｗ
ＬがＬレベルに切り換わり２個のトランスファゲート
５，６がＯＦＦに戻ると、第２の接続ノード４の電圧が
接地ＧＮＤの電圧からある程度上昇し、第１の接続ノー
ド３との間の電位差Ｖｄが十分な大きさとならなくな
る。そして、この状態で読み出しを行っても、１対のビ
ット線Ｂ，Ｂバー間に十分な電位差が得られず、センス
アンプが正常な読み出し動作を行うことができなくな
る。
【０００９】この結果、電源ＶCCの電圧が低下すると、
上記のように、１対のインバータ回路１，２のＮチャン
ネルＭＯＳ・ＦＥＴ１ｂ，２ｂが確実な動作を行わない
ため、スタティック型メモリセルから情報を正確に読み
出すことができなくなる。
【００１０】本発明は、上記事情に鑑み、インバータ回
路の一方の接続ノードの電圧をコンデンサのチャージカ
ップリングによって上昇させることにより、電源電圧が
低い場合にもインバータ回路を確実に動作させることが
できるスタティック型メモリセルを提供することを目的
としている。
【００１１】
【課題を解決するための手段】本発明のスタティック型
メモリセルは、１対のインバータ回路が互いに一方の入
力を他方の出力に接続され、かつ、この１対のインバー
タ回路の一方の接続ノードがトランスファゲートを介し
て１対のビット線の一方に接続されると共に、他方の接
続ノードがトランスファゲートを介して１対のビット線
の他方に接続されたスタティック型メモリセルにおい
て、１対のインバータ回路の一方の接続ノードがトラン
スファゲートを介して接続する側のビット線と、この１
対のインバータ回路の他方の接続ノードとの間にコンデ
ンサが接続されると共に、１対のインバータ回路の他方
の接続ノードがトランスファゲートを介して接続する側
のビット線と、この１対のインバータ回路の一方の接続
ノードとの間にコンデンサが接続されており、１対のビ
ット線を相補的にＨレベルとＬレベルに設定した状態で
双方のトランスファゲートをＯＮにし、このＨレベルと
Ｌレベルを１対のインバータ回路の各接続ノードに書き
込み、又１対のビット線を同電位にして双方のトランス
ファゲートをＯＮにし、１対のインバータ回路の各接続
ノードに記憶されたＨレベルとＬレベルをそれぞれのビ
ット線で読み出せるように制御を行う制御手段を有し、
該制御手段により、書き込みの際にトランスファゲート
をＯＮとし、Ｈレベルに設定されたビット線により１対
のインバータ回路の一方の接続ノードをＨレベルに遷移
させ、この接続ノードとＬレベルに設定されたビット線
との間に接続されたコンデンサに充電を行い、その後に
トランスファゲートをＯＦＦとし１対のビット線が同電
位にされた場合に、充電されたコンデンサのビット線側
の電圧をＬレベルより上昇させ、これに推移して接続ノ
ード側の電圧を上昇させる構成としており、そのことに
より上記目的が達成される。
【００１２】前記インバータ回路が、電源接地間に負荷
素子とＭＯＳ・ＦＥＴとを直列に接続し、このＭＯＳ・
ＦＥＴのゲートを入力とすると共に、この負荷素子とＭ
ＯＳ・ＦＥＴとの間を接続するノードを出力とした回路
を備えていてもよい。
【００１３】前記負荷素子が抵抗であってもよい。
【００１４】前記負荷素子が自身のゲートをドレインに
接続したＭＯＳ・ＦＥＴであってもよい。
【００１５】前記インバータ回路が、電源接地間にＣＭ
ＯＳ・ＦＥＴのＰチャンネルＭＯＳ・ＦＥＴとＮチャン
ネルＭＯＳ・ＦＥＴとを直列に接続し、これらのＭＯＳ
・ＦＥＴのゲートを入力とすると共に、これらのＭＯＳ
・ＦＥＴ間を接続するノードを出力とした回路を備えて
いてもよい。
【００１６】
【作用】互いに一方の入力を他方の出力に接続された１
対のインバータ回路は、フリップフロップ回路を構成
し、それぞれの接続ノードをＨレベルとＬレベルに維持
することにより情報の記憶を行うことができる。そし
て、１対のビット線が相補的にＨレベルとＬレベルに設
定された状態で双方のトランスファゲートをＯＮにする
と、このＨレベルとＬレベルが１対のインバータ回路の
各接続ノードに書き込まれる。また、１対のビット線を
同電位にして双方のトランスファゲートをＯＮにする
と、１対のインバータ回路の各接続ノードに記憶された
ＨレベルとＬレベルがそれぞれのビット線に読み出され
ることになる。
【００１７】ここで、書き込みの際にトランスファゲー
トがＯＮとなって、Ｈレベルに設定されたビット線によ
り１対のインバータ回路の一方の接続ノードがＨレベル
に遷移すると、この接続ノードとＬレベルに設定された
ビット線との間に接続されたコンデンサに充電が行われ
る。すると、この後にトランスファゲートがＯＦＦにな
り１対のビット線が同電位にされた場合に、充電された
コンデンサのビット線側の電圧がＬレベルより上昇する
ため、これに推移して接続ノード側の電圧もさらに上昇
する。従って、トランスファゲートがＯＮとなったとき
には接続ノードの電圧がインバータ回路のしきい値電圧
に達しなかったような場合にも、このコンデンサのチャ
ージカップリングによって押し上げられ確実にインバー
タ回路のしきい値電圧を超えるようにすることができ
る。
【００１８】この結果、接続ノードの電圧がインバータ
回路のしきい値に達しない場合でも、トランスファゲー
トのＯＦＦ後に１対のビット線を同電位とすることによ
り接続ノードの電圧を上昇させ、この接続ノードを入力
とするインバータ回路を確実に動作させることができる
ので、電源電圧が低い場合にも、記憶情報を読み出す際
に十分な電位差を発生させることができるようになる。
【００１９】
【実施例】本発明を実施例について以下に説明する。
【００２０】図１に本発明の第１実施例のスタティック
型メモリセルの回路ブロック図を示す。なお、前記図６
に示した従来例と同様の機能を有する構成部材には同じ
番号を付記する。
【００２１】本実施例のスタティック型メモリセルは、
１対のインバータ回路１，２を備えている。インバータ
回路１，２は、入力がしきい値電圧Ｖthを超えてＨレベ
ルになるとＬレベルを出力し、逆に入力がＬレベルにな
るとＨレベルを出力する回路である。この１対のインバ
ータ回路１，２における第１のインバータ回路１の出力
は、第１の接続ノード３を介して第２のインバータ回路
２の入力に接続されている。また、第２のインバータ回
路２の出力は、第２の接続ノード４を介して第１のイン
バータ回路１の入力に接続されている。従って、この１
対のインバータ回路１，２は、第１の接続ノード３がＨ
レベルの場合には第２の接続ノード４がＬレベルとなっ
て安定し、第２の接続ノード４がＨレベルの場合には第
１の接続ノード３がＬレベルとなって安定するので、こ
れによりフリップフロップ回路が構成される。
【００２２】上記第１の接続ノード３は、１対のビット
線Ｂ，Ｂバーにおける一方のビット線Ｂにトランスファ
ゲート５を介して接続されると共に、他方のビット線Ｂ
バーに第１のコンデンサ７を介して接続されている。ま
た、第２の接続ノード４は、１対のビット線Ｂ，Ｂバー
における他方のビット線Ｂバーにトランスファゲート６
を介して接続されると共に、一方のビット線Ｂに第２の
コンデンサ８を介して接続されている。２個のトランス
ファゲート５，６は、同時にＯＮ／ＯＦＦを制御される
任意のスイッチ回路からなる。また、１対のビット線
Ｂ，Ｂバーは、１ビットのＨレベルとＬレベルの情報を
相補的に設定されるようになっている。
【００２３】上記構成のスタティック型メモリセルの動
作を説明する。
【００２４】このスタティック型メモリセルに情報を書
き込む場合には、その情報に応じて１対のビット線Ｂ，
ＢバーをそれぞれＨレベルとＬレベルに設定した上で２
個のトランスファゲート５，６をＯＮにする。例えば一
方のビット線ＢがＨレベルで他方のビット線ＢバーがＬ
レベルに設定されていたとすると、第１の接続ノード３
が強制的にＨレベルとなり、第２のインバータ回路２の
ＮチャンネルＭＯＳ・ＦＥＴ２ｂがＯＮになる。また、
第２の接続ノード４が強制的にＬレベルとなるため、第
１のＮチャンネルＭＯＳ・ＦＥＴ１ｂがＯＦＦになる。
そして、２個のトランスファゲート５，６が再びＯＦＦ
に戻った後も、第１の接続ノード３は第１のインバータ
回路１における抵抗１ａを介して電源ＶCCが供給される
と共に、第２の接続ノード４は第２のインバータ回路２
におけるＮチャンネルＭＯＳ・ＦＥＴ２ｂを介して接地
ＧＮＤに接続されるため、これら各接続ノード３，４の
ＨレベルとＬレベルの状態が維持され、これによって情
報の書き込みと記憶が可能となる。
【００２５】また、上記スタティック型メモリセルから
情報を読み出す場合には、１対のビット線Ｂ，Ｂバーを
同電位に設定した上で２個のトランスファゲート５，６
をＯＮにする。上記のように第１の接続ノード３にＨレ
ベルの状態を記憶していたとして、２個のトランスファ
ゲート５，６がＯＮになると、この第１の接続ノード３
のＨレベルによって一方のビット線Ｂの電位が上昇し、
第２の接続ノード４のＬレベルによって他方のビット線
Ｂバーの電位が下降する。そして、これら１対のビット
線Ｂ，Ｂバー間の電位差を図示しないセンスアンプによ
って差動増幅することにより、情報の読み出しが可能と
なる。
【００２６】ここで、上記スタティック型メモリセルへ
の情報の書き込みの際に電源電圧が低下していたとする
と、トランスファゲート５がＯＮとなっても第１の接続
ノード３のＨレベルの電圧が十分に上昇しないことにな
る。そして、この第１の接続ノード３の電圧が第２のイ
ンバータ回路２のしきい値電圧に僅かでも達しない場合
には、従来であればこの第２のインバータ回路２が確実
に動作せず、トランスファゲート５，６のＯＦＦ後に第
２の接続ノード４のＬレベルの電圧がある程度上昇する
ようになる。
【００２７】しかしながら、本実施例では、トランスフ
ァゲート５がＯＮとなって第１の接続ノード３の電圧が
上昇すると、この第１の接続ノード３と他方のビット線
Ｂバーとの間に接続された第１のコンデンサ７に充電が
行われる。従って、この第１のコンデンサ７の端子電圧
は、１対のビット線Ｂ，ＢバーのＨレベルとＬレベルの
電位差に近い電圧まで上昇する。そこで、この後にトラ
ンスファゲート５，６をＯＦＦにして１対のビット線
Ｂ，Ｂバーを同電位にすると、Ｌレベルであった他方の
ビット線Ｂバーの電位がＨレベルとの中間の電圧付近ま
で上昇することになるので、第１のコンデンサ７におけ
る第１の接続ノード３側の電圧もこれに推移してチャー
ジカップリングにより上昇するようになる。そして、こ
のようにして第１の接続ノード３の電圧が上昇すれば第
２のインバータ回路２のしきい値電圧を超えることがで
きるので、この第２のインバータ回路２が確実にＬレベ
ルを出力して第２の接続ノードを十分に低い電圧に維持
することができる。また、このスタティック型メモリセ
ルから情報を読み出す場合にも、１対のインバータ回路
１，２が確実に動作してＨレベルとＬレベルを維持して
いるので、１対のビット線Ｂ，Ｂバー間に十分な電位差
を生じさせることができるようになり、センスアンプに
よって正確に読み出すことができる。
【００２８】この結果、本実施例のスタティック型メモ
リセルによれば、電源電圧が低い場合にも、情報を確実
に記憶して読み出すことができるようになる。
【００２９】図２及び図３に本発明の第２実施例を示
す。図２はスタティック型メモリセルの回路図、図３は
このスタティック型メモリセルの書き込み時の動作を示
すタイムチャートである。なお、前記図６及び図１に示
した従来例及び第１実施例と同様の機能を有する構成部
材には同じ番号を付記する。
【００３０】本実施例のスタティック型メモリセルは、
上記第１実施例におけるインバータ回路１，２を抵抗１
ａ，２ａとＮチャンネルＭＯＳ・ＦＥＴ１ｂ，２ｂとに
よって構成した場合について示す。インバータ回路１，
２は、電源ＶCCと接地ＧＮＤとの間に抵抗１ａ，２ａと
ＮチャンネルＭＯＳ・ＦＥＴ１ｂ，２ｂとを直列に接続
した回路であり、このＮチャンネルＭＯＳ・ＦＥＴ１
ｂ，２ｂのゲートが入力となり、この抵抗１ａ，２ａと
ＮチャンネルＭＯＳ・ＦＥＴ１ｂ，２ｂとの間を接続す
るノードが出力となっている。
【００３１】また、本実施例では、第１実施例における
２個のトランスファゲート５，６をそれぞれＮチャンネ
ルＭＯＳ・ＦＥＴによって構成し、これらトランスファ
ゲート５，６のゲートを同じワード線ＷＬに接続するこ
とにより、このワード線ＷＬによって同時にＯＮ／ＯＦ
Ｆを制御されるようにしている。
【００３２】上記構成のスタティック型メモリセルの動
作を説明する。
【００３３】このスタティック型メモリセルに情報を書
き込む場合には、その情報に応じて１対のビット線Ｂ，
ＢバーをそれぞれＨレベルとＬレベルに設定した上でワ
ード線ＷＬをＨレベルに切り換える。
【００３４】即ち、例えば図３に示すように、１対のイ
ンバータ回路１，２の第１の接続ノード３がＬレベルで
あり第２の接続ノード４がＨレベルの状態で、時刻ｔ1
に１対のビット線Ｂ，ＢバーがそれぞれＨレベルとＬレ
ベルに設定されワード線ＷＬがＨレベルに切り換わる
と、トランスファゲート５，６がＯＮとなるため、第１
の接続ノード３の電圧が徐々に上昇すると共に第１のコ
ンデンサ７にも充電が行われる。また、第２の接続ノー
ド４は、それまで充電されていた第２のコンデンサ８に
より一方のビット線ＢがＨレベルに設定される際に一旦
電圧を上昇しようとするが、ＯＮとなったトランスファ
ゲート６を介し他方のビット線のＬレベルに接続される
ために直ちに接地ＧＮＤの電圧まで下降する。そして、
この第２の接続ノード４の電圧下降により第１のインバ
ータ回路１のＮチャンネルＭＯＳ・ＦＥＴ１ｂがＯＦＦ
になると共に、本来ならば第１の接続ノード３の電圧が
十分に上昇し、第２のインバータ回路２のＮチャンネル
ＭＯＳ・ＦＥＴ２ｂがＯＮとなる。
【００３５】ただし、図３に示す場合には、電源ＶCCの
電圧が低いために、トランスファゲート５，６がＯＮと
なっている間には、第１の接続ノード３の電圧が第２の
インバータ回路２におけるＮチャンネルＭＯＳ・ＦＥＴ
２ｂのしきい値電圧Ｖthに僅かに達せず、このＮチャン
ネルＭＯＳ・ＦＥＴ２ｂがＯＮとならない。
【００３６】しかしながら、時刻ｔ2 にワード線ＷＬを
Ｌレベルに切り換えトランスファゲート５，６をＯＦＦ
に戻すと共に、１対のビット線Ｂ，Ｂバーを短絡等によ
って同電位にすると、Ｌレベルであった他方のビット線
Ｂバーの電位がＨレベルとの中間の電圧付近まで上昇す
ることになる。すると、充電されていた第１のコンデン
サ７における第１の接続ノード３側の電圧もこれに推移
してチャージカップリングにより上昇する。そして、こ
のようにして第１の接続ノード３の電圧が上昇してしき
い値電圧Ｖthを超えると、ＮチャンネルＭＯＳ・ＦＥＴ
２ｂが確実にＯＮとなって第２の接続ノードのＬレベル
を接地ＧＮＤの電圧に維持することができる。
【００３７】また、このスタティック型メモリセルから
情報を読み出す場合にも、１対のインバータ回路１，２
が確実に動作してＨレベルとＬレベルを維持しているの
で、１対のビット線Ｂ，Ｂバー間に十分な電位差を生じ
させることができるようになり、センスアンプによって
正確に読み出すことができる。
【００３８】この結果、本実施例においても、図１に示
した第１実施例と同様に、電源電圧が低い場合にも、情
報を確実に記憶して読み出すことができるようになる。
【００３９】図４に本発明の第３実施例のスタティック
型メモリセルの回路図を示す。なお、上記図１及び図２
に示した実施例と同様の機能を有する構成部材には同じ
番号を付記する。
【００４０】本実施例は、上記第２実施例の各インバー
タ回路１，２における抵抗１ａ，２ａをＮチャンネルＭ
ＯＳ・ＦＥＴ１ｃ，２ｃに代えた場合について示す。こ
のＮチャンネルＭＯＳ・ＦＥＴ１ｃ，２ｃは、ゲートを
自身のドレインに接続している。従って、電源ＶCCの電
圧に応じてほぼ線形の電流出力を得ることができるの
で、第２実施例における抵抗１ａ，２ａと同じ機能を果
たし、スタティック型メモリセルとしても全く同様に動
作を行う。このため、本実施例においても、電源電圧が
低い場合に、情報を確実に記憶して読み出すことができ
るようになる。
【００４１】図５に本発明の第４実施例のスタティック
型メモリセルの回路図を示す。なお、上記図１，図２及
び図４に示した実施例と同様の機能を有する構成部材に
は同じ番号を付記する。
【００４２】本実施例は、上記第１実施例のインバータ
回路１，２をＣＭＯＳ・ＦＥＴによって構成した場合に
ついて示す。このインバータ回路１，２は、電源ＶCCと
接地ＧＮＤとの間にＣＭＯＳ・ＦＥＴのＰチャンネルＭ
ＯＳ・ＦＥＴ１ｄ，２ｄとＮチャンネルＭＯＳ・ＦＥＴ
１ｅ，２ｅとを直列に接続することにより構成されてい
る。従って、この実施例では、各インバータ回路１，２
の出力がトーテムポール出力に変わっただけで、スタテ
ィック型メモリセルとしては上記実施例と全く同様に動
作を行うため、電源電圧が低い場合にも、情報を確実に
記憶して読み出すことができるようになる。
【００４３】なお、上記図２，図４及び図５に示した各
実施例におけるＭＯＳ・ＦＥＴは、ＮチャンネルとＰチ
ャンネルを入れ換えて電源の極性を逆にした場合にも同
様の効果を得ることができるのは明らかである。
【００４４】
【発明の効果】以上の説明から明らかなように、本発明
のスタティック型メモリセルによれば、電源電圧が低い
場合にも１対のインバータ回路を確実に動作させること
ができるようになる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すものであって、スタ
ティック型メモリセルの回路ブロック図である。
【図２】本発明の第２実施例を示すものであって、スタ
ティック型メモリセルの回路図である。
【図３】本発明の第２実施例を示すものであって、スタ
ティック型メモリセルの書き込み時の動作を示すタイム
チャートである。
【図４】本発明の第３実施例を示すものであって、スタ
ティック型メモリセルの回路図である。
【図５】本発明の第４実施例を示すものであって、スタ
ティック型メモリセルの回路図である。
【図６】従来例を示すものであって、スタティック型メ
モリセルの回路図である。
【図７】従来例を示すものであって、スタティック型メ
モリセルの書き込み時の動作を示すタイムチャートであ
る。
【符号の説明】
１，２ インバータ回路 １ａ，２ａ 抵抗 １ｂ，２ｂ ＮチャンネルＭＯＳ・ＦＥＴ １ｃ，２ｃ ＮチャンネルＭＯＳ・ＦＥＴ １ｄ，２ｄ ＰチャンネルＭＯＳ・ＦＥＴ １ｅ，２ｅ ＮチャンネルＭＯＳ・ＦＥＴ ５，６ トランスファゲート ７，８ コンデンサ Ｂ，Ｂバー ビット線

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 １対のインバータ回路が互いに一方の入
    力を他方の出力に接続され、かつ、この１対のインバー
    タ回路の一方の接続ノードがトランスファゲートを介し
    て１対のビット線の一方に接続されると共に、他方の接
    続ノードがトランスファゲートを介して１対のビット線
    の他方に接続されたスタティック型メモリセルにおい
    て、 １対のインバータ回路の一方の接続ノードがトランスフ
    ァゲートを介して接続する側のビット線と、この１対の
    インバータ回路の他方の接続ノードとの間にコンデンサ
    が接続されると共に、 １対のインバータ回路の他方の接続ノードがトランスフ
    ァゲートを介して接続する側のビット線と、この１対の
    インバータ回路の一方の接続ノードとの間にコンデンサ
    が接続されており、 １対のビット線を相補的にＨレベルとＬレベルに設定し
    た状態で双方のトランスファゲートをＯＮにし、このＨ
    レベルとＬレベルを１対のインバータ回路の各接続ノー
    ドに書き込み、又１対のビット線を同電位にして双方の
    トランスファゲートをＯＮにし、１対のインバータ回路
    の各接続ノードに記憶されたＨレベルとＬレベルをそれ
    ぞれのビット線で読み出せるように制御を行う制御手段
    を有し、 該制御手段により、書き込みの際にトランスファゲート
    をＯＮとし、Ｈレベルに設定されたビット線により１対
    のインバータ回路の一方の接続ノードをＨレベルに遷移
    させ、この接続ノードとＬレベルに設定されたビット線
    との間に接続されたコンデンサに充電を行い、その後に
    トランスファゲートをＯＦＦとし１対のビット線が同電
    位にされた場合に、充電されたコンデンサのビット線側
    の電圧をＬレベルより上昇させ、これに推移して接続ノ
    ード側の電圧を上昇させる構成とした スタティック型メ
    モリセル。
  2. 【請求項２】前記インバータ回路が、電源接地間に負荷
    素子とＭＯＳ・ＦＥＴとを直列に接続し、このＭＯＳ・
    ＦＥＴのゲートを入力とすると共に、この負荷素子とＭ
    ＯＳ・ＦＥＴとの間を接続するノードを出力とした回路
    を備えた請求項１に記載のスタティック型メモリセル。
  3. 【請求項３】前記負荷素子が抵抗である請求項２に記載
    のスタティック型メモリセル。
  4. 【請求項４】前記負荷素子が自身のゲートをドレインに
    接続したＭＯＳ・ＦＥＴである請求項２に記載のスタテ
    ィック型メモリセル。
  5. 【請求項５】前記インバータ回路が、電源接地間にＣＭ
    ＯＳ・ＦＥＴのＰチャンネルＭＯＳ・ＦＥＴとＮチャン
    ネルＭＯＳ・ＦＥＴとを直列に接続し、これらのＭＯＳ
    ・ＦＥＴのゲートを入力とすると共に、これらのＭＯＳ
    ・ＦＥＴ間を接続するノードを出力とした回路を備えた
    請求項１に記載のスタティック型メモリセル。
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