KR100600542B1

KR100600542B1 - 출력 회로용 전류 보조 회로를 갖는 반도체 장치

Info

Publication number: KR100600542B1
Application number: KR1019990060846A
Authority: KR
Inventors: 시가다카노리
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-12-25
Filing date: 1999-12-23
Publication date: 2006-07-13
Also published as: TW429601B; JP3598008B2; US6181610B1; KR20000048356A; JP2000196434A

Abstract

본 발명은 동작을 고속화함과 동시에 전원 전위의 변동을 억제하는 것을 과제로 한다. 이를 위하여, 본 발명은 입력 신호 AO 및 출력 인에이블 신호 OE에 응답하여 소스 전류 IH가 유출하거나 또는 싱크 전류 IL이 유입하는 출력 회로(31)와, 소스 전류 보조 회로(32)와, 싱크 전류 보조 회로(33)를 구비하고 있다. 소스 전류 보조 회로(32)는 트랜지스터 SW1 및 저항 R1을 통하여 충전 가능하게 접속된 커패시터 C1와, 커패시터의 고전위측 일단과 출력단 사이에 접속된 전송 게이트 T1를 구비하고 있다. 싱크 전류 보조 회로(33)는 저항 R2 및 트랜지스터 SW2를 통해 방전 가능하게 접속된 커패시터 C2와, 커패시터 C2의 일단과 출력단 사이에 접속된 전송 게이트 T2를 구비하고 있다.

Description

출력 회로용 전류 보조 회로를 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING CURRENT AUXILIARY CIRCUIT FOR OUTPUT CIRCUIT}

도 1은 본 발명의 제1 실시형태의 반도체 기억 장치의 개략 구성을 나타내는 블록도.

도 2는 도 1 중에서 출력 버퍼 회로의 구성예를 나타내는 도면.

도 3은 저레벨의 신호 AO가 출력 회로에 공급되는 경우의 동작을 나타내는 타임 챠트.

도 4는 고레벨의 신호 AO가 출력 회로에 공급되는 경우의 동작을 나타내는 타임 챠트.

도 5는 본 발명의 제2 실시형태의, 도 2에 대응한 회로를 나타내는 도면.

도 6은 본 발명의 제3 실시형태의, 도 2에 대응한 회로를 나타내는 도면.

도 7은 종래의 반도체 기억 장치의 개략 구성을 나타내는 블록도.

<도면의 주요부분에 대한 부호의 설명>

11, 31: 출력 회로

12, SW1: PMOS 트랜지스터

13, SW2, T0∼T2: NMOS 트랜지스터

14: 논리 회로

15: 출력 패드

16: 데이터 출력 단자

21: 어드레스 입력 단자

20: 반도체 기억 장치

27: 출력 증폭기

28: 출력 버퍼 회로

29: 제어 회로

30: 충방전 제어 회로

32: 소스 전류 보조 회로

33: 싱크 전류 보조 회로

34, 35: 유전체

C1, C2: 커패시터

CL: 부하 용량

R2: 저항

AO: 신호

OE: 출력 인에이블 신호

IH: 소스 전류

IL: 싱크 전류

IHA: 보조 소스 전류

ILA: 보조 싱크 전류

RST, *RST: 리셋 신호

CRL1, CRL2: 제어 신호

본 발명은 구동 능력 증폭용의 출력 버퍼 회로를 구비한 반도체 장치에 관한 것이다.

도 7에 도시하는 바와 같이, 반도체 장치(10)의 출력단에는, 구동 능력 증폭용의 출력 회로(11)가 구비되어 있다. 이 회로(11)에서는, 전원 전위 공급선 VDD와 접지선 사이에 PMOS 트랜지스터(12)와 NMOS 트랜지스터(13)가 직렬 접속되어 있다. PMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)의 게이트 전위는 입력 신호 AO 및 출력 인에이블 신호 OE에 응답하여, 논리 회로(14)에 의해 제어된다. 트랜지스터(12, 13)의 드레인은 출력 패드(15)를 통해 출력 단자(16)에 접속되어 있다. 출력 단자(16)는 다른 회로(17)의 입력 단자(18)에 접속되어 있다.

출력 인에이블 신호 OE가 저레벨인 경우, 신호 AO에 상관없이 트랜지스터(12, 13)의 게이트가 각각 고레벨 및 저레벨이 되고, PMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)가 오프가 되며, 출력 회로(11)의 출력 DO가 고 임피던스 상태가 된다.

출력 인에이블 신호 OE가 고레벨인 경우, 논리 회로(14)가 스루 상태가 되고, 신호 AO가 저레벨일 경우에는 PMOS 트랜지스터(12)가 온이 되며, NMOS 트랜지 스터(13)가 오프가 되어 전원 전위 공급선 VDD에서 PMOS 트랜지스터(12)를 통과하여 회로(17)측에 소스 전류 IH가 흐르고, 신호 AO가 고레벨일 경우에는 PMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)가 각각 오프 및 온이 되어 회로(17)측에서 NMOS 트랜지스터(13)를 통하여 싱크 전류 IL이 흐른다.

점선으로 도시하는 부하 용량 CL은 출력 회로(11)의 출력단으로부터 본 부하 용량을 나타내고 있다. 이 부하 용량 CL은 비교적 면적이 넓은 출력 패드(15) 및 출력 단자(16)의 용량과, 이들에 접속된 비교적 긴 배선의 용량을 포함하므로, 크고 입력 단자(18)에서의 신호 파형이 둔해져 동작 속도가 늦어진다.

반도체 장치에서는, 동작 속도의 고속화가 요구되고 있고, 이 요구를 만족시키기 위해 소스 전류 IH 및 싱크 전류 IL을 크게 하면, 소스 전류 IH가 흐를 때에 전원 전위 VDD가 일시적으로 저하하고, 싱크 전류 IL이 흐를 때에 접지 전위가 일시적으로 상승하여, 전원 노이즈가 발생한다.

또한, 전류 IH 및 IL을 크게 하기 위해서는, 트랜지스터(12, 13)의 사이즈를 크게 하지 않으면 안되기 때문에, 반도체 칩 면적이 증가하여 비용 상승을 가져온다.

본 발명의 목적은 이러한 문제점을 감안하여, 동작을 고속화함과 동시에 전원 전위의 변동을 억제하는 것이 가능한 반도체 장치를 제공하는 것에 있다.

본 발명의 다른 목적은 동작을 고속화함과 동시에, 칩 면적의 증대를 억제하는 것이 가능한 반도체 장치를 제공하는 것에 있다.

청구항 1에서는, 입력 신호에 응답하여 전류가 출력단으로부터 유출되거나 또는 이 출력단에 유입되는 출력 회로를 갖춘 반도체 장치에 있어서, 대향하는 전극 사이에 전압을 인가하여 충전 가능하게 접속된 제1 커패시터와, 이 제1 커패시터의 고전위측 일단과 이 출력단 사이에 접속된 제1 전송 게이트를 구비한 소스 전류 보조 회로와, 이 출력 회로가 전류를 유출할 때에 이 제1 전송 게이트를 일시적으로 온으로 하여, 미리 충전되어 있는 이 제 l 커패시터를 방전시키는 제어 회로를 구비한다.

이 반도체 장치에 따르면, 출력 회로가 소스 전류를 유출할 때에 제1 커패시터의 방전에 의한 보조 소스 전류가 부가되기 때문에, 출력 회로로부터의 전류뿐인 경우보다도 동작이 고속이 된다. 이 방전은 전원 전위 공급선으로부터의 전류와는 별개이기 때문에, 전원 전위 공급선의 일시적인 전위 저하가 억제된다.

청구항 2의 반도체 장치에서는, 청구항 1에 있어서, 상기 제1 커패시터는 상기 전극 사이에 유전체가 삽입되어 있다.

청구항 1의 발명에 따르면, 제1 커패시터의 칩상의 점유 면적이 필요하지만, 이 유전체의 비유전률을 크게 함으로써, 이 면적과 출력 회로의 면적의 합을, 출력 회로만으로 청구항 1과 동일한 동작 속도를 달성 가능하게 한 이 출력 회로의 면적보다도 좁게 할 수 있다.

청구항 3의 반도체 장치에서는, 청구항 1 또는 청구항 2에 있어서, 상기 제1 커패시터의 상기 일단과 제1 전원 전위 공급선 사이에 접속된 제1 저항을 추가로 구비한다.

이 반도체 장치에 따르면, 제1 저항에 의해 제1 커패시터의 충전 전류치가 제한되기 때문에, 충전에 의한 제1 전원 전위의 일시적인 저하가 억제된다.

청구항 4의 반도체 장치에서는, 청구항 3에 있어서, 상기 출력 회로는 출력 인에이블 신호가 비활성일 때에 출력이 고 임피던스스 상태가 되고, 상기 제어 회로는 이 출력 신호가 활성화하는 타이밍에서 상기 제1 전송 게이트를 오프에서 온으로 한다.

이 반도체 장치에 따르면, 출력 회로의 상승의 경사를 효과적으로 크게 할 수 있다.

청구항 5의 반도체 장치에서는, 청구항 4에 있어서, 상기 제어 회로는 상기 출력단의 전위가 상승하는 도중에, 온으로 되어 있는 상기 제1 전송 게이트를 오프로 한다.

이 반도체 장치에 따르면, 보조 소스 전류의 방향이 반대가 되는 것을 방지할 수 있다. 동작의 고속화를 위해서는, 이 도중까지 보조 소스 전류를 이용할 수 있으면 충분하다.

청구항 6의 반도체 장치에서는, 청구항 1 또는 청구항 2에 있어서, 상기 제1 커패시터의 상기 일단과 상기 제1 전원 전위 공급선 사이에, 상기 제1 저항과 직렬로 접속된 제1 스위칭 트랜지스터를 추가로 구비하고, 상기 제어 회로는 상기 제1 전송 게이트가 온 인 동안에, 이 제1 스위칭 트랜지스터를 오프로 한다.

이 반도체 장치에 따르면, 제1 전원 전위가 일시적인 저하가 더욱 억제된다.

청구항 7에서는, 청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 대향하는 전극 사이를 도통시켜 방전 가능하게 접속된 제2 커패시터와, 이 제2 커패시터의 일단과 상기 출력단 사이에 접속된 제2 전송 게이트를 구비한 싱크 전류 보조 회로를 추가로 구비하고, 상기 제어 회로는 상기 출력 회로에 전류가 유입할 때에 이 제2 전송 게이트를 일시적으로 온으로 하고, 미리 방전되어 있는 제2 커패시터에 충전시킨다.

이 반도체 장치에 따르면, 출력 회로에 싱크 전류가 유입할 때에 제2 커패시터의 충전에 의한 보조 싱크 전류가 부가되기 때문에, 출력 회로에의 전류뿐인 경우보다도 동작이 고속이 된다. 이 충전은 전원 전위 공급선에의 전류와는 별개이기 때문에, 전원 전위 공급선이 일시적인 전위 상승이 억제된다.

청구항 8의 반도체 장치에서는, 청구항 7에 있어서, 상기 제2 커패시터는 상기 전극 사이에 유전체가 삽입되어 있다.

청구항 7의 발명에 따르면, 제1 및 제2 커패시터의 칩상의 점유 면적이 필요하게 되지만, 이 유전체의 비유전률을 크게 함으로써, 이 면적과 출력 회로의 면적과의 합을, 출력 회로만으로 청구항 7과 동일한 동작 속도를 달성 가능하게 한 이 출력 회로의 면적보다도 좁게 할 수 있다.

청구항 9의 반도체 장치에서는, 청구항 7 또는 청구항 8에 있어서, 상기 제2 커패시터의 상기 일단과 제2 전원 전위 공급선 사이에 접속된 제2 저항을 추가로 구비한다.

이 반도체 장치에 따르면, 제2 저항에 의해 제2 커패시터의 방전 전류치가 제한되기 때문에, 방전에 의한 제2 전원 전위의 일시적인 상승이 억제된다.

청구항 10의 반도체 장치에서는, 청구항 9에 있어서, 상기 출력 회로는 출력 인에이블 신호가 비활성일 때에 출력이 고 임피던스스 상태가 되고, 상기 제어 회로는 이 출력 인에이블 신호가 활성화하는 타이밍에서 상기 제2 전송 게이트를 오프에서 온으로 한다.

이 반도체 장치에 따르면, 출력 회로의 하강의 경사를 효과적으로 크게 할 수 있다.

청구항 11의 반도체 장치에서는, 청구항 10에 있어서, 상기 제어 회로는 상기 출력단의 전위가 하강하는 도중에, 온으로 되어 있는 상기 제2 전송 게이트를 오프로 한다.

이 반도체 장치에 따르면, 제2 커패시터에의 보조 싱크 전류의 방향이 반대가 되는 것을 방지할 수 있다. 동작의 고속화를 위해서는, 이 도중까지 보조 싱크 전류를 이용할 수 있으면 충분하다.

청구항 12의 반도체 장치에서는, 청구항 7 또는 청구항 8에 있어서, 상기 제2 커패시터의 상기 일단과 상기 제2 전원 전위 공급선 사이에, 상기 제2 저항과 직렬로 접속된 제2 스위칭 트랜지스터를 추가로 구비하고, 상기 제어 회로는 상기 제2 전송게이트가 온 인 동안에, 이 제2 스위칭 트랜지스터를 오프로 한다.

이 반도체 장치에 따르면, 제2 전원 전위의 일시적인 상승이 더욱 억제된다.

청구항 13의 반도체 장치에서는, 청구항 1 내지 청구항 12 중 어느 한 항에 있어서, 상기 반도체 장치는 데이터 버스 라인상에 독출한 신호를 증폭하여 상기 입력 신호로서 상기 출력 회로에 공급하는 출력 증폭기를 구비한 기억 장치 이고, 상기 제어 회로는 이 입력 신호에 기초하여 이 출력 회로에 대한 전류의 유출 또는 유입을 감지하여 상기 전송 게이트를 제어한다.

이하, 도면에 기초하여 본 발명의 실시형태를 설명한다.

제1 실시형태

도 1은 본 발명의 제1 실시형태의 반도체 기억 장치(20)의 개략구성을 나타내는 블록도이다.

본 발명이 적용되는 반도체 기억 장치(20)는 적어도 데이터 독출 기능을 구비하면 있으면 되고, 그 종류는 한정되지 않는다.

반도체 기억 장치(20)에서는, 어드레스 입력 단자(21)에 공급된 로우 어드레스 RA가 로우 어드레스 버퍼 레지스터(22A)에 유지되고, 이 로우 어드레스 RA가 로우 어드레스 디코더(23A)에서 디코드되어 메모리 셀 어레이(24)내의 워드선이 선택된다. 이에 따라, 선택된 워드선에 접속된 메모리 셀로부터 비트선상에 신호가 독출된다. 예컨대, 제ⅰ 행의 워드선 WLⅰ이 선택되어 메모리 셀 MCij 의 내용이 제j 열의 비트선 BLj상에 독출된다. 다음에 센스 증폭기(25)가 활성화되어, 판독된 신호가 증폭된다.

어드레스 입력 단자(21)에 공급된 컬럼 어드레스 CA가 컬럼 어드레스 버퍼 레지스터(22B)에 유지되고, 이 컬럼 어드레스 CA가 컬럼 어드레스 디코더(23B)에서 디코드되어 컬럼 스위치 회로(26)내의 스위치가 선택적으로 온으로 된다. 증폭된 신호 중 컬럼 스위치 회로(26)에서 선택된 것이, 전위가 리셋되어 있는 데이터 버 스 라인상에 보내지고, 출력 증폭기(27)에서 증폭되어, 신호 AO로서 출력 버퍼 회로(28)에 공급된다.

출력 증폭기(27)의 출력이 확정되어 있다고 추정할 수 있는 시점, 예컨대 컬럼 스위치가 온으로 되고 나서 소정 시간 경과한 시점에서, 제어 회로(29)로부터 출력 버퍼 회로(28)에 공급되는 출력 인에이블 신호 OE가 고레벨이 되고, 출력 버퍼 회로(28)의 출력 DO가 유효하게 된다. 제어 회로(29)는 전체의 동작 타이밍을 제어한다. 충방전 제어 회로(30)는 신호 AO 및 출력 인에이블 신호 OE에 기초하여, 도 3 또는 도 4에 도시한 상보적인 리셋 신호 RST 및 *RST와 제어 신호 CTL1 및 CTL2을 생성하여, 출력 버퍼 회로(28)에 공급한다.

도 2는 출력 버퍼 회로(28)의 구성예를 나타내는 회로도이다.

출력 버퍼 회로(28)는 도 7의 출력 회로(11)에 대응한 출력 회로(31)와, 이 회로(31)로부터 유출하는 소스 전류 IH를 보조하기 위한 소스 전류 보조 회로(32)와, 출력 회로(31)에 유입하는 싱크 전류 IL을 보조하기 위한 싱크 전류 보조 회로(33)를 구비하고 있다.

출력 회로(31)에서는, 도 7의 논리 회로(14)를 구비하는 대신에, PMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)의 드레인과 출력 패드(15) 사이에, 전송 게이트로서의 NMOS 트랜지스터 T0가 접속되고, 트랜지스터 T0의 게이트 전극에 출력 인에이블 신호 OE가 공급되고, 트랜지스터(12, 13)의 게이트 전극사이가 접속되어 이것에 신호 AO가 공급된다.

소스 전류 보조 회로(32)에서는, 커패시터 C1의 일단이 저항 R1 및 PMOS 트랜지스터 SW1를 통해 전원 전위 공급선 VDD에 접속되고, 커패시터 C1의 타단이 그라운드선에 접속되어 있으며, PMOS 트랜지스터 SW1를 온으로 함으로써 커패시터 Cl을 충전(리셋) 가능하게 한다. 커패시터 C1의 일단은 전송 게이트로서의 NMOS 트랜지스터 T1를 통해 출력 패드(15)에 접속되어 있고, 소스 전류 IH가 유출할 때에 NMOS 트랜지스터 T1를 온으로 함으로써, 커패시터 C1이 방전되어 소스 전류 IH를 보조하기 위한 전류 IHA가 유출한다. 트랜지스터 SW1 및 T1의 게이트 전극에는 각각 리셋 신호 * RST 및 방전 제어 신호 CTL1가 공급된다.

싱크 전류 보조 회로(33)에서는, 커패시터 C2의 일단이 저항 R2 및 NMOS 트랜지스터 SW2를 통해 커패시터 C2의 타단에 접속되고, 이 타단이 접지선에 접속되어 있고, NMOS 트랜지스터 SW2를 온으로 함으로써 커패시터 C2를 방전(리셋) 가능하게 한다. 커패시터 C2의 일단은 전송 게이트로서의 NMOS 트랜지스터 T2를 통해 출력 패드(15)에 접속되어 있고, 출력단자(16)로부터의 싱크 전류가 유입할 경우에 NMOS 트랜지스터 T2를 온으로 함으로써, 이 전류의 일부가 보조 싱크 전류 ILA로서 NMOS 트랜지스터 T2를 흘러, 커패시터 C2가 충전된다. NMOS 트랜지스터 SW2 및 T2의 게이트 전극에는 각각 리셋 신호 RST 및 충전 제어 신호 CTL2가 공급된다.

커패시터 C1 및 C2의 전극 사이에는, 보다 좁은 전극 면적으로 용량을 크게 하기 위하여 비유전률이 큰 유전체(34, 35), 예컨대 강유전체가 삽입되어 있다.

다음에, 도 3을 참조하여 저레벨의 신호 AO가 출력 회로(31)에 공급되는 경우의 동작을 설명한다.

시점 t0에서 컬럼 어드레스 CA 가 로우 어드레스 버퍼 레지스터(22A)에 유지된다. 이때, 출력 인에이블 신호 OE는 저레벨이고, 이에 따라 NMOS 트랜지스터 T0가 오프로 되어 있으며, 출력 회로(31)의 출력이 고 임피던스스 상태가 되고 있다. 또한, 리셋 신호 *RST 및 제어 신호 CTL1가 모두 저레벨이고 PMOS 트랜지스터 SW1가 온, NMOS 트랜지스터 T1가 오프로 되어 있고, 커패시터 C1는 충전(리셋) 상태, 소스 전류 보조 회로(32)의 출력은 고 임피던스 상태가 되어 있다. 또한, 리셋 신호 RST 및 제어 신호 CTL1가 각각 고레벨 및 저레벨이고 NMOS 트랜지스터 SW2 및 T2가 각각 온 및 오프로 되어 있고, 커패시터 C2가 방전(리셋) 상태, 싱크 전류 보조 회로(33)의 출력이 고 임피던스스 상태가 되어 있다.

시점 t0으로부터 소정 시간 경과한 시점 t1에 있어서, 신호 AO의 저레벨이 확정되어 있다. 이에 따라, PMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)가 각각 온 및 오프로 되어 있다. 도 3 중에서 크로스 해칭은 신호 레벨이 확정되어 있다고 추정되기 전인 것을 나타내고 있다. 시점 t1에서 출력 인에이블 신호 OE가 고레벨로 천이한다. 이에 따라 NMOS 트랜지스터 TO가 온으로 되고, 출력 회로(31)에서 출력 패드(15)에 소스 전류 IH가 유출된다. 충방전 제어 회로(30)는 또한 출력 인에이블 신호 OE의 상승에 동기하여, 서로 상보적인 리셋 신호 RST 및 *RST를 각각 저레벨 및 고레벨로 한다. 이에 따라, PMOS 트랜지스터 SW1 및 NMOS 트랜지스터 SW2가 오프가 된다. 충방전 제어 회로(30)는 시점 t1보다 조금 전에 신호 AO가 저레벨인 것을 알고 있고, 이로부터 출력 인에이블 신호 OE의 상승에 동기하여 더욱 제어 신호 CTL1를 고레벨로 한다. 이에 따라 NMOS 트랜지스터 T1이 온이 되고, 커패시터 C1가 방전되어 소스 전류 보조 회로(32)에서 출력 패드(15)에 보조 소스 전 류 IHA가 유출된다. 따라서, 출력 단자(16)로부터 소스 전류(IH+IHA)가 유출한다.

보조 소스 전류 IHA는 상승이 급경사이므로, 소스 전류(IH+IHA)의 상승도 급경사가 되고, 소스 전류 IH뿐인 경우보다도 동작이 고속이 된다. 이때, PMOS 트랜지스터 SWl이 오프이기 때문에, 전원 전위 공급선 VDD에서 흐르는 전류의 급변이 억제되고, 그 전위 저하가 억제된다.

소스 전류 IH 및 보조 소스 전류 IHA가 유출함으로써 출력 패드(15)의 전위가 상승하지만, 커패시터 C1의 전압은 반대로 저하한다. 출력 패드(15)와 커패시터 C1의 전위가 역전하여 보조 소스 전류 IHA의 방향이 반대로 되는 것을 방지하기 위해서, 또한 동작의 고속화를 위해서는 소스 전류 IH의 상승의 도중까지 보조 소스 전류 IHA를 이용할 수 있으면 충분한 것으로부터, 시점 t1에서 소정 시간 경과한 시점 t2에 있어서, 충방전 제어 회로(30)는 리셋 신호 *RST 및 제어 신호 CTL1를 모두 저레벨로 복귀시킨다. 이에 따라, PMOS 트랜지스터 SW1 및 NMOS 트랜지스터 T1가 각각 온 및 오프가 되고, 커패시터 C1에의 충전이 시작되는 동시에, 소스 전류 보조 회로(32)가 고 임피던스스 상태가 된다.

커패시터 C2의 리셋 제어를 간단화하기 위해서 그 리셋에 리셋 신호 *RST와 상보적인 신호 RST를 이용하고 있기 때문에, 시점 t1에서 t2까지의 사이에서 NMOS 트랜지스터 SW2가 오프가 되지만, 커패시터 C2에는 충분한 방전 시간이 확보되어 있으므로 문제는 없다.

시점 t3에 있어서 출력 인에이블 신호 OE가 저레벨로 천이하고, 이에 따라 NMOS 트랜지스터 T0가 오프로 되어, 출력 회로(31)의 출력이 고 임피던스상태가 된 다.

다음에, 도 4를 참조하여, 고레벨의 신호 AO가 출력 회로(31)에 공급되는 경우의 동작을 설명한다.

시점 t1보다 조금 전까지의 동작은 상기의 경우와 동일하다. 시점 t1에서 신호 AO의 고레벨이 확정되어 있다. 이에 따라, PMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)가 각각 오프 및 온으로 되어 있다.

충방전 제어 회로(30)는 시점 t1보다 조금 전에 신호 AO가 고레벨인 것을 알고 있고, 이로부터 출력 인에이블 신호 OE의 상승에 동기하여 제어 신호 CTL2를 고레벨로 한다. 이에 따라, NMOS 트랜지스터 T0 및 T2가 온으로 되어, 각각 출력 패드(15)로부터 출력 회로(31) 및 싱크 전류 보조 회로(33)에 싱크 전류 IL 및 보조 싱크 전류 ILA가 유입되고, 커패시터 C2가 충전된다. 즉, 출력 단자(16)로부터 출력 버퍼 회로(28)내에 싱크 전류(IL+ILA)가 유입한다.

보조 싱크 전류 ILA는 상승이 급경사이기 때문에, 싱크 전류(IL+ILA)의 상승도 급경사가 되고, 싱크 전류 IL뿐인 경우보다도 동작이 고속이 된다. 또한, NMOS 트랜지스터 SW2가 오프가 되므로, 접지선에 흐르는 전류의 급변이 억제되고, 그 전위 상승이 억제된다.

보조 싱크 전류 ILA가 유입함으로써 커패시터 C2의 전압이 상승한다. 출력 패드(15)와 커패시터 C2의 전위가 역전하여 보조 싱크 전류 ILA의 방향이 반대로 되는 것을 방지하기 위해서, 또한 동작의 고속화를 위해서는 싱크 전류 ILA의 하강 도중까지 보조 싱크 전류 ILA를 이용할 수 있으면 충분한 것으로부터, 시점 t1에서 소정 시간 경과한 시점 t2에 있어서, 충방전 제어 회로(30)는 리셋 신호 RST 및 제어 신호 CTL2를 각각 고레벨 및 저레벨에 복귀시킨다. 이에 따라, NMOS 트랜지스터 SW2 및 T2가 각각 온 및 오프가 되고, 커패시터 C2의 방전이 시작되는 동시에, 싱크 전류 보조 회로(33)가 고 임피던스스 상태가 된다.

시점 t1에서 t2까지의 사이에서 PMOS 트랜지스터 SW1이 오프가 되지만, 커패시터 C1에는 충분한 충전 시간이 확보되어 있기 때문에 문제는 없다.

시점 t3에 있어서 출력 인에이블 신호 OE가 저레벨로 천이하고, 이에 따라 NMOS 트랜지스터 T0가 오프로 되며, 출력 회로(31)의 출력이 고 임피던스스 상태가 된다.

커패시터 C1 및 C2의 칩상의 점유 면적이 필요하지만, 커패시터 C1 및 C2의 전극 사이에 유전체를 삽입하여 비유전률을 크게 할 수 있으므로, 이 면적과 트랜지스터(12, 13)의 면적의 합을, 트랜지스터(12, 13)만으로 본 실시형태와 동일한 동작 속도의 달성이 가능한 그 면적보다도 좁게 할 수 있고, 또한 상술한 바와 같이 전원 전위의 변동을 저감할 수 있다.

제2 실시형태

도 5는 본 발명의 제2 실시형태의, 도 2에 대응한 회로를 나타낸다.

이 회로에서는, PMOS 트랜지스터 SW1 및 NMOS 트랜지스터 SW2의(게이트 폭)/(게이트 길이)를 저감하여 온 저항을 증가시킴으로써, 도 2의 저항 R1 및 R2를 생략하고 있다.

다른 점은 상기 제1 실시형태와 동일하다.

제3 실시형태

도 6은 본 발명의 제3 실시형태의, 도 2에 대응한 회로를 나타낸다.

이 회로에서는, 도 2의 PMOS 트랜지스터 SW1 및 NMOS 트랜지스터 SW2를 생략하고 있다. 이 생략에 의해, 보조 소스 전류 IHA 또는 보조 싱크 전류 ILA가 흐르는 도 2 또는 도 3의 기간 t1∼t2에 있어서 전원 전위 공급선 VDD로부터 또는 G 접지선에 흐르는 전류가 제1 실시형태의 경우보다도 증가하지만, 저항 R1 및 R2에 의해 이들을 흐르는 전류가 제한된다.

또한, 도 2의 출력 회로(31)를 대신하여 도 7의 출력 회로(11)를 이용하고 있다. 다른 점은 상기 제1 실시형태와 동일하다.

또, 본발명에는 이밖에도 여러가지 변형예가 포함된다.

예컨대, 도 2의 소스 전류 보조 회로(32)에 있어서, PMOS 트랜지스터 SW1의 소스 전위를 PMOS 트랜지스터(12)의 소스 전위 VDD와 동일하게 할필요는 없고, 또한 커패시터 C1의 기준 전위측 전극은 그라운드 전위가 아니더라도 좋다. 마찬가지로, NMOS 트랜지스터 SW2의 소스 전위 및 커패시터 C2의 기준 전위측 전극의 전위는 그라운드 전위가 아니더라도 좋고, 예컨대 이 전극을 부전위로 하여 보조 싱크 전류 ILA를 증가시켜도 좋다.

또한, 본 발명의 적용은 데이터 독출 기능을 구비한 반도체 기억 장치에 한정되지 않고, 출력 버퍼 회로를 구비한 각종 반도체에 적용가능하다.

본 발명의 반도체 장치에 의하면, 동작을 고속화함과 동시에 전원 전위의 변 동을 억제하는 것이 가능하고, 동작을 고속화함과 동시에, 칩 면적의 증대를 억제하는 것이 가능하다.

Claims

반도체 장치에 있어서,

입력 신호에 따라 소스 전류를 유출하거나 싱크 전류를 유입하는 출력을 갖는 출력 회로와,

각각 제1 및 제2 전원 전위에 결합된 제1 및 제2 전극을 갖는 제1 커패시터와, 상기 제1 전극 및 상기 출력 사이에 결합된 제1 전송 게이트를 포함하는 소스 전류 보조 회로와,

제3 전극 및 제4 전극을 갖는 제2 커패시터로서, 상기 제4 전극은 상기 제2 전원 전위에 결합된 것인, 상기 제2 커패시터와, 상기 제3 전극 및 상기 출력 사이에 결합된 제2 전송 게이트를 포함하는 싱크 전류 보조 회로와,

상기 소스 전류가 상기 출력 회로로부터 흘러 나올 때 상기 제1 전송 게이트를 일시적으로 온으로 함으로써 상기 제1 커패시터를 방전시키는 제어 회로를 포함하고,

상기 제1 커패시터는 상기 전송 게이트가 오프일 때 충전할 수 있으며,

상기 제어 회로는 상기 싱크 전류가 상기 출력 회로에 흘러 들어갈 때 상기 제2 전송 게이트를 일시적으로 온시킴으로써 상기 제2 커패시터를 충전하고,

상기 제2 커패시터는 상기 제2 전송 게이트가 오프일 때 방전할 수 있는 것인, 반도체 장치.
제1항에 있어서, 상기 제1 커패시터는 상기 제1 및 제2 전극사이에 삽입된 유전체를 갖는 것인, 반도체 장치.
제2항에 있어서, 상기 제1 전극과 상기 제1 전원 전위 사이에 결합된 제1 저항을 더 포함하는 반도체 장치.
제3항에 있어서,

상기 출력 회로는 출력 인에이블 신호가 비활성일 때에 출력이 고 임피던스스 상태가 되고,

상기 제어 회로는 상기 출력 인에이블 신호가 활성화하는 것에 응답하여 상기 제1 전송 게이트를 턴온하는 것인, 반도체 장치.
제4항에 있어서, 상기 제어 회로는 상기 출력단의 전위가 상승하는 도중에 상기 제1 전송 게이트를 턴오프하는 것인, 반도체 장치.
제2항에 있어서, 상기 제1 전원 전위 및 상기 제1 전극 사이에 결합된 제1 스위칭 트랜지스터를 더 포함하고,

상기 제어 회로는 상기 제1 전송 게이트가 온인 동안에 상기 제1 스위칭 트랜지스터를 오프로 유지하는 것인, 반도체 장치.
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제1항에 있어서, 상기 제2 커패시터는 상기 제3 전극 및 제4 전극 사이에 삽입된 유전체를 갖는 것인, 반도체 장치.
제8항에 있어서, 상기 제3 전극 및 상기 제4 전극 사이에 결합된 제2 저항을 더 포함하는 반도체 장치.
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제2항에 있어서,

상기 반도체 장치는, 데이터 버스 라인상에서 독출된 신호를 증폭하여 상기 증폭된 신호를 상기 출력 회로에 상기 입력 신호로서 공급하는 출력 증폭기를 더 포함하는 기억 장치이며,

상기 제어 회로는, 상기 입력 신호에 기초하여 상기 소스 전류 및 싱크 전류를 감지하여 상기 제1 전송 게이트를 제어하는 것인, 반도체 장치.