KR100317403B1 - 잡음감소형고속메모리감지증폭기 - Google Patents

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글렌 에이. 로젠데일
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페레고스 조지, 마이크 로스
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Abstract

메모리를 판독하는 제 1 감지 증폭기(19)의 출력(29)과 래치(49) 사이에 패스 트랜지스터(47)를 구비한 반도체 메모리용 판독 회로를 제공한다. 패스 트랜지스터는 잡음 글리치 발생 조건이 감지 될때마다 감지 증폭기 출력이 래치로 전송되는 것을 차단한다. 제 1 감지 증폭기와 동일한 도선(21)을 통해 메모리셀 어레이에 접속된 제 2 감지 증폭기(39)는 글리치 발생 조건을 검출하기 위해 고속 응답 및 낮은 전류 한계를 갖는다. 펄스 발생기(43)는 제 2 감지 증폭기의 출력(41)을 수신하고 제 2 감지 증폭기에서 글리치 발생 조건을 검출한 다음에 소정기간의 제어 신호 펄스를 제공한다. 이 펄스는 패스 트랜지스터의 제어 게이트(48)에 의해 수신되어 상기 펄스 기간동안 트랜지스터를 턴 오프시 킨다.

Description

잡음 감소형 고속 메모리 감지 증폭기
일반적인 반도체 메모리는 제1도에 도시된 바와 같이 행과 열로 배열된 메모리셀(11)의 매트릭스를 포함한다. 각 메모리셀(11)은 소오스와 드레인 단자가 열선(13)과 접지 단자 사이에 접속되고 제어 게이트가 행선(15)에 접속된 EPROM 또는 EEPROM 소자와 같은 하나의 문턱값(임계치) 가변형의 부동 게이트 장치로 구성할 수 있다. 행 선택 신호(Xl,X2,...)는 선택된 행의 메모리셀(11)의 제어 게이트 액티브 전압 레벨을 공급하여 그 메모리셀을 인에이블 시킬 수 있도록 각각의 행선에 인가된다. 패스 트랜지스터(17)는 각 열선(13)의 끝에 접속된다.
열선택 신호(Yl,Y2,...)는 선택된 열의 패스 트랜지스터(17)를 인에이블시키고 그에 따라 상기 선택된 열선(13) 및 관련 메모리셀들(11)을 도선(21)을 통해 감지 증폭기(19)에 접속시키도록 패스 트랜지스터(17)의 각 게이트에 인가된다. 감지 증폭기(19)는 일반적으로 도선(21)에 흐르는 소량의 전류 i를 감지하고 그 크기에대응하는 전압 레벨을 감지 증폭기(19)의 전류 감지 회로부(23)의 출력에 발생하는 제1의 회로부(23)를 포함한다. 감지 증폭기(19)는 일반적으로 전류 감지 회로부(23)의 출력(25)에 접속되어 그 출력(25)의 전압 레벨이 문턱 전압 이하로 강하할 때마다(즉, 전류 i가 임계 전류를 초과할 때) 출력 라인(29)상에 제1의 전압 레벨을 발생하고 출력(25)상의 전압 레벨이 임계 전압 이상으로 될 때마다(즉, 전류 i가 임계 전류 이하일 때) 출력 라인(29)상에 제2의 전압 레벨을 발생하는 제2의 회로부(27)도 또한 포함한다. 감지 증폭기(19)의 증폭 회로부(27)에는 예컨대, 비평형 임계치를 갖는 CMOS 인버터(예를 들자면, 훨씬 더 넓은 n 채널 트랜지스터를 가진 인버터)를 사용할 수 있다. 출력을 재반전시키기 위해서는 추가의 인버터를 사용할 수 있다.
제1도에 도시된 메모리 회로의 동작은 검색될 정보의 저장된 비트를 포함하는 특정 행 및 열 위치의 각 메모리 셀(11)을 행 및 열 선택 신호(Xl,X2,...; Y1,Y2,...)에 의해 연속적으로 선택함으로써 이루어진다. 비선택 메모리셀(11)은 비도전 상태로 되고 열선(13)과 접지 단자 사이에서 커패시터로서 작용한다. 선택된 메모리셀(11)은 그 메모리셀(11)을 포함하는 EPROM 또는 EEPROM의 부동 게이트에 선행 프로그래밍에 의해 전하가 충전되어 있는가 여부에 따라 도전 상태 또는 비도전 상태로 된다. 부동 게이트에서의 전하의 충전 또는 소거에 의해 장치의 임계 전압이 변화되고 그에 따라 대응하는 행 선택 신호(Xl,X2,...)에 의해 장치의 제어 게이트에 바이어스 전압이 인가될 때 장치를 턴온 시킬 것인지 또는 턴오프 상태로유지할 것인지가 결정된다.
이상형으로 말한다면, 감지 증폭기(19)로 흐르는 도선(21)상의 전류 i는 선택된 메모리셀(11)을 통과한 셀전류 icell이 될 것이다. 이 상황은 제2a도에서 곡선 31로 표시되어 있는데, 이 곡선에서 전류 i는 시간 t0에서 선택된 메모리셀이 턴온되어 통전을 개시할 때 안정 상태 레벨 i0로 상승한다. 그 결과로서 감지 증폭기(19)에 의해 출력 라인(29)상에 발생된 출력 전압은 제2a도에서 곡선 32 로 표시하였다. 시간 t0이전에 셀 전류가 없는(i=0) 다른 하나의 비도전형 메모리셀이 감지되면 출력 전압은 제1의 전압 레벨 V1으로 된다. 시간 t0다음에, 새로 선택된 메모리셀이 통전을 개시하면 출력 전압은 강하하기 시작하고 이 때 도선(21)상의 전류 i는 임계 전류 레벨을 초과한다. 전류 i가 임계 전류 레벨 이상에서 유지되면 출력 전압은 제2의 전압 레벨 V2에 도달할 때까지 계속 강하한다. 감지 증폭기에 의해 제공된 결과적인 출력 전압에서 하나의 선택된 메모리셀로부터 다른 하나로의 전이, 예컨대 비전도셀로부터 다른 비전도셀로, 전도셀로부터 비전도셀로, 그리고 하나의 전도셀로부터 다른 하나의 전도셀로의 전이의 효과는 제2a도에 도시된 경우와 비교하므로서 쉽게 알 수 있다. 또한, 출력의 극성은 제2의 전압 레벨 V2가 제1의 전압 레벨 Vl이상으로 되도록 반전된다는 것도 알 수 있다.
셀 전류 icell가 도선(21)상의 전류 i의 전체로 되는 이상적인 상황은 거의 발생하지 않는다. 열선(13)에 접속된 메모리셀(11)의 열로부터는 일반적으로 큰 셀커패시턴스(3∼4 pF)가 존재한다. 이와는 달리 회로의 배선, 즉 도선 자체로부터는 비교적 작은 커패시턴스(0.2∼0.3pF)가 존재한다. 선택된 열에 변화가 있을 때는 언제나, 선택된 열의 단부에 접속된 패스 트랜지스터(17)가 턴온 되자마자, 충전 전류 icharge는 열선(13)을 충전시키기 위하여 도선(21) 및 선택된 열선(13)을 통하여 흐른다. 이 충전 전류 icharge는 배선으로부터의 작은 커패시턴스가 셀 커패시턴스의 단지 5∼10％에 불과하고 따라서, 그 자체로서는 모든 메모리셀(11)과 함께 열선(13)을 완전히 충전시킬 수 없기 때문에 나타난다. 감지 증폭기(19)는 선택된 메모리셀(11)로부터의 어떤 셀 전류 icell외에 상기와 같은 순간 충전 전류 icharge를 나타내며, 따라서, 대응하는 글리치(glitch)를 전압 출력에 발생한다. 이 상황은 제2b도 및 제2c도에 도시되어 있는데, 이 도면에는 하나의 열에서 이전에 선택된 메모리셀이 비전도 상태이고 다른 한 열에서 새로이 선택된 메모리셀이 그 선택시 비전도 상태(제2b도) 또는 전도 상태(제2c도)인 경우의 전류 i 및 전압 출력이 도시되어 있다.
제2b도에서, 충전 전류 icharge는 곡선 33 으로 표시되어 있고 도선(21)상에 전류 i에 대한 유일한 중요 근원이 된다. 이상적으로는 곡선 34 로 표시된 감지 증폭기(19)로부터의 전압 출력은 이전에 선택된 메모리셀 및 새로이 선택된 메모리셀이 모두 비전도 상태(icell= 0)로 되도록 프로그램되기 때문에 제1의 전압 레벨 V1에서 유지될 것이다. 그러나, 메모리셀 선택이 스위치될 때 시간 t0이후에 즉시 발생하는 큰 충전 전류는 감지 증폭기(19)의 전류 임계치를 초과하므로써 감지 증폭기 출력이 제2의 전압 레벨 V2로 변화되게 한다. 충전 전류가 신호 t1에서 일단 전류 임계 레벨 이하로 감소하면 감지 증폭기 출력 전압은 제1의 전압 레벨 Vl으로 복귀한다. 제2c도에서, 셀 전류 icell과 충전 전류 icharge는 감지 증폭기(19)에 의해 감지된 도선(21)상에서의 전류 i(곡선 35 로 표시)로 된다 즉, i = icell+ icharge이다. 이상적으로는 곡선 36 으로 표시된 감지 증폭기(19)의 출력 전압은 제2a도의 곡선 32와 동일하게 될 것이다. 전압은 레벨 Vl에서 레벨 V2로 변화하고 적어도 다음 메모리셀 선택시까지 그 상태로 유지된다. 그러나, 충전 전류가 시간 tl에서 0 으로 감소할 때 셀 전류 icell는 아직까지 감지 증폭기(19)의 임계 전류에 도달하지 않을 수 있다. 순간 스파이크(37)는 임계 전류에 도달할 때까지 출력 전압에서 발생된다.
충전 전류에 의해 야기된 출력 전압의 글리치는 너무 크기 때문에 그 출력이 시스템 내의 다른 회로에 송출될 때 잡음으로서 보다는 데이터로서 쉽게 잘못 해석될 수 있다. 또한, 일부 형태의 감지 증폭기에 있어서는 이들 글리치로부터의 잡음이 감지 증폭기에 피드백되어 발진될 수 있고, 그에 따라 시스템에서의 잡음을 더욱 증가시킬 수 있다.
이와하시(Iwahashi) 등에게 허여된 미합중국 특허 제5,056,064호에는 데이터 기억을 위한 메모리셀 행렬의 메모리셀 어레이와, 메모리 회로 외부의 회로로부터외부적으로 공급된 행 및 열 어드레스 입력 신호를 수신하기 위한 어드레스 입력 단자와, 어드레스 입력 단자에 의해 수신된 어드레스 입력 신호에 응답하여 행선(row lines) 및 열 선택 선들을 선택적으로 구동하기 위한 행 및 열 어드레스 버퍼 및 더코더와, 메모리 셀 어레이 내의 메모리 셀들이 열 선택선으로부터의 신호에 기초하여 각각 접속되는 비트선을 선택하기 위한 열 게이트 회로와, 선택된 비트선의 메모리셀에 저장되고 어드레스 입력 신호에 대응하는 선택된 행선에 의해 구동되는 데이터를 검출하기 위한 감지 증폭기를 구비한 반도체 메모리 집적 회로에 대하여 개시되어 있다. 메모리 회로는 또한 감지 증폭기와 출력 버퍼 회로 사이에 접속되어 상기 검출된 데이터를 감지 증폭기로부터 수신하고 출력 버퍼 회로에 대한 상기 검출 데이터의 이송을 제어하기 위한 이송 제어 회로를 구비한다. 이송 제어 회로의 동작은 펄스 신호 발생기로부터의 출력 펄스 신호에 의해 제어된다. 펄스 신호 발생기는 어드레스 입력 단자로부터의 어드레스 입력 신호의 논리 레벨 변화를 검출하고 적어도 하나의 어드레스 입력 신호에서 변화가 있을 때마다 펄스 신호를 출력한다. 이송 제어 회로는 펄스 신호가 발생하였을 때 출력 버퍼에 검출 데이터를 빠르게 이송하기 위한 빠른 응답 시간과 펄스 신호가 발생하지 않은 동압 전원 전압 변화에 기인하는 에러 신호의 출력을 방지하기 위하여 신호의 이송을 지연시키기 위한 늦은 응답 시간을 갖는다.
본 발명의 목적은 메모리 회로를 사용하는 시스템의 나머지 부분에 의해 나타나는 메모리에서 출력된 데이터 신호의 잡음을 감소시키는 고속 반도체 메모리 집적 회로용 데이터 검색 회로를 제공하는 것이다.
본 발명은 반도체 메모리용 데이터 판독 회로에 관한 것이다. 더욱 상세히 말하자면, 메모리로부터 검색된 데이터를 나타내는 출력 신호에서 잡음을 감소시키도록 구성된 판독 회로 내의 감지 증폭기 및 관련 회로 소자에 관한 것이다.
제1도는 종래의 데이터 판독 회로를 가진 반도체 메모리의 개략적 회로도이다.
제2a도 내지 제2c도는 제1도 회로의 각종 메모리 판독 동작에 대한 시간 대전류 i 및 출력 전압 v의 그래프이다.
제3도는 반도체 메모리에서 사용하기 위한 본 발명의 데이터 판독 회로의 블록도이다.
제4도는 제3도의 데이터 판독 회로의 상세 회로도이다.
제5a도 및 제5b도는 제2a도 및 제2c도의 그래프와 유사한 것으로 제3도 및 제4도 회로의 메모리 판독 동작에 대한 시간 대 전류 i, 제어 신호 전압 및 출력전압 v의 그래프이다.
상기한 목적은 패스 트랜지스터에 의해 제1의 감지 증폭기의 출력으로부터 분리된 출력 래치와, 메모리셀 어레이로 향하는 도선으로서 제1의 감지 증폭기와 동일한 도선에 연결되고 더 작은 임계 전류 레벨에 응답하는 고속의 제2의 감지 증폭기와, 제2의 감지 증폭기와 패스 트랜지스터 사이에 접속되어 제2의 감지 증폭기가 작은 임계 전류 레벨을 보일 때마다 패스 트랜지스터를 턴오프 시키기 위해 소정 기간의 제어 신호 펄스를 제공하기 위한 펄스 발생기를 포함한 판독 회로에 의해 달성된다. 새로운 메로리셀의 선택 직후의 일정 기간 동안 매우 빈번하게 발생하는 경향이 있는 잡음 글리치는 패스 트랜지스터가 그 기간 동안 턴오프되어 있기 때문에 제1의 감지 증폭기에서 래치로 전파되는 것이 금지된다.
제3도를 참조하면, 본 발명의 고속 반도체 메모리 집적 회로용 데이터 판독회로는 도선(21) 및 제1의 분기 도전(2la)을 통해 메모리셀 어레이에 접속된 제1의 감지 증폭기(19)를 포함한다. 메모리셀 어레이는 제1도에 도시된 어레이 구조와 유사하게 행선 및 열선에 접속되고 행 및 열 어드레스 신호에 의해 선택되는 각각 비휘발성 메모리셀 장치의 행렬 매트릭스 일 수 있고, 또는 다른 공지 형태의 메모리 셀 어레이 일 수 있다. 데이터 판독 회로는 선택된 메모리셀에 의해 주어지는 전류가 아닌 도선(21)상의 어떤 전류의 존재에 기인하는 잡음 글리치가 메모리 회로를 사용하는 시스템 내의 다른 회로에 출력되는 것을 방지한다. 제1의 감지 증폭기(19)는 제l의 전류 감지 회로부(23)와 제2의 전압 증폭 회로부(27)를 포함한다. 감지 증폭기의 전류 감지부(23)는 제1의 분기 도선(2la)에 접속된다 전압원(VCC)으로 부터 전류 감지 회로부(23), 제1의 분기 도선(2la) 및 도선(21)을 통해 흐르는 전류는 전류 감지 회로부(23)가 전류 감지 회로부(23)를 증폭부(27)에 접속하는 도선(25)상에 전류 유동량에 부합하는 전압을 출력하게 한다. 감지 증폭기(19)의 증폭부(27)는 전류 감지 회로부(23)로부터 도선(25)을 통해 수신된 전압에 비례하는, 그에 따라 분기 도선(2la)상의 전류 크기에 비례하는 출력 전압 신호를 출력 라인(29)상에 발생한다. 특히, 감지 증폭기 출력(29)상의 전압은 분기 도선(2la)상의 전류가 임계 전류 레벨을 초과할 때는 항상 제1의 전압 레벨에서 유지되고 분기 도선(2la) 상의 전류가 임계 전류 레벨 이하일 때는 항상 제2의 전압 레벨에서 유지된다. 상기 두개의 전압 레벨은 일반적으로 CMOS 회로에 대하여 각각 약 0V 및 5V 이다. 지금까지의 설명은 제1도에 도시된 것과 같은 종래의 데이터 판독 회로의 경우와 동일하다.
본 발명의 데이터 판독 회로는 제2의 분기 도선(21b)을 통해 도선(21) 및 메모리셀 어레이에 접속된 제2의 감지 증폭기(39)를 또한 포함한다. 제2의 감지 증폭기(39)는 제1의 감지 증폭기(19)의 응답에 비교하여 제2의 분기 도선(21b)상의 더 낮은 제2의 임계 전류 레벨에 응답하고 고속이라는 점을 제외하면 제1의 감지 증폭기(19)와 본질적으로 동일하다. 특히, 제2의 감지 증폭기(39)는 분기 도선(21b)상의 전류가 상기 제2의 임계 전류 레벨을 초과할 때 제3의 전압 레벨을 유지하고 분기 도선(2lb)상의 전류가 제2의 임계 전류 레벨 이하일 때 제4의 전압 레벨을 유지하는 전압을 그 출력 라인(41)상에 발생한다. 일반적으로, 제2의 감지 증폭기(39)에서 발생되는 제3 및 제4의 전압 레벨은 제1의 감지 증폭기(19)에서 발생되는 제1 및 제2의 전압 레벨과 동일한 것으로, 즉, CMOS 회로에 대해 0V 및 5V 이지만 본질적인 것은 아니다.
제2의 감지 증폭기(39)는 분기 도선(21b)상의 전류에 신속히 응답하여 증폭기의 출력 라인(41)을 통해 펄스 발생기(43)에 전압 출력을 제공하는 피드 포워드(순방향) 장치이다. 펄스 발생기(43)는 제4의 전압 레벨로부터 제3의 전압 레벨로의 전이가 제2의 감지 증폭기(39)의 출력(41)에서 발생할 때마다 출력 라인(45)상에 소정 주기의 제어 신호 펄스를 제공한다. 제1의 감지 증폭기(19)의 출력(29)과 출력 래치(49)의 입력 사이에 접속된 패스 트랜지스터(47)는 제어 신호 펄스를 수신하도록 펄스 발생기(43)의 출력(45)에 접속된 제어 게이트(48)를 갖는다. 패스 트랜지스터(47)는 제어 신호 펄스에 응답하는 래치 입력 게이트로 작용하여 제어 신호 펄스의 기간 동안 제1의 감지 증폭기(19)로부터 출력 래치(49)로의 출력 전압의 전송을 금지시키고 펄스의 종료후에 상기 데이터의 전송을 허용한다. 래치 출력(51)은 판독 회로의 출력을 형성하여 메모리를 사용하는 데이터 시스템의 다른 회로에 래치된 데이터를 제공한다.
제4도에는 본 발명에 따른 데이터 판독 회로의 실시예가 보다 상세히 도시되어 있다 제1의 감지 증폭기(19)는 노드 54와 56 사이에 직렬 접속된 p 채널 트랜지스터(53)와 약한 n 채널 트랜지스터(55)로 이루어진 전류 감지부(23)를 포함한다. 노드 56은 도선(21) 및 데이터를 제공하는 메모리셀 어레이로 이어지는 제1의 분기 도선(2la)에 접속된다. 제1의 감지 증폭기(19)는 또한 노드 54와 접지 단자 사이에 CMOS 인버터로서 접속된 p 채널 트랜지스터(57) 및 n 채널 트랜지스터(59)로 이루어진 전압 증폭부(27)를 포함한다. 인버터의 입력은 도선(25)을 통해 노드(56)에 접속된다. 전압 증폭 인버터의 출력은 전류 감지 회로부의 약한 n 채널 트랜지스터(55)의 게이트에 접속됨과 아울러 한쌍의 부가 인버터(61,63)에 접속된다. 인버터(63)의 출력은 전압 증폭 회로부(27)의 출력(29)을 형성하고 패스 트랜지스터(47)에 접속된다. 유사하게 제2의 감지 증폭기(39)는 로드 66과 68 사이에 접속된 약한 n 채널 트랜지스터(65)로 이루어진 전류 감지부 및 노드 66과 접지 단자 사이에 CMOS 인버터로서 접속된 p 채널 및 n 채널 트랜지스터(67,69)로 이루어진 전압 증폭부를 포함한다. 전류 감지 회로부의 약한 n 채널 트랜지스터(65)의 게이트는 전압 증폭 인버터의 출력에 접속된다. 인버터의 입력은 노드 68에 접속되고 노드 68은 제2의 분기 도선(21b)을 거쳐 도선(21)에 접속된다. 노드 54와 66은 p 채널 트랜지스터(71)를 통해 전원 전압 VCC(통상적으로 약 5V)에 접속되는데, 상기 트랜지스터(71)는 비활성 기간 동안 절전을 위해 감지 증폭기 디스에이블 신호 "SAOFF "에 의해 차단될 수 있다.
두개의 감지 증폭기(19,39)는 제2의 감지 증폭기(39)가 제1의 감지 증폭기 보다 더 고속이고 더 낮은 임계 전류를 갖는다는 점에서 상이하다. 이러한 차이들은 트랜지스터 채널의 크기, 즉 폭 및 길이에서 나타난다. 전형적인 폭/길이 채널 크기(마이크로미터 단위)는 두 감지 증폭기의 약한 n 채널 트랜지스터(55,56)에 대하여 6.5/3.0이고, 두 감지 증폭기의 p 채널 트랜지스터(57,67)에 대하여 7.0/l.5이며, 제1의 감지 증폭기의 n 채널 트랜지스터(59)에 대하여 30.0/l.5이고, 제2의 감지 증폭기(39)의 n 채널 트랜지스터(69)에 대하여 36.0/l.5이며, 제1의 감지 증폭기(19)의 p 채널 트랜지스터(53)에 대하여 10.0/2.0 이다. 트랜지스터(53)는 일반적으로 약 2V인 기준 전압 "Vref"을 수신하도록 접속된 제어 게이트를 갖는다. 감지 증폭기 디스에이블 신호 "SAOFF"를 수신하는 트랜지스터(71)는 트랜지스터(71)가 온(SAOFF = 0)일 때 매우 높은 콘덕턴스를 갖기 위하여 60.0/l.0 마이크로미터의 채널 폭/길이 크기를 갖는다.
제1의 감지 증폭기(19)의 출력(29)은 패스 트랜지스터(47)를 통해 래치(49)에 결합된다. 래치(49)는 각각의 출력이 다른 것의 입력에 연결된 한쌍의 CMOS 인버터(73,75)로 구성된다. 래치 출력(51)은 데이터 판독 회로의 출력을 형성 한다. 래치(49)는 패스 트랜지스터(47)에 의해 제어되고 패스 트랜지스터(47)는 제어선(45)을 통해 그 게이트에 인가되는 제어 신호에 의해 턴온 또는 턴오프된다. 제어선(45)은 출력선(41)을 통해 제2의 감지 증폭기(39)의 출력 신호를 수신하는 펄스 발생기(43)의 출력선이다.
펄스 밭생기(43)는 패스 트랜지스터(47)를 신속히 턴오프하기 위한 고속 경로(77)와, 소정 기간 후에 다시 패스 트랜지스터(47)를 턴온시키기 위한 저속 경로(79,102,104)를 포함하는데, 상기 소정 기간은 저속 경로(79,102,104)에 제공된 지연량에 따라 변화된다. 제1의 p 채널 트랜지스터(81), 제2의 p 채널 트랜지스터(83), 제1의 n 채널 트랜지스터(85) 및 제2의 n 채널 트랜지스터(91)는 전원 전압 VCC와 접지 단자 사이에서 직렬로 접속된다. 제3의 p 채널 트랜지스터(89), 제3의 n 채널 트랜지스터(87) 및 제2의 n 채널 트랜지스터(91)도 또한 전원 전압 VCC와 접지 단자 사이에서 접속된다. 제1의 p 채널 트랜지스터(81)와 제1의 n 채널 트랜지스터(85)의 게이트는 고속 경로의 도선(77)에 접속된다. 제2의 p 채널 트랜지스터(83)와 제3의 n 채널 트랜지스터(87)의 게이트는 저속 경로의 도선(104)에 접속된다. 제3의 p 채널 트랜지스터(89)와 제2의 n 채널 트랜지스터(91)의 게이트는 래치 제어 인에이를 신호 LATCH를 수신하도록 접속된다. 이 래치 제어 인에이블 신호가 하이일 때 패스 트랜지스터(47)는 본 발명에 따라 인에이블 또는 디스에이블 될 수 있다. 래치 제어 인에이블 신호가 로우일 때 패스 트랜지스터(47)는 항상 온으로 되는데, 그 이유는 트랜지스터(91)가 오프이고 트랜지스터(89)가 온이므로 제어선(45)이 접지로부터 분리되고 전원 전압에 결합되기 때문이다. 따라서, 사용자는 필요에 따라 본 발명의 글리치 전파 금지 특성을 디스에이블할 수 있다. 본 발명이 인에이블 되면(LATCH = 하이) 고속 경로(77)상의 논리 하이 신호는 트랜지스터(85)를 턴온시키고 트랜지스터(81)를 턴오프 시켜서 노드(84)와 제어선(45)을 접지시키고 패스 트랜지스터(47)를 턴오프시킨다. 트랜지스터(83)가 초기 오프 상태로서 노드(84)를 전원 전압 VCC로부터 분리시키기 때문에 고속 경로(77)상의 신호가 로우 레벨로 된 후에도 제어선(45)은 저 전압에서 유지되고 패스 트랜지스터(47)는 오프상태로 유지될 것이다. 소정 기간이 경과한 후, 논리 로우 신호가 저속 경로의 도선(104)상에 도달하면 트랜지스터(83)가 턴온되고 노드(84)에서 제어선(45)을 풀업시킨다. 이로서 패스 트랜지스터(47)가 다시 턴온되고 출력(29)에서의 감지 데이터는 래치(49)띤 결합된다.
저속 신호 경로(79,102,104)는 전원 전압 VCC와 접지 단자 사이에 직렬 접속된 제1의 p 채널 트랜지스터(93), 약한 n 채널 트랜지스터(95), 제2의 p 채널 트랜지스터(97) 및 n 채널 트랜지스터(99)를 포함한다. 저속 경로의 도선(79)은 제2의 p 채널 트랜지스터(97)와 n 채널 트랜지스터(99)의 게이트에 접속된다. 약한 n 채널 트랜지스터(95)의 게이트는 전원 전압 VCC에 접속되고 제1의 p 채널 트랜지스터(93)의 게이트는 일반적으로 약 2V인 기준 전압 Vref를 수신하도록 접속된다. p 채널 트랜지스터(97)와 n 채널 트랜지스터(99) 사이의 노드(100)는 저속 경로의 도선(102)을 통해 지연 버퍼(101)에 접속되고 지연 버퍼(101)는 도선(104)상에 출력 신호를 제공한다. 저속 신호 경로상에 제공된 지연 및 그에 따라 패스 트랜지스터(47)가 턴오프되는 기간은 주로 트랜지스터(93,95,97,99)의 채널 크기에 좌우된다. 대표적인 폭/길이 크기(마이크로미터 단위)는 제1의 p 채널 트랜지스터(93)에 대하여 3.0/2.5이고, 약한 n 채널 트랜지스터(95)에 대하여 6.5/3.0이며, p 채널 트랜지스터(97)에 대하여 3.0/l.0이고, n 채널 트랜지스터(99)에 대하여 12.0/1.0 이다.
제5a도 및 제5b도를 참조하면, 제3도 및 제4도에 도시된 판독 회로의 동작은 출력(51)상에서 잡음 글리치의 발생을 감소시킨다는 것을 알 수 있다. 제5a도에서 곡선 107은 제2b도에 대해 상기 설명한 것과 동일한 상황에 따른 제3도 및 제4도의 도선(21)상의 전류를 나타낸다. 다시 말해서 전류는 오로지 충전 전류에만 기인하고 셀 전류는 최종 메모리셀 선택 전과 후에 모두 0 으로 된다. 패스 트랜지스터 제어선(45)상에 대한 펄스 발생기(43)의 출력은 충전 전류가 0 으로 감소된 후에 또는 적어도 임계치 이하에서 종료되는 소정 기간 동안 전류가 낮은 정전압치(111)로 제2의 감지 증폭기에 의해 감지되자마자 하강 엣지(109)를 갖고 상기 소정 기간의 종료시에 상승 엣지를 갖는 제어 신호 펄스를 나타낸다. 곡선 107 로 나타낸 충전 전류의 효과는 재어 신호 펄스의 시간 주기 내에 발생하기 때문에 제3도 및 제4도에 도시된 패스 트랜지스터(47)가 턴오프되면 판독 회로의 출력(51)은 제5a도에 서 곡선 115 로 도시한 바와 같이 일정하게 된다. 제5b도에서의 상황은 제2c도에 대해 상기 설명한 것과 유사하다. 곡선 117 로 나타낸 도선(21)상의 전류는 충전전류와 셀 전류에 기인한다. 또한 제어 신호 펄스는 하강 엣지(119)로 나타낸 바와 같이 전류가 감지될 때 발생된다. 제어 신호 펄스는 소정 기간 동안 낮은 정전압치(121)로 나타난다. 충전 전류 기여도가 0 으로 저하되고 일정 전류 상태에 도달한 후에 제어 신호 펄스는 상승 엣지(123)에 의해 나타낸 바와 같이 종료된다. 판독회로의 출력(51)은 제어 신호 펄스의 종료시까지 고전압 레벨(125)을 갖고, 출력신호의 하강 엣지(127)로 나타낸 바와 같이 제어 신호 펄스의 종료 후에 저전압 레벨로 하강한다. 따라서, 다른 경우에 출력될 수 있는 글리치는 제어 신호 펄스에 의해 정해진 기간 동안 래치로 전송되는 것이 금지된다.

Claims (8)

  1. 반도체 메모리의 선택된 메모리셀에 결합되어 있는 도선상의 전류에 응답하여, 제1의 임계 전류 레벨과 상기 도선상의 전류의 관계에 대응하는 전압을 가진 출력 신호를 발생하는 제1의 감지 증폭기-상기 도선은 이 제1 감지 증폭기에도 접속된다-를 구비하는, 상기 선택된 메모리셀로부터 저장된 데이터비트를 판독하여 출력 신호를 제공하는 저장된 데이터 비트 판독 수단과;
    상기 제1의 감지 증폭기에 접속된 상기 도선상의 상기 전류에 응답하여, 상기 제1의 임계 전류 레벨보다 작은 제2의 임계 전류 레벨과 상기 도선상의 전류의 관계에 대응하는 전압을 가진 제어 신호를 발생하는 제2의 감지 증폭기-상기 도선은 이 제2 감지 증폭기에도 접속된다-를 구비하는, 데이터 판독동작 중에 잡음 글리치 발생 조건을 감지하여 상기 조건을 나타내는 제어 신호를 제공하는 감지 수단과;
    상기 제어 신호에 응답하여 상기 잡음 글리치 발생 조건이 나타날 때마다 상기 판독 수단으로부터 상기 출력 신호의 전송을 일시적으로 차단시키는 전송차단 수단을 포함하는 것을 특징으로 하는 반도체 메모리용 데이터 판독 회로.
  2. 제1항에 있어서,
    상기의 전송 차단 수단은 제어 게이트가 상기 제어 신호를 수신하도록 접속된 패스 트랜지스터를 포함하고, 상기 제어 신호는 상기 잡음 글리치 발생조건이나타날 때 상기 패스 트랜지스터를 턴오프 시키는 것을 특징으로 하는 반도체 메모리용 데이터 판독 회로.
  3. 제l항에 있어서,
    상기 전송 차단 수단을 통해 상기 판독 수단과 결합되고, 가장 최근에 수신된 출력 신호를 저장하며 상기 저장된 신호를 출력으로서 제공하는 래치 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리용 데이터 판독 회로.
  4. 반도체 메모리의 메모리셀에 저장된 정보의 비트들을 검색하기 위한 판독 회로에 있어서,
    적어도 하나의 메모리셀이 결합된 도선에 접속되고 제1의 전류 레벨에 응답하여, 상기 도선상의 전류가 상기 제1의 전류 레벨을 초과할 때마다 제1의 전압 레벨 출력을 제공하고 상기 도선상의 전류가 상기 제1의 전류 레벨 이하일 때마다 제2의 전압 레벨 출력을 제공하는 제1의 감지 증폭기 수단과;
    상기 제1의 감지 증폭기 수단의 출력에 결합되는 입력과 상기 판독 회로의 출력을 형성하는 출력을 가지며, 상기 제1의 감지 증폭기 수단의 출력으로부터 최종 수신된 전압 레벨을 유지하는 출력 래치 수단과;
    상기 도선상에 접속되고 상기 제1 전류 레벨보다 낮은 제2의 전류 레벨에 응답하며, 상기 도선상의 전류가 상기 제2의 전류 레벨을 초과할 때마다 제3의 전압 레벨 출력을 제공하고, 상기 도선상의 전류가 상기 제2의 전류 레벨 이하일 때마다제4의 전압 레벨 출력을 제공하는 제2의 감지 증폭기 수단과;
    상기 제2의 감지 증폭기 수단의 출력에 접속되고, 상기 제2의 감지 증폭기 수단의 출력에서 상기 제4의 전압 레벨로부터 상기 제3의 전압 레벨로의 전이가 발생할 때마다 소정의 지속시간을 갖는 제어 신호 펄스를 제공하는 제어 신호 발생 수단과;
    상기 제1의 감지 증폭기 수단의 출력과 상기 출력 래치 수단의 입력 사이에 접속되고, 상기 제어 신호 발생 수단에 접속되는 제어 입력을 가지며, 상기 제어 신호 펄스가 상기 제어 신호 발생 수단에서 발생될 때마다 상기 제1의 감지 증폭기 수단으로부터 상기 출력 래치 수단으로의 전압 레벨 출력의 전송을 금지시키고 상기 제1 제어 신호 펄스가 발생되지 않는 모든 시간에는 상기 전압 레벨 출력이 스위칭 수단을 통해 상기 출력 래치 수단에 전송될 수 있게 하는 스위칭 수단을 포함하는 것을 특징으로 하는 판독 회로.
  5. 제4항에 있어서,
    상기 제1 및 제2의 감지 증폭기 수단은 각각 전류 감지부와 전압 증폭부를 구비하는 것을 특징으로 하는 판독 회로.
  6. 제4항에 있어서,
    상기 제3의 전압 레벨은 상기 제1의 전압 레벨과 같고 상기 제4의 전압 레벨은 상기 제2의 전압 레벨과 같은 것을 특징으로 하는 판독 회로.
  7. 제6항에 있어서,
    상기 스위칭 수단은 MOS 패스 트랜지스터를 포함하고, 상기 제어 입력은 상기 패스 트랜지스터의 게이트인 것을 특징으로 하는 판독 회로.
  8. 제4항에 있어서,
    상기 제어 신호 발생 수단은 상기 제2의 감지 증폭기 출력에 접속되어 상기 제어 신호 펄스를 개시시키는 제1의 경로와, 지연 회로를 갖고 상기 제어 신호 펄스의 종료를 트리거시키는 저속 경로를 구비하며, 상기 제어 신호 펄스의 소정의 지속 시간은 상기 저속 경로의 상기 지연 회로에 의한 시간 지연에 대응하는 것을 특징으로 하는 판독 회로.
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