KR20000047780A - 안정된 바이어스 출력을 빠르게 출력하기 위한 바이어스회로 및 이를 이용한 반도체 기억 장치 - Google Patents

안정된 바이어스 출력을 빠르게 출력하기 위한 바이어스회로 및 이를 이용한 반도체 기억 장치 Download PDF

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Abstract

바이어스 회로는 증가 회로, 공급 회로, 바이어스 출력 회로를 구비한다. 증가 회로는 구동 전압을 출력하고, 공급 회로는 증가 회로에 병렬로 접속되어 구동 전압을 출력한다. 바이어스 출력 회로는 증가 회로로 부터의 구동 전압 또는 공급 회로로 부터의 구동 전압에 응답하여 바이어스 출력을 바이어스 회로에 출력한다. 제어 회로는 바이어스 출력 회로로 부터의 바이어스 출력에 기초하여 증가 회로 및 공급 회로를 제어한다.

Description

안정된 바이어스 출력을 빠르게 출력하기 위한 바이어스 회로 및 이를 이용한 반도체 기억 장치{BIASING CIRCUIT FOR QUICKLY OUTPUTTING STABLE BIAS OUTPUT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 바이어스 회로 및 이를 이용한 반도체 기억 장치에 관한 것이다. 특히, 본 발명은 안정된 바이어스 출력을 빠르게 출력하기 위한 바이어스 회로 및 이를 이용한 반도체 장치에 관한 것이다.
통상적으로 반도체 기억 장치에 있어서는, 전체 컴퓨터 시스템의 속도가 높아질 수 있도록 데이터를 읽고 기입하는데 요구되는 액세스 시간을 짧게하고 있다.
불휘발성 메모리 및 ROM과 같은 종래의 반도체 메모리에서는 1 비트의 데이터가 한 메모리 셀에 저장된다. 저장된 데이터를 판독하고자 할 때는 메모리 셀 내의 한 트랜지스터의 드레인에 소정 바이어스 전압을 인가한다. 이 때, 저장된 데이터는 드레인 전류가 소정값 보다 큰지 여부에 기초해서 '0" 인지 '1"인지가 판정된다. 일반적으로, 드레인 전압은 트랜지스터의 드레인 전류가 크면 클수록 증가한다. 그러므로, 저장된 데이터가 판독될 때 메모리 셀 트랜지스터의 드레인에 인가된 바이어스 전압이 안정하지 않으면, 드레인 전류는 불안정하게 된다. 그 결과, 드레인 전류가 소정값 보다 큰지 여부를 정확히 판정할 수 없다.
최근에는 종종 멀티 비트 형태로, 예를들어, 4 비트 형태로 데이터를 메모리 셀에 저장한다. 그러한 멀티 비트 기억 장치에 있어서, 저장된 데이터는 드레인 전류의 작은 차에 기초하여 판정된다. 그러므로, 메모리 셀 트랜지스터의 드레인에 인가되는 바이어스 전압은 엄격하게 소정값으로 설정되야만 한다. 이러한 목적을 위하여, 감지 증폭기의 성능은 반도체 기억 장치의 액세스 시간을 결정하기 위한 중요한 팩터들 중 하나로서 주어진다. 이러한 이유 때문에, 지금까지 다양한 연구가 수행되어 왔다. 예를들어, EPROM용의 개량된 감지 증폭기가 일본국 공개 특허 출원(JP-A-Showa 63-142596) 및 일본국 공개 특허 출원(JP-A-Heisei 4-353699)에 개시되어 있다.
도 1 및 2를 참조하여 종래의 반도체 기억 장치의 구조를 성명하기로 한다. 도 1 및 2는 종래의 반도체 기억 장치에 제공된 감지 증폭기 회로(100)의 구조의 예를 보여주는 회로도이다.
예를들어, 종래의 반도체 기억 장치는 도 1에 도시된 바와 같이 플로팅 게이트형 MOSFET를 메모리 셀로서 이용하는 불휘발성 메모리이다. 종래의 반도체 기억 장치는 데이터 저장용 메모리 셀 어레이(101)로 구성된다. 디지트 라인 DL1내지 DLn은 감지 증폭기 회로(100)가 메모리 셀 어레이(101)로 부터 데이터를 판독할 수 있도록 그의 전위가 접지 전위로 부터 소정 전위까지 증가한다. 감지 증폭기 회로(100)는 감지 회로(10), 기준 회로(110) 및 데이터 검출 회로(201)로 구성된다.
또한, 메모리 셀 어레이(101)는 행 방향으로 설치된 복수의 워드 라인 WL1내지 WLn및 열 방향으로 설치된 복수의 디지트 라인 DL1내지 DLn으로 구성된다. 메모리 셀(11311내지 113in, …, 113mi내지 113mn) 각각은 플로팅 게이트형 MOSFET로 구성되며, 복수의 워드 라인 WL1내지 WLn과 복수의 디지트 라인 DL1내지 DLn의 교차점 각각에 제공된다. 즉, m행 n열의 메모리 셀이 메모리 셀 어레이(101)에 매트릭스 형태로 배치된다. 플로팅 게이트형 MOSFET이 메모리 셀(113ji)(j=1 내지 m, i=1 내지 n)이 게이트에서 워드 라인 WL1내지 WLm 중 j번째의 라인과 접속되고, 드레인에서 디지트 라인 DL1내지 DLn 중 i번째 라인과 접속되며, 소스에서 접지 전위와 연결된다.
또한, 기준 셀 어레이(102)는 행 방향으로 제공되는 하나의 기준 워드 라인 WLR과 열 방향으로 제공되는 하나의 기준 디지트 라인 DLR로 이루어진다. 메모리 셀(113ji)로서 동일한 구조를 갖는 하나의 기준 셀(111)이 기준 워드 라인 WLR과 기준 디지트 라인 DLR의 교차부(intersection)에 제공된다. 기준 셀(111)은 게이트에서 기준 워드 라인 WLR으로 접속되고, 드레인에서는 기준 디지트 라인 DLR으로 접속되며 소스에서는 접지 전위로 접속된다. 이 예에서, 기준 워드 라인 WLR 및 기준 DLR은 기준 셀 어레이(102)에 제공되고, 단지 하나의 MDSFET가 기준 셀(111)로서 제공된다.
행 디코더(104)는 메모리 셀 어레이(101)내의 워드 라인 WL1내지 WLm으로 접속되고, 열 디코더(105)는 열 선택기(103)에 접속된다. 행 디코더(104) 및 열 디코더(103)에는 어드레스 신호(도시안됨)가 제공된다. 행 디코더(104)는 직접 어드레스 신호에 따라서 워드 라인 WL1내지 WLm중 하나를 활성화시킨다. 또한, 열 디코더(103)는 어드레스 신호에 따라서 열 선택기(103)를 통해서 디지트 라인 DL1내지 DLn중 하나를 감지 증폭기 회로(100)에 접속시킨다.
열 선택기(103)는 디지트 라인 DL1내지 DLn중 하나가 감지 회로(10)에 선택적으로 접속되도록 열 디코더(105)의 출력에 응답하여 디지트 라인 선택을 실행하기 위한 MOSFET(1071내지 107n)로 구성된다. 열 선택기(103)의 MOSFET(1071내지 107n)의 소스는 각각의 디지트 라인 DL1내지 DLn에 접속되고, 그의 드레인은 감지 증폭기 회로(100)내에 제공된 감지 회로(10)에 공통으로 접속된다. 또한, 열 선택기(103)의 MOSFET(1071내지 107n)의 사이즈와 동일한 사이즈의 한 MOSFET(106)은 기준 디지트 라인 DLR과 접속된다. MOSFET(106)의 게이트는 전원 전압과 접속된다. 기준 셀 어레이(102)에 제공되는 MOSFET(106)의 드레인은 기준 회로(110)에 접속된다.
더욱이, 반도체 기억 장치에서, 복수의 디지트 라인 DL1 내지 DLn을 위한 감지 회로(10)에 하나의 바이어스 회로(20)가 제공된다. 또한, 열 선택기(103)의 MOSFET(1071내지 107n)로서 동일한 크기를 갖는 하나의 MOSFET(106)이 기준 디지트 라인 DLR과 접속된다. MOSFET(106)의 게이트는 전원 전압과 접속된다. 기준셀 어레이(102)를 위해 제공되는 MOSFET(106)의 드레인이 기준 회로(110)와 접속된다.
도 1 및 2에서, 워드 라인 WLj은 행 디코더(104)에 의해서 선택되고, 디지트 라인 DL1은 열 선택기(103)를 통해서 열 디코더(105)에 의해 선택된다. 워드 라인 WLj및 디지트 라인 DLi와 접속되는 메모리 셀(113ji)의 저장된 데이터를 감지하는 경우가 예로서 설명된다.
도 1에 도시된 바와 같이, 감지 회로(10) 및 기준 회로(110)의 출력 단자는 각각 신호 라인 LDi및 LREF를 통해서 데이터 검출 회로(201)에 접속된다. 데이터 검출 회로(201)는 신호 라인 LDi상의 검출 전압 VD1과 신호 라인 LREF상의 기준 전압 VREF를 비교하여 선택된 메모리 셀의 저장된 데이터를 판정한다. 출력 버퍼(도시안됨)는 데이터 검출 회로(201)의 출력측에 접속되어 저장된 데이터를 데이터 검출 회로(201)로 부터 출력한다.
불휘발성 메모리의 메모리 셀(113ji; 11311내지 113ln,…, 113m1내지 113mn및 111)은 전자가 플로팅 게이트에 주입되었는지의 여부에 기초하여 데이터를 저장한다. 메모리 셀(113ji)의 저장된 데이터가 판독될 때, 감지 증폭기(113ji) 내의 바이어스 회로(20)에 의해서 소정 전압이 메모리 셀(113ji)에 인가된다. 그 결과, 저장된 데이터가 선택된 메모리 셀(113ji)을 통해서 흐른다. 즉, 플로팅 게이트에 전자가 주입되는 메모리 셀에 있어서, 메모리 셀(113ji)이 선택된 상태로 설정되어 있을때 하이 레벨의 신호가 게이트에 공급될지라도 드레인 전류는 흐르지 않는다. 반대로, 플로팅 게이트로 부터 전자가 빠져나가는 메모리 셀에 있어서는, 선택된 상태에 있는 메모리 셀(113ji)내의 메모리 셀 트랜지스터의 게이트에 하이 레벨의 신호가 제공될 때 드레인 전류가 흐른다. 한편, 소정의 기준 전류는, 전자들이 주입되지 않거나 소정량의 전자들이 주입되기 때문에, 기준 셀 메모리(102)에 제공된 기준 셀(111)을 통해서 선정된 기준 전류가 항상 흐른다.
앞서 설명한 바와 같이, 불휘발성 메모리의 일반적인 예에 있어서, 전자들이 플로팅 게이트에 주입되는 것은 저장된 데이터 '1'에 대응하고, 전자들이 플로팅 게이트로 부터 빠져나가는 것은 저장된 데이터 '0'에 대응한다. 그러나, 때로는 이와 반대인 경우도 있다.
기준 회로(110)의 N-채널 트랜지스터(212) 및 감지 회로(10)내의 N-채널 트랜지스터(202)는 부하 트랜지스터로서 동작한다. N-채널 트랜지스터(212 및 202)는 기준 디지트 라인 DLR 및 디지트 라인 DLi를 통해서 흐르는 전류를 각각 데이터 검출 회로(201)에 제공되는 전압으로 변환시킨다. 일반적으로, 트랜지스터(212)의 전류 공급 용량은 트랜지스터(202)의 전류 공급 용량 보다 크게 설정된다. 동일 크기의 전류가 기준 디지트 라인 DLR 및 디지트 라인 DLi각각을 통해서 흐를지라도, 트랜지스터(202) 내의 전압 강하는 트랜지스터(212)에서의 전압 강하보다 크다.
이제, 기준 셀(111)을 통해서 흐르는 기준 전류에 의해 트랜지스터(212)의 드레인에서 발생된 전압이 기준 전압 VREF인 것으로 가정한다. 또한, 온 또는 오프 상태에 있는 메모리 셀(113ji)을 통해서 흐르는 전류에 의해 트랜지스터(202)에 발생된 검출 전압 VDi가 VDion또는 VDioff인 것으로 가정한다. 이때, 기준 전압 VREF은 일반적으로 기준 전압 VDiff와 VDion사이의 중간 전압으로 설정된다. 그러므로, 검출 전압 VDi가 기준 전압 보다 크면, 데이터 검출 회로(201)는 메모리 셀(113ji)이 데이터 "0"의 오프 상태에 있는 것으로 판정한다. 또한 반대로, 검출 전압 VDi이 기준 전압 VREF 보다 낮으면, 데이터 검출 회로(201)는 메모리 셀(113ji)이 데이터 "1"의 온 상태에 있는 것으로 판정한다. 이 결과에 기초하여 데이터 검출 회로(201)는 판독된 데이터 DOUTi를 출력한다.
도 1에 도시된 바와 같이, 바이어스 회로(20)는 감지 증폭기 동작 인에이블 신호 SAE(30)가 로우 레벨에 있을 때 바이어스 전압을 디지트 라인 DLi에 공급한다. 또한, 바이어스 회로(20)는 감지 증폭기 동작 인에이블 신호 SAE(30)가 하이 레벨에 있을 때 바이어스 전압의 공급을 중지한다. 기준 디지트 라인 DLR측의 바이어스 회로(120)도 동일한 식으로 동작한다.
감지 증폭기 동작 인에이블 신호 SAE(30)는 단지 판독 동작에서만 바이어스 전압을 디지트 라인 DLi에 곱급할 목적으로 이용된다. 그 결과, 전류가 메모리 셀(113ji)을 통해서 흐르는 기간이 짧아지므로, 반도체 기억 장치의 전력 소모가 감소된다. 그러므로, 감지 증폭기 동작 인에이블 신호 SAE(30)는 판독 동작에 필수적인 신호가 아니다.
행 디코더(104)가 워드 라인 WLj를 활성화시킬 때, 메모리 셀(113ji)은 전자가 주입되는, 즉 저장된 데이터가 "1"인 오프 상태로 남게된다. 그러므로, 디지트 라인 DLi에 전류가 흐르지 않는다. 그 결과, 검출 전압 VDi는 기준 전압 VREF 보다 큰 전압 VDioff로 설정된다. 반대로, 전자들이 선택된 메모리 셀(113ji)로 부터 빠져나올 때, 즉 저장된 데이터가 "0"일 때, 셀(113ji)은 온 상태로 설정되고, 검출 전압 VDi는 기준 전압 보다 낮은 전압 VDion으로 설정된다. 기준 전압 VREF와 검출 전압 VDion사이의 전압차는 상술한 바와 같이 데이터 검출 회로(201)에 의해 검출된다. 즉, 데이터 검출 회로(201)는 VDi(= VDioff) > VREF일 때, 메모리 셀이 메모리 셀(113ji)의 플로팅 게이트에 전자가 주입되는 상태에 있는 것으로, 즉 메모리 셀(113ji)의 저장 데이터가 "1"인 것으로 판정한다. 한편, 데이터 검출 회로(201)는 VDi(= VDion) < VREF일 때 전자가 메모리 셀(113ji)의 플로팅 게이트로 부터 빠져나오는 것으로, 즉 메모리 셀(113ji)의 저장 데이터가 "0"인 것으로 판정한다.
다음에는, 도 1에 도시된 반도체 기억 장치에 제공된 감지 증폭 회로(100)를 설명하기로 한다. 감지 증폭기 회로(100)는 감지 회로(10), 기준 회로(110) 및 데이터 검출 회로(201)로 구성된다. 감지 회로(10)는 감지 증폭기 동작 인에이블 신호 SAE(30)에 응답해서 활성화되어 제1 소정의 전압이 디지트 라인 DLi에 공급된다. 감지 회로(10)는 선택된 메모리 셀(113ji)로 부터 판독된 데이터에 기초하여 검출 전압 VDi를 발생한다. 감지 회로(10)는 제2 소정 전압을 디지트 라인 DLR에 공급하는 바이어스 회로(20), 및 바이어스 회로(20)와 접속된 부하부(70)로 구성된다. 바이어스 회로(20)는 피드백 회로(40) 및 N- 채널 트랜지스터(203)로 구성된다. 피드백 회로(40)는 P-채널 트랜지스터(204) 및 N-채널 트랜지스터(205 및 302)로 구성된다. P-채널 트랜지스터(204)의 소스는 전원 전압과 접속되고, 그의 드레인은 N-채널 트랜지스터(205 및 302)의 드레인과 접속된다. N-채널 트랜지스터(205 및 302)의 소스는 접지된다.
또한, 감지 증폭기 동작 인에이블 신호 SAE(30)는 P-채널 트랜지스터(204) 및 N-채널 트랜지스터(302)의 게이트에 공급된다. 감지 증폭기 동작 인에이블 신호 SAE(30)는 판독 동작이 아닌 상태에서 하이 레벨로 설정되어, 트랜지스터(204)가 오프 상태로 설정되고 트랜지스터(302)는 온 상태로 설정된다. 그러므로, 신호 라인 FBi는 로우 레벨로 설정되고, 디지트 라인 DLi도 로우 레벨로 설정된다. 감지 증폭기 동작 인에이블 신호 SAE(30)는 판독 동작 동안 로우 레벨에 설정된다. 그러므로, 트랜지스터(204)는 턴온되고 트랜지스터(302)는 턴오프된다. 그 결과, 신호 라인 FBi은 제3의 선정된 전압으로 설정되고, 디지트 라인 DLi또한 제1의 선정된 바이어스 전압으로 바이어스된다.
트랜지스터(203)는 신호 라인 FBi가 제1의 선정된 전압에 설정될 때, 소스 폴로워로서 동작하기 때문에, 트랜지스터(203)는 신호 레벨 FBi의 레벨 만큼 전압 VD0을 출력한다. 전압 VD0는 트랜지스터(205)가 선정된 전류량을 통과시키도록 N-채널 트랜지스터(205)의 게이트에 공급된다. 트랜지스터(205)는 디지트 라인 DLi의 전압이 제3의 선정된 전압 보다 클때 선정된 전류 이상의 전류량을 통과시키기 때문에, 트랜지스터(205)는 신호 라인 FBi의 전압을 감소시킨다. 신호 라인 FBi의 전압이 감소될 때, 트랜지스터(203)는 디지트 라인 DLi의 전압을 감소시킨다. 반대로, 디지트 라인 DLi의 전압이 제3의 선정된 전압 보다 낮을 때 트랜지스터(205)가 선정된 전류량 보다 적은 전류량을 통과시키기 때문에, 트랜지스터(205)는 신호 라인 FBi의 전압을 증가시킨다. 신호 라인 FBi의 전압이 증가될 때, 트랜지스터(203)는 디지트 라인 DLi의 전압을 증가시킨다. 이러한 식으로, 바이어스 회로(20)는 디지트 라인 DLi의 전압이 변화할지라도 디지트 라인 DLi이 제3의 선정된 전압에 대해 안정되게해준다.
또한, 부하부(70)는 N-채널 트랜지스터(202)로 구성된다. N-채널 트랜지스터(202)의 드레인 및 게이트는 전원 전압에 접속되어 있기 때문에, N-채널 트랜지스터(202)는 정전류 회로로서 동작한다. 피드백 회로(40)로 부터의 출력은 메모리 셀(113ji)의 드레인이 제3의 선정된 전압에 바이어스되도록 N-채널 트랜지스(203)의 게이트에 공급된다. 그 결과, 선정된 량의 드레인 전류가 메모리 셀(113ji)을 통해서 흐르므로, 부하부(70)에서 검출 전압 VDi가 발생한다.
한편, 기준 회로(110)는 기준 디지트 라인 DLR에 제4의 선정된 전압을 공급하고 기준 셀(111)의 데이터에 기초해서 기준 전압 VREF를 발생한다. 기준 회로(110)는 기준 디지트 라인 DLR에 제4의 선정된 전압을 제공하는 기준 바이어스 회로(120) 및 기준 바이어스 회로(120)에 접속되는 부하부(170)로 구성된다. 기준 바이어스 회로(120) 및 부하부(170)는 각각 감지 회로(10) 내의 바이어스 회로(170) 및 부하부(70)와 구조가 동일하다. 즉, 기준 바이어스 회로(120)는 피드백 회로(140)와 N-채널 트랜지스터(213)로 구성된다.
피드백 회로(140)는 P-채널 트랜지스터(214) 및 N-채널 트랜지스터(215 및 312)로 구성된다. 또한 부하부(170)는 N-채널 트랜지스터(212)로 구성된다. 감지 회로(10) 내의 N-채널 트랜지스터(202) 보다 저항이 작은 트랜지스터는 N-채널 트랜지스터(212)로서 이용된다. 그러므로, 부하부(170)는 온 상태에 있는 메모리 셀(113)의 검출 전압과 오프 상태의 메모리 셀(113)의 검출 전압간의 중간 전압으로 설정된다. 기준 바이어스 회로(120)는 피드백 회로(140)가 동작하도록 피드백 회로(140)내의 P-채널 트랜지스터(214) 및 N-채널 트랜지스터(312)의 게이트에 감지 증폭기 동작 인에이블 신호 SAE 130이 제공될 때 기준 비트 라인 LDR을 선정된 전압에 바이어스한다.
다음에는, 도 1에 도시된 반도체 기억 장치의 감지 증폭기 회로(100)에 제공된 감지 회로(10) 내의 바이어스 회로(20)에 대해 설명하기로 한다.
앞서 언급한 바와 같이, 바이어스 회로(20)에 있어서, 감지 증폭기 동작 인에이블 신호 SAE(30)가 판독 동작시 로우 레벨에 설정될 때, P-채널 트랜지스터(204)은 온 상태에 설정되어, 신호 라인 FBi의 전압이 증가한다. 또한, N-채널 트랜지스터(203)의 소스, 즉 디지트 라인 DLi의 전압은 신호 라인 FBi의 전압에 대응하는 전압에 설정된다. 설정된 전압에 응답하여, 전류가 N-채널 트랜지스터(205)의 게이트에 피드백되어 선정된 전류량이 N-채널 트랜지스터(205)를 통하여 흐른다. 그러므로, 신호 라인 FBi의 전압이 제1 선정된 전압에 수렴한다. 신호 라인 FBi의 전압이 제1 선정된 전압에 바이어스되기 때문에, 디지트 라인 DLi의 전압은 제3 선정된 전압에 바이어스된다. 또한, 바이어스된 전압은 메모리 셀(113ji)에 인가된다. 이를 프리차지 프로세스(precharging process)라 한다.
메모리 셀(113ji)을 통해서 흐르는 전류에 대응하는 검출 전압 VDi은 데이터 검출 회로(201)로 부터 출력된다. 이 때, 기준 바이어스 회로(120)에서는, 기준 디지트 라인 DLR의 전압 증가가 실행되고 기준 전압 VREF이 데이터 검출 회로(201)로 부터 출력되기 때문에 검출 전압 VDi와 기준 전압 VREF간의 전압차의 감지가 데이터 검출 회로(201)에서 실행된다. 이러한 동작을 감지 프로세스라 한다.
메모리 셀(113ji)의 내용이 "1"인 경우, 감지 증폭기 동작 인에이블 신호 SAE 30이 로우 레벨에 설정될 때, 부하부(70)의 전압은 앞서 언급한 동작을 통해서 기준 전압 VREF 보다 큰 전압 VDioff에 설정된다. 한편, 저장된 데이터 "0"이 판독되는 경우에, 전자들이 디지트 라인 DLi로 접속되는 메모리 셀의 플로팅 게이트로 부터 빠져나가기 때문에, 전류가 메모리 셀을 통해서 흐른다. 그러므로, 전압 강하가 부하부(70)에 생긴다. 부하부(70)의 전압은 기준 전압 VREF 보다 낮은 검출 전압 VDion에 설정된다.
한편, 디지트 라인 DLR로 접속되는 메모리 셀(106)은 기준 회로(110)에서 상태 "0"에 설정되기 때문에, 전류가 N-채널 트랜지스터를 통해 흘러 전압 강하가 생긴다. 여기서, N-채널 트랜지스터(212)는 N-채널 트랜지스터(202) 보다 작은 저항을 갖고 있기 때문에, 기준 전압 VREF는 검출 전압 VDioff와 VDion사이의 중간 전압에 설정된다.
그 결과, 메모리 셀 어레이(101) 내의 메모리 셀(113ji)의 저장된 데이터 "1"이 판독되야만할 때, 검출 전압 VDi가 기준 전압 VREF (VDi= VDioff) 보다 크기 때문에 데이터 검출 회로(201)는 출력 DOUTi로서 "0"을 출력한다. 한편, 메모리 셀 어레이(101)내의 메모리 셀(113ji)의 저장된 데이터 "0"이 판독되야할 때는, 판독 전압 VDi가 기준 전압 VREF (VDi= VDion) 보다 낮기 때문에 데이터 검출 회로(201)는 데이터 "1"을 출력한다.
또한, 반도체 기억 장치에 대한 두번째 종래예가 도 2에 도시되어 있다. 이 반도체 기억 장치는 도 1에 도시된 첫번째 종래의 반도체 기억 장치의 구조와 대략 동일하다. 그러나, 인버터(208 및 218)는 각각 감지 증폭기 동작 인에이블 신호 SAE(30)에 대한 감지 회로(10) 및 기준 회로(110)의 입력 단자에 제공된다. 또한, 바이어스 회로(20 및 120)에 있어서, N-채널 트랜지스터(206 및 216)는 도 1의 감지 증폭기 회로(100)와는 다르게 P-채널 트랜지스터(204 및 214) 대신에 인버터(208 및 218)의 출력 단자에 제공된다. 이러한 점들이 제1 및 제2 종래의 예들간의 차이점이다.
그러나, 도 1 및 도 2에 도시된 종래의 반도체 기억 장치는 다음과 같은 문제점들을 갖고 있다. 즉, 앞서 설명한 바와 같이, 반도체 기억 장치의 고속 액세스에 응답할 수 있는 감지 증폭기 회로의 성능 개선이 필요하다. 감지 증폭기 회로의 성능 개선을 위한 시도로서, 감지 증폭기 회로에 제공되는 바이어스 회로의 효율 및 안정도를 높이는 방법이 있다. 도 1에 도시된 반도체 기억 장치의 감지 증폭기 회로(100)에 제공된 감지 회로(10)의 바이어스 회로(20)에는, P-채널 트랜지스터(204)가 전원 전압 Vcc측에 제공된다. P-채널 트랜지스터를 앞서 언급한 바이어스 회로의 동작 범위 내에서 사용할 때, 드레인 전압의 작은 변화에도 게이트와 소스간의 전압 강하가 일반적으로 크다. 이러한 이유 때문에, P-채널 트랜지스터(204)를 감지 회로(10)의 바이어스 회로(20)내의 전원 전압 Vcc측에 이용할 때, 부하 차 저항이 크므로 신호 라인 FBi의 전압 진폭이 크게 된다.
또한, 트랜지스터(204)의 소스 전압(FBi)은 판독 동작이 개시된 직후에 대략 0 V에 설정되고, 하이 레벨 전압 Vcc은 신호 SAE로서 게이트에 공급된다. 또한, 트랜지스터(204)의 게이트와 소스간의 전압차는 약 Vcc이다. 그러므로, 트랜지스터(204)은 최대 드레인 전류 구동 능력으로 동작한다. 그 결과, 디지트 라인 DLi이 제3 선정된 전압까지 증가되도록 하기 위한 P-채널 프로세스가 고속으로 실행될 수 있다.
그러나, 도 1에 도시된 종래의 바이어스 회로(20)에서는, P-채널 트랜지스터(204)가 전원 전압측에 제공되기 때문에, 바이어스 회로(20)는 노이즈에 기인한 디지트 라인 DLi의 전압 변화에 민감하게 반응한다. 이러한 이유 때문에, 데이터 검출 회로(201)가 검출 전압 VDi및 기준 전압 VREF를 비교하는 감지 동작을 안정적으로 실행하기가 곤란하다. 또한, 데이터 검출 회로(201)가 노이즈 량에 따라서 저장된 데이터를 잘못 판정할 위험이 있다. 더욱이, 디지트 라인 DLi가 고속으로 제3 선정된 전압까지 증가할 때, 검출 전압 VDi가 감지 회로(10)에서 안정될 때까지는 긴 시간이 걸리기 때문에, 액세스 시간이 꽤 길어진다.
한편, 도 2에 도시된 종래의 반도체 기억 장치에 제공된 감지 증폭기 회로(100)에 있어서, N-채널 트랜지스터(206)은 감지 회로(10)의 바이어스 회로(20)내의 전원 전압 Vcc측에 제공된다. N-채널 트랜지스터(206)에 있어서, 드레인 전류의 작은 변화에 대한 게이트와 소스간의 전압 강하의 변화는 작다. 그러므로, 디지트 라인 DLi의 전압이 노이즈에 기인해서 변하여 이 전압 변화의 영향이 N-채널 트랜지스터(205)를 경유하여 피드백될지라도, 신호 라인 FBi의 전압 변화는 도 1에 도시된 종래의 반도체 기억 장치의 감지 회로(10)에 비해서 작다. 그러므로, 도 2에 도시된 감지 회로(10)의 감지 동작은 예방된다.
그러나, N-채널 트랜지스터(206)가 전원 전압측에 제공되어 있다면, 도 2에 도시된 피드백 회로(40)의 출력은 트랜지스터(206)의 임계 전압(VTN) 만큼 전원 전압 Vcc 보다 낮은 전압에 설정된다. 그러므로, 트랜지스터(206)내의 게이트와 소스간의 전압은 작게되어 트랜지스터(206)의 전류 구동 능력이 감소된다.
그러므로, 트랜지스터(203)의 게이트 전압이 빠르게 증가할 수 없다. 더욱이, 피드백 회로(40)의 신호 라인 FBi의 전압 진폭이 상한으로서 약 Vcc 내지 VTN 레벨에 한정된다. 또한, 트랜지스터(203)은 디지트 라인 DLi에 대한 P-채널 동작을 고속으로 실행할 수 없다. 그 결과, 데이터 검출 회로(201)가 검출 전압 VDi및 기준 전압 VREF의 감지 동작을 수행하기에 충분한 전압 레벨까지 전압을 증가시키는데 긴 시간이 걸린다. 그 결과, 메모리 셀(113ji)로 부터의 데이터를 판독하는 동작이 늦어진다.
또한, 최근에는, 반도체 기억 장치의 전원 전압 Vcc를 전체 반도체 기억 장치에서의 소비 전력 절감이 위해 낮게 정해지고 있다. 그러므로, 임계 전압 VTn에 기인한 전압 강하의 영향이 종래의 반도체 기억 장치에 비해서 커진다. 예를들어, 전원 전압을 3V로 설정했을 때, 앞서 언급한 임계 전압 VTN에 기인한 전압 강하의 영향은 종래의 전원 전압 Vcc를 5V에 설정한 경우의 임계 전압 VTN에 기인한 전압 강하의 영향에 비해서 커진다.
상기 문제점들은 검출 전압 VDi가 감지 동작을 위한 충분한 전압에 도달하는데 필요한 시간의 증가 및 데이터 검출 회로(201)로 메모리 셀(113ji)의 저장 데이터를 판정하는데 필요한 시간의 증가를 초래한다.
또한, 메모리 용량이 증가할수록, 반도체 기억 장치의 규모가 커지므로, 반도체 기억 장치의 칩내의 배선 길이가 길어진다. 그래서, 배선의 기생 용량 및 배선 저항이 증가한다. 종래의 바이어스 회로에서는, 기생 용량이 큰 배선의 전압을 빠르게 증가시키고자 하면 정상 상태의 안정이 파괴되고, 배선의 안정성을 향상시키고자 하면 전압 증가 특성이 나빠지는 모순이 있다.
그러므로, 본 발명의 목적은 바이어스 출력을 선정된 전압까지 빠르게 증가시킬 수 있는 바이어스 회로를 갖춘 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 바이어스 출력이 검출 전압의 판독 동작시 안정될 수 있는 바이어스 회로를 갖춘 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 저장된 데이터의 판독 동작 속도가 증가될 수 있는 바이어스 회로를 갖춘 반도체 기억 장치를 제공하는 것이다.
본 발명의 한 양태를 달성하기 위하여, 바이어스 회로는 증가 회로, 공급 회로; 바이어스 출력 회로를 구비하고 있다. 증가 회로는 구동 전압을 출력하고, 공급 회로는 증가 회로에 병렬로 접속되어 구동 전압을 출력한다. 바이어스 출력 회로는 증가 회로로 부터의 구동 전압 또는 공급 회로로 부터의 구동 전압에 응답하여 바이어스 출력을 바이어스 회로에 출력한다. 제어 회로는 상기 바이어스 출력 회로로 부터의 바이어스 출력에 기초해서 증가 회로 및 공급 회로를 제어한다.
증가 회로는 전원 전위에 동작적으로 접속되는 소스, 접지 전위에 동작적으로 접속되는 게이트 및 상기 바이어스 출력 회로에 동작적으로 접속되는 드레인을 갖고 있는 P-형 트랜지스터를 구비하며, 상기 공급 회로는 상기 전원 전위에 동작적으로 접속되는 드레인, 상기 전원 전위에 동작적으로 접속되는 게이트, 및 상기 바이어스 출력 회로에 동작적으로 접속되는 소스를 갖고 있는 N-채널 트랜지스터를 구비하며, 상기 P-채널 트랜지스터 및 상기 N-채널 트랜지스터는 병렬로 접속되어 있다.
상기 제어 회로는 상기 증가 회로 및 상기 공급 회로에 접속되어 있는 드레인, 상기 바이어스 출력 회로로 부터의 바이어스 출력에 동작적으로 접속되는 게이트 및 접지 전위에 동작적으로 접속되는 소스를 갖고 있는 N-채널 제어 트랜지스터를 구비할 수 있다.
이러한 경우에, 상기 제어 회로는 기준 전압과 상기 바이어스 출력을 비교하는 비교기를 구비하며, 이 비교기는 상기 바이어스 출력이 상기 기준 전압 보다 낮을 때는 상기 N-채널 트랜지스터의 상기 게이트를 상기 전원 전위에 접속함이 없이 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위에 접속하고, 상기 바이어스 출력이 상기 기준 전압 보다 클때는 상기 N-채널 트랜지스터의 상기 게이트를 상기 전원 전위에 접속하고 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위로 부터 분리한다.
또한, 바이어스 회로는 제어 신호에 응답해서 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위에 접속하고, 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위로 부터 분리하며 상기 N-채널 트랜지스터의 상기 게이트를 상기 전원 전위에 접속하는 타이머를 더 구비한다.
또한, 상기 P-채널 트랜지스터는 상기 바이어스 출력이 기준 전압에 도달하기 전 제1 기간동안 턴온되고 상기 N-채널 트랜지스터는 턴오프되며, 상기 P-채널 트랜지스터는 상기 제1 기간에 뒤이은 제2 기간동안 턴온된다.
대안적으로, 상기 바이어스 출력이 기준 전압에 도달하기 전의 제1 기간동안의 상기 구동 전압에 있어서 상기 P-채널 트랜지스터가 상기 N-채널 트랜지스터 보다 우세이며, 상기 제1 기간에 뒤이은 제2 기간동안의 상기 구동 전압에 있어서는 상기 P-채널 트랜지스터가 상기 N-채널 트랜지스터 보다 열세이다. 그러므로, P-채널 트랜지스터로 부터 N-채널 트랜지스터로의 변화가 점차적으로 실행될 수 있다. 이 경우에, 상기 P-채널 트내지스터 및 상기 N-채널 트랜지스터는 규모가 서로 다를 수 있다. 또한, 상기 N-채널 트랜지스터에 대한 상기 P-채널 트랜지스터의 전류비는 1:3 내지 1:5의 범위내에 있다.
또한, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속될 수 있다. 상기 공급 회로는 상기 전원 전위에 접속된 소스, 상기기 제어 신호에 동작적으로 접속되는 게이트 및 상기 N-채널 트랜지스터의 드레인에 동작적으로 접속되는 드레인을 갖고 있는 제2 P-채널 트랜지스터를 더 구비할 수 있다.
대안적으로, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속되고, 상기 공급 회로는 상기 N-채널 트랜지스터의 상기 게이트에 접속을 위해 상기 제어 신호를 인버팅하는 인버터를 더 구비할 수도 있다.
또한, 상기 제어 회로는 상기 바이어스 출력과 선정된 전압간의 차가 제1 전압 보다 클때는 제1 이득을 피드백하고, 상기 바이어스 출력과 선정된 전압간의 차가 상기 제1 전압 보다 작을 때는 상기 제1 이득 보다 작은 제2 이득을 피드백한다.
본 발명의 또 다른 양태를 성취하기 위하여, 반도체 기억 장치는 제어 회로를 경유해서 워드 라인 및 디지트 라인과 접속된 메모리 셀, N-채널 바이어스 트랜지스터 및 구동 회로를 구비한다. 상기 N-채널 바이어스 트랜지스터는 상기 워드 라인이 활성화될 때 구동 전압에 응답하여 상기 디지트 라인의 바이어스 전압을 상기 제어 회로를 경유해서 상기 메모리 셀에 공급한다. 상기 구동 회로는 서로 병렬로 접속된 P-채널 트랜지스터와 N-채널 트랜지스터를 구비하며, 상기 P-채널 트랜지스터 및 상기 N-채널 트랜지스터로 상기 구동 전압을 상기 바이어스 트랜지스터에 공급한다.
상기 P-채널 트랜지스터는 전원 전위에 동작적으로 접속되는 소스, 접지 전위에 동작적으로 접속되는 게이트 및 상기 바이어스 출력 회로에 동작적으로 접속되는 드레인을 갖고 있다. 상기 N-채널 트랜지스터는 상기 전원 전위에 동작적으로 접속되는 드레인, 상기 전원 전위에 동작적으로 접속되는 게이트 및 상기 바이어스 출력 회로에 동작적으로 접속되는 소스를 갖고 있다.
상기 구동 회로는 상기 P-채널 트랜지스터의 상기 드레인 및 상기 N-채널 트랜지스터의 상기 소스에 접속되어 있는 드레인, 상기 바이어스 트랜지스터로 부터의 상기 바이어스 전압에 동작적으로 접속되는 게이트, 및 접지 전위에 동작적으로 접속되는 소스를 갖고 있는 N-채널 제어 트랜지스터를 더 구비할 수 있다.
또한, 상기 P-채널 트랜지스터는 상기 바이어스 전압이 선정된 전압 보다 충분히 낮을 때 턴온되고, 상기 N-채널 트랜지스터는 상기 바이어스 전압이 선정된 전압과 실질적으로 동일할때 턴온된다.
또한, 상기 구동 회로의 동작 기간은 제1 기간 및 상기 제1 기간에 뒤 이은 제2 기간을 포함하며, 상기 P-채널 트랜지스터는 상기 제1 기간 동안의 상기 구동 전압에서 상기 N-채널 트랜지스터 보다 우세이며, 상기 P-채널 트랜지스터는 상기 제2 기간 동안의 상기 구동 전압에 있어서 상기 N-채널 트랜지스터 보다 열세이며, 상기 P-채널 트랜지스터로 부터 상기 N-채널 트랜지스터로의 변화는 점차적으로 실행된다. 이 경우에, 상기 P-채널 트랜지스터 및 상기 N-채널 트랜지스터는 서로 규모가 다르다. 또한, 상기 N-채널 트랜지스터에 대한 상기 P-채널 트랜지스터의 전류비는 1:3 내지 1:5의 범위내에 있을 수 있다.
또한, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속되며, 상기 공급 회로는 상기 전원 전위에 동작적으로 접속되는 소스, 상기 제어 신호에 동작적으로 접속되는 게이트 및 상기 N-채널 트랜지스터의 상기 드레인에 동작적으로 접속되는 드레인을 갖고 있는 제2 P-채널 트랜지스터를 더 포함할 수 있다.
대안적으로, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속될 때, 상기 공급 회로는 상기 N-채널 트랜지스터의 상기 게이트에 접속을 위해 상기 제어 신호를 반전시키는 인버터를 더 구비한다.
또한, 상기 구동 회로는 상기 바이어스 출력과 선정된 전압간의 차가 제1 전압 보다 클때 제1 이득을 상기 P-채널 트랜지스터에 피드백하고, 상기 바이어스 출력과 선정된 전압간의 차가 상기 제1 전압 보다 작을 때는 상기 제1 이득 보다 작은 제2 이득을 상기 N-채널 트랜지스터에 피드백한다.
도 1은 제1의 종래의 반도체 기억 장치에 제공된 감지 증폭기 회로의 구조의 예를 도시하는 회로도.
도 2는 제2의 종래의 반도체 기억 장치에 제공된 감지 증폭기 회로의 구조의 예를 도시하는 회로도.
도 3은 본 발명의 제1 실시예에 따른 바이어스 회로를 도시하는 회로도.
도 4는 본 발명의 제2 실시예에 따른 바이어스 회로를 도시하는 회로도.
도 5는 본 발명의 제3 실시예에 따른 바이어스 회로를 도시하는 회로도.
도 6은 본 발명의 제4 실시예에 따른 바이어스 회로를 도시하는 회로도.
도 7은 본 발명의 제5 실시예에 따른 바이어스 회로를 포함하는 반도체 기억 장치를 도시하는 회로도.
도 8은 본 발명의 제5 실시예의 바이어스 회로의 특성과, 제1 및 제2의 종래의 반도체 기억 장치에 사용된 회로의 특성을 도시하는 도면.
도 9는 본 발명의 제5 실시예의 바이어스 회로에서의 검출 전압 VDion및 VDioff및 제1 및 제2의 종래의 반도체 기억 장치에서의 검출 전압의 시간 변화와, 구동 전압 VFBi을 나타내는 도면.
도 10은 200㎱ 내지 250㎱의 범위에서 도 9의 확대된 도면.
도 11은 230㎱ 내지 330㎱의 범위에서 도 9의 확대된 도면.
도 12는 350㎱ 내지 400㎱의 범위에서 도 9의 확대된 도면.
도 13은 본 발명의 제6 실시예에 따른 바이어스 회로를 포함하는 반도체 기억 장치를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 바이어스 회로
2 : 구동 회로
3, 5 : N-채널 트랜지스터
4 : 바이어스 증가 P-채널 트랜지스터
6 : 바이어스 안정화 N-채널 트랜지스터
7 : 부하 저항
8 : 비교 회로
41 : 바이어스 출력 회로
42 : 바이어스 인가 회로
43 : 바이어스 검출 회로
44, 47 : 바이어스 안정화 회로
45, 48 : 바이어스 증가 회로
49 : 타이머
400, 401 : 바이어스 회로
이하, 본 발명의 바이어스 회로를 가진 반도체 기억 장치에 대하여 첨부하는 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 바이어스 회로(400)를 가진 반도체 기억 장치의 블럭도이다. 제1 실시예의 바이어스 회로(400)는 바이어스 출력 회로(41), 바이어스 검출 회로(43), 바이어스 안정화 회로(44) 및 바이어스 증가 회로(45)로 구성된다. 또한, 신호선, LDi, DIG 및 FB를 통해서 출력된 전압들을 각각 검출 전압 VDi, 바이어스 전압 VDIG, 및 구동 전압 VFB라고 한다. 또, 바이어스 회로(400)는 바이어스 인가 회로(42) 및 부하 회로(46)와 접속되어 있다. 바이어스 회로(400)는 바이어스 출력 회로(41)로부터의 소정의 바이어스 전압 VDIG를 바이어스 인가 회로(42)로 공급한다. 결국, 바이어스 인가 회로(42)를 통해서 흐르는 전류의 량이 부하 회로(46)의 사용에 의해서 검출된다. 부하 회로(46)는 이러한 전류의 량을 전압 VDi으로 변환한다.
바이어스 검출 회로(43)는 바이어스 출력 회로(41)로부터 바이어스 인가 회로(42)로 공급되는 바이어스 전압 VDIG을 검출한다. 검출된 바이어스 전압 VDIG가 소정의 전압에 미치지 못한 경우에, 바이어스 검출 회로(43)가 바이어스 증가 회로(45)를 구동시켜 구동 전압을 급속히 증가시킨다. 또한, 검출된 바이어스 전압 VDIG이 소정의 전압에 도달한 경우에, 바이어스 검출 회로(43)가 바이어스 안정화 회로(44)를 구동시켜 바이어스 전압 VDIG의 변화를 감소시킨다.
바이어스 전압 VDIG이 소정의 전압에 미치지 못한 경우에, 바이어스 증가 회로(45)는 바이어스 검출 회로(43)로부터의 개시 신호에 기초하여 신호 라인 FB 상의 바이어스 구동 전압 VFB0을 바이어스 출력 회로(41)로 출력한다. 바이어스 구동 전압 VFB0은 바이어스 출력 회로(41)로부터의 출력 전압을 정지 상태 이상으로 증가시키는 작용을 한다. 따라서, 바이어스 회로(400)는 바이어스 전압 VDIG를 소정의 전압으로 급속히 증가시킨다. 바이어스 증가 회로(45)는 바이어스 전압 VDIG이 소정의 전압에 도달했을 때에 동작을 중지하가나 바이어스 출력 회로(41)에 대한 바이어스 구동 능력을 감소시키도록 만들어 질수 있음을 주목해야 한다.
바이어스 전압 VDIG이 소정의 전압에 도달했을 때에, 바이어스 안정화 회로(44)는 바이어스 검출 회로(43)에 의한 바이어스 전압 VDIG과 소정의 전압과의 비교 결과에 기초하여 바이어스 구동 전압 VFB1을 발생시켜 이것을 바이어스 출력 회로(41)로 출력한다. 여기서, 궤환 루프의 이득은 바이어스 안정화 회로(44)의 이득이 바이어스 증가 회로(45)의 이득 보다 작도록 하는 방식으로 설정된다. 이러한 이유로 인하여, 몇몇의 원인이 바이어스 전압 VDIG을 변화시킨다 해도 바이어스 안정화 회로(44)로부터 출력된 바이어스 구동 전압 VFG1의 변화는 작게 설정된다. 결국, 바이어스 출력 회로(41)의 출력으로서 바이어스 전압 VDIG의 변화는 작게된다. 바이어스 안정화 회로(44)는 바이어스 전압 VDIG가 소정의 전압에 미치지 못한 경우에, 동작을 정지하거나 또는 바이어스 출력 회로(41)에 대한 바이어스 구동 능력을 감소시킬 수 있음을 주목해야 한다.
이러한 방식으로, 제1 실시예에 따른 바이어스 회로(400)를 가진 반도체 기억 장치는 바이어스 출력 회로(41)를 구동시키고 바이어스 회로(400)의 출력 전압으로서 바이어스 전압 VDIG의 값에 기초하여 스위치되는 회로로서 바이어스 증가 회로(45) 및 바이어스 안정화 회로(44)로 구성된다. 이러한 구성에 의해서, 제1 실시예에 따른 바이어스 회로(400)는 초기 바이어스 증가 상태 및 정지 상태에서 최적의 성능 및 효율을 갖는다.
또한, 외부 교란의 영향을 덜받는 안정된 바이어스 전압 VDIG가 초기 상태에서 바이어스 인가 회로(42)로 공급될 수 있으므로, 부하 회로(46)는 안정된 조건에서 바이어스 인가 회로(42)를 통해서 흐르는 전류를 검출할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 바이어스 회로(401)를 가진 반도체 기억 장치의 블럭도이다. 제2 실시예의 바이어스 회로(401)는 바이어스 출력 회로(41), 바이어스 검출 회로(43), 바이어스 안정화 회로(47), 바이어스 증가 회로(48) 및 타이머(49)로 구성된다.
또한, 신호선, LDi, DIG 및 FB를 통해서 출력된 전압을 각각 검출 전압 VDi, 바이어스 전압 VDIG, 및 구동 전압 VFB라 한다. 바이어스 출력 회로(41), 바이어스 검출 회로(43), 바이어스 인가 회로(42) 및 부하 회로(46)는 본 발명의 제1 실시예에 따른 바이어스 회로(400)의 것과 동일함을 주목해야 한다. 따라서, 이에 대한 상세한 설명은 생략한다.
제2 실시예에 따른 바이어스 회로(401)에서, 바이어스 인에이블 신호 BE가 공급된다. 바이어스 전압 VDIG은 바이어스 인에이블 신호 BE가 액티브 상태에 있을 때에만 바이어스 인가 회로(42)에 공급된다. 타이머(49)는 바이어스 인에이블 신호 BE가 액티브 상태로 설정될 때의 소정의 시간 동안 개시 신호를 바이어스 증가 회로(48)로 공급한다.
바이어스 증가 회로(48)는 바이어스 인에이블 신호 BE가 타이머(49)로부터 공급된 개시 신호에 기초한 액티브 상태로 설정된 후의 소정의 시간 동안 바이어스 구동 전압 VFB0를 바이어스 출력 회로(41)로 출력한다. 바이어스 구동 전압 VFB0은 바이어스 출력 회로(41)로부터의 출력 전압 혹은 출력 전류를 정지 상태 이상으로 증가시키는 기능을 한다. 따라서, 바이어스 회로(401)는 바이어스 전압 VDIG을 소정의 전압으로 급속히 개시할 수 있다.
바이어스 안정화 회로(47)는 바이어스 인에이블 신호 BE가 액티브 상태일 동안만 바이어스 안정화 회로(47)가 동작한다는 점을 제외하고 본 발명의 제1 실시예에서의 바이어스 안정화 회로와 동일한다. 바이어스 증가 회로(48)는 바이어스 전압이 소정의 전압에 도달했을 때에 동작을 중지할 수 있으며, 또한 타이머(49)가 계속해서 개시 신호를 출력하고 있는 주기 동안 동작할 수 있음을 주목해야 한다.
이러한 방식으로, 본 발명의 제2 실시예에 따른 바이어스 회로(401)는 바이어스 출력 회로(41)를 구동시키는 회로로서 제공되는 바이어스 증가 회로(48) 및 바이어스 안정화 회로(47)로 구성된다. 바이어스 전압 VDIG은 바이어스 인에이블 신호 BE가 액티브 상태로 설정된 후의 소정의 기간 동안 바이어스 증가 회로(48)를 사용함으로써 급속히 증가된다. 따라서, 제2 실시예에 따른 바이어스 회로(401)는 초기 바이어스 증가 상태 및 정지 상태에 대한 최적의 성능 및 효율을 갖는다. 또한, 정지 상태에서 교란의 영향이 적고 안정된 바이어스 전압 VDIG이 바이어스 인가 회로(42)에 공급될 수 있으므로, 부하 회로(46)는 안정된 상태에서 바이어스 인가 회로(42)를 통해 흐르는 전류를 검출할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 바이어스 회로(1)를 가진 반도체 기억 장치를 나타내는 회로도이다. 제3 실시예에서의 바이어스 회로(1)의 구조에 대하여 도 5를 참조하여 설명한다.
바이어스 회로(1)는 신호선 DL을 통해서 바이어스 인가 회로(42)와 접속되며 소정의 바이어스 전압 VDIG을 바이어스 인가 회로(42)에 공급한다. 부하 저항(7)은 소정의 바이어스 전압 VDIG이 바이어스 인가 회로(42)에 공급될 때에 바이어스 인가 전류(42)를 통해서 흐르는 전류의 량을 검출하는데 사용되며 검출 전압 VDi으로서 출력된다. 여기서, 검출 전압 VDi, 바이어스 전압 VDIG, 구동 전압 VFB 및 기준 전압 VR은 신호선, LDi, DL, FB, LR을 통해서 출력된 전압이다.
바이어스 회로(1)는 구동 회로(2), 바이어스 전압 출력을 위한 N-채널 트랜지스터(3), 및 바이어스 접압 검출을 위한 비교 회로(8)로 구성된다. 구동 회로(2)는 바이어스 전압을 검출하는 N-채널 트랜지스터(5), 트랜지스터(5)의 부하로서의 바이어스 증가 P-채널 트랜지스터(4), 및 트랜지스터(5)의 부하로서의 바이어스 안정화 N-채널 트랜지스터(6)로 구성된다.
P-채널 트랜지스터(4)의 소스는 전원 공급 전압측에 접속되며, 그의 게이트는 비교 회로(8)의 출력과 접속되고, 그의 드레인은 N-채널 트랜지스터(3)의 게이트와 접속된다. N-채널 트랜지스터(6)의 드레인은 전원 공급 전압측과 접속되며, 그의 게이트는 비교 회로(8)의 출력과 접속되고, 그의 소스는 트랜지스터(3)의 게이트와 접속된다. 또한, N-채널 트랜지스터(5)의 소스는 접지 전위에 접속되며, 그의 게이트는 트랜지스터(3)의 드레인에 접속되고, 그의 드레인은 N-채널 트랜지스터(3)의 게이트에 접속된다. 또한, N-채널 트랜지스터(3)의 드레인은 부하 저항(7)과 접속되며, 그의 소스는 신호선 DL을 통하여 바이어스 인가 회로(42)에 접속된다.
비교 회로(8)는 연산 증폭기(9) 및 전압 비교부(11)로 구성되며, 바이어스 전압 VDIG와 전압 비교부(11)의 기준 전압 VR을 비교한다. 연산 증폭기(9)는 바이어스 전압 VDIG이 기준 전압 VR보다 작을 때에 로우 레벨을 출력하고, 바이어스 전압 VDIG가 기준 전압 VR보다 높을 때에 하이 레벨을 출력한다.
상술한 바와 같이, 비교 회로(8)는 바이어스 전압 VDIG이 소정의 전압 VR보다 작을 때에 로우 레벨을 출력한다. 따라서, P-채널 트랜지스터(4)는 구동 전압 VFB이 P-채널 트랜지스터(4)의 드레인으로부터 트랜지스터(3)의 게이트로 출력되도록 도통 상태로 설정된다. P-채널 트랜지스터에서 전압 강하가 작기 때문에, P-채널 트랜지스터(4)는 구동 전압 VFB이 전원 전압 Vcc 이상으로 증가될 때 까지 구동 전압 VFB을 출력한다. 이러한 이유로 인하여, N-채널 트랜지스터(3)는 바이어스 인가 회로(42)에 대한 구동 능력을 향상 또는 증가시킬 수 있으며, 바이어스 전압 VDIG을 소정 전압으로 급속히 증가시킬 수 있다.
비교 회로(8)는 바이어스 전압 VDIG이 소정의 전압 VR에 도달했을 때에 하이 레벨을 출력하므로, P-채널 트랜지스터(4)는 오프 상태 또는 비 도통 상태로 설정된다. 반대로, N-채널 트랜지스터(6)는 도통 상태로 설정되며 구동 전압 VFB은 N-채널 트랜지스터(6)의 소스로부터 N-채널 트랜지스터(3)의 게이트로 출력된다. 이 때에, N-채널 트랜지스터(6)의 임피던스는 오프 상태에서 P-채널 트랜지스터(4)의 임피던스 보다 작다. 따라서, 바이어스 전압 VDIG이 변화될 수 있는 몇몇의 원인의 교란을 수신한다고 해도, N-채널 트랜지스터(5)의 드레인에서의 구동 전압 VFB의 변화는 적다. 따라서, 바이어스 회로가 교란에 기인하여 발진하는 경우는 없으며, 곧바로 교란의 영향이 해결된다. 결국, 부하 회로(7)는 짧은 시간 내에 바이어스 인가 회로(42)를 통해서 흐르는 전류의 량을 검출하는데 사용될 수 있으며, 교란의 영향이 덜한 안정된 검출 전압 VDi을 발생할 수 있다. 또한, P-채널 트랜지스터(4)는 N-채널 트랜지스터(6)의 크기와 관계없이 크게 만들어 진다. 따라서, 디자인의 자유도가 증가될 수 있으며, N-채널 트랜지스터(3)의 구동 능력을 크게하는 것이 가능하다.
도 6은 본 발명의 제4 실시예에 따른 바이어스 회로(1)를 가진 반도체 기억 장치를 도시하는 회로도이다. 도 7은 본 발명의 제5 실시예에 따른 바이어스 회로(1)의 변형예인 바이어스 회로(21)를 가진 반도체 기억 장치의 감지 증폭기 회로(100)를 도시하는 회로도이다.
도 8은 도 6에 도시된 바이어스 회로(1)의 특성도 및 도 1 및 도 2에 도시된 종래의 반도체 기억 장치의 감지 증폭기 회로(100)에서의 바이어스 회로(20)의 특성도이다. 도 9는 도 7에 도시된 바이어스 회로(21), 도 1에 도시된 바이어스 회로(20) 및 도 2에 도시된 바이어스 회로(20)에서의 P-채널 프로세스의 개시로부터 전압 VDion및 VDioff및 구동 전압 VFBi의 시간 변화를 도시하는 도면이다. 도 10 내지 도 12는 도 9에서 200㎱ 내지 250㎱, 230㎱ 내지 330㎱, 및 350㎱ 내지 400㎱ 정도의 분분에 대한 부분 확대된 도면이다.
본 발명의 제4 실시예에 따른 바이어스 회로(1)의 반도체 기억 장치의 구조에 대하여 도 6을 참조로 하여 설명한다.
바이어스 회로(1)는 신호선 DL과 접속되며, 구동 회로(2) 및 N-채널 트랜지스터(3)로 구성된다. 바이어스 회로(1)는 제1의 소정의 전압을 신호선 DL에 출력한다. 즉, 바이어스 회로(1)는 신호선 DL을 제1의 소정의 전압으로 설정한다. 구동 회로(2)는 한 쌍의 부하로서 P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)로 구성되며, 신호선 DL을 제1의 소정의 전압으로 유지한다. P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)는 병렬로 접속된다. 또한, P-채널 트랜지스터의 소스는 전원 공급 전압과 접속되며, 그의 드레인은 N-채널 트랜지스터(6)의 드레인과 접속된다. N-채널 트랜지스터(5)의 소스와 P-채널 트랜지스터(4)의 게이트는 접지 전위에 접속되며, N-채널 트랜지스터(6)의 게이트와 그의 드레인은 전원 공급 전압에 접속된다. 또한, N-채널 트랜지스터(3)의 드레인은 부하 저항(7)과 접속되며, 신호선 DL로 신호선 DL를 통해서 흐르는 전류에 비례하는 전압 VDi를 출력한다.
이어서, 제4 실시예에서의 바이어스 회로(1)의 동작에 대하여 설명한다. 여기서는 바이어스 회로(1)의 신호선 DL 상의 전압이 접지 전위에 가까운 것으로 가정한다.
P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)는 소정량의 전류를 항상 흘리는 상태에 있다. 또한, P-채널 트랜지스터(4)는 신호 라인 FB 상의 전압에 관계없이 소스와 게이트 간에서 일정한 전압을 갖는다. 소스 및 게이트 간의 전압 차이가 전원 공급 전압 Vcc 만큼 크므로, P-채널 트랜지스터(4)는 N-채널 트랜지스터(3)의 게이트를 제2의 소정의 전압으로 급속히 충전한다. 여기서, N-채널 트랜지스터(3)의 출력 전압의 상한은 대략 전원 공급 전압 Vcc 만큼 크다. 따라서, N-채널 트랜지스터(3)는 신호선 DL 상에 다량의 충전 전류를 흘릴 수 있다. 따라서, P-채널 트랜지스터(4)의 소스 전압, 즉 신호선, DL의 전압은 N-채널 트랜지스터(3)의 임계 전압 VTN에 의해서 신호선 FB 상의 전압 보다 낮은 전압 VDIG로 고속으로 프리차지될 수 있다.
이어서, 신호선 DL 상의 전압이 소정의 전압 보다 높게 설정될 때에 N-채널 트랜지스터(3)를 통해서 흐르는 드레인 전류는 바이어스 회로(1)에서 증가된다. 결국, N-채널 트랜지스터(5)의 드레인 전압 FB는 감소된다. 또한, N-채널 트랜지스터(3)로부터 출력된 전압은 로우로 된다. 반대로, 신호선 DL 상의 전압이 제1의 소정의 전압 보다 낮을 때에 N-채널 트랜지스터(3)를 통해서 흐르는 드레인 전류는 감소된다. N-채널 트랜지스터(5)의 드레인 전압 FB는 바이어스 회로(3)에서 증가되며, N-채널 트랜지스터(3)로부터 출력된 전압도 증가된다. 결국, 바이어스 회로(1)의 출력 전압은 소정의 전압으로 수렴한다.
상술한 동작은 구동 회로(2)의 출력 전압 FB가 제2의 소정의 전압으로 유지되도록 바이어스 회로(1)에서 반복된다. 따라서, 신호선 DL 상의 전압은 바이어스 회로(1)에 의해서 접지 전위의 부근에서 제1의 소정의 전압 까지 풀업되고 그 후에 제1의 소정의 전압 VDi로 유지된다.
바이어스 회로(1)에서, P-채널 트랜지스터(4)는 게이트 접지형 증폭 회로로서 동작하므로, 드레인 전압 VFB의 변화는 드레인 전류의 작은 변화에 대하여 크게된다. 이러한 이유로 인하여, 제4 실시예에 따른 바이어스 회로(1)에서, 구동 회로(2)에서의 P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)는 전원 공급 전압과 병렬로 접속된다. 게다가, P-채널 트랜지스터(4)로부터의 전류는 바이어스 회로(1)의 출력 전압이 접지 전위 근방에 있는 동안 높게 설계된다. 따라서, P-채널 트랜지스터(4)의 드레인 전압이 전원 공급 전압에 가깝게 될 수 있으므로 N-채널 트랜지스터(3)의 게이트 전압은 하이 레벨로 증가된다. 결국, 프리차지 프로세스는 바이어스 회로(1)의 출력 전압을 접지 전압 레벨로부터 제1의 소정의 전압으로 증가시키도록 고속으로 실행될 수 있다. 또한, N-채널 트랜지스터(6)는 일반적으로 부하 저항이 작기 때문에 바이어스 회로(1)의 출력의 크기는 전류의 작은 변화에 대하여 작게된다. 따라서, 제4 실시예에 따른 바이어스 회로(1)에서, 구동 회로(2)에서의 P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)는 전원 공급 전압과 병렬로 접속된다. 바이어스 회로(1)의 출력 전압이 정지 상태에 가까운 경우에, 전류는 주로 N-채널 트랜지스터(6)로부터 출력된다. 따라서, 바이어스 회로(1)의 출력 전압은 제1의 소정의 전압 까지 풀업되며 안정된 상태로 유지된다.
또한, P-채널 트랜지스터(4)의 게이트 및 N-채널 트랜지스터(6)의 게이트가 각각 접지 전위 및 전원 공급 전압에 접속되어 있을 때에, 그리고, 소정의 드레인 전압, 즉 1.5V가 인가되었을 때에 흐르는 전류의 량을 IP0 및 IN0로 가정한다. 트랜지스터(4) 및 트랜지스터(6)의 크기는 상술한 동작을 실행할 수 있도록 선택되며, IP0 : IN0의 비는 1 : 3 내지 1 : 5의 범위에서 설정된다. 이 경우에, 바이어스 회로(1)의 출력 전압이 접지 전압에 기까이 있을 때에, P-채널 트랜지스터(4)로부터 흐르는 전류가 더 우세하도록 설정될 수 있다. 또한, 바이어스 회로(1)의 출력 전압이 제1의 소정의 전압 부근에서 안정되어 있을 때에, P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)의 특성비는 상술한 바와 같이 설정된다. 이 때에 전류는 자동적으로 스위치될 수 있으며 N-채널 트랜지스터(6)로부터 흐르는 전류가 P-채널 트랜지스터(4)로부터 흐르는 전류 보다 우세하도록 외부 스위칭 신호없이 바이어스 회로(1)의 전압에 기초하여 연속적으로 공급된다. 따라서, 바이어스 회로(1)로부터 출력 전압을 효과적으로 증가시키는 것이 가능하며, 또한 제1의 소정의 전압에 도달한 후에 출력 전압을 안정화시키는 것이 가능하다.
이어서, 도 6에 도시된 바이어스 회로(1)의 동작에 대하여 도 1 및 도 2에 도시된 종래의 예의 구성과 비교하여 도 8을 참조하여 설명한다.
도 8에서, 곡선 "4", "5", "6"은 도 6에 도시한 바이어스 회로(1)에서 P-채널 트랜지스터(4), N-채널 트랜지스터(5) 및 N-채널 트랜지스터(6)를 개별적으로 측정했을 때에 드레인 및 소스 간의 전압 VDS와 드레인 전류 ID간의 관계를 나타내고 있다. 또한, "4+6"은 P 채널 트랜지스터(4)와 N 채널 트랜지스터(6)가 병렬로 접속될 때의 드레인과 소스 간의 전압 VDS와 드레인 전류 ID 간의 관계를 나타내는 커브이다. 또한, 커브 "5"는 N 채널 트랜지스터의 게이트에 인가되는 전압 VGS가 변화될 때, 드레인과 소스 간의 전압 VDS와 드레인 전류 ID의 관계를 나타낸다.
특히, 도 1에 도시된 통상적인 제1 반도체 기억 장치 내에 제공되는 바이어스 회로(20)의 P-채널 트랜지스터(204)와 도 2에 도시된 통상적인 제2 반도체 기억 장치 내에 제공되는 바이어스 회로(20)의 N-채널 트랜지스터(206)에서의 드레인과 소스간의 전압 VDS와 드레인 전류 ID간의 관계를 나타내는 커브들은 도 8에서도 각각 "204"와 "206"으로 도시되어 있다. 통상적인 예에서의 N-채널 트랜지스터의 특성은 커브 "5"임에 주목한다.
N 채널 트랜지스터(6, 206)의 드레인과 게이트에 2.7V의 전압이 인가되고 소스 전압 VDS가 0 내지 2.7V로 변경되는 경우에는 커브 "6"과 "206"이 얻어진다. 드레인 전류 ID는 드레인과 소스 간의 전압차 VDS가 2.7V로부터 감소함에 따라 상기 N-채널 트랜지스터(6, 206) 내에서 증가한다. 이 전류는 다이오드 특성과 동일하다.
커브 "5"는 정전압 VGS가 N-채널 트랜지스터(5)의 게이트에 인가되고, 소스가 접지되고, 드레인 전압 VDS가 0 내지 2.7볼트의 범위에서 변경되는 경우 흐르는 드레인 전류 ID의 측정 결과를 나타낸다. 도 8은 게이트 전압 VGS가 다양한 값으로 변경되는 경우를 나타낸다. 일반적으로 트랜지스터는 정전류 특성을 나타내고 드레인 전류 ID는, 게이트 전압 VGS가 일정한 경우, 드레인과 소스 간의 전압차 VDS가 변화하는 경우에도 거의 변화하지 않음을 나타내는 것으로 이해된다. 또한, 게이트 전압 VGS가 하이 레벨로 증가함에 따라 드레인 전류 ID가 증가한다.
커브 "4"와 "204"는 P-채널 트랜지스터(4)의 게이트가 접지 전위에 접속되고, 2.7V가 소스에 인가되고, 드레인 전압 VDS가 0 내지 2.7V의 범위에서 변화하는 경우 흐르는 드레인 전류 ID의 측정 결과를 나타낸다. 드레인 전류 ID는 드레인 전압 VDS가 감소함에 따라 증가한다. 그러나, 게이트 전압 VGS가 일정(0V)하기 때문에 P-채널 트랜지스터(4, 204)는 일정한 전류 특성을 나타낸다. 드레인과 소스간의 전압차 VDS가 변화하는 경우에도 드레인 전류 ID는 거의 변화하지 않음에도 주목해야 한다. 커브 "4"와 "204" 간의 드레인 전류 ID의 차이가 왜 크기와 전류 구동력(current drive ability)에 있어서 서로 차이가 있는지에 대한 이유에 주목해야 한다.
커브 "4+6"은 P-채널 트랜지스터(4)의 소스와, N-채널 트랜지스터(6)의 드레인 및 게이트에 2.7V의 전압이 인가되고, P-채널 트랜지스터(4)의 게이트가 접지되고, P-채널 트랜지스터(4)의 드레인 전압 VDS와 N-채널 트랜지스터(6)의 소스 전압이 0 내지 2.7V 범위에서 변화하는 경우, 2개의 트랜지스터(4,6)를 통해 흐르는 드레인 전류 ID의 측정 결과를 나타낸다. 커브는 P-채널 트랜지스터(4)와 N-채널 트랜지스터(6)를 통해 각각 흐르는 드레인 전류(커브 "4"와 "6")의 부가량(addition)과 동일하다. 트랜지스터(6, 206)와 같이, 이러한 트랜지스터(4,6)에서 소스 전압이 2.7V에서 저하됨에 따라, 즉, 드레인과 소스 간의 전압차 VDS가 증가함에 따라 드레인 전류 ID가 증가한다. 그러나, 드레인 전류 ID는 드레인 및 소스간의 전압 VDS가 2.2V 이하가 될 때까지는 커브 "6"과 "206"에서 흐르지 않고 있다. 한편, 드레인 전류 ID는 전압 VDS가 2.7V 이하로 설정되는 경우, 즉시 커브 "4+6"에서 흐르기 시작한다. 이것은 다음의 이유에 의한 것이다. 즉, P-채널 트랜지스터(4)에서, 드레인과 소스간의 전압차가 0V인 경우에도, 게이트와 소스간의 전압 VGS는 전압 VDS가 2.7V이다. 따라서, 소스 전압이 2.7V 보다 작아지는 직후에 전류는 바로 흐르기 시작한다. 한편, N-채널 트랜지스터(6,206)은 임계 전압 VTN을 갖는다. 따라서, 게이트 전압이 소스 전압 보다 VTN 만큼 높지않다면, 즉, 드레인과 소스 간의 전압차가 VTN 보다 크지 않으면 드레인 전류 ID는 흐르지 않게 된다. 이러한 이유로, 차이가 커브 "4+6"과 "6" 또는 "206"간에 나타난다.
다음에, 도 6에 도시된 구동 회로(2)의 동작을 도 8을 참조하여 설명한다.
N-채널 트랜지스터(5)는 소스 접지형 증폭기로 동작하며, 게이트에 공급되는 신호선 DIG 상의 입력 전압 VDGI를 증폭하여 로드 트랜지스터(4,6)에서 생성된 전압을 구동전압 VFB로 출력한다. 이때, 커브(5)는 N-채널 트랜지스터(5)의 입력-출력 특성을 나타내고, 커브 "4+6"은 트랜지스터(5)의 로드 커브를 나타낸다.
N-채널 트랜지스터(5)를 통해 흐르는 드레인 전류 ID가 트랜지스터(4+6)를 통해 흐르는 드레인 전류 ID로서 대략 230μA의 값을 갖기 때문에, N-채널 트랜지스터(5)의 게이트 전압이 커브 "5a"상에서 대략 2V이고, N-채널 트랜지스터(5)의 드레인 전압이 커브 "5a"와 "4+6"의 교차부에서 대략 1.3V의 전압으로 설정되는 것으로 가정한다. 마찬가지로, 게이트 전압이 하나의 커브 "5b", "5c" 그리고 "5d" 중 하나인 경우에, N-채널 트랜지스터(5)의 구동 전압은 교점(point of intersection) C3, C4, 및 C5의 전압으로 각각 설정된다. 또한, 게이트 전압이 커브 "5g"상에서 대략 1.5V인 경우, 대략 200μA의 드레인 전류 ID가 흘러, N-채널 트랜지스터(5)의 드레인 전압이 커브 "5g"와 "4+6"의 교점에서 대략 1.5V의 전압으로 설정된다.
이러한 경우에, N-채널 트랜지스터(3)의 임계 전압 VTN이 0V이면, N-채널 트랜지스터(5)의 드레인 전압과 동일한 구동 전압 VFB는 N-채널 트랜지스터(3)를 통해 N-채널 트랜지스터(5)의 게이트에 입력 전압 VDGI로서 피드백된다. 예를 들어, 게이트 전압이 커브 "5a"상의 전압인 경우, 드레인 전압은 교점 C1에서의 전압으로 설정된다. 이러한 전압은 N-채널 트랜지스터(3)를 통해 트랜지스터(5)의 게이트에 피드백된다. 이러한 전압이 게이트 전압보다 낮고 커브 "5c"와 동일하다면, 트랜지스터(5)의 드레인 전압은 교점 C4로 이동하고, 트랜지스터(5)의 드레인 전압이 증가한다. 마찬가지로, 이러한 전압이 N-채널 트랜지스터(3)를 통해 N-채널 트랜지스터(5)의 게이트에 피드백되고, 이러한 전압이 게이트 전압보다 높고 커브 "5g"와 동일하다면, N-채널 트랜지스터(5)의 드레인 전압은 교점 C2로 이동하고 N-채널 트랜지스터(5)의 드레인 전압이 감소한다. 이때, N-채널 트랜지스터(5)의 드레인 전압과 게이트 전압이 대략 1.5V의 전압이기 때문에, 바이어스 회로(1)는 교점 C2로 설정된다.
바이어스 회로(1)는 교점 C2에서 정상 상태(stationary state)이며 교점 C2에서 동작하고, 신호선 DL을 통해 흐르는 전류는 몇몇 이유로 변화하는 것으로 생각된다. 도 1에 도시된 종래의 제1 실시예에서, 출력 전압 VDIG는 N-채널 트랜지스터(205)의 드레인 전압으로 커브 "204"를 따라 변화하고, 커브 "204" 상의 드레인 전류에 좌우되는 약간의 드레인 전압이 존재한다. 따라서, 드레인 전류 ID가 약간 변화하더라도, 출력 전압 VDS가 크게 변화한다.
한편, 도 2에 도시된 종래의 제2 실시예에서는 출력 전압 VDIG가 N-채널 트랜지스터(205)의 드레인 전압의 커브 "206"을 따라 변화되고 커브 "206"가 도 8상에서 급속히 증가하고 있기 때문에, 드레인 전류 ID가 약간 변화하더라도 출력 전압 VDS의 작은 변화가 발생한다. 이러한 실시예에서 로드 변화 및 외부 잡음에 대한 출력 변화는 상기 2 예의 중간 특성을 나타내고 있다.
또한, 바이어스 회로(1)가 동작 개시한 후, 전원 전압 Vcc가 충분히 증가하지 않는 경우, 드레인과 소스 간에는 도 8의 약간의 전압차가 발생된다. 이러한 상태에서, 도 1에 도시된 종래의 제1 실시예에서, 약간의 전압차가 발생하는 경우, 도 8의 커브 "204"로 도시된 바와 같이 드레인 전류 ID가 흐르기 시작한다. 한편, 도 2에 도시된 종래의 제2 실시예에서는 드레인 및 소스간의 전압차가 도 8의 커브 "206"에 도시된 바와 같이 임계치 전압 VTN 보다 크지 않은 한, 드레인 전류 ID는 흐르지 않는다. 따라서, 도 2의 제2 종래의 실시예에서는 신호선 DL의 전압 증가 동작이 늦어진다. 본 실시예에서 신호선 상의 전압 증가 동작의 특성은 2 종래 실시예의 중간 특성을 갖는 것으로 이해된다.
다음에, 도 7은 제5 실시예에 따른 바이어스 회로(21)를 갖는 반도체 기억 장치 내의 감지 증폭기 회로(100)를 나타낸다. 도 7에 도시한 바와 같이, 반도체 기억 장치는 메모리 셀로서 플로팅 게이트형 MOSFET을 이용하는 불휘발성 기억 장치이다. 반도체 기억 장치는 반도체 저장용 메모리 셀 어레이(101)와, 접지 전위 GND로부터의 전압으로 디지털 라인 DLi을 선정된 전압 VDIG로 증가시킴으로써 메모리 셀 어레이(101)로부터 데이터를 판독하는 감지 증폭기 회로(100)로 이루어진다. 감지 증폭기 회로(100)는 감지 회로(10)와, 기준 회로(110)와, 데이터 검출 회로(201)로 이루어진다. 도 6에 도시된 바이어스 회로(1)의 소자(components)를 포함하는 바이어스 회로(21)에는 감지 회로(10)가 설치된다. N-채널 트랜지스터(6)의 드레인은 P-채널 트랜지스터를 통해 전원 전압에 접속된다. 신호 SAE(30)는 P-채널 트랜지스터(4)의 게이트와, N-채널 트랜지스터(6)와 접속되는 P-채널 트랜지스터(30)의 게이트에 공급된다. 또한, N-채널 트랜지스터(302)는 N-채널 트랜지스터(5)와 병렬로 접속되고, 트랜지스터(302)의 게이트에는 신호 SAE(30)이 공급된다.
감지증폭기 회로(100)에서, 감지 회로(10)와 데이터 검출 회로(201)는 신호선 LDi을 통해 접속되고, 기준 회로(110)와 데이터 검출 회로(201)는 신호선 LREF를 통해 각각 접속된다. 데이터 검출회로(201)는 감지 회로(10)로부터 출력된 검출 전압 VDi와 기준 회로(110)로부터 출력된 기준 전압 VREF를 비교한다. 다음에 데이터 검출 회로(201)는 메모리 셀 어레이(101)로부터 메모리 셀(113ji)(j=1 내지 m, i=1 내지 n)의 데이터를 판독하여 출력 버퍼(도시생략)를 통해 판독 데이터를 출력한다.
워드 라인 WLj와 디지털 라인 DLi가 선택되어 메모리 셀 113ji 내의 저정된 데이터를 판독하고, 디지털 라인 DLi의 전압이 전압 VDIG로 증가되는 경우를 설명한다. 또한, 감지 증폭기 회로(100) 외에 메모리 셀 어레이(101), 기준 셀 어레이(102), 컬럼 선텍기(103)를 포함하고 있는 도 7에 도시되어 있는 반도체 기억 장치의 구조와 동작은 도 1 및 도 2에 도시되어 있는 반도체 기억 장치의 그것과 실질적으로 동일하다. 따라서, 그 상세한 설명은 생략한다.
바이어스 회로(21)는 도 6에 도시된 바이어스 회로의 구조를 갖고 있다. 즉, 바이어스 회로(21)는 P-채널 트랜지스터(4)와 N-채널 트랜지스터(6)와 같은 한쌍의 트랜지스터와, N-채널 트랜지스터(5)와 N-채널 트랜지스터(3)를 포함하는 구동 회로(22)로 이루어져있다. 본 실시예에 따르면, 바이어스 회로에서는 신호 라인 FBi, DIGi, LDi 상의 출력 전압은 각각 구동 전압 VFBi, 전압 VDIGi, 전압 VDi 로 예상되고 있음에 주목한다. 또한, 디지트 라인 DLi의 전압은 전압 VDIG로 증가하는 경우를 설명한다.
감지 회로(10)는 디지트 라인 DLi에 선정된 전압을 공급하기 위한 바이어스 회로(21)와 검출 전압 VDi를 발생시키기 위한 로드부(70)로 이루어져 있다. 감지 회로(10)는 감지 증폭기 동작 인에이블 신호(SAE: sense amplifier operation enable signal;30)에 응답하여 활성화된다. 바이어스 회로(21)는 디지트 라인 DLi에 선정된 전압을 공급하고, 로드부(70)는 선택된 메모리 셀(113ji)로부터의 전류에 기초하여 검출 전압 VDi를 생성한다.
바이어스 회로(21)는 구동 회로(22)와 N-채널 트랜지스터(3)로 이루어진다. 구동 회로(22)는 병렬로 접속되는 한 쌍의 P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)와, N-채널 트랜지스터(6), P-채널 트랜지스터(301), 및 N-채널 트랜지스터(302)로 이루어진다. P-채널 트랜지스터(4)의 소스는 전원 전압에 접속되고, 그 소스는 N-채널 트랜지스터(5)의 드레인과, N-채널 트랜지스터(6)의 소스와 N-채널 트랜지스터(302)의 드레인에 접속된다. N-채널 트랜지스터(5)의 소스와 N-채널 트랜지스터(302)의 소스는 접지 전위에 연결된다. 또한, N-채널 트랜지스터(6)의 드레인은 P-채널 트랜지스터(301)의 드레인에 접속되고, P-채널 트랜지스터(301)의 소스는 전원 전압과 연결되며, 그 게이트에는 감지 증폭기 동작 인에이블 신호 (SAE;30)가 공급된다.
신호 SAE(30)는 P-채널 트랜지스터(4)와 P-채널 트랜지스터(301)의 게이트에 공급된다. 신호 SAE(30)는 신호 SAE가 로우 레벨인 경우, 바이어스 회로(21)가 디지트 라인 DLi에 바이어스 전압을 공급할 수 있도록 한다. 또한, 신호 SAE는 디지트 라인 DLi에 대한 바이어스 전압의 공급이 중단되도록 신호 SAE가 하이 레벨인 경우에는 바이어스 회로(21)의 동작을 금지시킨다.
또한, 로드부(70)는 N-채널 트랜지스터(202)로 이루어진다. N-채널 트랜지스터(202)의 드레인과 게이트가 전원 전압의 한쪽에 접속되기 때문에, N-채널 트랜지스터(202)는 전류가 항상 흐를 수 있는 상태에 있다. 구동 회로(22)로부터의 출력으로서 구동 전압 VFBi가 N-채널 트랜지스터(3)의 게이트에 공급되고, 전압 VDIG는 N-채널 트랜지스터(3)의 드레인으로부터 디지트 라인 DLi에 출력된다.
한편, 기준 회로(110)는 기준 디지트 라인 DLR에 선정된 전압을 제공하여 기준 전압 VREF를 공급하는 회로이다. 기준 회로(110)는 기준 디지트 라인 DLR에 선정된 전압을 공급하기 위한 기준 바이어스 회로(21)와 기준 전압 VREF를 발생시키기 위한 로드부(170)로 이루어진다. 기준 바이어스 회로(210)와 로드부(170)는 감지 회로(10)에 제공되는 바이어스 회로(21) 및 로드부(70)와 유사한 구조를 가지고 있다.
기준 바이어스 회로(210)는 기준 구동 회로(220)와 N-채널 트랜지스터(13)로 이루어진다. 구동 회로(220)는 한 쌍의 N-채널 트랜지스터(16) 및 P-채널 트랜지스터(14), 그리고 N-채널 트랜지스터(15)로 이루어진다. 로드부(170)는 N-채널 트랜지스터(212)로 이루어진다. 감지 회로(10) 내의 N-채널 트랜지스터(202) 보다 큰 사이즈를 갖는 트랜지스터가 N-채널 트랜지스터(212)로서 사용된다. 따라서, 로드부(170)는 로드부(70) 보다 작은 저항값을 갖기 때문에 기준 전압 VREF는 중간 전압으로 설정될 수 있다. 중간 전압으로 설정하는 방법은 N-채널 트랜지스터(212)의 사이즈를 변화시키는 방법으로 국한되는 것은 아니다. 예를 들어, N-채널 트랜지스터(212)와 N-채널 트랜지스터(202)가 동일한 사이즈를 갖는 경우, 기준 셀(111)로의 전자 주입양은 조정될 수도 있고, 기준 셀(111)의 사이즈는 중간 전압이 설정되도록 조정될 수도 있다.
데이터 검출 회로(201)는 감지 회로(10) 및 기준 회로(110)와 접속되고, 신호 라인 LDi상의 검출 전압 VDi와 신호 라인 LREF상의 기준 전압 VREF를 비교하여 선택된 메모리 셀(113ji)의 저장된 데이터를 판정한다. 출력 버퍼(도시생략)는 데이터 검출 회로(201)의 출력측에 접속되어 저장된 데이터를 외부 디바이스에 출력한다.
상기한 바와 같이, 불휘발성 기억 장치의 각각의 메모리 셀(11311내지 113mn)은 플로팅 게이트에 전자가 주입되는지의 여부에 기초한 데이터를 저장한다. 즉, 전자들이 플로팅 게이트에 주입되는 경우, 게이트 또는 워드 라인이 하이 레벨로 설정되더라도 드레인 전류 또는 오프 전류는 선정된 값보다 작다. 또한, 드레인 전류 또는 온 전류(on current)는 전자가 배출(pulled out)되는 경우, 선정된 값보다 크다.
한편, 선정된 양의 전자가 기준 셀 어레이(102)의 기준 셀(111)에 주입되기 때문에, 선정된 양의 전류가 로드부(170)를 통해 흘러 중간 전압인 기준 전압 VREF를 발생시킨다. 즉, 전자들이 메모리 셀(113ji)의 플로팅 게이트에 주입되고, 오프 전류가 트랜지스터(113ji)를 통해 흐르는 경우, 데이터는 "1"에 대응한다. 또한, 전자들이 플로팅 게이트로부터 배출되는 경우에는 데이터는 "0"에 대응한다.
더욱이, 상기한 바와 같이, 기준 전압 VREF는 기준 회로(10)의 로드부(170) 내의 트랜지스터(212)에 의해 발생된다. 기준 전압 VREF는 온 전류 및 오프 전류의 사용에 의해 감지 회로(10)의 로드부(70)내의 N-채널 트랜지스터(202)에 의해 생성되는 전압의 중간값으로 설정된다. 즉, 기준 디지트 라인 DLR을 통해 흐르는 전류에 기초하여 발생되는 전압이 기준 전압 VREF인 경우이다. 디지트 라인 DLi를 통해 흐르는 온 전류 또는 오프 전류에 기초하여 발생되는 검출 전압 VDi는 각각 VDion 및 VDioff이다. 데이터 검출 회로(201)는 VDion 및 VDioff가 VREF 보다 높은지에 기초하여 저장된 데이터가 "1" 또는 "0"인지를 판정하여, 판독되는 데이터를 출력 버퍼(도시생략)에 출력한다.
다음에, 도 5에 도시한 감지 증폭기 회로(100)내의 감지 회로(10)의 동작을 상세히 설명한다.
감지 회로(10) 내의 바이어스 회로(21)에서는 감지 증폭기 동작 인에이블 신호 SAE(30)가 로우 레벨로 설정되는 경우, P-채널 트랜지스터(4)와 P-채널 트랜지스터(301)가 모두 온 되고 N-채널 트랜지스터(302)가 오프된다. 따라서, 신호 라인 FBi상의 전압이 증가한다. 이러한 경우에, P-채널 트랜지스터(4)는 상기한 이유로 먼저 급속히 개시되어(start) 전류가 P-채널 트랜지스터(4)로부터 N-채널 트랜지스터(3)의 게이트로 급속히 공급된다. 그 결과, N-채널 트랜지스터(3)는 도통 상태로 설정된다. 따라서, 신호 라인 FBi와 디지트 라인 DLi 상의 전압이 증가한다. 이러한 과정이 프리차징 과정이다.
N-채널 트랜지스터(5)의 게이트 전압으로서의 바이어스 전압이 증가하고, N-채널 트랜지스터(5)의 드레인 전류 역시 증가한다. 따라서, 신호 라인 FBi 상의 구동 전압 VFBi가 감소하기 시작한다. 구동 전압 VFBi가 감소하여 바이어스 전압 VDIG가 감소하고, N-채널 트랜지스터(5)의 드레인 전류 역시 감소하는 경우에는 전압 FBi가 증가한다. 이러한 일련의 동작들이 감지 회로(10)에서 반복되어 신호 라인 FBi상의 전압이 선정된 바이어스 전압 VDIG로 변환된다.
N-채널 트랜지스터(6)는 N-채널 트랜지스터(6)의 게이트가 전원 전압과 연결되기 때문에 선정된 양의 전류를 흘릴 수 있다. N-채널 트랜지스터(6)의 소스 전압으로서 구동 전압 VFBi가 증가하는 경우에는 N-채널 트랜지스터(4)의 게이트를 제어하기 위한 전압은, P-채널 트랜지스터(4)의 드레인 전압이 지배적인(dominant) 상태로부터 N-채널 트랜지스터(6)의 소스 전압이 지배적인 상태로 점진적으로 그리고 지속적으로 변화된다.
즉, N-채널 트랜지스터(5)의 부하 저항은 고저항 부하의 P-채널 트랜지스터(4)로부터 저저항 부하의 N-채널 트랜지스터(3)로 스위치된다. 따라서, 구동 회로(21)의 제어 이득이 감소하므로, 디지털 라인 DLi 상의 바이어스 전압에서의 변화가 적어져 안정화된다.
이렇게 하여, 센스 회로(10)의 전압은 구동 회로(21)에 의해 일정하게 유지된다. 또한, 디지트 라인 DLi상의 전압이 일정하게 유지되고 검출 전압 VDi가 데이터 검출 회로(201)에 의해 출력된다. 이때, 기준 바이어스 회로(210)에서는 기준 디지트 라인 DLR의 전압이 증가하고, 기준 전압 VREF가 데이터 검출 회로(201)에 출력된다. 따라서, 검출 전압 VDi와 기준 전압 VREF 간의 전압차가 데이터 검출 회로(201)에 의해 감지된다(감지 처리). 이러한 감지 처리에서는, 바이어스 회로(21) 내에 N-채널 트랜지스터(6)가 제공되기 때문에 정확한 감지 동작을 수행하는 것이 가능해져 안정적인 검출 전압 VDi가 얻어질 수 있다.
또한, 상기한 동작이 수행가능하도록 하기 위해, 바이어스 회로(21)에서는, 바이어스 회로(21)로부터 출력되는 바이어스 전압 VDIG가 접지 전위 GND에 가까운 경우에는 P-채널 트랜지스터(4)로부터의 전압이 지배적이 되도록 설정되고, 바이어스 회로(21)로부터 출력되는 바이어스 전압 VDIG가 안정적이고 선정된 전압에 가까운 경우에는 N-채널 트랜지스터(6)로부터의 전압이 지배적이 되도록 하는 방식으로, P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)의 특성이 설정된다.
감지 회로(10)의 바이어스 회로(21)에서는 감지 증폭기 연산 인에이블 신호 SAE(30)가 하이 레벨로 설정되는 경우, P-채널 트랜지스터(4)와 P-채널 트랜지스터(301)가 모두 오프로 되어 N-채널 트랜지스터(302)가 온된다. 따라서, 신호 라인 FBi상의 전압 VFBi가 대략 0V로 설정되고, 디지트 라인 상으로 출력되는 바이어스 전압 VDIG가 대략 0V로 감소한다.
다음에, 도 7에 도시된 반도체 기억 장치의 감지 증폭기 회로(100)에 제공되는 본 실시예에 따른 바이어스 회로의 특성과, 도 1 및 도 2에 나타낸 종래의 반도체 기억 장치의 감지 증폭 회로(100)에 제공되는 바이어스 회로(20)의 특성 을 도 10 내지 도 12를 참조하여 상세히 비교 설명한다.
도 10은 프리차리 처리 개시 후, 도 7에 도시된 바이어스 회로(21)와 도 1 및 도 2에 도시한 바이어스 회로(20)에서의 구동 전압 VFBi, 검출 전압 VDion, VDioff의 시간에 따른 변화를 나타낸다. 검출 전압 VDion 및 VDioff, 도 7에 도시한 바이어스 회로(21) 내의 신호 라인 LDi, FBi, DIGi 상의 전압값으로서의 구동 전압 VBFi가 각각 "A"로 도시된다. 도 1에 도시된 바이어스 회로(10)내의 구동 전압 VFBi, 검출 전압 VDion, VDioff는 각각 "P"로 표시된다. 또한, 도 2에 도시된 바이어스 회로(20) 내의 구동 전압 VFBi, 검출 전압 VDion 과 VDioff는 각각 "N"으로 도시되어 있다.
또한, 도 9는 데이터 검출 회로(201)의 변화와, 노이즈 VN이 의도적으로 상기한 회로들에 대략 370ns 인가되는 경우 전원 전압 Vcc의 변화를 나타낸다. 도 10 내지 도 12는 도 9에 비해 대략 200ns 내지 250ns, 230ns 내지 330ns, 그리고 350ns 내지 400ns로 각각 확장된다.
도 9에 도시한 바와 같이, 감지 증폭기 연산 인에이블 신호 SAE(30)가 도 7, 도 1, 도 2에 도시한 감지 증폭 회로(100)내에서 로우 레벨로 설정되는 경우, 프리차지 동작이 개시되어 바이어스 회로(20,21)의 전압을 접지 전위로부터 구동 회로(40,22) 내의 선정된 전압으로 증가시킨다. 시간이 경과함에 따라 검출 전압 VDion, VDioff, 및 구동 전압 VFBi는 정전압(constant voltage)으로 안정화되어 일정상태를 유지한다. 검출 전압 VDi는 전압이 안정화되고 감지 처리가 수행되는 경우 데이터 검출 회로(201)로 출력된다. 또한, 도 9에서, 노이즈 허용한계(noise tolerance)를 확인하기 위해, 잡음이 의도적으로 대략 365ns 가해진다. 또한, 도 9는 저장된 데이터가 "0" 및 "1"인 경우에 검출 전압 VDion, VDioff의 변화를 나타내고 있다.
200ns 부근에서 도 9에서의 한 부분이 확장되고 있는 도 10을 참조하여 상기한 바이어스 회로의 특성을 설명한다.
본 실시예에 따른 도 7의 바이어스 회로(21)의 "A"로 도시된 구동 전압 VFBi는 도 1의 바이어스 회로의 "P"로 도시된 구동 전압 VFBi를 따라 급속히 증가한다. 한편, 도 2의 바이어스 회로(20)의 "N"으로 도시된 구동 전압 VFBi가 증가하는 것이 가장 느리다. 한편, 본 실시예에 따른 도 7의 바이어스 회로(21)는 구동 회로(22)의 전원 전압쪽의 P-채널 트랜지스터(4)를 사용한다. 따라서, 바이어스 회로(21)의 전압은 P-채널 트랜지스터(4)의 특성으로 인해 접지 전위로부터 선정된 전압으로 급속히 증가할 수 있다.
"A"로 도시된 본 실시예에 따른 도 7의 바이어스 회로(21)의 구동 전압 VFBi는 "N"으로 도시된 도 2의 바이어스 회로(20)의 구동 전압 VFBi를 따라 선정된 전압으로 급속히 변환된다. 한편, "P"로 도시된 도 1의 바이어스 회로(20)의 구동 전압 VFBi는 가장 늦게 변환된다. 이에 반해, 본 실시예에 따른 도 7의 바이어스 회로(21)는 구동 회로(22)의 전원 전압쪽에 N-채널 트랜지스터(6)를 사용하고 있다. 따라서, 선정된 전압의 변환은 N-채널 트랜지스터(6)의 특성으로 인해 빠르다.
다음에, 검출 전압 VDion 과 VDioff를 설명한다. 신호 SAE(30)가 로우 레벨로 설정되는 경우, 트랜지스터(202)는 ON 상태이고, 트랜지스터(203)는 OFF 상태이기 때문에 검출 전압 VDi는 대략 1.5V이다. 그러나, 트랜지스터(203)는 도통 상태로 설정되기 때문에 검출 전압 VDi는 대략 0.7V로 급속히 감소한다.
디지털 라인 DLi의 전압이 선정된 전압으로 설정되기 때문에 전류는 메모리 셀(113ji)을 통해 대략 215ns의 시간에서 흐르기 시작한다. 저장 데이터 "1"을 갖는 메모리 셀(113ji)을 통해 온전류가 흐르기 때문에 검출 전압 VDion은 대략 0.9V로 변환된다. 저장 데이터 "0"을 갖는 메모리 셀(113ji)을 통해 오프 전류가 흐르기 때문에 검출 전압 VDioff는 대략 1.8V로 증가된다.
도 10의 검출 전압 VDioff로 나타낸 바와 같이 "A"로 도시된 본 실시예에 따른 도 7의 바이어스 회로(21)의 검출 전압 VDioff는 "P"로 도시된 도 1의 바이어스 회로(20)의 전압 VDioff를 따라 보다 빠르게 증가한다. 한편, "N"으로 도시한 바이어스 회로(20)의 전압 VDioff는 가장 느리게 증가한다. 또한, "P"로 도시된 도 1의 바이어스 회로(20)의 전압 VDioff가 급속히 증가하더라도, 바이어스 회로(20)의 전압 VDioff에 오버슈팅이 존재하기 때문에, 바이어스 회로(20)의 전압 VDioff가 선정된 전압으로 변환하기 까지는 긴 시간이 걸린다. 한편, 본 실시예에 따른 도 7의 바이어스 회로(21)는 구동 회로(22)의 전원 전압측에 N-채널 트랜지스터((6)와 P-채널 트랜지스터(4)를 사용하고 있다. 따라서, 선정된 전압으로의 전압의 증가와 변환이 보다 빠르다.
다음에 도 8의 230ns 내지 33o의 범위로 부분적으로 확대되고 있는 도 11을 참조하여 바이어스 회로의 특성을 설명한다.
도 11에서 "S"로 나타낸 직선은 정상 상태에서 안정화되는 구동 전압 VFBi를 나타낸다. 도 11을 참조하면, "A"로 도시된 본 실시예에 따른 바이어스 회로(21)의 구동 전압 VFBi는 "S"로 도시된 직선에 가장 가까운 상태로 시간에 따라 안정화되도록 하는 것이 가능하다. 한편, "N"으로 도시된 제2 종래예에서의 변환을 위해서는 긴 시간이 걸린다. 또한, "N"으로 도시한 제2 종래예와 유사한, "P"로 도시한 제1 종래예에서의 변환을 위해서도 긴 시간이 걸린다. 이것은 전압이 언더슈팅(understanding)을 겪고 난 후에 선정된 전압 "S"으로 변환되기 때문이다.
상기한 바와 같이, 전압이 선정된 전압으로 증가한 후에, 본 실시예에 따른 바이어스 회로(21)가 보다 빠른 전압으로 안정화되도록 할 수 있다.
다음에, 이러한 바이어스 회로의 특성을, 도 8에서 350ns 내지 400ns의 범위로 부분적으로 확대되고 있는 도 12를 참조하여 설명한다. 도 12는 검출 전압 VDion 및 VDioff와 구동 전압 VFBi가 각각 정전압으로 안정화되는 경우, 도 8의 대략 365ns 부근을 부분적으로 확대한 도면을 보여주고 있다. 도 12는 각각의 바이어스 회로에 노이즈가 의도적으로 가해진 후에 검출 전압 VDi의 변화를 나타내고 있다. 도 12에 도시한 바와 같이, "A"로 나타낸 본 실시예에 따른 도 7의 바이어스 회로(21)의 검출 전압 VDi는 "N"으로 나타낸 도 2의 바이어스 회로(20)의 검출 전압 VDi를 따라 빠르게 안정화된다. 한편, "P"로 나타낸 도 1의 바이어스 회로(20)의 검출 전압 VDi인, 노이즈 인가 이후의 정상 레베로의 회귀(returning)는 큰 범위로 지연되는 것을 이해해야 한다. 이것은 본 실시예에 따른 도 7의 바이어스 회로(21)는 구동 회로(2)의 전원 전압쪽의 N-채널 트랜지스터를 사용하기 때문에, 바이어스 회로(21)의 전압이 N-채널 트랜지스터의 특성으로 인해 보다 빠르게 선정된 전압으로 안정화되는 상기 결과로부터 볼 수 있다.
상술한 바와 같이, 본 실시예에 따른 바이어스 회로(21)는, 노이즈의 외란(disturbance of noise)이 존재하는 경우에도, 검출 전압 VDi의 약간의 변화에 따라 보다 빠른 선정된 전압으로 설정되어(settle) 안정화되는 것이 가능하다.
이상, 도 6에 도시한 바이어스(1) 회로 또는 도 7에 도시한 바이어스 회로(21)를 갖는 반도체 기억 장치의 감지 증폭기 회로(100)를 상술하였다. 그러나, 본 발명에 따른 바이어스 회로는 감지 증폭기 회로로 국한되는 것은 아니며, 본 발명에 따른 바이어스 회로는 출력될 전압이 급속히 증가하고, 안정된 정전압(stabilized constant voltage)이 정상 상태로 유지되며, 출력측을 통해 흐르는 전류가 검출되는 회로에 적용될 수도 있다.
다음에, 본 발명의 제6 실시예에 따른 바이어스 회로를 갖는 반도체 메모리를 도 13을 참조하여 설명한다. 도 13은 본 실시예에 따른 바이어스 회로(31)가 제공되는 감지 증폭기 회로(100)를 나타내고 있다.
바이어스 회로(31)는 도 13에 도시한 감지 증폭기 회로(100)에 제공되고, 도 6에 도시한 바이어스 회로(1)의 구조를 포함하고 있다. 그러나, 도 7에 도시한 바이어스 회로를 비교하면, 감지 증폭기 회로(100)는, P-채널 트랜지스터(301,311) 대신에 인버터(304,314)가 제공된다는 점에서 상이하다. 감지 증폭기 회로(100)는 도 7에 도시한 감지 증폭기 회로(100)와 실질적으로 동일한 구조를 갖고 있다.
감지 증폭기 연산 인에이블 신호 SAE(30)가 감지 회로(10)의 바이어스 회로(31)에서 로우 레벨로 설정되는 경우, P-채널 트랜지스터(4) 및 N-채널 트랜지스터(6)는 모두 ON 상태로 설정된다. 그 결과, 신호 라인 FBi 상의 전압이 증가한다. 이 경우에, P-채널 트랜지스터(4)가 먼저 급속히 개시되고(start) P-채널 트랜지스터(4)는 주로 N-채널 트랜지스터(3)의 게이트를 제어하므로 N-채널 트랜지스터(3)는 ON 상태로 설정된다. 신호 라인 FBi 상의 전압과 디지털 라인 DLi 상의 전압이 증가한다(프리차지 과정).
더욱이, 신호 라인 FBi 상의 구동 전압 VFBi는 N-채널 트랜지스터(5)의 게이트의 전압이 증가하여 전류가 N-채널 트랜지스터(5)를 통해 흐르기 때문에 감소하기 시작한다. 신호 라인 FBi 상의 구동 전압 VFBi가 감소하는 경우, 전압 VDIG 역시 감소하여 트랜지스터(5)의 드레인 전류가 감소한다. 따라서, 구동 전압 VFBi가 증가하므로 디지트 라인 DLi 상의 전압 VDIG가 증가한다. 이러한 일련의 동작(operations)이 바이어스 회로(31) 내에서 반복되므로 신호 라인 FBi 상의 전압이 선정된 전압 VDIG에 도달한다.
신호 SAE(30)가 로우 레벨인 경우, N-채널 트랜지스터(6)의 게이트가 신호 SAE(30)의 반전 신호에 접속되기 때문에, 하이 레벨이 공급된다. N-채널 트랜지스터(6)의 소스 전압이 감소하는 경우, N-채널 트랜지스터(3)의 게이트에 공급되는 전압이 변화하므로 N-채널 트랜지스터(6)가 P-채널 트랜지스터(4)에 비해 우세해진다.
N-채널 트랜지스터(3)의 전압은 구동 회로(21)에 의해 일정해진다. 그 결과, 디지트 라인 DLi의 전압은 일정하게 유지되고, 검출 전압 VDi는 데이터 검출 회로(201)에 의해 출력된다. 이때, 기준 바이어스 회로에서는, 기준 디지트 라인 DLR 상의 전압이 증가하고, 기준 전압 VREF가 데이터 검출 회로(201)에 출력된다. 따라서, 검출 전압 VDi와 기준 전압 VREF 간의 전압차가 데이터 검출 회로(201)에 의해 감지된다(감지처리). 감지 처리에 있어서, N-채널 트랜지스터(6)에 의해 안정화되는 검출 전압 VDi가 얻어지기 때문에 정확한 감지 처리가 수행될 수 있다.
이상의 설명에서는 한 예로서 플로팅 게이트형 MOSFET을 설명하였다. 그러나, 본 발명은 메모리 셀에 흐르는 전류를 검출하기 위해 선정된 전압이 인가되어 메모리 셀 내의 저장 데이터가 판독될 수 있는 마스트 ROM과 EPROM 등의 반도체 기억 장치에 적용될 수 있다.

Claims (22)

  1. 바이어스 회로에 있어서,
    구동 전압을 출력하는 증가 회로;
    상기 증가 회로에 병렬로 접속되어 있고 구동 전압을 출력하는 공급 회로;
    상기 증가 회로로 부터의 상기 구동 전압 또는 상기 공급 회로로 부터의 상기 구동 전압에 응답해서 바이어스 출력을 바이어스 회로에 출력하는 바이어스 출력 회로; 및
    상기 바이어스 출력 회로로 부터의 바이어스 출력에 기초하여 상기 증가 회로 및 상기 공급 회로를 제어하는 제어 회로를 구비하는 바이어스 회로.
  2. 제1항에 있어서, 상기 증가 회로는 전원 전위에 동작적으로 접속되는 소스, 접지 전위에 동작적으로 접속되는 게이트 및 상기 바이어스 출력 회로에 동작적으로 접속되는 드레인을 갖고 있는 P-채널 트랜지스터를 구비하며,
    상기 공급 회로는 상기 전원 전위에 동작적으로 접속되는 드레인, 상기 전원 전위에 동작적으로 접속되는 게이트, 및 상기 바이어스 출력 회로에 동작적으로 접속되는 소스를 갖고 있는 N-채널 트랜지스터를 구비하며,
    상기 P-채널 트랜지스터 및 상기 N-채널 트랜지스터는 병렬로 접속되어 있는 바이어스 회로.
  3. 제2항에 있어서, 상기 제어 회로는 상기 증가 회로 및 상기 공급 회로에 접속되어 있는 드레인, 상기 바이어스 출력 회로로 부터의 바이어스 출력에 동작적으로 접속되는 게이트 및 접지 전위에 동작적으로 접속되는 소스를 갖고 있는 N-채널 제어 트랜지스터를 구비하는 바이어스 회로.
  4. 제3항에 있어서, 상기 제어 회로는 기준 전압과 상기 바이어스 출력을 비교하여, 상기 바이어스 출력이 상기 기준 전압 보다 낮을 때는 상기 N-채널 트랜지스터의 상기 게이트를 상기 전원 전위에 접속함이 없이 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위에 접속하고, 상기 바이어스 출력이 상기 기준 전압 보다 클때는 상기 N-채널 트랜지스터의 상기 게이트를 상기 전원 전위에 접속하고 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위로 부터 분리하는 비교기를 더 구비하는 바이어스 회로.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 제어 신호에 응답해서 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위에 접속하고, 소정의 시간 이후에, 상기 P-채널 트랜지스터의 상기 게이트를 상기 접지 전위로 부터 분리하며 상기 N-채널 트랜지스터의 상기 게이트를 상기 전원 전위에 접속하는 타이머를 더 구비하는 바이어스 회로.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 바이어스 출력이 기준 전압에 도달하기 전 제1 기간동안 상기 P-채널 트랜지스터는 턴온되고 상기 N-채널 트랜지스터는 턴오프되며, 상기 제1 기간에 뒤이은 제2 기간동안, 상기 P-채널 트랜지스터는 턴오프 되고, N-채널 트랜지스터는 턴온되는 바이어스 회로.
  7. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 바이어스 출력이 기준 전압에 도달하기 전의 제1 기간동안의 상기 구동 전압에 있어서 상기 P-채널 트랜지스터가 상기 N-채널 트랜지스터 보다 우세(major)이며, 상기 제1 기간에 뒤이은 제2 기간 동안의 상기 구동 전압에 있어서는 상기 P-채널 트랜지스터가 상기 N-채널 트랜지스터 보다 열세(minor)인 바이어스 회로.
  8. 제7항에 있어서, 상기 P-채널 트랜지스터 및 상기 N-채널 트랜지스터는 크기(size)가 서로 다른 바이어스 회로.
  9. 제8항에 있어서, 상기 N-채널 트랜지스터에 대한 상기 P-채널 트랜지스터의 전류비는 1:3 내지 1:5의 범위 내에 있는 바이어스 회로.
  10. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속되어 있으며,
    상기 공급 회로는 상기 전원 전위에 접속된 소스, 상기 제어 신호에 동작적으로 접속되는 게이트 및 상기 N-채널 트랜지스터의 드레인에 동작적으로 접속되는 드레인을 갖고 있는 제2 P-채널 트랜지스터를 더 구비하는 바이어스 회로.
  11. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속되고,
    상기 공급 회로는 상기 제어 신호를 인버팅하여 상기 N-채널 트랜지스터의 상기 게이트에 접속시키는 인버터를 더 구비하는 바이어스 회로.
  12. 제1항에 있어서, 상기 제어 회로는 상기 바이어스 출력과 선정된 전압간의 차가 제1 전압 보다 클때는 제1 이득을 피드백하고, 상기 바이어스 출력과 선정된 전압간의 차가 상기 제1 전압 보다 작을 때는 상기 제1 이득 보다 작은 제2 이득을 피드백하는 바이어스 회로.
  13. 반도체 기억 장치에 있어서,
    제어 회로를 경유해서 워드 라인 및 디지트 라인과 접속된 메모리 셀;
    상기 워드 라인이 활성화될 때 구동 전압에 응답하여 상기 디지트 라인의 바이어스 전압을 상기 제어 회로를 경유해서 상기 메모리 셀에 공급하는 N-채널 바이어스 트랜지스터; 및
    서로 병렬로 접속된 P-채널트랜지스터와 N-채널 트랜지스터를 구비하며, 상기 P-채널 트랜지스터 및 상기 N-채널 트랜지스터로 상기 구동 전압을 상기 바이어스 트랜지스터에 공급하는 구동 회로를 포함하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 P-채널 트랜지스터는 전원 전위에 동작적으로 접속되는 소스, 접지 전위에 동작적으로 접속되는 게이트 및 상기 바이어스 출력 회로에 동작적으로 접속되는 드레인을 갖고 있으며,
    상기 N-채널 트랜지스터는 상기 전원 전위에 동작적으로 접속되는 드레인, 상기 전원 전위에 동작적으로 접속되는 게이트 및 상기 바이어스 출력 회로에 동작적으로 접속되는 소스를 갖고 있는 반도체 기억 장치.
  15. 제14항에 있어서, 상기 구동 회로는 상기 P-채널 트랜지스터의 상기 드레인 및 상기 N-채널 트랜지스터의 상기 소스에 접속되어 있는 드레인, 상기 바이어스 트랜지스터로 부터의 상기 바이어스 전압에 동작적으로 접속되는 게이트, 및 접지 전위에 동작적으로 접속되는 소스를 갖고 있는 N-채널 제어 트랜지스터를 더 구비하는 반도체 기억 장치.
  16. 제14항에 있어서, 상기 P-채널 트랜지스터는 상기 바이어스 전압이 선정된 전압 보다 충분히 낮을 때 턴온되고, 상기 N-채널 트랜지스터는 상기 바이어스 전압이 선정된 전압과 실질적으로 동일할때 턴온되는 반도체 기억 장치.
  17. 제14항에 있어서, 상기 구동 회로의 동작 기간은 제1 기간 및 상기 제1 기간에 뒤 이은 제2 기간을 포함하며,
    상기 P-채널 트랜지스터는 상기 제1 기간 동안의 상기 구동 전압에서 상기 N-채널 트랜지스터 보다 우세이며, 상기 P-채널 트랜지스터는 상기 제2 기간 동안의 상기 구동 전압에 있어서 상기 N-채널 트랜지스터 보다 열세이며, 상기 P-채널 트랜지스터로 부터 상기 N-채널 트랜지스터로의 변화는 점차적으로 실행되는 반도체 기억 장치.
  18. 제17항에 있어서, 상기 P-채널 트랜지스터 및 상기 N-채널 트랜지스터는 서로 크기(size)가 다른 반도체 기억 장치.
  19. 제18항에 있어서, 상기 N-채널 트랜지스터에 대한 상기 P-채널 트랜지스터의 전류비는 1:3 내지 1:5의 범위 내에 있는 반도체 기억 장치.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속되며,
    상기 공급 회로는 상기 전원 전위에 접속되는 소스, 상기 제어 신호에 동작적으로 접속되는 게이트 및 상기 N-채널 트랜지스터의 상기 드레인에 동작적으로 접속되는 드레인을 갖고 있는 제2 P-채널 트랜지스터를 더 포함하는 반도체 기억 장치.
  21. 제14항 내지 제19항 중 어느 한 항에 있어서, 상기 P-채널 트랜지스터의 상기 게이트는 액티브 로우인 제어 신호에 접속되고,
    상기 공급 회로는 상기 제어 신호를 인버팅하여 상기 N-채널 트랜지스터의 상기 게이트에 접속시키는 인버터를 더 구비하는 반도체 기억 장치.
  22. 제13항에 있어서, 상기 구동 회로는 상기 바이어스 출력과 선정된 전압간의 차가 제1 전압 보다 클때 제1 이득을 상기 P-채널 트랜지스터에 피드백하고, 상기 바이어스 출력과 선정된 전압간의 차가 상기 제1 전압 보다 작을 때는 상기 제1 이득 보다 작은 제2 이득을 상기 N-채널 트랜지스터에 피드백하는 반도체 기억 장치.
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