JP2799535B2

JP2799535B2 - 基準電流発生回路

Info

Publication number: JP2799535B2
Application number: JP4278575A
Authority: JP
Inventors: 毅梶本; 崇行宮元
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-16
Filing date: 1992-10-16
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: KR940010061A; KR960003372B1; US5391979A; JPH06132739A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置および半導
体回路において基準電流を発生するための回路構成に関
し、特に、基準電圧を発生するために利用される基準電
流を発生するための回路構成に関する。より特定的に
は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）などの半導体記憶装置における電源電圧を降圧す
る内部降圧回路に利用される基準電流発生回路に関す
る。

【０００２】

【従来の技術】半導体回路および半導体記憶装置におい
ては、様々な部分において一定の基準電流を発生する回
路が利用される。このような基準電流発生回路は、基準
電流に基づいて一定の基準電圧を発生するために用いら
れたり、差動増幅回路において入力信号の差動増幅のた
めの電流供給源として利用されたり、また、高抵抗のト
ランジスタ負荷（いわゆる能動負荷）として利用され
る。

【０００３】このような基準電流発生回路を利用する回
路部分の一つとしてＤＲＡＭの内部降圧回路がある。内
部降圧回路は、外部から印加される電源電圧を降圧して
内部電源電圧を生成する。このような内部降圧回路は以
下のような理由により用いられる。

【０００４】ＤＲＡＭの記憶容量はますます増大してき
ている。このようなＤＲＡＭの大記憶容量化は、素子の
微細化技術による高密度および高集積化により実現され
る。このような微細化技術により、構成要素であるＭＯ
Ｓ（絶縁ゲート型電界効果）トランジスタのサイズは小
さくなる。また、信号配線間および素子間を分離するた
めの層間絶縁膜の膜厚も薄くなる。

【０００５】一方において、システム電源電圧を決定す
るマイクロプロセサなどの論理ＬＳＩ（大規模集積回
路）の微細化はＤＲＡＭほどではなく、比較的高い電圧
が電源電圧として利用される。

【０００６】したがって、外部電源電圧をそのままＤＲ
ＡＭなどの半導体記憶装置の構成要素へ印加した場合、
ＭＯＳトランジスタの絶縁耐圧および層間絶縁膜の絶縁
耐圧等の信頼性を確保するのが困難となる。このため、
内部降圧回路を用いて外部電源電圧を降圧して内部電源
電圧を生成する。これにより、微細化されたＤＲＡＭな
どの半導体記憶装置の構成要素の信頼性を確保する。

【０００７】図１０は、従来のＤＲＡＭの全体の構成を
示す図である。図１０において、ＤＲＡＭ１００は、電
源電圧ノード１０９を介して外部電源線１１２上へ与え
られる外部電源電圧Ｖｃｃを降圧して内部電源電圧Ｖｄ
ｄを内部電源線１１４上へ伝達する内部降圧回路１０２
と、内部電源線１１４上の内部電源電圧Ｖｄｄを動作電
源電圧として動作する内部回路１０４と、外部電源線１
１２上に与えられた外部電源電圧Ｖｃｃを動作電源電圧
として動作する外部電源使用回路１０６とを含む。

【０００８】内部降圧回路１０２、内部回路１０４およ
び外部電源使用回路１０６へはまた、他方電源電圧（以
下、単に接地電圧と称す）Ｖｓｓが他方電源電圧ノード
（以下、接地ノードと称す）１１０および他方電源線
（以下、単に接地線と称す）１１６を介して与えられ
る。内部回路１０４は、少なくともメモリセルのアレイ
を含む。メモリセルは最も微細化されており、この部分
へ高い電圧を印加することは信頼性の観点からできない
ためである。

【０００９】外部電源使用回路１０６は、装置外部とデ
ータの入出力を行なうデータ入出力回路を含む。高速で
データの入出力を行なうためおよび外部装置とのインタ
ーフェースをとるためである。アドレスデコーダ、制御
回路などの周辺回路は外部電源使用回路１０６に含まれ
てもよく、また内部回路１０４に含まれてもよい。外部
電源電圧Ｖｃｃが印加されるＭＯＳトランジスタはサイ
ズを比較的大きくする必要があり、一方、比較的高い電
圧で駆動されるＭＯＳトランジスタは高速動作が可能で
ある。両者を考慮して周辺回路を内部電源電圧でＶｄｄ
で駆動するか外部電源電圧Ｖｃｃで駆動するかが決定さ
れる。

【００１０】内部降圧回路１０２は、内部回路１０４の
動作の安定性を保証するために、安定に内部電源電圧Ｖ
ｄｄを発生することが要求される。このような内部降圧
回路の構成としては、種々の構成が提案されている。

【００１１】図１１は従来の内部降圧回路の構成の一例
を示す図である。図１１において、内部降圧回路１０２
は、所定の基準電圧ＶＲＥＦを発生する基準電圧発生回
路１２４と、基準電圧発生回路１２４からの基準電圧Ｖ
ＲＥＦを負入力に受け、内部電源線１１４上の内部電源
電圧Ｖｄｄを正入力に受ける差動増幅器１２２と、差動
増幅器１２２の出力に応答して、外部電源線１１２から
内部電源線１１４上へ電流を供給するｐチャネルＭＯＳ
トランジスタ１２０を含む。

【００１２】基準電圧発生回路１２４は、外部電源線１
１２に結合されて一定の基準電流を発生する基準電流発
生回路１３０と、基準電流発生回路１３０からの基準電
流を動作電流として所定の基準電圧ＶＲＥＦを発生する
定電圧ダイオード１３２を含む。定電圧ダイオード１３
２は、基準電流発生回路１３０からの基準電流をツェナ
電流として動作し、そのツェナ電圧に従って基準電圧Ｖ
ＲＥＦを発生する。次に図１１に示す内部降圧回路１０
２の動作について説明する。

【００１３】差動増幅器１２２は基準電圧ＶＲＥＦと内
部電源電圧Ｖｄｄとを差動的に増幅する。内部電源電圧
Ｖｄｄが基準電圧ＶＲＥＦよりも高い場合、差動増幅器
１２２の出力は所定のレベルよりも高くなる。これによ
り、ｐチャネルＭＯＳトランジスタ１２０のコンダクタ
ンスが小さくなり（またはゲート−ソース間電位差が小
さくなり）、ｐチャネルＭＯＳトランジスタ１２０を介
して外部電源線１１２から内部電源線１１４へ伝達され
る電流量が少なくなる。これにより、内部電源電圧Ｖｄ
ｄの上昇が防止される。

【００１４】基準電圧ＶＲＥＦよりも内部電源電圧Ｖｄ
ｄが低くなると、差動増幅器１２２の出力は所定のレベ
ルよりも小さくなり、ｐチャネルＭＯＳトランジスタ１
２０のコンダクタンスが大きくなる。これにより、外部
電源線１１２から内部電源線１１４へ供給される電流量
が増大し、内部電源電圧Ｖｄｄが上昇する。

【００１５】すなわちこの内部降圧回路１０２は、基準
電圧ＶＲＥＦとほぼ同じレベルの内部電源電圧Ｖｄｄを
発生する機能を備える。内部電源電圧Ｖｄｄは内部回路
の安定な動作のために、十分安定に保つことが要求され
る。このため、基準電流発生回路１３０は、安定に一定
の基準電流を発生することが要求される。

【００１６】図１２は、従来の基準電流発生回路の構成
を示す図である。この図１２に示す基準電流発生回路
は、たとえばＰＲグレイ他著、永田穣他訳の「超ＬＳＩ
のためのアナログ集積回路設計技術（下）」（培風館発
行）、第３０５頁ないし第３０７頁に記載されている。

【００１７】図１２において、基準電流発生回路１３０
は、外部電源線１１２に結合されるソースとノードＡに
接続されるゲートとノードＢに接続されるドレインとを
有するｐチャネルＭＯＳトランジスタ１５４と、外部電
源線１１２に接続されるソースとノードＡに接続される
ドレインとノードＡに接続されるゲートとを備えるｐチ
ャネルＭＯＳトランジスタ１５５と、ノードＢに接続さ
れるドレインとノードＣに接続されるゲートと接地線１
１６に接続されるソースとを備えるｎチャネルＭＯＳト
ランジスタ１５１と、ノードＣと接地線１１６との間に
接続される抵抗１５２と、ノードＡに接続されるドレイ
ンとノードＢに接続されるゲートとノードＣに接続され
るソースとを備えるｎチャネルＭＯＳトランジスタ１５
３と、外部電源線１１２に接続されるソースとノードＡ
に接続されるゲートと出力ノード１５７に接続されるド
レインとを有するｐチャネルＭＯＳトランジスタ１５６
を含む。

【００１８】ｐチャネルＭＯＳトランジスタ１５４およ
び１５５はカレントミラー回路を構成し、またトランジ
スタ１５５とトランジスタ１５６とはカレントミラー回
路を構成する。トランジスタ１５４および１５５はほぼ
同一のサイズに作製され、カレントミラー効果により同
一の電流量Ｉ０を供給する。

【００１９】トランジスタ１５１のゲート幅Ｗとゲート
長Ｌとの比、Ｗ／Ｌは大きい値に設定され、また抵抗１
５２の抵抗値Ｒ０も大きな値に設定される。次に動作に
ついて説明する。

【００２０】トランジスタ１５４および１５５はカレン
トミラー回路を構成しており、ノードＡおよびノードＢ
には同じ電流Ｉ０が流れる。ノードＢを流れるＩ０はト
ランジスタ１５１を介して流れ、ノードＡを流れる電流
はトランジスタ１５３を介して抵抗１５２へ流れる。ト
ランジスタ１５３は、抵抗１５２を流れる電流Ｉ０を一
定に保つ機能を備える。すなわち、ノードＣすなわち抵
抗１５２を流れる電流Ｉ０が大きくなると、ノードＣの
電位が上昇し、トランジスタ１５１のコンダクタンスが
大きくなり、ノードＢの電位が低下する。これにより、
トランジスタ１５３のコンダクタンスが小さくなり、ノ
ードＣを流れる電流が小さくされる。逆に、ノードＣを
流れる電流が小さくなると、ノードＣの電圧が低下し、
トランジスタ１５１のコンダクタンスが小さくなり、ノ
ードＢの電位が上昇する。これにより、トランジスタ１
５３のコンダクタンスが大きくなり、ノードＣへ大きな
電流を供給する。

【００２１】したがって、トランジスタ１５１を流れる
電流と抵抗１５２を流れる電流とは等しくなる。

【００２２】抵抗１５２の抵抗値Ｒ０は大きく設定され
ている。これにより、電流Ｉ０の値は小さくなる。すな
わち、トランジスタ１５１を流れる電流も小さな値の微
小電流に設定される。トランジスタ１５１のゲート幅と
ゲート長の比Ｗ／Ｌの値は大きく設定されている。この
場合、次式、ｇｍ＝μｎ・（Ｗ／Ｌ）Ｃｏｘ・Ｖｄｓの関係式で与えられるトランスコンダクタンスの値が比
較的大きくなる。ここでμｎは電子の移動度、Ｃｏｘは
ゲート容量、Ｖｄｓはドレイン−ソース間電圧を示す。

【００２３】この場合、トランジスタ１５１は飽和領域
で動作し（Ｖｄ≧Ｖｇｓ−Ｖｔｈｎ）、トランジスタ１
５１を流れる電流は、Ｉ＝（Ｋ／２）（Ｖｇｓ−Ｖｔｈｎ）² で与えられる。ここでＶｇｓはゲート−ソース間電圧、
Ｖｔｈｎはしきい値電圧、Ｋは、ｇｍ／Ｖｄｓで与えら
れる定数である。

【００２４】したがって、電流Ｉ０が十分小さな値に設
定されているため、トランジスタ１５１のゲート−ソー
ス間電圧Ｖｇｓが、上述の電流を示す式からほぼしきい
値電圧Ｖｔｈ（＝Ｖｔｈｎ）で与えられ、抵抗１５２に
与えられる電圧がＭＯＳトランジスタ１５１のしきい値
電圧Ｖｔｈｎに等しくなる。したがって、抵抗１５２を
流れる電流Ｉ０は、Ｖｇｓ＝Ｉ０・Ｒ０〜ＶｔｈｎよりＩ０＝Ｖｔｈｎ／Ｒ０となる。抵抗値Ｒ０よりしきい値電圧Ｖｔｈｎはそれぞ
れ定数であるため、一定の基準電流Ｉｏが発生される。

【００２５】一方、トランジスタ１５５および１５６は
カレントミラー回路を構成している。トランジスタ１５
６のゲート幅とゲート長の比に従って所定の基準電流Ｉ
１がトランジスタ１５６から与えられる。すなわち、Ｉ１＝Ｉ０・（Ｗ１／Ｌ１）／（Ｗ０／Ｌ０）の関係式で表わされる一定の基準電流が与えられる。こ
こで、Ｗ１／Ｌ１はトランジスタ１５６のゲート幅とゲ
ート長の比を示し、Ｗ０／Ｌ０はトランジスタ１５５の
ゲート幅とゲート長の比を示す。

【００２６】したがって、一定の基準電流Ｉ１を供給す
ることにより、この一定の基準電流Ｉ１に従って図１１
に示す定電圧ダイオード１３２へ一定のツェナ電流を動
作電流として供給することができ、所定の基準電圧ＶＲ
ＥＦが得られる。

【００２７】

【発明が解決しようとする課題】図１２に示す基準電流
発生回路１３０の構成において、電源電圧Ｖｃｃの変動
などの原因により、ノードＡの電位が上昇し、トランジ
スタ１５４がオフ状態となる現象が観測された。これ
は、トランジスタ１５４のゲート−ソース間電圧がトラ
ンジスタ１５４のしきい値電圧よりも高くなるためであ
る（トランジスタ１５４のしきい値電圧は負の電圧であ
る）。これは、たとえば電源電圧Ｖｃｃがパルス状に変
動し、ノードＡの電位が上昇した場合に生じる。すなわ
ちこのノードＡの電位ＶＡが上昇し、Ｖｃｃ−ＶＡ＜｜Ｖｔｈｐ｜となる関係が満たされ、トランジスタ１５４がオフ状態
となる。このトランジスタ１５４がオフ状態となる現象
は、ノードＢの電位の下降（トランジスタ１５１による
放電）、トランジスタ１５３のオフ状態、ノードＣの電
位の下降（抵抗１５２による放電）、トランジスタ１５
１のオフ状態となる一連の動作のトリガとなる。この結
果、ノードＡの電位が“Ｈ”（ダイオード接続されたト
ランジスタ１５５による充電）ならびにノードＢおよび
Ｃの電位が“Ｌ”となる。最終的に、トランジスタ１５
１〜１５６すべてがオフ状態となる状態に落ち着き（抵
抗１５２の抵抗値Ｒ０が大きくノードＡが緩やかに電荷
を引抜くため、ノードＡの電位が低下する前にトランジ
スタ１５５がオフ状態となるため）、基準電流発生回路
として動作しなくなるという問題がある。

【００２８】また、半導体記憶装置などの半導体装置は
動作温度に対しある範囲（たとえば０〜７０℃）が認め
られている。この場合、各素子の動作特性は温度に従っ
て変化する。

【００２９】図１３は、たとえばポリシリコンで形成さ
れる抵抗（１５２）の温度依存性とＭＯＳトランジスタ
のしきい値電圧の温度依存性を示す図である。図１３に
おいて、横軸は温度Ｔを示し、縦軸に抵抗値Ｒおよびし
きい値電圧ＶＴＨを示す。直線Ｒｏは、たとえばポリシ
リコンである抵抗の抵抗値の変化を示し、直線Ｖｔｈ
は、ｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈｎの変化を示す。図１３に示すように、抵抗（１５
２）の抵抗値Ｒｏは、正の温度係数を有しており、温度
上昇とともにその抵抗値が増大する。一方、ＭＯＳトラ
ンジスタのしきい値電圧Ｖｔｈｎは負の温度係数を有
し、温度上昇とともに低下する。

【００３０】この場合、図１２に示す基準電流発生回路
において、抵抗１５２を流れる電流Ｉ０はＶｔｈｎ／Ｒ
０で与えられる。したがって、温度上昇とともに基準電
流発生回路が発生する電流Ｉ０およびＩ１は、図１４に
示すように温度上昇とともに低下する。ここで、図１４
は横軸に温度Ｔを示し、縦軸に基準電流発生回路が供給
する電流量Ｉを示す。ここで、図１３および図１４に示
す直線は、温度依存性を誇張して示している。

【００３１】したがって、基準電流発生回路が発生する
基準電流Ｉ０およびＩ１が温度上昇とともに低下するた
め、図１１に示す基準電圧発生回路において正確な基準
電圧を発生することができなくなり、内部降圧回路から
発生される内部電源電圧Ｖｄｄの値も温度とともに変動
することになり、内部回路が安定に動作しなくなるとい
う問題が生じる。

【００３２】図１５は、定電圧ダイオードの温度依存性
を示す。図１５において、横軸はツェナ電圧を示し、縦
軸にツェナ電圧の温度係数を示す。各曲線は、各ツェナ
電流（動作電流）におけるツェナ電圧Ｖｚの温度依存性
を示す。定電圧ダイオードは、逆バイアス条件下である
一定量の電流が供給された場合、その端子間電圧が一定
になるという特性を有する。定電圧ダイオードは、約６
ボルトを境として、温度係数の符号が異なる。すなわ
ち、ツェナ電圧Ｖｚが６Ｖ以上の場合には、正の温度係
数を有し、ツェナ電圧が６Ｖよりも小さい場合には負の
温度係数を備える。これは、低いツェナ電圧においては
ツェナ降伏機構が支配的であり、ツェナ電圧の高いもの
は電子なだれ機構が支配的になることによる。

【００３３】半導体記憶装置の内部降圧回路において
は、通常３．３Ｖの内部電源電圧が発生される。ツェナ
電圧Ｖｚとしては、この値よりも低いものか同程度のも
のが必要とされる。この場合定電圧ダイオードの与える
ツェナ電圧は負の温度係数を有する。すなわち温度上昇
に伴ってツェナ電圧は減少する。順方向バイアスされた
ダイオードを付加することにより温度補償することはで
きる。しかし、基準電流発生回路からの基準電流が動作
電流として定電圧ダイオード１３２へ供給されるが、温
度上昇に伴って基準電流Ｉ１が減少した場合、この動作
電流の変化に伴ってツェナ電圧Ｖｚの温度係数も異な
る。したがって、たとえ温度補償された定電圧ダイオー
ドであっても、その動作電流が変化するため十分に温度
補償することができず、図１６に示すように、基準電圧
発生回路から発生される基準電圧ＶＲＥＦが温度上昇と
ともに変化する（図１６については低下する場合を示
す）状態が生じ、安定に一定レベルの内部電源電圧を発
生することができなくなるという問題が生じる。

【００３４】ここで、図１６においては横軸に温度Ｔを
示し、縦軸に内部基準電圧発生回路から発生される基準
電圧ＶＲＥＦを示す。

【００３５】それゆえ、この発明の目的は電源電圧の変
動が発生した場合においても安定に基準電流を供給する
ことのできる基準電流発生回路を提供することである。

【００３６】この発明の他の目的は、広い温度範囲にわ
たって安定に基準電流を供給することのできる基準電流
発生回路を提供することである。

【００３７】この発明のさらに他の目的は、動作環境が
変動しても安定に基準電圧を発生することができる、基
準電圧発生用に利用される基準電流発生回路を提供する
ことである。

【００３８】

【課題を解決するための手段】この発明に係る基準電流
発生回路は、抵抗素子両端に印加される電圧を自身のし
きい値電圧に保持するためのトランジスタへの電流供給
源として、常時オン状態とされた高抵抗素子を用いる。

【００３９】すなわち、この発明に係る基準電流発生回
路は、第１の電源に結合される一方端と他方端とを有
し、第１の電流量を供給するようにされた第１の抵抗性
素子と、この第１の抵抗性素子の他方端に接続される一
方導通端子と、第２の電源に結合される他方導通端子
と、制御端子とを有し、第１の電流量よりも大きな第２
の電流量を供給するようにされた第１の絶縁ゲート型電
界効果トランジスタと、この第１の絶縁ゲート型電界効
果トランジスタの制御端子に接続される一方端と、第２
の電源に結合される他方端とを有する第２の抵抗性素子
と、第１の絶縁ゲート型電界効果トランジスタの一方導
通端子に接続される制御電極と、第２の抵抗性素子の一
方端に接続される一方導通端子と、出力ノードに接続さ
れる他方導通端子とを有する第２の絶縁ゲート型電界効
果トランジスタとを含む。

【００４０】

【作用】第１の抵抗性素子は電源変動等においても常時
第１の電界効果トランジスタに微小電流を供給し続ける
ことができ、これにより第１の電界効果トランジスタの
制御電極と他方導通端子との間の電圧は一定値に保持さ
れ、第２の抵抗性素子に印加される電圧が一定値に保持
される。それにより電源変動等においても安定に基準電
流を発生させることができる。

【００４１】

【実施例】図１はこの発明の一実施例である基準電流発
生回路の構成を示す図である。図１において、基準電流
発生回路は、そのソースが外部電源線１１２に接続さ
れ、そのドレインがノードＥに接続され、そのゲートが
接地線１１６に接続されるｐチャネルＭＯＳトランジス
タ１４と、そのドレインがノードＥに接続され、そのゲ
ートがノードＦに接続され、そのソースが接地線１１６
に接続されるＮチャネルＭＯＳトランジスタ１１と、ノ
ードＦと接地線１１６との間に接続される抵抗１２と、
そのドレインが出力ノード１に接続され、そのゲートが
ノードＥに接続され、そのソースがノードＦに接続され
るｎチャネルＭＯＳトランジスタ１３を含む。

【００４２】ｐチャネルＭＯＳトランジスタ１４は、そ
のゲート幅Ｗとゲート長Ｌとの比，Ｗ／Ｌが十分小さな
値（たとえば数百分の１）に設定され、ｎチャネルＭＯ
Ｓトランジスタ１１はそのゲート幅とゲート長の比Ｗ／
Ｌが十分大きな値（約数百程度）に設定される。ｐチャ
ネルＭＯＳトランジスタ１４は、そのゲートが接地線１
１６に接続されており、常時オン状態であり、そのコン
ダクタンスは小さく、微小電流（約数μＡ程度）を供給
する。次に動作について説明する。

【００４３】トランジスタ１４は、そのゲートが接地電
位Ｖｓｓの電位レベルであるため、電源電圧Ｖｃｃより
も十分低い値であり、常時オン状態である。これによ
り、トランジスタ１１へは、トランジスタ１４を介して
常時微小電流が供給される。トランジスタ１１は飽和領
域で動作し、そのゲート幅とゲート長の比Ｗ／Ｌが十分
大きな値に設定されており十分大きなコンダクタンスを
備えている。そのため、飽和動作時におけるドレイン電
流の関係式、Ｉ＝（Ｗ／Ｌ）・μｎ・Ｃｏｘ（Ｖｇｓ−Ｖｔｈｎ）²／２、からトランジスタ１１のゲート−ソース間電圧はほぼし
きい値電圧ＶＴＨ（＝Ｖｔｈｎ）に等しくなる。すなわ
ちノードＦの電位レベルはトランジスタ１１のしきい値
電圧ＶＴＨと等しくなる。したがって、抵抗１２には一
定の電流、Ｉ０＝Ｖｔｈ／Ｒ０、が流れる。ここでＲ０は抵抗１２の抵抗値である。

【００４４】トランジスタ１３は飽和領域で動作する。
トランジスタ１４のＷ／Ｌが十分小さく、トランジスタ
１１のＷ／Ｌが十分大きいため、ノードＥの電圧は十分
低い（係数Ｗ／ＬはＭＯＳトランジスタのコンダクタン
スに関係付けられることに注目）。したがってトランジ
スタ１３は、Ｖｄ≧Ｖｇ−Ｖｔｈｎ、という飽和領域で動作する条件を満足している。したが
って、トランジスタ１３は出力ノード１の電圧（ドレイ
ン電圧）にかかわらず一定の電流Ｉ０を供給する。この
トランジスタ１３はまた別の観点から、フィードバック
機能により一定電流を供給すると考えることもできる。
すなわち、出力ノード１の電流Ｉ０が大きくなった場
合、ノードＦの電位が上昇する。それによりトランジス
タ１１のコンダクタンスが大きくなり、ノードＥの電位
が低下し、トランジスタ１３のコンダクタンスが小さく
なり、ノードＦへ供給される電流量を低減する。逆に、
電流Ｉ０が小さくなると、ノードＦの電位が低下し、ト
ランジスタ１１のコンダクタンスが小さくなり、ノード
Ｅの電位が上昇する。これによりトランジスタ１３のコ
ンダクタンスが大きくなりノードＦへ供給される電流量
を増加させる。この動作により、抵抗１２を流れる電流
を一定値に保持する。したがって、このトランジスタ１
３の機能により、出力ノード１における電位および電流
変化にかかわらず常時安定に一定の基準電流Ｉ０を供給
することができる。

【００４５】図２は、この発明の他の実施例である基準
電流発生回路の構成を示す図である。図２において、基
準電流発生回路は、外部電源線１１２にそのソースが接
続され、そのドレインがノードＧに接続され、そのゲー
トがノードＨに接続されるＰチャネルＭＯＳトランジス
タ３１と、ノードＧにそのドレインが接続され、そのソ
ースが接地線１１６に接続され、そのゲートが外部電源
線１１２に接続されるｎチャネルＭＯＳトランジスタ３
４と、ノードＧにそのゲートが接続され、そのソースが
ノードＨに接続され、そのドレインが出力ノード３に接
続されるｐチャネルＭＯＳトランジスタ３３と、ノード
Ｈと外部電源線１１２との間に接続される抵抗３２とを
含む。

【００４６】トランジスタ３１のゲート幅とゲート長の
比Ｗ／Ｌは十分大きな値（約数百程度）に設定され、ト
ランジスタ３４のゲート幅とゲート長の比Ｗ／Ｌは十分
小さな値（約数百分の１程度）に設定される。トランジ
スタ３４はゲートが外部電源線１１２に接続されてお
り、常時オン状態であり、微小電流（約数μＡ程度）を
常時供給する。

【００４７】図２に示す基準電流発生回路は図１に示す
基準電流発生回路のＭＯＳトランジスタの極性を反転す
るとともに電源電圧の極性をも反転することにより実現
される。したがって動作は図１に示す基準電流発生回路
と同じである。すなわちこの場合、抵抗３２に一定電流Ｉ０＝ＶＴＨ（＝−Ｖｔｈｐ）／Ｒ０、が流れる。ここで、ＶｔｈｐはＭＯＳトランジスタ３１
のしきい値電圧であり、負の値である。

【００４８】トランジスタ３３は、図１に示すトランジ
スタ１３と同様出力ノード３の電位変動を吸収するため
に設けられたフィードバックトランジスタであり、飽和
領域で動作することにより出力ノード３の電位によらず
一定電流Ｉ０を出力ノード３に供給する。ここで、トラ
ンジスタ３３のゲート（ノードＧ）の電位は、トランジ
スタ３４のゲート幅とゲート長の比Ｗ／Ｌが十分小さな
値に設定されており、トランジスタ３１のゲート幅とゲ
ート長の比Ｗ／Ｌが十分大きな値に設定されているた
め、ノードＧの電位レベルは十分高い電圧レベルとな
り、トランジスタ３３は確実に飽和領域で動作する。

【００４９】図３はこの発明のさらに他の実施例である
基準電流発生回路の構成を示す図である。図３に示す基
準電流発生回路は図１に示す基準電流発生回路の出力ノ
ード１にさらにカレントミラー回路を構成するｐチャネ
ルＭＯＳトランジスタ２５および２６を付加したもので
ある。図１に示す基準電流発生回路と対応する構成要素
には同一の参照番号を付し、その詳細説明は省略する。
図３において、ｐチャネルＭＯＳトランジスタ２５は、
そのゲートおよびドレインが出力ノード１に接続され、
そのソースが外部電源線１１２に接続される。ＭＯＳト
ランジスタ２６は、そのソースが外部電源線１１２に接
続され、そのゲートがノード１に接続され、そのドレイ
ンが出力ノード２に接続される。トランジスタ１１〜１
４および抵抗１２による回路部分の動作は図１に示す基
準電流発生回路のそれと同一である。トランジスタ２５
および２６はカレントミラー動作により、Ｉ１＝Ｉ０・（Ｗ２６／Ｌ２６）／（Ｗ２５／Ｌ２５）で与えられる電流を出力ノード２に供給する。ここでＷ
２５およびＬ２５はトランジスタ２５のゲート幅および
ゲート長をそれぞれ示し、Ｗ２６およびＬ２６はトラン
ジスタ２６のゲート幅およびゲート長をそれぞれ示す。

【００５０】この図３に示す基準電流発生回路において
電源電圧Ｖｃｃが変動し、ノード１の電位が上昇した場
合においても、ノードＥの電位が低下してトランジスタ
１３がオフ状態となることがなく、このトランジスタ１
３はこの電位上昇にかかわらず一定の電流Ｉ０を抵抗１
２へ供給するため、ノード１の電位上昇は速やかに吸収
され、トランジスタ２６がオフ状態に移行することはな
く、安定に一定の基準電流Ｉ１を供給することができ
る。

【００５１】図４は、この発明のさらに他の実施例であ
る基準電流発生回路の構成を示す図である。図４に示す
基準電流発生回路は図２に示す基準電流発生回路の出力
ノード３に対しさらにカレントミラー回路を構成するｎ
チャネルＭＯＳトランジスタ４５および４６を付加した
ものである。トランジスタ４５は、そのゲートおよびド
レインがノード３に接続され、そのソースが接地線１１
６に接続される。トランジスタ４６はそのゲートがノー
ド３に接続され、ソースが接地線１１６に接続され、ド
レインが出力ノード４に接続される。図４に示す基準電
流発生回路は、図３に示す基準電流発生回路のＭＯＳト
ランジスタの極性を反転させることにより実現される。
したがってその動作は図３に示す基準電流発生回路と同
様である。この場合においても、トランジスタ４６のゲ
ート幅とゲート長の比とトランジスタ４５のゲート長お
よびゲート幅の比により決定される基準電流Ｉ１が得ら
れる。

【００５２】図１ないし図４に示す基準電流発生回路に
おいては、高抵抗素子として係数Ｗ／Ｌが十分小さなＭ
ＯＳトランジスタのゲートを電源電圧Ｖｃｃまたは接地
電位Ｖｓｓに接続することにより実現している。ＭＯＳ
トランジスタのゲート電位を電源電圧Ｖｃｃまたは接地
電位Ｖｓｓに接続せずに、ゲートとドレインを接続し、
抵抗として機能させるように構成してもよい。この場
合、微小電流を供給するために要求される電流制限効果
はより改善される。抵抗接続されたＭＯＳトランジスタ
における電圧降下がそのしきい値電圧ＶＴＨ程度生じ、
また抵抗に一定の電圧を印加するためのトランジスタの
ソース−ゲート間電圧がしきい値電圧ＶＴＨであるた
め、そのドレイン電圧としてしきい値電圧ＶＴＨ以上が
要求される。したがって、外部電源電圧Ｖｃｃとしては
３・ＶＴＨ以上の値が要求される。具体的に説明する
と、たとえば図１に示す基準電流発生回路の構成におい
て、トランジスタ１４を破線で示すようにゲートとドレ
インとを接続して抵抗接続構成とした場合、トランジス
タ１４における電圧降下がしきい値電圧ＶＴＨ、トラン
ジスタ１１のゲート−ソース間電圧がしきい値電圧ＶＴ
Ｈである。トランジスタ１３を飽和領域で動作させるた
めに、ノードＥとノードＦの電位差はトランジスタ１３
のしきい値電圧以上必要とされる。すなわちノードＥの
電位レベルは２ＶＴＨ以上要求される。したがって電源
電圧Ｖｃｃとして３・ＶＴＨ以上必要とされる。

【００５３】さらに、微小電流を供給するための高抵抗
性素子として、ＭＯＳトランジスタ（１４、３４）に代
えて拡散抵抗またはポリシリコン抵抗のような抵抗素子
を利用することもできる。微小電流を供給するような抵
抗値に設定されていればよい。

【００５４】さらに図１ないし図４に示す基準電流発生
回路は、外部電源電圧から内部降圧された電源電圧を発
生する内部降圧回路に利用されるように示されている。
しかしながらこの基準電流発生回路は任意の半導体装置
および半導体回路において一定の基準電流が要求される
回路部分に適用することができる。

【００５５】図５はこの発明による基準電流発生回路を
用いた基準電圧発生回路の構成を示す図である。この基
準電圧発生回路は内部降圧回路に利用されてもよく、ま
た他の回路部分において基準電圧が必要とされる部分に
用いられてもよい。

【００５６】図５において、基準電圧発生系は、基準電
流を発生する回路部分２００と、この基準電流に従って
所定の基準電圧ＶＲＥＦを発生する回路部分２１０とを
含む。

【００５７】基準電流発生回路部分２００は、抵抗素子
５１の構成を除いて図４に示す基準電流発生回路と同様
の構成を備える。抵抗素子５１はその抵抗値がトリミン
グ可能である。他の部分は図４に示す基準電流発生回路
と同様であり、対応する部分には同様の参照番号を付
す。

【００５８】基準電圧を発生する回路部分２１０は、基
準電流発生回路部分２００の出力ノード４にカレントミ
ラー回路を構成するように接続されたｐチャネルＭＯＳ
トランジスタ５３および５４と、トランジスタ５４から
電流Ｉ２を供給されて一定の基準電圧ＶＲＥＦを出力ノ
ード５に発生する抵抗素子として機能する、その抵抗値
がトリミング可能なｐチャネルＭＯＳトランジスタ５７
を含む。ＭＯＳトランジスタ５７はそのゲート幅とゲー
ト長の比Ｗ／Ｌが十分小さくされている。このＭＯＳト
ランジスタ５７が抵抗として機能することによりトラン
ジスタ５４から供給される一定の基準電流Ｉ２とその抵
抗値との比で与えられる基準電圧ＲＥＦを発生する。

【００５９】各回路部分の動作は既に説明した基準電流
発生回路のものと同様であり、その詳細動作説明は繰り
返さない。次にこのトリミング可能な抵抗素子５１およ
びトリミング可能な抵抗値を備えるＭＯＳトランジスタ
５７の構成について説明する。

【００６０】図６は図５に示すトリミング可能な抵抗素
子５１の具体的構成例を示す図である。図６において、
トリミング可能な抵抗素子５１は、電源線１１２とノー
ドＨとの間に直列に接続される抵抗素子ｒ１〜ｒ４と、
抵抗ｒ２〜ｒ４と並列に接続される溶断可能なリンク素
子ｆ１〜ｆ３を含む。リンク素子ｆ１〜ｆ３は、たとえ
ばレーザなどで溶断が可能なヒューズ素子で形成され
る。ｒ１〜ｒ４はたとえばポリシリコンで構成される。
次にこのトリミング可能な抵抗素子５１のトリミングに
ついて説明する。

【００６１】半導体装置（たとえば半導体記憶装置）の
製造後各種試験が行なわれる。この場合所定の基準電圧
ＶＲＥＦが発生しているか否かの検査も併せて実行され
る。この検査時においてはリンク素子ｆ１〜ｆ３は接続
状態にある。したがって抵抗ｒ２〜ｒ４はリンク素子ｆ
１〜ｆ３により短絡されており抵抗素子５１の抵抗値は
抵抗ｒ１により与えられる。

【００６２】今試験時において、基準電圧ＶＲＥＦが所
定の基準レベルよりも高い場合にリンク素子の溶断が行
なわれる。これにより、抵抗素子５１において電源線１
１２と出力ノードＨに接続される抵抗の数が増加し、そ
の抵抗値が大きくなる。これにより、ノードＨ（図５参
照）を流れる電流Ｉ０の値が小さくなる（Ｉ０＝ＶＴＨ
／Ｒ０の関係より）。

【００６３】基準電流Ｉ０が小さくなることにより、図
５に示す構成においてトランジスタ５４が供給する基準
電流Ｉ２の値も小さくなり、応じて基準電圧ＶＲＥＦの
電位レベルが低下する。これにより所定の電圧レベルよ
りも高い基準電圧ＶＲＥＦが所望の値に修正される。次
に抵抗素子として機能するＭＯＳトランジスタ５７のト
リミングについて説明する。

【００６４】図７は、トリミング可能なＭＯＳトランジ
スタ５７の構成例を示す図である。図７において、トリ
ミング可能なＭＯＳトランジスタ５７は、出力ノード５
と接地線１１６との間に直列に接続されるｐチャネルＭ
ＯＳトランジスタＭ１〜Ｍ４と、ＭＯＳトランジスタＭ
２〜Ｍ４とそれぞれ並列に接続される溶断可能なリンク
素子Ｌ１〜Ｌ３を含む。ＭＯＳトランジスタＭ１〜Ｍ４
のゲートはそれぞれ接地線１１６に接続される。またＭ
ＯＳトランジスタＭ１〜Ｍ４のゲート幅とゲート長の比
Ｗ／Ｌは十分小さな値に設定され、ＭＯＳトランジスタ
Ｍ１〜Ｍ４は抵抗素子として機能する。ＭＯＳトランジ
スタＭ１〜Ｍ４の基板（またはウェル領域）は出力ノー
ド５に共通に接続される。基板を基準電圧ＶＲＥＦでバ
イアスすることによりＭＯＳトランジスタＭ１〜Ｍ４の
動作の安定化を図る。

【００６５】製造完了時においては、リンク素子Ｌ１〜
Ｌ３は接続状態にある。この状態においては、出力ノー
ド５と接地線１１６との間にはＭＯＳトランジスタＭ１
による抵抗成分が存在するのみである。このＭＯＳトラ
ンジスタＭ１〜Ｍ４のゲート幅およびゲート長Ｗ／Ｌは
小さい値に設定されている。トランジスタ５４からの一
定の基準電流Ｉ２に従って、その抵抗成分に従った基準
電圧ＶＲＥＦを発生する。

【００６６】試験時において、この基準電圧ＶＲＥＦが
所定の電位レベルよりも低いと判断された場合、リンク
素子Ｌ１〜Ｌ３のうちの適当なものがたとえばレーザブ
ロー等により溶断される。これにより出力ノード５と接
地線１１６の間に接続される抵抗成分（ＭＯＳトランジ
スタによる）が大きくなり、基準電圧ＶＲＥＦの電位レ
ベルが上昇する。これにより所定のレベルよりも低かっ
た基準電圧を所定レベルに設定することができる。この
図６および図７に示すリンク素子ｆ１〜ｆ３およびＬ１
〜Ｌ３の溶断は、半導体記憶装置の場合ワード線および
ビット線の救済時に行なわれるレーザブローと同一工程
で実行される。次にこのトリミング可能な抵抗素子５１
とトリミング可能なＭＯＳトランジスタ５７両者を用い
ることの利点について説明する。

【００６７】図８は、ポリシリコン抵抗およびＭＯＳト
ランジスタによる抵抗の抵抗値の温度依存性とＭＯＳト
ランジスタのしきい値電圧の温度依存性を示す図であ
る。横軸に温度を示し、縦軸に抵抗値およびしきい値電
圧を示す。直線ＭＯＳはＭＯＳトランジスタの抵抗値の
温度依存性を示し、直線Ｐｏｌｙは、ポリシリコンによ
る抵抗の抵抗値の温度依存性を示す。直線ＶｔｈはＭＯ
Ｓトランジスタのしきい値電圧の温度依存性を示す。こ
の図８に示すように、ポリシリコン抵抗およびＭＯＳト
ランジスタによる抵抗はともに正の温度係数を有してお
り、温度上昇とともに抵抗値が大きくなる。ＭＯＳトラ
ンジスタの抵抗成分の温度係数はポリシリコン抵抗の温
度係数よりも大きい。ＭＯＳトランジスタのしきい値電
圧ＶＴＨは負の温度係数を有しており、温度上昇ととも
にしきい値電圧は低下する。したがって、この図５に示
す構成において、温度が上昇した場合、トリミング抵抗
素子５１の抵抗値が上昇し、一方しきい値電圧ＶＴＨは
低下する。ノードＨを流れる基準電流Ｉ０はＶＴＨ／Ｒ
０で与えられるため、結果として、基準電流Ｉ０の値が
小さくなる。このとき、ＭＯＳトランジスタ５７の抵抗
成分は温度に従って上昇している。このときＭＯＳトラ
ンジスタ５７の抵抗成分の温度上昇はトリミング可能な
抵抗素子５１の抵抗値の温度上昇よりも大きい。したが
って基準電流Ｉ０が低下してもＭＯＳトランジスタの抵
抗成分の増加により基準電圧ＶＲＥＦは温度にかかわら
ずほぼ一定の値に設定することができる。一般に内部回
路を構成する要素であるＭＯＳトランジスタの動作速度
は温度上昇とともに少し遅くなる。この動作速度の低下
を基準電圧ＶＲＥＦを少し上昇させることにより補償す
る。すなわち、ＭＯＳトランジスタ５７の温度上昇によ
る基準電圧ＶＲＥＦの上昇への寄与をトリミング抵抗５
１の抵抗値の増加としきい値電圧ＶＴＨの低下による基
準電流の低下が基準電圧ＶＲＥＦに及ぼす寄与よりも少
し大きくする。この範囲は、温度上昇に伴って内部電源
電圧を０．１ないし０．２Ｖ上昇させる程度に設定され
る。

【００６８】これにより図９に示すように、温度上昇に
伴って基準電圧ＶＲＥＦを少し（０．１〜０．２Ｖ程
度）上昇させることができ、温度上昇時においても内部
回路の動作特性を損うことなく確実に内部回路を動作さ
せることができる。この場合基準電圧発生用にＭＯＳト
ランジスタに代えてポリシリコン抵抗を用いればこのよ
うな温度補償を行なうことができない。図５に示すよう
にたとえばポリシリコンである抵抗とＭＯＳトランジス
タによる抵抗成分両者を組合わせて用いることにより確
実に温度補償を施された基準電圧ＶＲＥＦを発生するこ
とができる。

【００６９】なお上記実施例においては、基準電圧発生
回路は内部降圧された電源電圧を発生するために利用さ
れている。しかしながら、この基準電圧は他の回路部分
に利用されてもよく、一定の基準電圧が必要とされる回
路部分に利用されてもよい。外部電源電圧から基準電流
および基準電圧を発生するのではなく、内部動作電源電
圧からこれらが発生されてもよい。

【００７０】

【発明の効果】以上のようにこの発明によれば、常時微
小電流をＭＯＳトランジスタへ供給することにより抵抗
素子に所定の電圧（ＭＯＳトランジスタのしきい値電
圧）を印加するように構成したため、電源変動などの影
響を受けることなく確実に一定の基準電流を供給するこ
とができる。また、この抵抗素子と出力ノードとの間に
飽和領域で動作するＭＯＳトランジスタを設けているた
め、出力ノードの電位変動にかかわらず安定に一定の基
準電流を供給することができる。

【図面の簡単な説明】

【図１】この発明の一実施例である基準電流発生回路の
構成を示す図である。

【図２】この発明の他の実施例である基準電流発生回路
の構成を示す図である。

【図３】この発明のさらに他の実施例である基準電流発
生回路の構成を示す図である。

【図４】この発明のさらに他の実施例である基準電流発
生回路の構成を示す図である。

【図５】この発明による基準電流発生回路を利用した基
準電圧発生回路の構成を示す図である。

【図６】図５に示すトリミング可能な抵抗素子の具体的
構成例を示す図である。

【図７】図５に示すトリミング可能なＭＯＳトランジス
タの具体的構成例を示す図である。

【図８】ＭＯＳトランジスタ、ポリシリコン抵抗の抵抗
値およびＭＯＳトランジスタのしきい値電圧の温度依存
性を示す図である。

【図９】図５に示す基準電圧発生回路から発生される基
準電圧の温度依存性を示す図である。

【図１０】一般的な半導体記憶装置の全体の構成を示す
図である。

【図１１】図１０に示す内部降圧回路の具体的構成例を
示す図である。

【図１２】図１１に示す定電流源の具体的構成例を示す
図である。

【図１３】ポリシリコン抵抗の抵抗値とＭＯＳトランジ
スタのしきい値電圧の温度依存性を示す図である。

【図１４】従来の基準電流発生回路における基準電流の
温度依存性を示す図である。

【図１５】一般的な定電圧ダイオードの温度依存性を示
す図である。

【図１６】従来の基準電圧発生回路における基準電圧の
温度依存性を示す図である。

【符号の説明】

１出力ノード２出力ノード３出力ノード４出力ノード１１ＭＯＳトランジスタ１２抵抗素子１３ＭＯＳトランジスタ１４ＭＯＳトランジスタ２５ＭＯＳトランジスタ２６ＭＯＳトランジスタ３１ＭＯＳトランジスタ３２抵抗３３ＭＯＳトランジスタ３４ＭＯＳトランジスタ４５ＭＯＳトランジスタ４６ＭＯＳトランジスタ５１トリミング可能な抵抗素子５７トリミング可能なＭＯＳトランジスタ２００定電流発生回路部分２１０定電圧発生回路部分

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03F 1/30 H03F 3/34 - 3/347 G05F 3/24

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源に結合される一方端と、他方
端とを有し、第１の電流量を供給するための第１の抵抗
性素子と、前記第１の抵抗性素子の前記他方端に接続される一方導
通端子と、第２の電源に結合される他方導通端子と、制
御端子とを有し、前記第１の電流量よりも大きな第２の
電流量を供給することのできる第１の絶縁ゲート型電界
効果トランジスタと、前記第１の絶縁ゲート型電界効果トランジスタの前記制
御端子に結合される一方端と、前記第２の電源に結合さ
れる他方端とを有する第２の抵抗性素子と、前記第１の絶縁ゲート型電界効果トランジスタの前記一
方導通端子に接続される制御電極と、前記第２の抵抗性
素子の前記一方端に接続される一方導通端子と、出力ノ
ードに接続される他方導通端子とを有する第２の絶縁ゲ
ート型電界効果トランジスタとを含む、基準電流発生回
路。