JP6703058B2 - 低電圧基準電流発生器、及びそれを用いたメモリ装置 - Google Patents
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Description
51 バイアス電圧発生回路
52、53 コンパレータ
100 基準電流発生器
120 増幅器
200 集積回路メモリ装置
249 外部基準ノード
250 外部電源ノード
251 パワーオン検出回路
258 プレーンデコーダ
259 ライン
260 メモリアレイ
261 行デコーダ
262 ライン
263 列デコーダ
264 ビット線
265 ライン
266 ブロック
267 ビット線
268 ブロック
269 制御ロジック
271 入力データ
272 ライン
274 他の回路
Claims (14)
- 電源電圧ノードと基準電圧ノードとの間に接続された入力回路部であって、基準ビット線回路、基準メモリセルおよび出力ノードを有する電流シンクと、前記出力ノードと前記電源電圧ノードとの間に接続された第1の抵抗器とを含み、前記基準ビット線回路は、前記基準メモリセルと前記出力ノードとの間に接続され、前記基準ビット線回路は、バイアス電圧を受ける、入力回路部と、
前記電源電圧ノードと負荷との間に接続された出力回路部であって、第2の抵抗器と、前記第2の抵抗器に接続された第1の通電端子、第2の通電端子、及びゲートを有する制御トランジスタとを含み、出力基準電流が前記第2の通電端子において生成される、出力回路部と、
前記入力回路部中の前記電流シンクの前記出力ノードに接続された第1の入力と、前記出力回路部中の前記第2の抵抗器と前記制御トランジスタの前記第1の通電端子との間の第2のノードに接続された第2の入力と、前記出力回路部中の前記制御トランジスタの前記ゲートに接続された出力とを有し、前記出力基準電流を制御する増幅器とを備え、
前記電流シンクの前記出力ノードは電圧VAを有し、
前記電源電圧ノードに印加される電源電圧と前記電圧VAとの間の差に基づいて、前記第1の抵抗器の抵抗値がセットされ、
前記増幅器は、オペアンプを含み、
前記出力基準電流は、前記電流シンクの電流に基づいて生成される基準電流回路。 - 前記電源電圧ノードに印加される前記電源電圧と前記電圧VAとの前記差は、導電ダイオードで接続されたMOSトランジスタ上のゲート−ソース間電圧VGSより小さい請求項1に記載の基準電流回路。
- 前記第1の抵抗器の抵抗は、前記第1の抵抗器両端の電圧降下が0.5V未満となるものである請求項1に記載の基準電流回路。
- 前記第1の抵抗器の抵抗は、前記第1の抵抗器両端の電圧降下が50mVから100mVの範囲内となるものである請求項1に記載の基準電流回路。
- カレントミラーを含み、前記出力回路部上の前記負荷は、前記カレントミラー内の基準トランジスタを備える請求項1に記載の基準電流回路。
- 前記入力回路部上の前記電流シンクは、メモリ用の基準セルを備え、
さらに、カレントミラーを含み、
前記出力回路部上の前記負荷は、前記メモリ内のメモリセル用の感知回路に結合された出力トランジスタを有するカレントミラー内の基準トランジスタを備える請求項1に記載の基準電流回路。 - 前記出力回路部内の前記制御トランジスタは、p型トランジスタを含む請求項1に記載の基準電流回路。
- ビット線に結合された複数のメモリセルと、
前記ビット線に結合された複数のセンスアンプと、
前記センスアンプと前記メモリセルとの間の前記ビット線上のビット線調整トランジスタと、
基準電流発生器とを備えるメモリ装置であって、
前記基準電流発生器は、
電源電圧ノードと基準電圧ノードとの間に接続された入力回路部であって、出力ノードを有する電流シンクと、前記出力ノードと前記電源電圧ノードとの間に接続された第1の抵抗器とを含み、前記電流シンクが、基準ビット線回路及び基準メモリセルを含み、前記基準ビット線回路は、前記基準メモリセルと前記出力ノードとの間に接続され、前記基準ビット線回路は、バイアス電圧を受ける、入力回路部と、
前記電源電圧ノードと負荷との間に接続された出力回路部であって、第2の抵抗器と、前記第2の抵抗器に接続された第1の通電端子、第2の通電端子、及びゲートを有する制御トランジスタとをみ、出力基準電流が前記第2の通電端子において生成される、出力回路部と、
カレントミラーの基準回路部を備える前記負荷と、
前記入力回路部中の前記電流シンクの前記出力ノードに接続された第1の入力、前記出力回路部中の前記第2の抵抗器と前記制御トランジスタの前記第1の通電端子との間の第2のノードに接続された第2の入力、及び前記出力回路部中の前記制御トランジスタの前記ゲートに接続された出力を有し、前記出力基準電流を制御する増幅器とを含み、
前記増幅器は、オペアンプを含み、
前記カレントミラーは、複数の出力回路部を含み、前記複数のセンスアンプ中のセンスアンプは、前記カレントミラー中の前記複数の出力回路部の各出力回路部を含み、
前記電流シンクの前記出力ノードは電圧VAを有し、
前記電源電圧ノードに印加される電源電圧と前記電圧VAとの間の差に基づいて、前記第1の抵抗器の抵抗値がセットされ、
前記出力基準電流は、前記電流シンクの電流に基づいて生成される、メモリ装置。 - 前記電源電圧ノードに印加される前記電源電圧と前記電圧VAとの前記差は、導電ダイオードで接続されたMOSトランジスタ上のゲート−ソース間電圧VGSより小さい請求項8に記載のメモリ装置。
- 前記第1の抵抗器の抵抗は、前記第1の抵抗器両端の電圧降下が0.5V未満となるものである請求項8に記載のメモリ装置。
- 前記第1の抵抗器の抵抗は、前記第1の抵抗器両端の電圧降下が50mVから100mVの範囲内となるものである請求項8に記載のメモリ装置。
- 前記出力回路部中の前記制御トランジスタは、p型トランジスタを含む請求項8に記載のメモリ装置。
- 前記電源電圧ノードに印加される前記電源電圧は、1.2V未満である請求項8に記載のメモリ装置。
- 前記メモリセルは、不揮発性メモリセルを含む請求項8に記載のメモリ装置。
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