JP4476323B2 - 基準電圧発生回路 - Google Patents

Description

本発明は基準電圧発生回路に関し、特に電流密度の異なる１対のＰＮ接合素子を用いて温度に依存しない基準電圧を発生する基準電圧発生回路に関する。

様々なシステムの小型化・携帯化が進む近年、半導体集積回路に低電圧で安定した基準電圧を供給できる基準電圧発生回路が必要とされている。特に、一般に電源を持たないＩＣ（Integrated Circuit）カードやＩＤ（Identification）チップで使用される半導体集積回路ではその必要性が高い。この用途で用いられる半導体集積回路は、アクセスのために照射される電波のエネルギーから電力を得てその電力をもとに発生した基準電圧により動作する。そのため低電圧で安定した基準電圧を発生できれば広い交信可能範囲を実現できる。

近年の代表的な基準電圧発生回路は、シリコンのＰＮ接合のエネルギー・バンドギャップを使用するものであり、バンドギャップリファレンス回路とも呼ばれている。
以下に示すのは、例えば特許文献１に開示されている基準電圧発生回路の例である。

図７、図８は、従来の基準電圧発生回路の例を示す回路図である。
図７で示す従来の基準電圧発生回路は、コレクタとベースを接続（ダイオード接続）した互いに電流密度の異なる２つのＰＮＰバイポーラトランジスタ（以下ＰＮＰトランジスタと略す。）Ｑ１０、Ｑ１１と、抵抗Ｒ１０、Ｒ１１、Ｒ１２、差動増幅回路１１、スタートアップ回路１２を有している。ＰＮＰトランジスタＱ１０、Ｑ１１のコレクタ及びベースは接地端子ＧＮＤに接続し、ＰＮＰトランジスタＱ１０のエミッタには抵抗Ｒ１０、Ｒ１１が直列に接続され、ＰＮＰトランジスタＱ１１のエミッタには抵抗Ｒ１２が接続される。抵抗Ｒ１１と抵抗Ｒ１２の他方の端子は互いに接続されている。なお、抵抗Ｒ１１と抵抗Ｒ１２の抵抗値は等しい。差動増幅回路１１の反転入力端子（−）は抵抗Ｒ１０、Ｒ１１の間に接続し、非反転入力端子（＋）は抵抗Ｒ１２とＰＮＰトランジスタＱ１１のエミッタ間に接続している。差動増幅回路１１の出力端子は抵抗Ｒ１１、Ｒ１２の他方の端子に接続している。また、スタートアップ回路１２は、差動増幅回路１１の出力端子と非反転入力端子との間に接続している。

このような基準電圧発生回路では、差動増幅回路１１の反転入力端子と非反転入力端子の電位が等しくなるようにフィードバックをかけることにより、ＰＮＰトランジスタＱ１０、Ｑ１１で発生するベース・エミッタ間の電圧Ｖｂｅ３、Ｖｂｅ４の温度依存性（１℃あたり約−２．０ｍＶ）をキャンセルし、温度に依存しない安定した約１．２５Ｖの基準電圧を端子１３より出力することができる。また、回路起動時にスタートアップ回路１２にて起動することにより、フィードバックにより差動増幅回路１１の入力電圧と出力電圧が０Ｖに張り付いてしまうことを防止している。

一方、図８で示す従来の基準電圧発生回路は、ｐチャネル型ＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下ＰＭＯＳトランジスタという。）ＭＰ５０、ＭＰ５１、ＭＰ５２、ｎチャネル型ＭＯＳ電界効果トランジスタ（以下ＮＭＯＳトランジスタという。）ＭＮ５０、ＭＮ５１、コレクタ・ベースを接続した３つのＰＮＰトランジスタＱ１２、Ｑ１３、Ｑ１４、抵抗Ｒ１３、Ｒ１４、スタートアップ回路１４を有している。

ＰＭＯＳトランジスタＭＰ５０、ＭＰ５１、ＭＰ５２のゲートは共通であり、ＰＭＯＳトランジスタＭＰ５１のドレインと接続している。また、これらのソースも共通であり、電源線Ｖｄｄと接続している。ＰＭＯＳトランジスタＭＰ５０のドレインはＮＭＯＳトランジスタＭＮ５０のドレインと、ＰＭＯＳトランジスタＭＰ５１のドレインはＮＭＯＳトランジスタＭＮ５１のドレインと接続している。ＮＭＯＳトランジスタＭＮ５０、ＭＮ５１のゲートは共通であり、ＮＭＯＳトランジスタＭＮ５０のドレインと接続している。ＮＭＯＳトランジスタＭＮ５０のソースはＰＮＰトランジスタＱ１２のエミッタと接続している。ＮＭＯＳトランジスタＭＮ５１のソースは抵抗Ｒ１３を介してＰＮＰトランジスタＱ１３のエミッタと接続している。ＰＭＯＳトランジスタＭＰ５２のドレインは、抵抗Ｒ１４を介してＰＮＰトランジスタＱ１４のエミッタと接続している。ＰＮＰトランジスタＱ１２、Ｑ１３、Ｑ１４のコレクタ及びベースは接地端子ＧＮＤと接続している。スタートアップ回路１４は、ＰＭＯＳトランジスタＭＰ５０、ＭＰ５１、ＭＰ５２のソースとＰＭＯＳトランジスタＭＰ５２のドレイン間に接続される。なお、基準電圧を出力する端子１５は、ＰＭＯＳトランジスタＭＰ５２のドレインに接続されている。

ＰＭＯＳトランジスタＭＰ５０、ＭＰ５１、ＭＰ５２は同一のサイズであり、カレントミラー回路を構成しており、抵抗Ｒ１４及びＰＮＰトランジスタＱ１４に流れる定電流によって、ほぼ１．２５Ｖの安定した基準電圧を端子１５から出力することができる。この回路では、ＰＭＯＳトランジスタＭＰ５０、ＭＰ５１と、ＮＭＯＳトランジスタＭＮ５０、ＭＮ５１を縦積みの構成とすることで、電源電圧依存性を抑制し精度よく定電流を供給できるようにしている。また、この回路でも同様に、回路起動時にスタートアップ回路１４にて起動することにより、基準電圧以外の安定点に張り付いてしまうことを防止している。

なお、基準電圧発生回路のバイアス回路として電源電圧依存性を小さくできるものが、例えば特許文献２に開示されている。
特開２０００−３５８２７号公報（段落番号〔００４１〕〜〔００６９〕，〔００９９〕〜〔０１１８〕，第１図，第２図） 特公平７−２７４２４号公報（第１図，第３図）

しかし、従来の基準電圧発生回路に用いられるスタートアップ回路は、回路の起動後は不要なものであり、回路動作を不安定にしてしまう問題があった。
また、スタートアップ回路を用いると電源変動などのノイズに弱くなり、突発的に電源オフの状態が起こりえる携帯機器では安定した動作を保証することが難しくなるという問題があった。

本発明はこのような点に鑑みてなされたものであり、安定に基準電圧を発生可能な基準電圧発生回路を提供することを目的とする。

本発明では上記問題を解決するために、以下のような基準電圧発生回路が提供される。

この基準電圧発生回路は、第１電流密度を流す第１のＰＮ接合素子と、前記第１電流密度とは異なる第２電流密度の電流を流す第２のＰＮ接合素子と、前記第１のＰＮ接合素子で発生する電圧を非反転入力端子に入力し、反転入力端子に自身の出力信号を入力する第１の差動増幅回路と、前記第２のＰＮ接合素子で発生する電圧を非反転入力端子に入力し、反転入力端子に第１の抵抗を介して前記第１の差動増幅回路の出力信号及び、第２の抵抗を介して自身の出力信号を入力して基準電圧を生成する第２の差動増幅回路と、前記第１のＰＮ接合素子と第１電源線との間に設けられた第１トランジスタと、前記第２のＰＮ接合素子と前記第１電源線との間に設けられた第２トランジスタと、前記第１電源線と第２電源線との間に接続された第１カレントミラー回路と、前記第２電源線をソースに接続し、ドレインを前記第１電源線に接続し、ゲートを前記第１カレントミラー回路に接続するとともに第３の抵抗を介して前記ソースに接続した第３トランジスタと、前記第３トランジスタの前記ゲート及び前記第３の抵抗に接続されるとともに、前記第１トランジスタと第２カレントミラー回路を構成し、かつ前記第２トランジスタと第３カレントミラーを構成する第４トランジスタと、を有する。

本発明は、電流密度の異なる１対のＰＮ接合素子を用いて温度に依存しない基準電圧を発生する基準電圧発生回路において、一方のＰＮ接合素子で発生する電圧を非反転入力端子に入力し、反転入力端子に自身の出力信号を入力する第１の差動増幅回路と、他方のＰＮ接合素子で発生する電圧を非反転入力端子に入力し、反転入力端子に第１の抵抗を介して第１の差動増幅回路の出力信号及び、第２の抵抗を介して自身の出力信号を入力して基準電圧を生成する第２の差動増幅回路を有するようにしたので、出力から第２の差動増幅回路の非反転入力端子へのフィードバックが無く、出力が基準電圧以外の電圧（例えば０Ｖ）に張り付いてしまう問題がない。そのため、回路動作を不安定にするスタートアップ回路を設ける必要がない。これにより、電源変動などのノイズに強く安定した基準電圧を発生することが可能になる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

本実施の形態の基準電圧発生回路の回路図である。 本実施の形態のバイアス回路の回路図である。 消費電流の電源電圧依存性を示す図である。 検出回路の回路図である。 基準電圧と検出信号の過渡特性を示す図である。 検出信号のＤＣ特性を示す図である。 従来の基準電圧発生回路の例を示す回路図である（その１）。 従来の基準電圧発生回路の例を示す回路図である（その２）。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の基準電圧発生回路の回路図である。
本実施の形態の基準電圧発生回路は、エミッタ接合面積が異なり互いに電流密度の異なる１対のＰＮ接合素子であるＰＮＰトランジスタＱ１、Ｑ２と、差動増幅回路１、２と、定電流を供給するバイアス回路３と、基準電圧の発生を検出し検出信号Ｖｏｕｔを生成する検出回路４と、バイアス回路３からの定電流をＰＮＰトランジスタＱ１、Ｑ２に供給するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、抵抗Ｒ１、Ｒ２とを有している。

ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは電源線Ｖｄｄと接続され、ゲートはバイアス回路３と接続されバイアス回路３で設定された電圧が供給される。ＰＭＯＳトランジスタＭＰ１のドレインはＰＮＰトランジスタＱ１のエミッタに、ＰＭＯＳトランジスタＭＰ２のドレインはＰＮＰトランジスタＱ２のエミッタにそれぞれ接続している。ＰＮＰトランジスタＱ１、Ｑ２のコレクタとベースはダイオード接続されており、接地端子ＧＮＤに接続している。差動増幅回路１の非反転入力端子はＰＭＯＳトランジスタＭＰ１とＰＮＰトランジスタＱ１の間に接続しており、反転入力端子は自身の出力端子と接続している。差動増幅回路２の非反転入力端子はＰＭＯＳトランジスタＭＰ２とＰＮＰトランジスタＱ２の間に接続しており、反転入力端子は抵抗Ｒ１を介して差動増幅回路１の出力端子及び、抵抗Ｒ２を介して自身の出力端子と接続している。差動増幅回路２の出力端子は基準電圧Ｖｒｅｆを出力する端子５と接続している。検出回路４は差動増幅回路２の出力端子と接続し、基準電圧Ｖｒｅｆの発生を検出すると検出信号Ｖｏｕｔを生成して端子６から出力する。

以下、本実施の形態の基準電圧発生回路の動作を説明する。
バイアス回路３にて設定された電圧がＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに供給されると、ＰＮＰトランジスタＱ１、Ｑ２にそれぞれ、所定の定電流Ｉ１、Ｉ２が流れる。この電流により生じたベース・エミッタ間の電圧Ｖｂｅ１、Ｖｂｅ２のうち、電圧Ｖｂｅ１は差動増幅回路１の非反転入力端子に入力され、電圧Ｖｂｅ２は差動増幅回路２の非反転入力端子に入力される。差動増幅回路１は、出力を自身の反転入力端子にフィードバックしており、バッファとして機能する。そのため、差動増幅回路１の出力電圧は電圧Ｖｂｅ１に等しくなる。差動増幅回路２では２つの入力端子の電圧が等しくなったときに基準電圧Ｖｒｅｆを出力する。フィードバックにより差動増幅回路２の反転入力端子の電圧が、非反転入力端子の電圧Ｖｂｅ２に等しくなるときの差動増幅回路１、２間の電流は、差動増幅回路２の入力インピーダンスは理想的には無限大なので、（Ｖｂｅ１−Ｖｂｅ２）／Ｒ１＝（Ｖｂｅ２−Ｖｒｅｆ）／Ｒ２なる条件を満たす。これから基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝Ｖｂｅ２＋（Ｒ２／Ｒ１）×（Ｖｂｅ２−Ｖｂｅ１）で与えられる。ここで、電圧Ｖｂｅ２と（Ｖｂｅ２−Ｖｂｅ１）とは逆向きの温度依存性をもつので、抵抗比（Ｒ２／Ｒ１）を適切な値とすることによって、温度係数を相殺でき温度に依存しない基準電圧Ｖｒｅｆが得られる。

図１からわかるように、本実施の形態の基準電圧発生回路は、出力から差動増幅回路２の非反転入力端子へのフィードバックが無いため、出力が基準電圧以外の電圧（例えば０Ｖ）に張り付いてしまう問題がない。そのため、回路動作を不安定にするスタートアップ回路を設ける必要がない。これにより電源変動などのノイズに強く安定した基準電圧を発生することが可能になる。

次に本実施の形態のバイアス回路３の詳細を説明する。
図２は、本実施の形態のバイアス回路の回路図である。
本実施の形態のバイアス回路３は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３とＰＭＯＳトランジスタＭＰ３、抵抗Ｒ３、Ｒ４により構成されている。

ＮＭＯＳトランジスタＭＮ１は、抵抗Ｒ３を介してドレインを電源線Ｖｄｄに接続し、ソースは接地端子ＧＮＤに接続している。ゲートはＮＭＯＳトランジスタＭＮ２のゲート及び自身のドレインと接続している。ＮＭＯＳトランジスタＭＮ２のドレインはＮＭＯＳトランジスタＭＮ３のソースと、ソースは接地端子ＧＮＤにそれぞれ接続している。

ＮＭＯＳトランジスタＭＮ３は、ドレインを電源線Ｖｄｄに、ソースをＮＭＯＳトランジスタＭＮ２のドレインに接続している。ゲートはカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ３のドレインに接続するとともに抵抗Ｒ４を介して自身のソースに接続している。また、ＮＭＯＳトランジスタＭＮ３の基板は自身のソースに接続している。ＰＭＯＳトランジスタＭＰ３はソースを電源線Ｖｄｄに接続しており、ゲートは自身のドレイン及び、前述したＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに接続している。そしてこれらＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３によりカレントミラー回路を構成している。

このようなバイアス回路３において、ＮＭＯＳトランジスタＭＮ３のソースは、カレントミラー回路を構成しているＮＭＯＳトランジスタＭＮ１、ＭＮ２により一定の電流になるように制御されている。抵抗Ｒ４に流れる基準電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｇｓ／Ｒ４（ＶｇｓはＮＭＯＳトランジスタＭＮ３のゲート・ソース間電圧）であらわされる。この基準電流ＩｒｅｆがＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３により構成されるカレントミラー回路により取り出され、前述の定電流Ｉ１、Ｉ２が得られる。いま、電源電圧が上昇して基準電流Ｉｒｅｆが増加すると、ＮＭＯＳトランジスタＭＮ３のゲート・ソース間に接続された抵抗Ｒ４での電源ドロップが増え、このＮＭＯＳトランジスタＭＮ３がオンする。これにより、電源電圧がさらに増加しても、ＮＭＯＳトランジスタＭＮ３のドレイン電流は増加するが、バイアス用のカレントミラー回路を流れる基準電流Ｉｒｅｆの増加は抑制される。本実施の形態のバイアス回路３では、図８で示したような従来の基準電圧発生回路のように、ＰＭＯＳトランジスタＭＰ５０、ＭＰ５１と、ＮＭＯＳトランジスタＭＮ５０、ＭＮ５１を縦積みの構成を必要としないため、低電圧での動作が可能となる。

図３は、消費電流の電源電圧依存性を示す図である。
横軸が電源電圧ＶＤＤ、縦軸が基準電圧及び消費電流を示している。この図のように、電源電圧ＶＤＤが上昇しても、基準電圧発生回路の消費電流の増加が抑制されていることがわかる。これにより広い電圧範囲で低電力化を実現できる。

また、このバイアス回路３は、バイポーラトランジスタを用いずＭＯＳトランジスタのみで構成したため省スペース化が可能になる。
次に本実施の形態の検出回路４の詳細を説明する。

図４は、検出回路の回路図である。
なお、ここでは図１で示した基準電圧を出力する差動増幅回路２の詳細な回路構成もあわせて示している。

差動増幅回路２は、バイアス回路３からの定電流を供給するためのＰＭＯＳトランジスタＭＰ４、ＭＰ５と、差動増幅器を構成するＰＭＯＳトランジスタＭＰ６、ＭＰ７、ＮＭＯＳトランジスタＭＮ４、ＭＮ５と、出力段の回路を構成するＮＭＯＳトランジスタＭＮ６とを有する。ＰＭＯＳトランジスタＭＰ４、ＭＰ５のソースは電源線Ｖｄｄに接続し、ＰＭＯＳトランジスタＭＰ４のドレインはＰＭＯＳトランジスタＭＰ６、ＭＰ７のソースに、ＰＭＯＳトランジスタＭＰ５のドレインはＮＭＯＳトランジスタＭＮ６のドレインに接続している。ＰＭＯＳトランジスタＭＰ６のドレインはＮＭＯＳトランジスタＭＮ４のドレインに、ＰＭＯＳトランジスタＭＰ７のドレインはＮＭＯＳトランジスタＭＮ５のドレインに接続している。ＰＭＯＳトランジスタＭＰ６のゲートは反転入力端子に接続し、ＰＭＯＳトランジスタＭＰ７のゲートは非反転入力端子に接続している。これらの端子には図１で示した抵抗Ｒ１やＰＮＰトランジスタＱ２などが接続されるがここでは図示を省略した。ＮＭＯＳトランジスタＭＮ４、ＭＮ５のゲートは互いに接続しており、これらのゲートはＮＭＯＳトランジスタＭＮ４のドレインに接続している。また、ＮＭＯＳトランジスタＭＮ４、ＭＮ５のソースは接地端子ＧＮＤに接続している。差動増幅器の出力はＮＭＯＳトランジスタＭＮ５のドレインより取り出され、出力段の回路のＮＭＯＳトランジスタＭＮ６のゲートに入力される。ＮＭＯＳトランジスタＭＮ６のソースは接地端子ＧＮＤに接続している。差動増幅回路２の出力はＮＭＯＳトランジスタＭＮ６のドレインより取り出される。

検出回路４は、バイアス回路３からの定電流を供給するためのＰＭＯＳトランジスタＭＰ８、ＭＰ９と、ＮＭＯＳトランジスタＭＮ７、ＭＮ８と、インバータ７、８と、ＡＮＤ回路９から構成される。

ＰＭＯＳトランジスタＭＰ８、ＭＰ９のソースは電源線Ｖｄｄに接続し、ＰＭＯＳトランジスタＭＰ８のドレインはＮＭＯＳトランジスタＭＮ７のドレインに、ＰＭＯＳトランジスタＭＰ９のドレインはＮＭＯＳトランジスタＭＮ８のドレインに接続している。ＮＭＯＳトランジスタＭＮ７のソースは接地端子ＧＮＤに接続し、ゲートは差動増幅回路２のＮＭＯＳトランジスタＭＮ６のゲートに接続している。ＮＭＯＳトランジスタＭＮ８のソースは接地端子ＧＮＤに接続し、ゲートには差動増幅回路２からの基準電圧Ｖｒｅｆが入力される。インバータ７の入力端子はＮＭＯＳトランジスタＭＮ８のドレインに接続し、インバータ８の入力端子はＮＭＯＳトランジスタＭＮ７のドレインに接続している。これらインバータ７、８の出力はＡＮＤ回路９に入力され、ＡＮＤ回路９の出力端子は検出信号を出力するための端子６に接続している。

このような回路において、差動増幅回路２のＰＭＯＳトランジスタＭＰ６、ＭＰ７のゲートの電位が等しくなると、前述のような基準電圧Ｖｒｅｆが出力段のＮＭＯＳトランジスタＭＮ６のドレインから取り出される。このときＮＭＯＳトランジスタＭＮ６はオンするので、検出回路４のＮＭＯＳトランジスタＭＮ７のトランジスタサイズと、インバータ８の論理レベルを適切に選ぶことで検出信号を作り出せる。この検出回路４では、誤動作をさけるため、基準電圧Ｖｒｅｆの出力をＮＭＯＳトランジスタＭＮ８で検出し、その結果出力されるインバータ７の出力電位とインバータ８の出力電位のＡＮＤ論理をとって検出信号としている。

図５は、基準電圧と検出信号の過渡特性を示す図である。
横軸が時間、縦軸が電圧である。
ここでは、２種類の電源立ち上げの時間における基準電圧と検出信号の過渡特性を示している。実線が電源の立ち上がりを速くした場合、点線が遅くした場合を示している。図のようにいずれの場合でも検出信号は基準電圧の立ち上がりに追随してＨ（High）レベルになることがわかる。

図６は、検出信号のＤＣ特性を示す図である。
横軸が電源電圧ＶＤＤ、縦軸が基準電圧Ｖｒｅｆ及び検出信号Ｖｏｕｔ／ＶＤＤである。

この図のように、電源電圧ＶＤＤが例えば１．３Ｖという低い電圧レベルで検出信号がＨレベルになる。この検出信号を半導体集積回路の電源投入時に内部回路を初期状態にするためのパワーオンリセット信号として利用することで、低電圧まで動作を保証することが可能になる。

このように、本実施の形態の基準電圧発生回路は、低電圧で動作し、電圧変動などのノイズに対して強く、広い電圧範囲に対して低電力で動作が可能であるので、ＩＣカード、ＩＤチップまたは携帯機器用の半導体集積回路に必要な特性を全て満たすことができる。

なお、本発明は上記の実施の形態に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。例えば、上記ではベースとコレクタを接続したＰＮＰトランジスタＱ１、Ｑ２を用いて説明したが、ベースとコレクタを接続したＮＰＮトランジスタや、ダイオードを用いることも可能である。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

１、２ 差動増幅回路
３ バイアス回路
４ 検出回路
５、６ 端子
ＭＰ１、ＭＰ２ ＰＭＯＳトランジスタ
ＧＮＤ 接地端子
Ｑ１、Ｑ２ ＰＮＰトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｖｄｄ 電源線

Claims (5)

1. 第１電流密度を流す第１のＰＮ接合素子と、
   前記第１電流密度とは異なる第２電流密度の電流を流す第２のＰＮ接合素子と、
   前記第１のＰＮ接合素子で発生する電圧を非反転入力端子に入力し、反転入力端子に自身の出力信号を入力する第１の差動増幅回路と、
   前記第２のＰＮ接合素子で発生する電圧を非反転入力端子に入力し、反転入力端子に第１の抵抗を介して前記第１の差動増幅回路の出力信号及び、第２の抵抗を介して自身の出力信号を入力して基準電圧を生成する第２の差動増幅回路と、
   前記第１のＰＮ接合素子と第１電源線との間に設けられた第１トランジスタと、
   前記第２のＰＮ接合素子と前記第１電源線との間に設けられた第２トランジスタと、
   前記第１電源線と第２電源線との間に接続された第１カレントミラー回路と、
   前記第２電源線をソースに接続し、ドレインを前記第１電源線に接続し、ゲートを前記第１カレントミラー回路に接続するとともに第３の抵抗を介して前記ソースに接続した第３トランジスタと、
   前記第３トランジスタの前記ゲート及び前記第３の抵抗に接続されるとともに、前記第１トランジスタと第２カレントミラー回路を構成し、かつ前記第２トランジスタと第３カレントミラーを構成する第４トランジスタと、
   を有することを特徴とする基準電圧発生回路。
2. 前記第１のＰＮ接合素子で発生する電圧をＶ１、前記第２のＰＮ接合素子で発生する電圧をＶ２、前記第１の抵抗をＲ１、前記第２の抵抗をＲ２とすると、前記基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝Ｖ２＋（Ｒ２／Ｒ１）×（Ｖ２−Ｖ１）で与えられることを特徴とする請求項１記載の基準電圧発生回路。
3. 前記第１または前記第２のＰＮ接合素子は、自身のコレクタとベースを接続したＰＮＰバイポーラトランジスタであることを特徴とする請求項１記載の基準電圧発生回路。
4. 前記基準電圧が発生していることを検出する検出回路を更に有することを特徴とする請求項１記載の基準電圧発生回路。
5. 前記検出回路は、前記基準電圧の発生を検出すると、半導体集積回路の電源投入時に内部回路を初期状態にするパワーオンリセット信号を出力することを特徴とする請求項４記載の基準電圧発生回路。

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